JP2004032591A - デジタル変調装置 - Google Patents
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Abstract
【課題】多重変調方式のデジタル変調装置において、出力電力の増減に対する電力増幅器の適切な制御を行う。
【解決手段】信号多重部１は外部から入力するデジタル信号を多重化処理し、またはマッピングによりＩ信号とＱ信号を出力する。デジタルフィルタ部２はＩ信号とＱ信号について帯域制限し、Ｄ／Ａ変換部３は帯域制限されたＩ信号とＱ信号をアナログ信号に変換する。直交変調部４はアナログ信号をＩＦ信号に直交変調し、周波数変換器５はＩＦ信号をＲＦ信号に変換する。電力増幅器６はＲＦ信号を増幅し送信電力として外部へ出力する。ベクトル算出部７はデジタルフィルタ部へ入力するＩ信号とＱ信号からベクトル値を算出し、ＦＥＴバイアス制御部８はベクトル値から電力増幅部のパワーＦＥＴのバイアス条件を調整してパワーＦＥＴの消費電力を低減する。
【選択図】 図１
【解決手段】信号多重部１は外部から入力するデジタル信号を多重化処理し、またはマッピングによりＩ信号とＱ信号を出力する。デジタルフィルタ部２はＩ信号とＱ信号について帯域制限し、Ｄ／Ａ変換部３は帯域制限されたＩ信号とＱ信号をアナログ信号に変換する。直交変調部４はアナログ信号をＩＦ信号に直交変調し、周波数変換器５はＩＦ信号をＲＦ信号に変換する。電力増幅器６はＲＦ信号を増幅し送信電力として外部へ出力する。ベクトル算出部７はデジタルフィルタ部へ入力するＩ信号とＱ信号からベクトル値を算出し、ＦＥＴバイアス制御部８はベクトル値から電力増幅部のパワーＦＥＴのバイアス条件を調整してパワーＦＥＴの消費電力を低減する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はデジタル変調装置に関し、特に、ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）変調方式ないしはＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）多重方式を採用し、かつ電力増幅部の節電手段を備えたデジタル変調装置に関する。
【０００２】
【従来の技術】
デジタル変調装置においては、通常、電力増幅部のパワーＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に一定のバイアス電圧を印加して動作させている。これは、振幅情報を正確に伝送するために、振幅の直線性を保持することの要請によるものである。しかし、携帯通信端末に採用されるＯＦＤＭなどに代表される信号多重方式では、標準出力電力に対して１０ｄＢ以上の、いわゆるバックオフが電力増幅部に要求されるが、バックオフを維持するために、電力増幅部のパワーＦＥＴに一定のバイアス電圧を印加し続けることは、多くの電力を浪費し、また、携帯通信端末に対して、より多くのバッテリー容量を要求することになる。
【０００３】
この種の問題に対処するために考案された技術の一例が、特開平３−１７９９２６に「ディジタル無線の送信増幅器の電力制御方式」として記載されている。この特許公開公報に開示された技法は、ＱＡＭ変調方式のデジタル変調装置に対するものであって、その原理図は図９に示すとおりである。
【０００４】
図９において、送信信号点認識回路４１は、送信するディジタル信号をアナログ信号に変換した後のアナログ多値信号を入力し、その多値信号の各信号点を所定のベクトル長で判別してバイアス制御回路４２へ送出する。バイアス制御回路４２は、アナログ多値信号の各信号点のベクトル長に応じたバイアス制御信号を発生して電力増幅器４４に送出し、電力増幅器４４の動作点を定める直流バイアスを制御し電力増幅器４４の飽和出力を制御する。電力増幅器４４は、多値ＱＡＭ変換器４３がアナログ多値信号を変換しているＩ信号とＱ信号を、バイアス制御信号によって制御される動作点で増幅し送信電力を外部へ出力する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術では、送信信号点認識回路４１とバイアス制御回路４２で構成されるＨＰＡ飽和出力制御回路４０は、多値ＱＡＭ変調のコンスタレーションに対応する各信号に限定した電力増幅部の制御を行っているが、このやりかたによると、ＯＦＤＭ多重方式を採用したデジタル変調装置においては、十分なバックオフを確保した電力増幅器の有効な制御が期待し難いという第１の問題点がある。
【０００６】
ＯＦＤＭ多重方式において各サブキャリアのコンスタレーションは限定することはできるが、多重後のＩデータ，Ｑデータからは、多値ＱＡＭ変調のＩ信号，Ｑ信号のような整然とした信号は得られないので、各信号点に適用させた段階的な制御でなく、バリアブルな制御が不可欠であるところ、上記の従来技術では、アナログ多値信号の各信号点のベクトル長とバイアス制御信号との対応をＲＯＭテーブルに格納する等、固定的な制御をしているからである。。
【０００７】
また、上述した従来の技術では、電力増幅器の制御をアナログ多値信号で行っているため、電力増幅器の制御がリアルタイム処理になるので、急峻なＯＦＤＭなどの多重方式の電力増加に対応することができないという第２の問題点がある。ＯＦＤＭでは、ＱＡＭ等の数百倍ものサブキャリアを使用することから、入力するデジタル信号の内容によっては、急激な電力増加が起こり得るのである。
【０００８】
従って、本発明の目的は、ＯＦＤＭ多重方式を採用したデジタル変調装置においても、出力電力の増減に対して適切な電力増幅器の制御を行い、ひいては携帯通信端末等、デジタル変調装置を使用している機器の消費電力を低減させることにある。
【０００９】
【課題を解決するための手段】
本発明のデジタル変調装置は、最終段に電力増幅部を備えたデジタル変調装置において、外部から入力するデジタル信号を多重化処理またはマッピングした直後のデジタルパラレル信号を用いて電力増幅部のパワーＦＥＴのバイアス条件を調整し、該パワーＦＥＴの消費電力を低減することを特徴とするものである。
【００１０】
より詳しくは、本発明のデジタル変調装置は、入力するデジタル信号を多重変調し送信電力として外部へ出力するデジタル変調装置において、外部から入力するデジタル信号を多重化処理し、またはマッピングによりＩ信号とＱ信号を出力する信号多重部（図１の１）と、Ｉ信号とＱ信号について帯域制限するデジタルフィルタ部（図１の２）と、帯域制限されたＩ信号とＱ信号をアナログ信号に変換するＤ／Ａ変換部（図１の３）と、アナログ信号をＩＦ信号に直交変調する直交変調部（図１の４）と、ＩＦ信号をＲＦ信号に変換する周波数変換器（図１の５）と、ＲＦ信号を増幅し送信電力として外部へ出力する電力増幅器（図１の６）と、デジタルフィルタ部へ入力するＩ信号とＱ信号からベクトル値を算出するベクトル算出部（図１の７）と、ベクトル値から電力増幅部のパワーＦＥＴのバイアス条件を調整して該パワーＦＥＴの消費電力を低減するＦＥＴバイアス制御部（図１の８）とを有することを特徴とする。
【００１１】
この発明では、入力するデジタル信号を多重化処理またはマッピングした直後のデジタルパラレル信号を用いてバリアブルなバイアス制御信号を生成することとしたため、十分なバックオフを確保した電力増幅器の有効な制御をすることができる。
【００１２】
また、本発明の他のデジタル変調装置は、図６に示すように、ベクトル算出部とＦＥＴバイアス制御部との間に、デジタルフィルタ部が出力するベクトル値をフィルタリングして、ベクトル値の変移を送信電力の変移に対して先取りした形に加工する第２デジタルフィルタ部（図６の９）を挿入し、ＦＥＴバイアス制御部は第２デジタルフィルタ部の出力によって電力増幅部のパワーＦＥＴのバイアス条件を調整するように構成する。
【００１３】
この発明によると、第２デジタルフィルタ部の導入によって、急峻なＯＦＤＭなどの多重方式の電力増加に対応することができるようになる。
【００１４】
【発明の実施の形態】
次に、本発明の実施例について図面を参照しながら説明する。
【００１５】
図１は、本発明のデジタル変調装置の第１実施例を示すブロック図である。このデジタル変調装置は、信号多重部１，デジタルフィルタ部２，Ｄ／Ａ変換部３，直交変調部４，周波数変換部５および電力増幅部６の他、ベクトル算出部７とＦＥＴバイアス制御部８とが設けられている。
【００１６】
信号多重部１は、外部から入力するデジタル信号を多重化処理し（ＯＦＤＭの場合）、またはマッピングにより（ＱＡＭの場合）、Ｉ信号とＱ信号を出力する。この出力信号は、デジタルフィルタ部２で帯域制限され、Ｄ／Ａ変換部３でアナログ信号に変換され、直交変調部４で直交変調されてＩＦ信号となり、周波数変換部５で送信周波数であるＲＦ信号に変換され、電力増幅部６で所望の電力増幅が行われ、送信電力として外部へ出力される。
【００１７】
信号多重部１からのＩ信号とＱ信号はベクトル算出部７にも入力する。ベクトル算出部７は、Ｉ信号とＱ信号から、そのベクトル値を求める。Ｉ信号およびＱ信号と、ベクトル値との関係は図２に示すとおりである。算出されたベクトル値は、図３に示すように、Ｉ信号とＱ信号による送信電力の変移に対して、ほぼ同様な変移を辿る。両者は共にＩ信号とＱ信号に基づいて求められるからである。
【００１８】
算出されたベクトル値は、ＦＥＴバイアス制御部８に渡され、電力増幅部６の制御を行うバイアス制御信号を生成するために使用される。図４は、ＦＥＴバイアス制御部８と電力増幅部６の一例を示している。図４において、ベクトル値はＦＥＴバイアス制御部８の電圧調整器８０に入力する。電圧調整器８０は、具体的には、一定の直流電圧をベクトル値に比例して分圧するものである。分圧された電圧は、電力増幅部６のパワーＦＥＴ６０のゲートに印加され、パワーＦＥＴ９のドレイン電流を制御する。
【００１９】
いま、デジタル入力信号の変化によってベクトル値が大きくなったとする。すると、ＦＥＴバイアス制御部８の電圧調整器８０は、より大きなマイナス電圧を電力増幅部６のパワーＦＥＴ６０のゲートに供給する。これにより、パワーＦＥＴ６０は、より大きなドレイン電流を流すことになるので大きなドレイン電圧が発生し、外部へは大きな送信電力が出力される。同様にして、ベクトル値が小さくなったときは、小さなドレイン電圧が発生し外部へは小さな送信電力が出力される。
【００２０】
従って、デジタル入力信号の変化に応じて電力増幅部６のパワーを増減することができる。この場合、デジタル入力信号によって求まるベクトル値と、ＦＥＴバイアス制御信号との関係は、固定的でなく、図４の電圧調整器８０に示したようにバリアブルであることに留意されたい。
【００２１】
以上のように、本実施例によると、ＯＦＤＭ多重方式を採用したデジタル変調装置においても、あるタイミングで発生するピーク電力に備えて十分バックオフを取った状態でパワーＦＥＴ６０のバイアスを固定する必要がなく、送信電力に応じたパワーＦＥＴのバイアス制御により低消費電力化が図れる。
【００２２】
次に、本発明の他の実施例について説明する。
【００２３】
図６は、本発明のデジタル変調装置の第２実施例を示すブロック図である。このデジタル変調装置は、信号多重部１，デジタルフィルタ部２，Ｄ／Ａ変換部３，直交変調部４，周波数変換部５および電力増幅部６の他、ベクトル算出部７とＦＥＴバイアス制御部８と第２デジタルフィルタ部９とが設けられている。第１実施例における構成要素と同一の構成要素には、同一の参照番号が付されている。第２実施例は、第１実施例に対して、第２デジタルフィルタ部９が追加され、ベクトル算出部７とＦＥＴバイアス制御部８との間に挿入された形となっている。
【００２４】
第２デジタルフィルタ９は、ベクトル算出部７が出力するベクトル値をフィルタリングして、ベクトル値の変移を送信電力の変移に対して先取りした形に加工する。図７に示すように、６つの遅延器１１〜１６と、６つの乗算器２１〜２６と、加算器３０とで構成されるＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタである。図７の遅延器１１〜１６および乗算器２１〜２６の段数は一例を示しているにすぎない。
【００２５】
遅延器１１〜１６は直列接続されている。先頭の遅延器１１には、ベクトル算出部７が出力するベクトル値が入力し、遅延器１１〜１６は前段の出力を１クロック分の時間だけ遅延させる。遅延器１１〜１６の出力は、乗算器２１〜２６に供給される。
【００２６】
乗算器２１〜２６のそれぞれは、任意に重み付けされた増幅度で入力を増幅する、実質上は増幅器である。乗算器２１〜２６からは、重み付けされた増幅度によって大きさの異なる遅延出力が得られる。この全ての遅延出力は加算器３０において加算される。結果として得られる加算器３０の出力は、様々な波形となり得る。
【００２７】
図８は、Ｉ信号とＱ信号による送信電力の変移に対して、第２デジタルフィルタ９から出力されるベクトル値の変移の一例を示している。このベクトル値は、送信電力の立上り前に、既に立ち上っており、このベクトル値でＦＥＴバイアス部８を制御することにより、急峻な送信電力の増大に対応するパワーＦＥＴ６０のバイアス制御が可能となる。
【００２８】
次に、本発明の第３実施例について説明する。この実施例は、図５に示すように、バイアス制御信号の電力増幅部６への供給に関わる。図５と図４との対比によって明らかなように、第３実施例ではバイアス制御信号が電力増幅部６におけるパワーＦＥＴ６０のドレインに供給されている。このようにパワーＦＥＴ９のドレイン電圧を調整することによっても、パワーＦＥＴ６０の消費電力を制御することができる。
【００２９】
ここで、平均送信電力を０ｄＢｍ（＝１ｍＷ）と仮定して節電効果の具体的な数値を挙げる。ＯＦＤＭ変調方式では、１０ｄＢ以上のバックオフが推奨されているので、１２ｄＢバックオフを取ったとすると、パワーＦＥＴ６０の飽和出力電力は＋１２ｄＢｍ（＝１６ｍＷ）となる。このときの消費電力はパワーＦＥＴ６０の効率を５０％と仮定すると、３２ｍＷとなる。
【００３０】
一方、平均送信電力出力で６ｄＢバックオフを取れるパワーＦＥＴ６０を用意したとすると、消費電力は４ｍＷとなる。ＯＦＤＭ変調方式によるピーク電力の発生確率を５％と仮定すると、４ｍＷ×０．９５＋３２ｍＷ×０．０５＝５．４ｍＷで消費電力を１／６にすることが可能である。
【００３１】
【発明の効果】
本発明の第１の効果は、入力するデジタル信号を多重化処理またはマッピングした直後のデジタルパラレル信号を用いてバリアブルなバイアス制御信号を生成することとしたため、十分なバックオフを確保した電力増幅部の有効な制御をすることができるということである。
【００３２】
また、本発明の第２の効果は、ＦＩＲフィルタ等で構成される第２デジタルフィルタの導入によって、突発かつ急峻な送信電力に即応したパワーＦＥＴのバイアス制御が可能になるということである。
【図面の簡単な説明】
【図１】本発明のデジタル変調装置の第１実施例を示すブロック図
【図２】Ｉ信号およびＱ信号とベクトル値の関係を示す図
【図３】第１実施例における送信電力に対するベクトル値の変移を示す図
【図４】本発明におけるＦＥＴバイアス制御部および電力増幅部の一例を示す回路図
【図５】本発明におけるＦＥＴバイアス制御部および電力増幅部の他の例を示す回路図
【図６】本発明のデジタル変調装置の第２実施例を示すブロック図
【図７】第２実施例における第２デジタルフィルタの詳細図
【図８】第２実施例における送信電力に対するベクトル値（第２デジタルフィルタ出力）の変移を示す図
【図９】従来例のブロック図
【符号の説明】
１ 信号多重部
２ デジタルフィルタ部
３ Ｄ／Ａ変換部
４ 直交変調部
５ 周波数変換部
６ 電力増幅部
７ ベクトル算出部
８ ＦＥＴバイアス制御部
９ 第２デジタルフィルタ部
１１〜１６ 遅延器
２１〜２６ 乗算器
３０ 加算器
６０ パワーＦＥＴ
８０ 電圧調整器
【発明の属する技術分野】
本発明はデジタル変調装置に関し、特に、ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）変調方式ないしはＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）多重方式を採用し、かつ電力増幅部の節電手段を備えたデジタル変調装置に関する。
【０００２】
【従来の技術】
デジタル変調装置においては、通常、電力増幅部のパワーＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に一定のバイアス電圧を印加して動作させている。これは、振幅情報を正確に伝送するために、振幅の直線性を保持することの要請によるものである。しかし、携帯通信端末に採用されるＯＦＤＭなどに代表される信号多重方式では、標準出力電力に対して１０ｄＢ以上の、いわゆるバックオフが電力増幅部に要求されるが、バックオフを維持するために、電力増幅部のパワーＦＥＴに一定のバイアス電圧を印加し続けることは、多くの電力を浪費し、また、携帯通信端末に対して、より多くのバッテリー容量を要求することになる。
【０００３】
この種の問題に対処するために考案された技術の一例が、特開平３−１７９９２６に「ディジタル無線の送信増幅器の電力制御方式」として記載されている。この特許公開公報に開示された技法は、ＱＡＭ変調方式のデジタル変調装置に対するものであって、その原理図は図９に示すとおりである。
【０００４】
図９において、送信信号点認識回路４１は、送信するディジタル信号をアナログ信号に変換した後のアナログ多値信号を入力し、その多値信号の各信号点を所定のベクトル長で判別してバイアス制御回路４２へ送出する。バイアス制御回路４２は、アナログ多値信号の各信号点のベクトル長に応じたバイアス制御信号を発生して電力増幅器４４に送出し、電力増幅器４４の動作点を定める直流バイアスを制御し電力増幅器４４の飽和出力を制御する。電力増幅器４４は、多値ＱＡＭ変換器４３がアナログ多値信号を変換しているＩ信号とＱ信号を、バイアス制御信号によって制御される動作点で増幅し送信電力を外部へ出力する。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来の技術では、送信信号点認識回路４１とバイアス制御回路４２で構成されるＨＰＡ飽和出力制御回路４０は、多値ＱＡＭ変調のコンスタレーションに対応する各信号に限定した電力増幅部の制御を行っているが、このやりかたによると、ＯＦＤＭ多重方式を採用したデジタル変調装置においては、十分なバックオフを確保した電力増幅器の有効な制御が期待し難いという第１の問題点がある。
【０００６】
ＯＦＤＭ多重方式において各サブキャリアのコンスタレーションは限定することはできるが、多重後のＩデータ，Ｑデータからは、多値ＱＡＭ変調のＩ信号，Ｑ信号のような整然とした信号は得られないので、各信号点に適用させた段階的な制御でなく、バリアブルな制御が不可欠であるところ、上記の従来技術では、アナログ多値信号の各信号点のベクトル長とバイアス制御信号との対応をＲＯＭテーブルに格納する等、固定的な制御をしているからである。。
【０００７】
また、上述した従来の技術では、電力増幅器の制御をアナログ多値信号で行っているため、電力増幅器の制御がリアルタイム処理になるので、急峻なＯＦＤＭなどの多重方式の電力増加に対応することができないという第２の問題点がある。ＯＦＤＭでは、ＱＡＭ等の数百倍ものサブキャリアを使用することから、入力するデジタル信号の内容によっては、急激な電力増加が起こり得るのである。
【０００８】
従って、本発明の目的は、ＯＦＤＭ多重方式を採用したデジタル変調装置においても、出力電力の増減に対して適切な電力増幅器の制御を行い、ひいては携帯通信端末等、デジタル変調装置を使用している機器の消費電力を低減させることにある。
【０００９】
【課題を解決するための手段】
本発明のデジタル変調装置は、最終段に電力増幅部を備えたデジタル変調装置において、外部から入力するデジタル信号を多重化処理またはマッピングした直後のデジタルパラレル信号を用いて電力増幅部のパワーＦＥＴのバイアス条件を調整し、該パワーＦＥＴの消費電力を低減することを特徴とするものである。
【００１０】
より詳しくは、本発明のデジタル変調装置は、入力するデジタル信号を多重変調し送信電力として外部へ出力するデジタル変調装置において、外部から入力するデジタル信号を多重化処理し、またはマッピングによりＩ信号とＱ信号を出力する信号多重部（図１の１）と、Ｉ信号とＱ信号について帯域制限するデジタルフィルタ部（図１の２）と、帯域制限されたＩ信号とＱ信号をアナログ信号に変換するＤ／Ａ変換部（図１の３）と、アナログ信号をＩＦ信号に直交変調する直交変調部（図１の４）と、ＩＦ信号をＲＦ信号に変換する周波数変換器（図１の５）と、ＲＦ信号を増幅し送信電力として外部へ出力する電力増幅器（図１の６）と、デジタルフィルタ部へ入力するＩ信号とＱ信号からベクトル値を算出するベクトル算出部（図１の７）と、ベクトル値から電力増幅部のパワーＦＥＴのバイアス条件を調整して該パワーＦＥＴの消費電力を低減するＦＥＴバイアス制御部（図１の８）とを有することを特徴とする。
【００１１】
この発明では、入力するデジタル信号を多重化処理またはマッピングした直後のデジタルパラレル信号を用いてバリアブルなバイアス制御信号を生成することとしたため、十分なバックオフを確保した電力増幅器の有効な制御をすることができる。
【００１２】
また、本発明の他のデジタル変調装置は、図６に示すように、ベクトル算出部とＦＥＴバイアス制御部との間に、デジタルフィルタ部が出力するベクトル値をフィルタリングして、ベクトル値の変移を送信電力の変移に対して先取りした形に加工する第２デジタルフィルタ部（図６の９）を挿入し、ＦＥＴバイアス制御部は第２デジタルフィルタ部の出力によって電力増幅部のパワーＦＥＴのバイアス条件を調整するように構成する。
【００１３】
この発明によると、第２デジタルフィルタ部の導入によって、急峻なＯＦＤＭなどの多重方式の電力増加に対応することができるようになる。
【００１４】
【発明の実施の形態】
次に、本発明の実施例について図面を参照しながら説明する。
【００１５】
図１は、本発明のデジタル変調装置の第１実施例を示すブロック図である。このデジタル変調装置は、信号多重部１，デジタルフィルタ部２，Ｄ／Ａ変換部３，直交変調部４，周波数変換部５および電力増幅部６の他、ベクトル算出部７とＦＥＴバイアス制御部８とが設けられている。
【００１６】
信号多重部１は、外部から入力するデジタル信号を多重化処理し（ＯＦＤＭの場合）、またはマッピングにより（ＱＡＭの場合）、Ｉ信号とＱ信号を出力する。この出力信号は、デジタルフィルタ部２で帯域制限され、Ｄ／Ａ変換部３でアナログ信号に変換され、直交変調部４で直交変調されてＩＦ信号となり、周波数変換部５で送信周波数であるＲＦ信号に変換され、電力増幅部６で所望の電力増幅が行われ、送信電力として外部へ出力される。
【００１７】
信号多重部１からのＩ信号とＱ信号はベクトル算出部７にも入力する。ベクトル算出部７は、Ｉ信号とＱ信号から、そのベクトル値を求める。Ｉ信号およびＱ信号と、ベクトル値との関係は図２に示すとおりである。算出されたベクトル値は、図３に示すように、Ｉ信号とＱ信号による送信電力の変移に対して、ほぼ同様な変移を辿る。両者は共にＩ信号とＱ信号に基づいて求められるからである。
【００１８】
算出されたベクトル値は、ＦＥＴバイアス制御部８に渡され、電力増幅部６の制御を行うバイアス制御信号を生成するために使用される。図４は、ＦＥＴバイアス制御部８と電力増幅部６の一例を示している。図４において、ベクトル値はＦＥＴバイアス制御部８の電圧調整器８０に入力する。電圧調整器８０は、具体的には、一定の直流電圧をベクトル値に比例して分圧するものである。分圧された電圧は、電力増幅部６のパワーＦＥＴ６０のゲートに印加され、パワーＦＥＴ９のドレイン電流を制御する。
【００１９】
いま、デジタル入力信号の変化によってベクトル値が大きくなったとする。すると、ＦＥＴバイアス制御部８の電圧調整器８０は、より大きなマイナス電圧を電力増幅部６のパワーＦＥＴ６０のゲートに供給する。これにより、パワーＦＥＴ６０は、より大きなドレイン電流を流すことになるので大きなドレイン電圧が発生し、外部へは大きな送信電力が出力される。同様にして、ベクトル値が小さくなったときは、小さなドレイン電圧が発生し外部へは小さな送信電力が出力される。
【００２０】
従って、デジタル入力信号の変化に応じて電力増幅部６のパワーを増減することができる。この場合、デジタル入力信号によって求まるベクトル値と、ＦＥＴバイアス制御信号との関係は、固定的でなく、図４の電圧調整器８０に示したようにバリアブルであることに留意されたい。
【００２１】
以上のように、本実施例によると、ＯＦＤＭ多重方式を採用したデジタル変調装置においても、あるタイミングで発生するピーク電力に備えて十分バックオフを取った状態でパワーＦＥＴ６０のバイアスを固定する必要がなく、送信電力に応じたパワーＦＥＴのバイアス制御により低消費電力化が図れる。
【００２２】
次に、本発明の他の実施例について説明する。
【００２３】
図６は、本発明のデジタル変調装置の第２実施例を示すブロック図である。このデジタル変調装置は、信号多重部１，デジタルフィルタ部２，Ｄ／Ａ変換部３，直交変調部４，周波数変換部５および電力増幅部６の他、ベクトル算出部７とＦＥＴバイアス制御部８と第２デジタルフィルタ部９とが設けられている。第１実施例における構成要素と同一の構成要素には、同一の参照番号が付されている。第２実施例は、第１実施例に対して、第２デジタルフィルタ部９が追加され、ベクトル算出部７とＦＥＴバイアス制御部８との間に挿入された形となっている。
【００２４】
第２デジタルフィルタ９は、ベクトル算出部７が出力するベクトル値をフィルタリングして、ベクトル値の変移を送信電力の変移に対して先取りした形に加工する。図７に示すように、６つの遅延器１１〜１６と、６つの乗算器２１〜２６と、加算器３０とで構成されるＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタである。図７の遅延器１１〜１６および乗算器２１〜２６の段数は一例を示しているにすぎない。
【００２５】
遅延器１１〜１６は直列接続されている。先頭の遅延器１１には、ベクトル算出部７が出力するベクトル値が入力し、遅延器１１〜１６は前段の出力を１クロック分の時間だけ遅延させる。遅延器１１〜１６の出力は、乗算器２１〜２６に供給される。
【００２６】
乗算器２１〜２６のそれぞれは、任意に重み付けされた増幅度で入力を増幅する、実質上は増幅器である。乗算器２１〜２６からは、重み付けされた増幅度によって大きさの異なる遅延出力が得られる。この全ての遅延出力は加算器３０において加算される。結果として得られる加算器３０の出力は、様々な波形となり得る。
【００２７】
図８は、Ｉ信号とＱ信号による送信電力の変移に対して、第２デジタルフィルタ９から出力されるベクトル値の変移の一例を示している。このベクトル値は、送信電力の立上り前に、既に立ち上っており、このベクトル値でＦＥＴバイアス部８を制御することにより、急峻な送信電力の増大に対応するパワーＦＥＴ６０のバイアス制御が可能となる。
【００２８】
次に、本発明の第３実施例について説明する。この実施例は、図５に示すように、バイアス制御信号の電力増幅部６への供給に関わる。図５と図４との対比によって明らかなように、第３実施例ではバイアス制御信号が電力増幅部６におけるパワーＦＥＴ６０のドレインに供給されている。このようにパワーＦＥＴ９のドレイン電圧を調整することによっても、パワーＦＥＴ６０の消費電力を制御することができる。
【００２９】
ここで、平均送信電力を０ｄＢｍ（＝１ｍＷ）と仮定して節電効果の具体的な数値を挙げる。ＯＦＤＭ変調方式では、１０ｄＢ以上のバックオフが推奨されているので、１２ｄＢバックオフを取ったとすると、パワーＦＥＴ６０の飽和出力電力は＋１２ｄＢｍ（＝１６ｍＷ）となる。このときの消費電力はパワーＦＥＴ６０の効率を５０％と仮定すると、３２ｍＷとなる。
【００３０】
一方、平均送信電力出力で６ｄＢバックオフを取れるパワーＦＥＴ６０を用意したとすると、消費電力は４ｍＷとなる。ＯＦＤＭ変調方式によるピーク電力の発生確率を５％と仮定すると、４ｍＷ×０．９５＋３２ｍＷ×０．０５＝５．４ｍＷで消費電力を１／６にすることが可能である。
【００３１】
【発明の効果】
本発明の第１の効果は、入力するデジタル信号を多重化処理またはマッピングした直後のデジタルパラレル信号を用いてバリアブルなバイアス制御信号を生成することとしたため、十分なバックオフを確保した電力増幅部の有効な制御をすることができるということである。
【００３２】
また、本発明の第２の効果は、ＦＩＲフィルタ等で構成される第２デジタルフィルタの導入によって、突発かつ急峻な送信電力に即応したパワーＦＥＴのバイアス制御が可能になるということである。
【図面の簡単な説明】
【図１】本発明のデジタル変調装置の第１実施例を示すブロック図
【図２】Ｉ信号およびＱ信号とベクトル値の関係を示す図
【図３】第１実施例における送信電力に対するベクトル値の変移を示す図
【図４】本発明におけるＦＥＴバイアス制御部および電力増幅部の一例を示す回路図
【図５】本発明におけるＦＥＴバイアス制御部および電力増幅部の他の例を示す回路図
【図６】本発明のデジタル変調装置の第２実施例を示すブロック図
【図７】第２実施例における第２デジタルフィルタの詳細図
【図８】第２実施例における送信電力に対するベクトル値（第２デジタルフィルタ出力）の変移を示す図
【図９】従来例のブロック図
【符号の説明】
１ 信号多重部
２ デジタルフィルタ部
３ Ｄ／Ａ変換部
４ 直交変調部
５ 周波数変換部
６ 電力増幅部
７ ベクトル算出部
８ ＦＥＴバイアス制御部
９ 第２デジタルフィルタ部
１１〜１６ 遅延器
２１〜２６ 乗算器
３０ 加算器
６０ パワーＦＥＴ
８０ 電圧調整器
Claims (6)
- 最終段に電力増幅部を備えたデジタル変調装置において、外部から入力するデジタル信号を多重化処理またはマッピングした直後のデジタルパラレル信号を用いて前記電力増幅部のパワーＦＥＴのバイアス条件を調整し、該パワーＦＥＴの消費電力を低減することを特徴とするデジタル変調装置。
- 入力するデジタル信号を多重変調し送信電力として外部へ出力するデジタル変調装置において、
外部から入力するデジタル信号を多重化処理し、またはマッピングによりＩ信号とＱ信号を出力する信号多重部と、
前記Ｉ信号とＱ信号について帯域制限するデジタルフィルタ部と、
前記帯域制限されたＩ信号とＱ信号をアナログ信号に変換するＤ／Ａ変換部と、
前記アナログ信号をＩＦ信号に直交変調する直交変調部と、
前記ＩＦ信号をＲＦ信号に変換する周波数変換器と、
前記ＲＦ信号を増幅し前記送信電力として外部へ出力する電力増幅器と、
前記デジタルフィルタ部へ入力するＩ信号とＱ信号からベクトル値を算出するベクトル算出部と、
前記ベクトル値から前記電力増幅部のパワーＦＥＴのバイアス条件を調整して該パワーＦＥＴの消費電力を低減するＦＥＴバイアス制御部とを有することを特徴とするデジタル変調装置。 - 入力するデジタル信号を多重変調し送信電力として外部へ出力するデジタル変調装置において、
外部から入力するデジタル信号を多重化処理し、またはマッピングによりＩ信号とＱ信号を出力する信号多重部と、
前記Ｉ信号とＱ信号について帯域制限するデジタルフィルタ部と、
前記帯域制限されたＩ信号とＱ信号をアナログ信号に変換するＤ／Ａ変換部と、
前記アナログ信号をＩＦ信号に直交変調する直交変調部と、
前記ＩＦ信号をＲＦ信号に変換する周波数変換器と、
前記ＲＦ信号を増幅し前記送信電力として外部へ出力する電力増幅器と、
前記デジタルフィルタ部へ入力するＩ信号とＱ信号からベクトル値を算出するベクトル算出部と、
前記ベクトル値をフィルタリングしてベクトル値の変移を前記送信電力の変移に対して先取りした形に加工する第２デジタルフィルタ部と、
前記第２デジタルフィルタ部の出力から前記電力増幅部のパワーＦＥＴのバイアス条件を調整して該パワーＦＥＴの消費電力を低減するＦＥＴバイアス制御部とを有することを特徴とするデジタル変調装置。 - 前記第２デジタルフィルタ部をＦＩＲフィルタにより構成することを特徴とする請求項３に記載のデジタル変調装置。
- 前記パワーＦＥＴのバイアス条件の調整は、パワーＦＥＴのゲート電圧を制御することによって行うことを特徴とする請求項１ないし請求項４のいずれかに記載のデジタル変調装置。
- 前記パワーＦＥＴのバイアス条件の調整は、パワーＦＥＴのドレイン電圧を制御することによって行うことを特徴とする請求項１ないし請求項４のいずれかに記載のデジタル変調装置。
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