JP2004030574A

JP2004030574A - 動的にキャッシュ・メモリの割り当てを行うプロセッサ集積回路

Info

Publication number: JP2004030574A
Application number: JP2003058097A
Authority: JP
Inventors: Donald C Soltis Jr; ドナルド・シー・ソルティス、ジュニア
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 2002-03-06
Filing date: 2003-03-05
Publication date: 2004-01-29
Also published as: US20030172234A1; US6871264B2

Abstract

【課題】プロセッサおよびキャッシュを動的分割するプロセッサ集積回路を提供すること。
【解決手段】２以上の命令ストリームを実行するプロセッサ集積回路は、２以上のプロセッサを有する。各プロセッサは、キャッシュコントローラを介して、命令とデータにアクセスする。また、キャッシュメモリの複数ブロックも存在する。キャッシュメモリのいくつかのブロックは、任意に特定のキャッシュコントローラに直接接続される。キャッシュコントローラは、高速相互接続装置を介して、少なくともいくつかのキャッシュメモリの複数ブロックにアクセスする。これらのブロックの少なくとも１つは動的に、２以上のキャッシュコントローラに割り当て可能である。リソース割り当てコントローラは、少なくとも一つの動的割り当て可能キャッシュメモリブロックにアクセス用メモリコントローラを決定する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、マルチプロセッサ回路のような大規模で複雑な集積回路の設計及び実装の分野に関するものである。とりわけ、本発明は、複数ＣＰＵ集積回路を動的に再分割して、クリティカル・パス・スレッドが、必要とするリソースを入手することができ、それによって、システム性能の最適化が可能になるようにするための装置及び方法に関するものである。
【０００２】
【従来の技術】
高性能な最新のプロセッサ集積回路は、プロセッサ集積回路上に少なくともいくつかのキャッシュ・メモリを設けることによって製作される。一般に、キャッシュは、制御論理回路と共に、複数のブロックをなすメモリ・セルとして設計される。これらの回路の中には、製品の差別化並びに部分的に欠陥のある回路の販売を可能にする技法であって、キャッシュの一部をディスエーブルできるようにする、ボンディング・オプションを伴う設計を施されたものもあった。これらの回路の中には、キャッシュの欠陥セクションの代わりに利用することが可能なメモリの予備ブロックも備えている。一般に、キャッシュは、制御論理回路と共に、複数ブロックをなすメモリ・セルとして設計される。
【０００３】
多くの最新ソフトウェアは、複数プロセッサ・マシンを利用するように書かれている。このソフトウェアは、一般に、複数スレッドを利用するように書かれている。各スレッドは、個別に実行スケジュールを決めることが可能な一連の命令を備えている。一般に、スレッドには、任意の特定の時間において、他のスレッドのアクションが完了するか、または、外部事象が生じるまで、実行を遅延する「待機」モードにあるものもあれば、すぐにでも実行可能になっているものもあり得る。
【０００４】
ソフトウェアは、頻繁にスレッドに優先順位を付けることによって、ある特定の時間において、どのスレッドがほとんどのリソースを与えられるべきかを決定することも可能である。例えば、ウィンドウズ２０００（マイクロソフト社の登録商標）、ＶＭＳ（ヒューレットパッカード社の登録商標）、及び、ＵＮＩＸオペレーティング・システムは、全て、スレッドの優先順位を維持（アドミニストレータによって設定された基準優先順位から導き出される場合が多い）する。これらのオペレーティング・システムは、これらの優先順位を利用して、どのスレッドを実行すべきかを決定したり、別のスレッドによって取って代わられる前に、各スレッドの実行時間量を決定する。
【０００５】
複数プロセッサ・マシンの場合、各プロセッサ毎に、実行準備の整ったスレッドの中から異なるスレッドを実行するタスクを課すことが可能である。これらのスレッドは、同じか、または、異なるアプリケーション・プログラムに属する場合もあれば、システム・タスクに関連している場合もある。こうしたマシンは、単一プロセッサを備えたマシンよりも有用な作業を行うことが可能である場合が多い。
【０００６】
マルチスレッド式プロセッサは、２つ以上の命令カウンタを備え、一般に、各命令カウンタに関連したレジスタ・セットを備え、２つ以上の命令ストリームを実行することが可能なプロセッサである。例えば、いくつかの命令ストリーム間において、単一パイプライン式実行装置に時分割を施すことが可能なマシンが知られている。実行装置が時分割されるので、各命令ストリームの実行は幾分遅くなりがちである。時分割される単一実行装置を備えたマルチスレッド・マシンは、ソフトウェアにとって、複数の独立したプロセッサのように見える。
【０００７】
単一集積回路上に、それぞれ、数サイクル単位の複数命令をディスパッチすることが可能な複数プロセッサを備える、スーパ・スカラ性能のマシンが知られている。このタイプのマシンには、ＩＢＭ　Ｐｏｗｅｒ−４及びＰＡ８８００が含まれる。一般に、これらの集積回路上の各プロセッサは、それ自体の専用セットをなす実行装置パイプライン及びキャッシュを備えている。これらの実行装置の場合、そのダイ面積、それ故のコストは、一般に、時分割マルチスレッド式マシンをはるかに超えることになる。これらのスーパ・スカラ複数プロセッサ回路は、やはり、複数スレッドを実行することが可能であり、高性能マルチスレッド・マシンの一形態とみなすことが可能である。
【０００８】
集積回路をなす最新のプロセッサは、キャッシュ・メモリを備えるように製作される場合が多い。キャッシュ・メモリは、メイン・メモリに比べてかなり速いアクセスを可能にする。しかし、それはキャッシュ内で見つかる情報にのみ速いアクセスを可能にする。キャッシュにおいてメモリ参照が見つかる場合、キャッシュにおける「ヒット」と呼ばれ、一方、キャッシュにおいて参照が見つからない場合、キャッシュ「ミス」と呼ばれる。キャッシュ・ヒット数対全メモリ参照回数の比率は、「ヒット率」であり、キャッシュ・サイズ、キャッシュの連想「方式（ｗａｙｓ）」数を含むキャッシュ・アーキテクチャ、及び、実行スレッドの性質の関数であることが分っている。
【０００９】
既知のように、キャッシュ・ヒット率は、カウンタを用いて、キャッシュ・ヒットと、メモリ参照をカウントすることによって測定可能である。こうしたカウンタの値を読み取って、ヒット率を計算することができる。やはり既知のように、ヒット率が低いと、システム性能をひどく損なう可能性がある。
【００１０】
既知のように、スレッドには、他のスレッドより高いヒット率を実現するのに、キャッシュ・サイズの拡大を必要とするものもある。やはり、既知のように、プロセッサの性能は、キャッシュにおけるヒット率が低いと、時折、深刻な悪影響を受ける可能性がある。従って、プロセッサの性能を最大限に発揮すべき場合には、全てのまたは大部分のスレッドについて、高ヒット率を支えるのに十分なキャッシュを設けることが必要になる。しかし、キャッシュ・サイズが大きくなると、コストが高くなる。従って、メーカは、アプリケーション・プログラム、及び、キャッシュ要件が異なると予想される、それぞれに異なる市場に対してキャッシュ・サイズの異なる同様のプロセッサを備えた集積回路を出している。
【００１１】
複数プロセッサ集積回路のキャッシュは、一般に、処理コストによってサイズが制限される。大規模集積回路の製作コストは、一般に、その回路面積の指数関数であり、回路によっては、集積回路面積のほとんど半分が、キャッシュ、及び、キャッシュ・メモリ制御回路要素という場合もある。
【００１２】
複数プロセッサ集積回路は、一般に、各プロセッサ毎に所定のキャッシュ量が割り当てられている。従って、これらの回路は、一般に、プロセッサ数に、実行が予測される最もキャッシュ集約的なスレッドにおいて高ヒット率を達成するのに必要とされるキャッシュ量を掛けた値に等しい、全キャッシュ量を必要とする。
【００１３】
複数のオペレーティング・システムを同時に実行することが可能な、複数プロセッサ及びマルチスレッドによるマシンが知られている。これらは、分割可能マシンである。一般に、各オペレーティング・システムは、ある区画で実行されるが、この場合、１つの区画には、１つ以上のプロセッサ、メイン・メモリの適合するセクション、及び、他のシステムリソースが割り当てられている。各区画は、一般に、専用ディスクスペースを備えることができるか、または、ディスクスペースを他の区画と共用することが可能な、仮想マシンとして構成される。１つの区画ではウィンドウズＮＴ（マイクロソフト社の商標）を実行し、一方、もう１つの区画ではＵＮＩＸを実行することが可能なマシンが存在する。各コピーを独立した区画で個別に実行するようにして、同じオペレーティング・システムのいくつかのコピーを同時に実行することが可能なマシンも存在する。これらのマシンは、各区画を特定のユーザ及びアプリケーション専用とすることが可能であり、また、ある区画で生じる問題（システム・クラッシュを含む）が、他の区画における操作に悪影響を及ぼすとは限らないという点において有利である。
【００１４】
既知のように、複数プロセッサ及びマルチスレッドによるマシンにおける実行時間は、各区画に割り当てられたプロセッサ数、メモリ量、及び、ディスクスペース量に基づいて課金することが可能である。やはり既知のように、分割可能マシンにおいて、１つ以上の複数プロセッサまたはマルチスレッドによる集積回路をプロセッサとして利用することも可能である。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、分割可能マシンの一部をなす複数プロセッサ集積回路を含む、複数プロセッサ集積回路のプロセッサに動的にキャッシュを割り当てることにより、システムにおいて実行する各スレッドまたは区画毎に適切なキャッシュ量が与えられるようにすることにある。
【００１６】
【課題を解決するための手段】
高性能複数プロセッサ集積回路は、複数キャッシュ装置と、複数命令取り出し及び解読装置を備えており、各命令取り出し及び解読装置は、実プロセッサまたは仮想プロセッサに対応している。集積回路は、少なくとも１つの動的に割り当て可能なキャッシュ装置を備えており、特定のプロセッサに直接接続することが可能な追加キャッシュ装置を備えることも可能である。
【００１７】
集積回路は、２つ以上の実プロセッサまたは仮想プロセッサによる動的割り当て可能なキャッシュ装置の利用を可能にする高速相互接続装置、及び、キャッシュ割り当てレジスタも備えている。キャッシュ割り当てレジスタのフィールドによって、動的割り当て可能キャッシュ装置に対するアクセスを許される実プロセッサまたは仮想プロセッサが決定される。
【００１８】
実施態様の１つでは、動的割り当て可能キャッシュ装置は、システムにおける第２レベルのキャッシュの一部を形成している。この実施態様の場合、４つのプロセッサと、それぞれ、１つのプロセッサに対応する４つのサイズが固定された第１レベルのキャッシュと、４つの割り当てが固定された第２レベルのキャッシュ・ブロックと、４つの動的割り当て可能な第２レベルのキャッシュ・ブロックが設けられている。
【００１９】
第２レベルの・キャッシュ・システムは、各プロセッサに関連したヒット率モニタ装置が設けられている。オペレーティング・システム・ドライバは、各プロセッサに関連したヒット率をモニタし、ヒット率を追跡する。モニタされるヒット率は、追加割り当てによって恩恵を受けることができるスレッド区画の判定に役立つ。
【００２０】
ある特定の実施態様の場合、動的割り当て可能な第２レベルのキャッシュ・ブロックが、分割可能マシンのある特定の区画のプロセッサに割り当てられる。このマシンにおけるマシン時間は、各区画毎に動的割り当て可能キャッシュがどれだけ割り当てられるかに基づいて課金される。この実施態様の場合、動的割り当てキャッシュは、ブート時、または、区画の再構成時に割り当てられる；区画は、スケジュール並びにブート時間に従って再構成可能である。
【００２１】
きめ細かい代替実施態様の場合、各スレッドは、要求されるキャッシュ割り当てに関連している。この実施態様の場合、動的に割り当てられたキャッシュ・ブロックが、コンテキスト・スイッチ時に、その性能が最適化されるように再割り当てされる。この実施態様の場合、オペレーティング・システムは、前に割り当てられたキャッシュ割り当てで得られた、各スレッドに関連したヒット率を追跡し、各スレッド毎に、最適キャッシュ・サイズに基づいて要求されるキャッシュ割り当てを設定する。
【００２２】
動的に割り当てられたキャッシュが、１つの区画すなわちスレッドから割り当て解除されて、もう１つの区画に割り当てられる場合、まず、全ての「汚れた（ｄｉｒｔｙ）」キャッシュ・ラインをメモリに書き込み、各キャッシュ・ライン毎に、「有効」ビットをクリアすることによって消去される。こうして、ある区画に関連したデータが別の区画で利用できないことを保証するため、キャッシュが有効に空にされる。
【００２３】
【発明の実施の形態】
分割可能複数プロセッサ集積回路９８（図１）は、いくつかのプロセッサ１００を備えている。各プロセッサは、第１レベル・キャッシュ１０２を介して、命令データについてメモリ参照を実施する。第１レベル・キャッシュでミスした参照は、第２レベル・キャッシュ・コントローラ１１０に振り当てられる。
【００２４】
各第２レベル・キャッシュ・コントローラ１１０は、高速相互接続装置１２０に接続されている。高速相互接続装置１２０によって、第２レベル・キャッシュ・コントローラ１１０は、それぞれ、複数のキャッシュ・メモリ・ブロック１２２及び１２４の１つ以上にアクセスできるようになる。これらのメモリ・ブロックのうちの少なくとも１つが、任意のキャッシュ・コントローラ１１０に割り当てることができる、割り当て可能キャッシュ・メモリ・ブロック１２４である。必要というわけではないが、割り当てが固定された１つ以上のキャッシュ・メモリ・ブロック１２２を設けることが可能である。割り当てコントローラ１３０は、もしあれば、動的に割り当てられるキャッシュ・メモリ・ブロック１２４のうちのどれが、各キャッシュ・コントローラ１１０によるアクセスを受けるかを決定する。区画制御装置１３２は、各システム区画に対応付けられるプロセッサを決定する働きをする。区画制御装置１３２及び割り当てコントローラ１３０は、従って、各割り当て可能キャッシュ・メモリ・ブロック１２２及び１２４が対応付けられる、第２レベル・キャッシュ・コントローラ１１０、プロセッサ１００、及び、システム区画を決定する。
【００２５】
第１レベル・キャッシュ１０２内において見つからず、第２レベル・キャッシュ内でも見つからないキャッシュ参照は、メモリ・インタフェース１４０を介してオフ・チップ・メイン・メモリ（不図示）に振り向けられる。
【００２６】
集積回路１９６の代替実施態様では、各動的割り当て可能キャッシュ・メモリ・ブロック１９８（図２）毎に、データ・メモリ２００、タグ・メモリ２０２、及び、相互接続装置２０６に対するインタフェース２０４が組み込まれている。各キャッシュ・コントローラ２１０は、下位レベルのキャッシュでミスしたメモリ参照を受け取るためのインタフェース２１２を備えている。各キャッシュ・コントローラ２１０は、キャッシュ書き込みを追跡し、上位レベルのメモリ・インタフェース２１５を介して、メイン・メモリまたはより高レベルのキャッシュに対するライトバックを制御するためのライトバック待ち行列２１４を含む、当該技術分野において既知のキャッシュ制御論理回路、並びに、キャッシュ内で捜し出す参照を決定するためのタグ論理回路２１８及びヒット論理回路２１６も備えている。各キャッシュ・コントローラには、ヒット率を含むキャッシュ性能を測定するためのヒット率モニタ論理回路２１９も組み込まれている。キャッシュ・コントローラ２１０は、局部タグ・メモリ２２０及びデータ・メモリ２２２を備えている。タグ・メモリ２２０及びデータ・メモリ２２２は、十分に大きいので、小容量キャッシュを要求する命令ストリームについて、高いヒット率をもたらすことが可能である。
【００２７】
キャッシュ・コントローラ２１０は、割り当て制御装置２３０の制御下において、動的に割り当てられるキャッシュ・メモリ・ブロック１９８と連絡がとれるようにする、相互接続装置２０６に接続されている。割り当て制御装置２３０及び相互接続装置２０６は、ソフトウェアによって、ゼロまたは１つ以上の動的割り当てキャッシュ・メモリ・ブロック１９８を各キャッシュ・コントローラ２１０に接続するように構成されている。どの所定の時間においても、各動的割り当てキャッシュ・メモリ・ブロック１９８へのアクセスは、ただ１つのキャッシュ・コントローラ２１０だけしか実施することができない。
【００２８】
ある代替実施態様の場合、各キャッシュ・コントローラ１１０には、４つものキャッシュ・メモリ・ブロック１２２及び１２４を制御するのに十分なタグが与えられている。この実施態様の場合、動的割り当てキャッシュ・メモリ・ブロック１２４には、キャッシュ・データ・メモリが含まれている。
【００２９】
１つ以上のマルチプロセッサ集積回路９８（図１）を中心として構築されたコンピュータ・システムを管理するための方法３００（図３）には、キャッシュの性能をモニタするステップ３０２が含まれている（図３）。モニタ・ステップでは、図２に示すヒット率モニタ２１９、及び、集積回路に組み込むことができるような他のキャッシュ性能モニタ装置を利用して、区画、アプリケーション、及び、従来のキャッシュ割り当てに関する過去のキャッシュ性能が記録される。さまざまな条件下におけるこの過去の性能の記録は、１つ以上のマルチプロセッサ集積回路９８におけるキャッシュの可用性を考慮して、所望のシステム分割の決定３０４に利用される。ある特定の実施態様では、過去のプロセッサ間通信量も、各システム区画に配置すべきプロセッサの決定において考慮される。決定された分割は、区画割り当てテーブルをなすように構成される（３０６）。
【００３０】
システムは、各ブート時毎に再分割されるが、再分割がシステム性能全体の向上に適したものであれば、他の時点において、動的に再分割することも可能である。再分割には、影響を受ける各区画において実行されるオペレーティング・システムを停止する（３０８）ことが必要になる。各集積回路９８のプロセッサ１００は、区画割り当てテーブルに基づいて、区画に割り当てられる（３１０）。次に、動的割り当て可能キャッシュ・ブロック１２４が、各割り当てテーブルに基づいて、各区画のプロセッサ１００に割り当てられる（３１２）。次に、各区画のオペレーティング・システムが、ブート、すなわち、再起動され（３１４）、マシン時間、システム分割、及び、キャッシュ割り当ての課金レコードが、保持される（３１６）。これらの課金レコードによって、プロセッサ数、及び、そのアプリケーションに割り当てられたキャッシュ量に基づいて、顧客への請求が可能になる。この発明は、例として次のような実施形態を含む。
【００３１】
（１）２つ以上の命令ストリームを実行することが可能なプロセッサ集積回路９８であって、
第１のキャッシュ・メモリ・コントローラを１１０介して命令を取り出し、データにアクセスするように接続された第１のプロセッサ１００と、
第２のキャッシュ・メモリ・コントローラを１１０介して命令を取り出し、データにアクセスするように接続された第２のプロセッサ１００と、
それぞれがキャッシュ・データ・メモリを含む、複数のキャッシュ・メモリ・ブロック１２２、１２４と、
前記第１のキャッシュ・メモリ・コントローラおよび第２のキャッシュ・コントローラ１１０が、少なくとも１つの割り当て可能なキャッシュ・メモリ・ブロックの利用をイネーブルできるように、前記複数のキャッシュ・メモリ・ブロックを前記第１のキャッシュ・メモリ・コントローラおよび第２のキャッシュ・コントローラ１１０に接続する高速相互接続装置１２０と、
前記第１のキャッシュ・メモリ・コントローラおよび第２のキャッシュ・メモリ・コントローラ１１０からなる群からアクセス用キャッシュ・メモリ・コントローラ１１０を選択するように接続したリソース割り当てコントローラ１３０を含み、前記アクセス用キャッシュ・メモリ・コントローラ１１０が、前記割り当て可能なキャッシュ・メモリ・ブロック１２４にアクセスする、
プロセッサ集積回路。
【００３２】
（２）さらに、複数の第１レベルのキャッシュ・システム１０２を含み、前記第１のプロセッサ１００が、第１の第１レベル・キャッシュ・システム１０２を介して、前記第１のキャッシュ・メモリ・コントローラ１１０から命令を取り出し、データにアクセスし、前記第２のプロセッサ１００が、第２の第１レベル・キャッシュ・システム１０２を介して、前記第２のキャッシュ・メモリ・コントローラ１１０から命令を取り出し、データにアクセスする、（１）に記載のプロセッサ集積回路。
【００３３】
（３）前記キャッシュ・メモリ・ブロック１９８が、さらに、キャッシュ・タグ・メモリ２０２を有する、（１）に記載のプロセッサ集積回路。
【００３４】
（４）各キャッシュ・メモリ・コントローラ２１０が、キャッシュ・ヒット率モニタ装置２１９を有する、（１）に記載のプロセッサ集積回路。
【００３５】
（５）分割可能な複数プロセッサ・システムに用いられる複数プロセッサ集積回路９８であって、
それぞれ、関連する第１レベルのキャッシュ１０２から命令を受信するように接続されている、複数のプロセッサ１００と、
複数の割り当て可能上位レベル・キャッシュ・メモリ・ブロック１２４と、
各第１レベルのキャッシュ１０２におけるキャッシュ・ミスを、割り当てられた上位レベル・キャッシュ・メモリ・ブロック１２４に伝える相互接続装置１２０と、
上位レベル・キャッシュ・メモリ・ブロック１２４をプロセッサ１００に割り当てるための割り当て装置１３０を含む、
複数プロセッサ集積回路９８において、キャッシュを動的に割り当てる方法であって、
プロセッサ及び分割に関連した過去のキャッシュ性能をモニタするステップ３０２と、
分割するのが望ましいプロセッサ１００、及び、プロセッサ１００に対する上位レベル・キャッシュ・ブロック１２４の割り当てを決定するステップ３０４と、
前記システム３１０を再分割するステップを含み、前記システム３１０を再分割するステップは、前記複数プロセッサ集積回路９８の少なくとも１つにおけるプロセッサ１００への上位レベル・キャッシュ・ブロック１２４の割り当てを含む、
方法。
【００３６】
（６）前記上位レベル・キャッシュ・ブロック１２４が、第２レベルのキャッシュ・ブロックである、（５）に記載の方法。
【００３７】
（７）さらに、プロセッサ時間及び割り当てられたキャッシュに基づいて、顧客に請求するステップを含む、（５）に記載の方法。
【００３８】
（８）前記複数プロセッサ集積回路９８が、さらに、複数の割り当て不能キャッシュ・メモリ・ブロック２２２を含む、（５）に記載の方法。
【００３９】
（９）各上位レベル割り当て可能キャッシュ・ブロック１２４が、さらに、タグ・メモリ２０２と、キャッシュ・データ・メモリ２００を含む、（５）に記載の方法。
【００４０】
（１０）前記相互接続装置１２０が、さらに、複数の上位レベル・キャッシュ・コントローラ１１０を含み、各上位レベル・キャッシュ・コントローラ１１０が、ライトバック・キャッシュとして、前記割り当て可能キャッシュ・メモリ・ブロック１２４の動作を制御可能である、（５）に記載の方法。
【００４１】
本発明は、とりわけ、その特定の実施態様に関連して図示され、解説されてきたが、当業者には明らかなように、本発明の精神及び範囲を逸脱することなく、形態及び細部に関して他のさまざまな変更を加えることも可能である。もちろん、本明細書に開示され、付属の請求項に包含されている本発明のより一般的な概念から逸脱することなく、本発明をさまざまな実施態様に適応させる上において、さまざまな変更を加えることが可能である。
【図面の簡単な説明】
【図１】動的割り当て可能キャッシュの複数ブロックを備えた複数プロセッサ集積回路のブロック図である。
【図２】複数プロセッサ集積回路の用いられる動的割り当てキャッシュの複数ブロックを備えたキャッシュ・システムのブロック図である。
【図３】集積回路を利用するシステムにおけるキャッシュ・メモリの割り当て、及び、プロセッサ時間の課金を例示したフローチャートである。

Claims

２つ以上の命令ストリームを実行することが可能なプロセッサ集積回路であって、
第１のキャッシュ・メモリ・コントローラを介して命令を取り出し、データにアクセスするように接続された第１のプロセッサと、
第２のキャッシュ・メモリ・コントローラを介して命令を取り出し、データにアクセスするように接続された第２のプロセッサと、
それぞれがキャッシュ・データ・メモリを含む、複数のキャッシュ・メモリ・ブロックと、
前記第１のキャッシュ・メモリ・コントローラおよび第２のキャッシュ・メモリ・コントローラが、少なくとも１つの割り当て可能なキャッシュ・メモリ・ブロックの利用をイネーブルできるように、前記複数のキャッシュ・メモリ・ブロックを前記第１のキャッシュ・メモリ・コントローラおよび第２のキャッシュ・メモリ・コントローラに接続する高速相互接続装置と、
前記第１のキャッシュ・メモリ・コントローラおよび第２のキャッシュ・メモリ・コントローラからなる群からアクセス用キャッシュ・メモリ・コントローラを選択するように接続したリソース割り当てコントローラを含み、前記アクセス用キャッシュ・メモリ・コントローラが、前記割り当て可能なキャッシュ・メモリ・ブロックにアクセスする、
プロセッサ集積回路。