JP2004022622A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】CMP工程における導電性膜の研磨残りを防いで、半導体装置の製造歩留まりを向上することのできる技術を提供する。
【解決手段】配線溝20の内部を含む半導体基板1の全面にバリアメタル層21を形成し、さらに配線溝20を埋め込む銅膜を形成する。その後、配線溝20以外の領域の銅膜およびバリアメタル層21をCMP法により除去して、配線溝20の内部に銅膜を主導体層とする第2配線層の配線22を形成する。そしてバリアメタル層21や銅膜の研磨残りを金属顕微鏡または走査型電子顕微鏡で検査し、得られた検査画像の2値化処理または画像比較によって研磨残りを判定する。
【選択図】 図5
【解決手段】配線溝20の内部を含む半導体基板1の全面にバリアメタル層21を形成し、さらに配線溝20を埋め込む銅膜を形成する。その後、配線溝20以外の領域の銅膜およびバリアメタル層21をCMP法により除去して、配線溝20の内部に銅膜を主導体層とする第2配線層の配線22を形成する。そしてバリアメタル層21や銅膜の研磨残りを金属顕微鏡または走査型電子顕微鏡で検査し、得られた検査画像の2値化処理または画像比較によって研磨残りを判定する。
【選択図】 図5
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、基板上に堆積された導電性膜を研磨して凹パターンの内部のみに導電性膜を埋め込む化学的機械研磨(Chemical Mechanical Polishing:CMP)工程を有し、凹パターン以外の領域における導電性膜の研磨残りの判定が行われる半導体装置の製造方法に適用して有効な技術に関する。
【0002】
【従来の技術】
半導体装置は年ごとに集積度を増して複雑な微細パターン構造をとっている。さらに微細な回路パターンを積み重ねていく場合、その凹凸はリソグラフィにおける露光装置の光学系の分解能や焦点深度の限界まで達し、また配線パターンを構成する金属膜の膜切れなどにも影響を及ぼす。そこで、半導体装置の製造過程で生ずる凹凸を軽減するために、CMP法による平坦化プロセスが半導体装置の製造において実用化されている。このCMP法は、研磨パッド上に遊離砥粒を散布し、被研磨材を研磨加工する平坦化技術である。
【0003】
CMP法では、研磨工程に加えて、研磨面の凹凸、傷や異物の残留、研磨残りなどを調べるための検査工程が必要とされる。
【0004】
たとえば、特開2001−255278号公報には、半導体製造のCMP工程において被加工対象物(たとえば半導体基板上の絶縁膜)の表面に生ずる様々な形状を有するスクラッチと付着する異物とを弁別して検査することができるようにした表面検査装置およびその方法が開示されている。
【0005】
また、特開平10−233374号公報には、CMP後に測定された被研磨材の残膜厚に応じて高速研磨から低速研磨に切り換え制御する方法、およびCMP工程において平坦化された研磨面に発生する面あれと区別して傷や異物の発生状態を検査し、傷や異物についての発生状態をCMP工程にフィードバックして研磨条件を制御する方法が記載されている。
【0006】
【発明が解決しようとする課題】
ところで、被研磨材、特に絶縁膜の残膜厚の測定、および研磨面における傷や異物の残留に対しては、自動化された検査方法が提案されているにも関わらず、基板上に設けられた凹パターンの内部に導電性膜を埋め込むCMP工程で生ずる研磨残りについては、主として金属顕微鏡または走査型電子顕微鏡などを用いた目視による検査が行われている。
【0007】
本発明者が検討したところ、目視検査では、写真見本を添付した検査図面を用いても上記研磨残りの判別が困難な場合があり、目視検査を行ったにもかかわらず、研磨残りに起因した半導体デバイス間のショート不良などが生ずることが明らかとなった。また目視検査は多大な時間を要するという問題点もある。
【0008】
本発明の目的は、CMP工程における導電性膜の研磨残りを防いで、半導体装置の製造歩留まりを向上することのできる技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0011】
本発明は、基板上に設けられた凹パターンの内部に導電性膜を埋め込むCMP工程において、金属顕微鏡または走査型電子顕微鏡で得られる画像の2値化処理または画像比較によって研磨後の導電性膜の研磨残りを検査し、この検査結果をCMPの研磨条件にフィードバックして、研磨条件の適正化を図るものである。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0013】
本発明の一実施の形態であるCMP技術を適用したCMOS(complementary metal oxide semiconductor)デバイスの製造方法を図1〜図5を用いて説明する。本発明のCMP技術は、CMOSデバイスの配線工程におけるプラグおよびダマシン配線の形成に適用した。図中、QnはnチャネルMISFET(metal insulator semiconductor field effect transistor)、QpはpチャネルMISFETである。
【0014】
まず、図1に示すように、たとえばp型のシリコン単結晶からなる半導体基板(円形の薄い板状に加工した半導体ウエハ)1を用意する。次に、素子分離領域の半導体基板1に深さ0.35μm程度の素子分離溝2aを形成した後、半導体基板1上にCVD(chemical vapor deposition)法で堆積したシリコン酸化膜2bをエッチバックまたはCMP法で研磨して、素子分離溝2aの内部にシリコン酸化膜2bを残すことにより素子分離領域を形成する。
【0015】
次に、レジストパターンをマスクとして半導体基板1に不純物をイオン注入し、pウェル3およびnウェル4を形成する。pウェル3にはp型の導電型を示す不純物、たとえばボロンをイオン注入し、nウェル4にはn型の導電型を示す不純物、たとえばリンをイオン注入する。この後、各ウェル領域にMISFETのしきい値を制御するための不純物をイオン注入してもよい。
【0016】
次に、ゲート絶縁膜となるシリコン酸化膜、ゲート電極となるシリコン多結晶膜およびキャップ絶縁膜となるシリコン酸化膜を順次堆積して積層膜を形成した後、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜5、ゲート電極6およびキャップ絶縁膜7を形成する。その後、半導体基板1上にCVD法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極6の側壁にサイドウォールスペーサ8を形成する。その後、レジストパターンをマスクとしてpウェル3にn型不純物、たとえばヒ素をイオン注入し、pウェル3上のゲート電極6の両側にn型半導体領域9を形成する。n型半導体領域9は、ゲート電極6およびサイドウォールスペーサ8に対して自己整合的に形成され、nチャネルMISFETQnのソース・ドレインとして機能する。
【0017】
同様に、レジストパターンをマスクとしてnウェル4にp型不純物、たとえばフッ化ボロンをイオン注入し、nウェル4上のゲート電極6の両側にp型半導体領域10を形成する。p型半導体領域10は、ゲート電極6およびサイドウォールスペーサ8に対して自己整合的に形成され、pチャネルMISFETQpのソース・ドレインとして機能する。
【0018】
次に、図2に示すように、半導体基板1上にシリコン酸化膜11を形成した後、このシリコン酸化膜11を、たとえばCMP法で研磨することにより表面を平坦化する。続いてレジストパターンをマスクとしたエッチングによってシリコン酸化膜11に接続孔12を形成する。この接続孔12はn型半導体領域9またはp型半導体領域10上などの必要部分に形成する。その後、接続孔12の内部にCMP法によりプラグ13を形成する。
【0019】
プラグ13は、たとえば以下のように形成される。まず、接続孔12の内部を含む半導体基板1の全面にチタン窒化膜を、たとえばCVD法で形成し、さらに接続孔12を埋め込むタングステン膜を、たとえばCVD法で形成する。その後、半導体基板1をCMP装置の加圧ヘッドに保持し、研磨定盤の表面に貼り付けられた研磨パッドの表面にスラリーと呼ばれる研磨砥粒の水けん濁液を流しながら、加圧ヘッドに研磨圧力を付加し、研磨定盤の公転と研磨ヘッドの自転とによる回転をさせることによって、被研磨材であるチタン窒化膜およびタングステン膜の表面に対して研磨を施し、接続孔12以外の領域のチタン窒化膜およびタングステン膜を除去する。
【0020】
上記CMP工程で行うチタン窒化膜およびタングステン膜の研磨残りの判定は、たとえば以下のように行う。図3に、CMP工程における研磨残りを検出する方法を説明するための工程図を示す。
【0021】
まず、設定された研磨条件(研磨砥粒の種類、研磨ヘッドの公転および自転の回転速度、研磨圧力、研磨時間等)を用いてCMP装置でチタン窒化膜およびタングステン膜の表面を研磨する(工程100)。次に、金属顕微鏡または走査型電子顕微鏡を用いて研磨面を自動検査し(工程101)、その検査画像を、たとえばマイクロコンピュータ等で構成される処理手段に取り込みデジタル化した後(工程102)、2値化処理または画像比較による検査画像の画像処理を行い(工程103)、チタン窒化膜およびタングステン膜の研磨残りを判別する(工程104)。
【0022】
たとえば2値化処理では、半導体基板面内の5箇所で光の強度または色彩などの検査を行い、画像処理によって得られた値の絶対値による判定、または正常値との比較によって研磨残りを判定する。検査を行うパターンは、検査用パターンとして新たに形成してもよく、または過去の情報から経験的に得られる研磨残りが生じやすいパターン、たとえばリソグラフィ技術で用いられるアライメントマークなどを用いてもよい。
【0023】
研磨残りが検出されない場合は、半導体ウエハは次工程へ払い出されるが、研磨残りが検出された場合は、CMP装置において半導体ウエハに追加研磨が施される。また研磨残りの発生原因であるCMP装置の研磨条件を管理者が推定し、これを修正した後(工程105)、次にCMP工程へ投入される半導体ウエハに対して修正された研磨条件でCMPが実行される。なお、上記説明では、管理者がCMP装置の研磨条件の推定および修正を行ったが、推定アルゴリズムをマイクロコンピュータ内のメモリに予め記憶させておき、この推定アルゴリズムに基づいて研磨残りの原因である研磨条件をマイクロコンピュータに推定させ、研磨残りの原因であると推定された研磨条件を修正し、修正された研磨条件をCMP装置にフィードバックしてもよい。
【0024】
次に、図4に示すように、半導体基板1上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第1配線層の配線14を形成する。タングステン膜は、CVD法またはスパッタ法により形成できる。
【0025】
次に、配線14を覆う絶縁膜、たとえばシリコン酸化膜を形成した後、その絶縁膜を、たとえばCMP法で研磨することにより、表面が平坦化された層間絶縁膜15を形成する。次いでレジストパターンをマスクとしたエッチングによって層間絶縁膜15の所定の領域に接続孔16を形成する。
【0026】
次に、接続孔16の内部を含む半導体基板1の全面にバリアメタル層を形成し、さらに接続孔16を埋め込む銅膜を形成する。バリアメタル層は、たとえばチタン窒化膜、タンタル膜、タンタル窒化膜などであり、たとえばCVD法またはスパッタ法で形成する。銅膜は主導体層として機能し、たとえばメッキ法で形成できる。メッキ法による銅膜の形成前に、たとえばCVD法またはスパッタ法によりシード層として薄い銅膜を形成できる。その後、接続孔16以外の領域の銅膜およびバリアメタル層をCMP法により除去して、接続孔16の内部にプラグ17を形成する。このプラグ17も前記プラグ13と同様に、銅膜およびバリアメタル層のCMP工程における研磨残りの判定を行うことができる。
【0027】
次に、図5に示すように、半導体基板1上にストッパ絶縁膜18を形成し、さらに配線形成用の絶縁膜19を形成する。ストッパ絶縁膜18は、たとえばシリコン窒化膜とし、絶縁膜19は、たとえばシリコン酸化膜とする。次いでレジストパターンをマスクとしたエッチングによってストッパ絶縁膜18および絶縁膜19の所定の領域に配線溝20を形成する。
【0028】
次に、配線溝20の内部を含む半導体基板1の全面にバリアメタル層21を形成し、さらに配線溝20を埋め込む銅膜を形成する。その後、配線溝20以外の領域の銅膜およびバリアメタル層21をCMP法により除去して、配線溝20の内部に銅膜を主導体層とする第2配線層の配線22を形成する。この配線22も前記プラグ13と同様に、銅膜およびバリアメタル層21のCMP工程における研磨残りの判定を行うことができる。
【0029】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板1の全面を覆うことにより、CMOSデバイスが略完成する。
【0030】
なお、本実施の形態では、タングステン膜、銅膜またはバリアメタル層(チタン窒化膜、タンタル膜、タンタル窒化膜)などの金属膜のCMP工程に適用した場合について説明したが、その他の導電性膜、たとえばシリコン多結晶膜にも適用することができて、同様の効果が得られる。
【0031】
また、本実施の形態では、CMOSデバイスの製造において凹パターン(接続孔12,16、配線溝20)の内部に金属膜を埋め込むCMP工程に適用した場合について説明したが、導電性膜のCMP工程を有するいかなる半導体装置の製造にも適用することができる。
【0032】
このように、本実施の形態によれば、タングステン膜、銅膜またはバリアメタル層(チタン窒化膜、タンタル膜、タンタル窒化膜)などの金属膜の研磨残りを金属顕微鏡または走査型電子顕微鏡で検査し、得られた検査画像の2値化処理または画像比較によって金属膜の研磨残りを判定するので、従来の目視検査よりも金属膜の研磨残りを低減することができ、また検査時間を目視検査よりも短縮することができる。さらに金属膜の研磨残りを防止することができることから、研磨残りによるショート不良などを防ぐことができる。
【0033】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0034】
たとえば、前記実施の形態では、半導体製造において凹パターンの内部に導電性膜を埋め込むCMP工程に適用したが、導電性膜の研磨残りの検出を必要とする半導体装置の製造工程、たとえば半導体製造におけるドライエッチング技術でのエッチバック工程、あるいは導電性膜の研磨残りの検出を必要とする半導体装置以外の製造工程、たとえば磁気ヘッド製造におけるCMP工程にも適用することができる。
【0035】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0036】
導電性膜のCMP工程において、目視検査よりも導電性膜の研磨残りを低減することができるので、半導体装置の製造歩留まりを向上することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるCMP技術を適用したCMOSデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図2】本発明の一実施の形態であるCMP技術を適用したCMOSデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図3】本発明の一実施の形態であるCMP技術を説明するための工程図である。
【図4】本発明の一実施の形態であるCMP技術を適用したCMOSデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態であるCMP技術を適用したCMOSデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【符号の説明】
1 半導体基板
2a 素子分離溝
2b シリコン酸化膜
3 pウェル
4 nウェル
5 ゲート絶縁膜
6 ゲート電極
7 キャップ絶縁膜
8 サイドウォールスペーサ
9 n型半導体領域
10 p型半導体領域
11 シリコン酸化膜
12 接続孔
13 プラグ
14 配線
15 層間絶縁膜
16 接続孔
17 プラグ
18 ストッパ絶縁膜
19 絶縁膜
20 配線溝
21 バリアメタル層
22 配線
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、基板上に堆積された導電性膜を研磨して凹パターンの内部のみに導電性膜を埋め込む化学的機械研磨(Chemical Mechanical Polishing:CMP)工程を有し、凹パターン以外の領域における導電性膜の研磨残りの判定が行われる半導体装置の製造方法に適用して有効な技術に関する。
【0002】
【従来の技術】
半導体装置は年ごとに集積度を増して複雑な微細パターン構造をとっている。さらに微細な回路パターンを積み重ねていく場合、その凹凸はリソグラフィにおける露光装置の光学系の分解能や焦点深度の限界まで達し、また配線パターンを構成する金属膜の膜切れなどにも影響を及ぼす。そこで、半導体装置の製造過程で生ずる凹凸を軽減するために、CMP法による平坦化プロセスが半導体装置の製造において実用化されている。このCMP法は、研磨パッド上に遊離砥粒を散布し、被研磨材を研磨加工する平坦化技術である。
【0003】
CMP法では、研磨工程に加えて、研磨面の凹凸、傷や異物の残留、研磨残りなどを調べるための検査工程が必要とされる。
【0004】
たとえば、特開2001−255278号公報には、半導体製造のCMP工程において被加工対象物(たとえば半導体基板上の絶縁膜)の表面に生ずる様々な形状を有するスクラッチと付着する異物とを弁別して検査することができるようにした表面検査装置およびその方法が開示されている。
【0005】
また、特開平10−233374号公報には、CMP後に測定された被研磨材の残膜厚に応じて高速研磨から低速研磨に切り換え制御する方法、およびCMP工程において平坦化された研磨面に発生する面あれと区別して傷や異物の発生状態を検査し、傷や異物についての発生状態をCMP工程にフィードバックして研磨条件を制御する方法が記載されている。
【0006】
【発明が解決しようとする課題】
ところで、被研磨材、特に絶縁膜の残膜厚の測定、および研磨面における傷や異物の残留に対しては、自動化された検査方法が提案されているにも関わらず、基板上に設けられた凹パターンの内部に導電性膜を埋め込むCMP工程で生ずる研磨残りについては、主として金属顕微鏡または走査型電子顕微鏡などを用いた目視による検査が行われている。
【0007】
本発明者が検討したところ、目視検査では、写真見本を添付した検査図面を用いても上記研磨残りの判別が困難な場合があり、目視検査を行ったにもかかわらず、研磨残りに起因した半導体デバイス間のショート不良などが生ずることが明らかとなった。また目視検査は多大な時間を要するという問題点もある。
【0008】
本発明の目的は、CMP工程における導電性膜の研磨残りを防いで、半導体装置の製造歩留まりを向上することのできる技術を提供することにある。
【0009】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【0010】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0011】
本発明は、基板上に設けられた凹パターンの内部に導電性膜を埋め込むCMP工程において、金属顕微鏡または走査型電子顕微鏡で得られる画像の2値化処理または画像比較によって研磨後の導電性膜の研磨残りを検査し、この検査結果をCMPの研磨条件にフィードバックして、研磨条件の適正化を図るものである。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0013】
本発明の一実施の形態であるCMP技術を適用したCMOS(complementary metal oxide semiconductor)デバイスの製造方法を図1〜図5を用いて説明する。本発明のCMP技術は、CMOSデバイスの配線工程におけるプラグおよびダマシン配線の形成に適用した。図中、QnはnチャネルMISFET(metal insulator semiconductor field effect transistor)、QpはpチャネルMISFETである。
【0014】
まず、図1に示すように、たとえばp型のシリコン単結晶からなる半導体基板(円形の薄い板状に加工した半導体ウエハ)1を用意する。次に、素子分離領域の半導体基板1に深さ0.35μm程度の素子分離溝2aを形成した後、半導体基板1上にCVD(chemical vapor deposition)法で堆積したシリコン酸化膜2bをエッチバックまたはCMP法で研磨して、素子分離溝2aの内部にシリコン酸化膜2bを残すことにより素子分離領域を形成する。
【0015】
次に、レジストパターンをマスクとして半導体基板1に不純物をイオン注入し、pウェル3およびnウェル4を形成する。pウェル3にはp型の導電型を示す不純物、たとえばボロンをイオン注入し、nウェル4にはn型の導電型を示す不純物、たとえばリンをイオン注入する。この後、各ウェル領域にMISFETのしきい値を制御するための不純物をイオン注入してもよい。
【0016】
次に、ゲート絶縁膜となるシリコン酸化膜、ゲート電極となるシリコン多結晶膜およびキャップ絶縁膜となるシリコン酸化膜を順次堆積して積層膜を形成した後、レジストパターンをマスクとして上記積層膜をエッチングして、ゲート絶縁膜5、ゲート電極6およびキャップ絶縁膜7を形成する。その後、半導体基板1上にCVD法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極6の側壁にサイドウォールスペーサ8を形成する。その後、レジストパターンをマスクとしてpウェル3にn型不純物、たとえばヒ素をイオン注入し、pウェル3上のゲート電極6の両側にn型半導体領域9を形成する。n型半導体領域9は、ゲート電極6およびサイドウォールスペーサ8に対して自己整合的に形成され、nチャネルMISFETQnのソース・ドレインとして機能する。
【0017】
同様に、レジストパターンをマスクとしてnウェル4にp型不純物、たとえばフッ化ボロンをイオン注入し、nウェル4上のゲート電極6の両側にp型半導体領域10を形成する。p型半導体領域10は、ゲート電極6およびサイドウォールスペーサ8に対して自己整合的に形成され、pチャネルMISFETQpのソース・ドレインとして機能する。
【0018】
次に、図2に示すように、半導体基板1上にシリコン酸化膜11を形成した後、このシリコン酸化膜11を、たとえばCMP法で研磨することにより表面を平坦化する。続いてレジストパターンをマスクとしたエッチングによってシリコン酸化膜11に接続孔12を形成する。この接続孔12はn型半導体領域9またはp型半導体領域10上などの必要部分に形成する。その後、接続孔12の内部にCMP法によりプラグ13を形成する。
【0019】
プラグ13は、たとえば以下のように形成される。まず、接続孔12の内部を含む半導体基板1の全面にチタン窒化膜を、たとえばCVD法で形成し、さらに接続孔12を埋め込むタングステン膜を、たとえばCVD法で形成する。その後、半導体基板1をCMP装置の加圧ヘッドに保持し、研磨定盤の表面に貼り付けられた研磨パッドの表面にスラリーと呼ばれる研磨砥粒の水けん濁液を流しながら、加圧ヘッドに研磨圧力を付加し、研磨定盤の公転と研磨ヘッドの自転とによる回転をさせることによって、被研磨材であるチタン窒化膜およびタングステン膜の表面に対して研磨を施し、接続孔12以外の領域のチタン窒化膜およびタングステン膜を除去する。
【0020】
上記CMP工程で行うチタン窒化膜およびタングステン膜の研磨残りの判定は、たとえば以下のように行う。図3に、CMP工程における研磨残りを検出する方法を説明するための工程図を示す。
【0021】
まず、設定された研磨条件(研磨砥粒の種類、研磨ヘッドの公転および自転の回転速度、研磨圧力、研磨時間等)を用いてCMP装置でチタン窒化膜およびタングステン膜の表面を研磨する(工程100)。次に、金属顕微鏡または走査型電子顕微鏡を用いて研磨面を自動検査し(工程101)、その検査画像を、たとえばマイクロコンピュータ等で構成される処理手段に取り込みデジタル化した後(工程102)、2値化処理または画像比較による検査画像の画像処理を行い(工程103)、チタン窒化膜およびタングステン膜の研磨残りを判別する(工程104)。
【0022】
たとえば2値化処理では、半導体基板面内の5箇所で光の強度または色彩などの検査を行い、画像処理によって得られた値の絶対値による判定、または正常値との比較によって研磨残りを判定する。検査を行うパターンは、検査用パターンとして新たに形成してもよく、または過去の情報から経験的に得られる研磨残りが生じやすいパターン、たとえばリソグラフィ技術で用いられるアライメントマークなどを用いてもよい。
【0023】
研磨残りが検出されない場合は、半導体ウエハは次工程へ払い出されるが、研磨残りが検出された場合は、CMP装置において半導体ウエハに追加研磨が施される。また研磨残りの発生原因であるCMP装置の研磨条件を管理者が推定し、これを修正した後(工程105)、次にCMP工程へ投入される半導体ウエハに対して修正された研磨条件でCMPが実行される。なお、上記説明では、管理者がCMP装置の研磨条件の推定および修正を行ったが、推定アルゴリズムをマイクロコンピュータ内のメモリに予め記憶させておき、この推定アルゴリズムに基づいて研磨残りの原因である研磨条件をマイクロコンピュータに推定させ、研磨残りの原因であると推定された研磨条件を修正し、修正された研磨条件をCMP装置にフィードバックしてもよい。
【0024】
次に、図4に示すように、半導体基板1上に、たとえばタングステン膜を形成した後、レジストパターンをマスクとしたエッチングによってタングステン膜を加工し、第1配線層の配線14を形成する。タングステン膜は、CVD法またはスパッタ法により形成できる。
【0025】
次に、配線14を覆う絶縁膜、たとえばシリコン酸化膜を形成した後、その絶縁膜を、たとえばCMP法で研磨することにより、表面が平坦化された層間絶縁膜15を形成する。次いでレジストパターンをマスクとしたエッチングによって層間絶縁膜15の所定の領域に接続孔16を形成する。
【0026】
次に、接続孔16の内部を含む半導体基板1の全面にバリアメタル層を形成し、さらに接続孔16を埋め込む銅膜を形成する。バリアメタル層は、たとえばチタン窒化膜、タンタル膜、タンタル窒化膜などであり、たとえばCVD法またはスパッタ法で形成する。銅膜は主導体層として機能し、たとえばメッキ法で形成できる。メッキ法による銅膜の形成前に、たとえばCVD法またはスパッタ法によりシード層として薄い銅膜を形成できる。その後、接続孔16以外の領域の銅膜およびバリアメタル層をCMP法により除去して、接続孔16の内部にプラグ17を形成する。このプラグ17も前記プラグ13と同様に、銅膜およびバリアメタル層のCMP工程における研磨残りの判定を行うことができる。
【0027】
次に、図5に示すように、半導体基板1上にストッパ絶縁膜18を形成し、さらに配線形成用の絶縁膜19を形成する。ストッパ絶縁膜18は、たとえばシリコン窒化膜とし、絶縁膜19は、たとえばシリコン酸化膜とする。次いでレジストパターンをマスクとしたエッチングによってストッパ絶縁膜18および絶縁膜19の所定の領域に配線溝20を形成する。
【0028】
次に、配線溝20の内部を含む半導体基板1の全面にバリアメタル層21を形成し、さらに配線溝20を埋め込む銅膜を形成する。その後、配線溝20以外の領域の銅膜およびバリアメタル層21をCMP法により除去して、配線溝20の内部に銅膜を主導体層とする第2配線層の配線22を形成する。この配線22も前記プラグ13と同様に、銅膜およびバリアメタル層21のCMP工程における研磨残りの判定を行うことができる。
【0029】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板1の全面を覆うことにより、CMOSデバイスが略完成する。
【0030】
なお、本実施の形態では、タングステン膜、銅膜またはバリアメタル層(チタン窒化膜、タンタル膜、タンタル窒化膜)などの金属膜のCMP工程に適用した場合について説明したが、その他の導電性膜、たとえばシリコン多結晶膜にも適用することができて、同様の効果が得られる。
【0031】
また、本実施の形態では、CMOSデバイスの製造において凹パターン(接続孔12,16、配線溝20)の内部に金属膜を埋め込むCMP工程に適用した場合について説明したが、導電性膜のCMP工程を有するいかなる半導体装置の製造にも適用することができる。
【0032】
このように、本実施の形態によれば、タングステン膜、銅膜またはバリアメタル層(チタン窒化膜、タンタル膜、タンタル窒化膜)などの金属膜の研磨残りを金属顕微鏡または走査型電子顕微鏡で検査し、得られた検査画像の2値化処理または画像比較によって金属膜の研磨残りを判定するので、従来の目視検査よりも金属膜の研磨残りを低減することができ、また検査時間を目視検査よりも短縮することができる。さらに金属膜の研磨残りを防止することができることから、研磨残りによるショート不良などを防ぐことができる。
【0033】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0034】
たとえば、前記実施の形態では、半導体製造において凹パターンの内部に導電性膜を埋め込むCMP工程に適用したが、導電性膜の研磨残りの検出を必要とする半導体装置の製造工程、たとえば半導体製造におけるドライエッチング技術でのエッチバック工程、あるいは導電性膜の研磨残りの検出を必要とする半導体装置以外の製造工程、たとえば磁気ヘッド製造におけるCMP工程にも適用することができる。
【0035】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【0036】
導電性膜のCMP工程において、目視検査よりも導電性膜の研磨残りを低減することができるので、半導体装置の製造歩留まりを向上することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるCMP技術を適用したCMOSデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図2】本発明の一実施の形態であるCMP技術を適用したCMOSデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図3】本発明の一実施の形態であるCMP技術を説明するための工程図である。
【図4】本発明の一実施の形態であるCMP技術を適用したCMOSデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【図5】本発明の一実施の形態であるCMP技術を適用したCMOSデバイスの製造方法を工程順に示す半導体基板の要部断面図である。
【符号の説明】
1 半導体基板
2a 素子分離溝
2b シリコン酸化膜
3 pウェル
4 nウェル
5 ゲート絶縁膜
6 ゲート電極
7 キャップ絶縁膜
8 サイドウォールスペーサ
9 n型半導体領域
10 p型半導体領域
11 シリコン酸化膜
12 接続孔
13 プラグ
14 配線
15 層間絶縁膜
16 接続孔
17 プラグ
18 ストッパ絶縁膜
19 絶縁膜
20 配線溝
21 バリアメタル層
22 配線
Claims (5)
- (a)基板上に形成された絶縁膜に凹パターンを形成する工程と、
(b)前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
(c)不要な前記導電性膜を除去する工程とを有し、
前記(c)工程に、金属顕微鏡または走査型電子顕微鏡で得られる画像を画像処理することによって前記導電性膜の除去残りを検査する工程をさらに含むことを特徴とする半導体装置の製造方法。 - (a)基板上に形成された絶縁膜に凹パターンを形成する工程と、
(b)前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
(c)前記導電性膜をCMP法によって研磨し、前記凹パターンの内部に前記導電性膜を埋め込む工程とを有し、
前記(c)工程に、金属顕微鏡または走査型電子顕微鏡で得られる画像を画像処理することによって前記導電性膜の研磨残りを検査する工程をさらに含むことを特徴とする半導体装置の製造方法。 - (a)基板上に形成された絶縁膜に凹パターンを形成する工程と、
(b)前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
(c)前記導電性膜をCMP法によって研磨し、前記凹パターンの内部に前記導電性膜を埋め込む工程とを有し、
前記(c)工程に、金属顕微鏡または走査型電子顕微鏡で得られる画像を2値化処理または画像比較することによって前記導電性膜の研磨残りを検査する工程をさらに含むことを特徴とする半導体装置の製造方法。 - (a)基板上に形成された絶縁膜に凹パターンを形成する工程と、
(b)前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
(c)前記導電性膜をCMP法によって研磨し、前記凹パターンの内部に前記導電性膜を埋め込む工程とを有し、
前記(c)工程に、金属顕微鏡または走査型電子顕微鏡で得られる画像を2値化処理または画像比較することによって前記導電性膜の研磨残りを検査する工程をさらに含み、
前記検査結果をCMP法の研磨条件にフィードバックして、前記研磨条件の適正化を図ることを特徴とする半導体装置の製造方法。 - (a)基板上に形成された絶縁膜に凹パターンを形成する工程と、
(b)前記凹パターンの内部を含む前記基板の全面に導電性膜を形成する工程と、
(c)前記導電性膜をCMP法によって研磨し、前記凹パターンの内部に前記導電性膜を埋め込む工程とを有し、
前記(c)工程に、リソグラフィ技術で用いられるアライメントマークを金属顕微鏡または走査型電子顕微鏡で検査し、得られた画像を2値化処理または画像比較することによって前記導電性膜の研磨残りを検査する工程をさらに含むことを特徴とする半導体装置の製造方法。
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WO2017158955A1 (ja) * | 2016-03-14 | 2017-09-21 | 東京エレクトロン株式会社 | 基板処理装置、基板処理方法及びコンピュータ読み取り可能な記録媒体 |
-
2002
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