【０００１】
【発明の属する技術分野】
本発明は、デジタル通信機器、放送機器、伝送機器等、デジタル化機器に使用するトーン信号発生回路に関するものである。
【０００２】
【従来の技術】
従来から、通信機器、放送機器、伝送機器においてトーン信号が用いられている。例えば、通信機器の場合、回線が通じていることを確認するために発生させるルートトーン、回線使用中の時に発生させるビジートーン、通話する時に発生させるプレストーンなどがあり、それぞれ異なる周波数のトーン信号である。図３により水晶発振子等の発振器を利用したトーン信号発生回路について説明する。図３は３種類のトーン信号を発生することのできるトーン信号発生回路の一例である。
【０００３】
トーン信号発生回路３−１は、発振器３−５とスイッチ３−８から構成される。発振器３−５はスイッチ３−８に接続され、スイッチ３−８は加算器３−１１に接続される。同様にトーン信号発生器３−２は発振器３−６とスイッチ３−９、トーン信号発生器３−３は発振器３−７とスイッチ３−１０から構成される。発振器３−６はスイッチ３−９に接続され、スイッチ３−９は加算器３−１１に接続される。また、発振器３−７はスイッチ３−１０に接続され、スイッチ３−１０は加算器３−１１に接続される。制御情報入力端子３−４はスイッチ３−８，３−９，３−１０に接続される。加算器３−１１はトーン信号出力端子３−１２に接続される。
【０００４】
まず、トーン信号発生回路３−１，３−２，３−３内の発振器３−５，３−６，３−７は、それぞれ異なる周波数のトーン信号を発生する。制御情報入力端子３−４より入力された制御情報は、発生するトーン信号の種類を表しており、トーン信号発生回路３−１，３−２，３−３内のスイッチ３−８，３−９，３−１０に入力される。スイッチ３−８，３−９，３−１０は入力された制御情報により、ＯＮ、ＯＦＦ制御される。スイッチがＯＮ状態となったトーン信号発生回路では、発振器より発生したトーン信号が加算器３−１１に出力される。加算器３−１１は、それぞれのトーン信号発生回路から入力されたトーン信号を加算し、その結果をトーン信号出力端子３−１２へと出力する。
【０００５】
【発明が解決しようとする課題】
前述の従来方式では、水晶振動子等の発振器を使用するため、異なる周波数のトーン信号を複数発生するには、それぞれの周波数に対応したトーン信号発生回路を用意する必要があり、トーン信号の種類が増えると回路が大きくなってしまう問題がある。さらに保守時には、それぞれの発振器を調整する必要がある。
【０００６】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、トーン信号をデジタル信号処理で発生させるようにしたものである。さらに、詳しくは、複数のトーン信号を同時に発生する際、１つの共通のデータＲＯＭを時間分割で使用することで、回路の削減を行うように構成したものである。
【０００７】
【発明の実施の形態】
以下、本発明の一実施例を図１、図２、図４、図５を参照して説明する。
【０００８】
図１は本発明の一実施例で、３種類のトーン信号が発生可能であるトーン信号発生回路の構成を示すブロック図である。図中、制御信号入力端子１−２はセレクター１−１４に接続される。クロック信号入力端子１−３は分周回路１−１３、セレクター１−１４に接続される。分周回路１−１３は遅延器１−１７とＤ／Ａコンバータ１−１８に接続される。位相変化量１−４，１−５，１−６は、それぞれ加算器１−７，１−８，１−９に与えられる。また、遅延器１−１０，１−１１，１−１２も、それぞれ加算器１−７，１−８，１−９に接続される。加算器１−７，１−８，１−９は、それぞれ遅延器１−１０，１−１１，１−１２およびセレクター１−１４に接続され、セレクター１−１４はＳＩＮデータＲＯＭ１−１５に接続される。ＳＩＮデータＲＯＭ１−１５およびトーン信号１−１７は加算器１−１６に接続される。加算器１−１６は遅延器１−１７と、Ｄ／Ａコンバータ１−１８に接続され、Ｄ／Ａコンバータ１−１８はフィルタ１−１９に接続される。さらに、フィルタ１−１９はトーン信号出力端子１−１９に接続される。トーン信号発生回路１−１は位相変化量１−４，１−５，１−６、加算器１−７，１−８，１−９，１−１６、遅延器１−１０，１−１１，１−１２、分周回路１−１３、セレクター１−１４、ＳＩＮデータＲＯＭ１−１５、遅延器１−１７、Ｄ／Ａコンバータ１−１８、フィルタ１−１９から構成される。
【０００９】
まず、ＳＩＮデータＲＯＭ１−１５にＳＩＮ関数１周期分（０≦θ≦２π）の値を任意数に分割して順番に並べてたＳＩＮデータテーブルを用意する。また、位相変化量１−４，１−５，１−６には、以下の式（１）より発生するトーンの周波数に対応した値を格納しておく。
【００１０】
Δφ＝ｆｔｏｎｅ／ｆｓ ……（１）
ここで、Δφは位相変化量、ｆｔｏｎｅはトーン信号周波数、ｆｓ はサンプリング周波数を示す。例えば、式（１）よりサンプリング周波数ｆｓ ＝２４０００Ｈｚ、トーン信号周波数ｆｔｏｎｅ＝３０００Ｈｚの場合Δφ＝０．２５０π、トーン周波数ｆｔｏｎｅ＝３２００Ｈｚの場合Δφ＝０．２６７πとなる。
【００１１】
制御情報入力端子１−２より入力された制御情報は、それぞれのトーン信号の発生、停止の情報であり、その情報は分周回路１−１３とセレクター１−１４に出力される。クロック入力端子１−３には、クロック信号が入力され、入力されたクロック信号は分周回路１−１３とセレクター１−１４に出力される。ここで、クロック入力端子１−３に入力されるクロック信号の周波数は、標本化周波数を同時発生させることのできる最大のトーン信号の数倍したものとなる。図１では、最大３種類のトーン信号を同時に発生可能であり、クロック入力端子１−３に入力されるクロック信号の周波数は、標本化周波数を３倍したものとなる。
【００１２】
分周回路１−１３では、入力されたクロック信号を同時に発生させることのできる最大のトーン信号の数で分周し、標本化周波数のクロック信号として遅延器１−１７およびＤ／Ａコンバータ１−１８に入力する。加算器１−７では、位相変化量１−４より出力された位相変化量のデータと、遅延器１−１０より出力された前回の位相データを加算し、その結果をセレクター１−１４に出力する。また、その結果は遅延器１−１０にも出力され、次回の位相データの計算に使用する。同様に加算器１−８，１−９はそれぞれ、位相変化量１−５，１−６の位相変化量のデータと遅延器１−１１，１−１２の位相データを加算し、その結果を遅延器１−１１，１−１２およびセレクター１−１４に出力する。
【００１３】
セレクター１−１４は、クロック入力端子１−３より入力されるクロック信号のタイミングに合わせ、加算器１−７，１−８，１−９より入力された位相データを、制御情報入力端子１−２より入力される制御情報に従い、発生するトーン信号に対応する位相データを、ＳＩＮデータＲＯＭ１−１５に順番に出力する。ＳＩＮデータＲＯＭは、セレクター１−１４より入力された位相データより、その位相に対応する値を選択し、加算器１−１６に出力する。加算器１−１６はＳＩＮデータＲＯＭ１−１５より入力されたデータと遅延器１−１７の出力を加算し、その結果を遅延器１−１７とＤ／Ａコンバータ１−１８に出力する。Ｄ／Ａコンバータ１−１８は分周回路１−１３より入力されたクロックのタイミングに合わせて、加算器１−１６より入力されているデータを読み込み、その値をもとにデジタル−アナログ変換を行い、フィルタ１−１９を介してトーン信号出力端子１−２０へと出力する。また、遅延器１−１７は、分周回路１−１３より入力されたクロックのタイミングに合わせてクリアされる。
【００１４】
図２は、図１の実施例において３種類のトーン信号を同時に発生させた場合の各箇所の入出力を示したものである。１はクロック入力端子の出力のクロック信号である。２は分周回路１−１３の出力で、１のクロック信号を３分周したものである。３，４，５は位相変化量１−４，１−５，１−６の出力であり、それぞれの位相変化量のデータである。６，７，８は加算器１−７，１−８，１−９の出力であり、それぞれ、遅延器１−１０，１−１１，１−１２の値（前回の加算器の出力）と位相変化量である３，４，５の値を加算した結果である。９はセレクター１−１４の出力である。セレクター１−１４は入力された６，７，８の値を１のクロックに合わせて順番に出力する。１０はＳＩＮデータＲＯＭ１−１５の出力であり、位相データである９の値に対応したＳＩＮデータである。１１は遅延器１−１７の出力であり、加算器１−１６の前回の出力値である。また、遅延器１−１７は２の信号に合わせて内容がクリアされる。１２は加算器１−１６の出力であり、ＳＩＮデータＲＯＭ１−１５の出力と遅延器１−１７の出力１１を加算した結果が出力される。１３はＤ／Ａコンバータ１−１８の入力データであり、Ｄ／Ａコンバータ１−１８は２の信号に合わせてデータの読み込みを行うので、３種類のトーン信号の出力値を加算した値がＤ／Ａコンバータ１−１８に入力される。
【００１５】
図４は図１の実施例において、位相変化量１−４，１−６の２種類のトーン信号を同時に発生させた場合の各箇所の入出力を示したものである。この場合、制御情報により、位相変化量１−５のトーン信号を停止する情報がセレクター１−１４に入力され、セレクター１−１４は９に示す様に位相変化量１−５のトーン信号に対応する出力を０とする。つまり、ＳＩＮデータＲＯＭに入力される位相データを０とすることで、ＳＩＮデータＲＯＭの出力を０とし、位相変化量１−５のトーン信号の出力を停止する。
【００１６】
また図５のように、発生するトーン信号の数に対応させて１のクロックの周波数を変更させ、セレクターで必要な位相データのみを使用する応用例も考えられる。なお、上記実施例ではトーン信号の種類が３種類の場合を説明したが、３種類以上のトーンに対応することも可能であり、さらに位相変化量の値を変更することで、発生するトーン信号の周波数を容易に変更することも可能である。
【００１７】
【発明の効果】
以上のように本発明では、トーン信号をデジタル信号処理により発生させることで、保守の際の調整を減らすことができる。さらに、異なる複数のトーン信号を発生する際にデータＲＯＭを時間分割で使用することにより、異なる周波数の複数のトーン信号を同時に、１つのデータＲＯＭより発生可能とし、回路を削減することができる。また、発生するトーンの周波数を変更する場合も、位相変化量の値を変更することで容易に行うことができる。
【図面の簡単な説明】
【図１】本発明のトーン信号発生回路の一実施例の構成を示すブロック図。
【図２】本発明の一実施例におけるトーン信号出力の第一例を示す図。
【図３】本発明の一実施例におけるトーン信号出力の第二例を示す図。
【図４】本発明の一実施例におけるトーン信号出力の第三例を示す図。
【図５】従来のトーン信号発生回路の構成を示すブロック図。
【符号の説明】
１−１：トーン信号発生回路、１−２：制御情報入力端子、
１−３：クロック入力端子、１−４，１−５，１−６：位相変化量、
１−７，１−８，１−９，１−１６：加算器、
１−１０，１−１１，１−１２，１−１７：遅延器、１−１３：分周回路、
１−１４：セレクター、１−１５：ＳＩＮデータＲＯＭ、
１−１８：Ｄ／Ａコンバータ、１−１９：フィルタ、
１−２０：トーン信号出力端子、
３−１，３−２，３−３：トーン信号発生回路、
３−４：制御信号入力端子、３−５，３−６，３−７：発振器、
３−８，３−９，３−１０：スイッチ、３−１１：加算器、
３−１２：トーン信号出力端子。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a tone signal generation circuit used for digitizing equipment such as digital communication equipment, broadcasting equipment, and transmission equipment.
[0002]
[Prior art]
Conventionally, tone signals have been used in communication equipment, broadcast equipment, and transmission equipment. For example, in the case of communication equipment, there are a route tone generated to confirm that the line is connected, a busy tone generated when the line is in use, a press tone generated when talking, etc. is there. A tone signal generation circuit using an oscillator such as a crystal oscillator will be described with reference to FIG. FIG. 3 shows an example of a tone signal generating circuit capable of generating three types of tone signals.
[0003]
The tone signal generation circuit 3-1 includes an oscillator 3-5 and a switch 3-8. The oscillator 3-5 is connected to the switch 3-8, and the switch 3-8 is connected to the adder 3-11. Similarly, the tone signal generator 3-2 includes an oscillator 3-6 and a switch 3-9, and the tone signal generator 3-3 includes an oscillator 3-7 and a switch 3-10. The oscillator 3-6 is connected to a switch 3-9, and the switch 3-9 is connected to an adder 3-11. The oscillator 3-7 is connected to a switch 3-10, and the switch 3-10 is connected to an adder 3-11. The control information input terminal 3-4 is connected to switches 3-8, 3-9, 3-10. The adder 3-11 is connected to the tone signal output terminal 3-12.
[0004]
First, the oscillators 3-5, 3-6, and 3-7 in the tone signal generation circuits 3-1, 3-2, and 3-3 generate tone signals having different frequencies. The control information input from the control information input terminal 3-4 indicates the type of the tone signal to be generated, and the switches 3-8, 3-3 in the tone signal generating circuits 3-1, 3-2, 3-3. 9, 3-10. The switches 3-8, 3-9, and 3-10 are ON / OFF controlled according to the input control information. In the tone signal generating circuit whose switch is turned on, the tone signal generated from the oscillator is output to the adder 3-11. The adder 3-11 adds the tone signals input from the respective tone signal generating circuits, and outputs the result to the tone signal output terminal 3-12.
[0005]
[Problems to be solved by the invention]
In the conventional method described above, since an oscillator such as a crystal oscillator is used, it is necessary to prepare tone signal generating circuits corresponding to each frequency in order to generate a plurality of tone signals of different frequencies. When the number increases, there is a problem that the circuit becomes large. Further, at the time of maintenance, it is necessary to adjust each oscillator.
[0006]
[Means for Solving the Problems]
According to the present invention, in order to solve the above-described problems, a tone signal is generated by digital signal processing. More specifically, when a plurality of tone signals are generated simultaneously, the circuit is reduced by using one common data ROM in a time division manner.
[0007]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1, 2, 4, and 5. FIG.
[0008]
FIG. 1 is a block diagram showing a configuration of a tone signal generating circuit capable of generating three types of tone signals according to an embodiment of the present invention. In the figure, a control signal input terminal 1-2 is connected to a selector 1-14. The clock signal input terminal 1-3 is connected to a frequency dividing circuit 1-13 and a selector 1-14. The frequency dividing circuit 1-13 is connected to the delay unit 1-17 and the D / A converter 1-18. The phase change amounts 1-4, 1-5, 1-6 are provided to adders 1-7, 1-8, 1-9, respectively. The delay units 1-10, 1-11, 1-12 are also connected to the adders 1-7, 1-8, 1-9, respectively. Adders 1-7, 1-8, 1-9 are connected to delay units 1-10, 1-11, 1-12 and selector 1-14, respectively, and selector 1-14 is connected to SIN data ROM 1-15. Is done. The SIN data ROM 1-15 and the tone signal 1-17 are connected to an adder 1-16. Adder 1-16 is connected to delay unit 1-17 and D / A converter 1-18, and D / A converter 1-18 is connected to filter 1-19. Further, the filter 1-19 is connected to the tone signal output terminal 1-19. The tone signal generation circuit 1-1 includes phase change amounts 1-4, 1-5, 1-6, adders 1-7, 1-8, 1-9, 1-16, delay units 1-10, 1-11. , 1-12, a frequency dividing circuit 1-13, a selector 1-14, a SIN data ROM 1-15, a delay unit 1-17, a D / A converter 1-18, and a filter 1-19.
[0009]
First, a SIN data table is prepared in the SIN data ROM 1-15 in which the values of one cycle of the SIN function (0 ≦ θ ≦ 2π) are divided into an arbitrary number and arranged in order. The phase change amounts 1-4, 1-5, and 1-6 store values corresponding to the frequency of the tone generated from the following equation (1).
[0010]
Δφ = f tone / f s ...... (1)
Here, [Delta] [phi is the phase variation, f tone is tone signal frequency, f s denotes a sampling frequency. For example, from the equation (1), Δφ = 0.250π when the sampling frequency f s = 24000 Hz and the tone signal frequency f tone = 3000 Hz, and Δφ = 0.267π when the tone frequency f tone = 3200 Hz.
[0011]
The control information input from the control information input terminal 1-2 is information on generation and stop of each tone signal, and the information is output to the frequency dividing circuit 1-13 and the selector 1-14. A clock signal is input to the clock input terminal 1-3, and the input clock signal is output to the frequency dividing circuit 1-13 and the selector 1-14. Here, the frequency of the clock signal input to the clock input terminals 1-3 is several times the maximum tone signal that can simultaneously generate the sampling frequency. In FIG. 1, up to three types of tone signals can be generated at the same time, and the frequency of the clock signal input to the clock input terminals 1-3 is three times the sampling frequency.
[0012]
In the frequency dividing circuit 1-13, the input clock signal is frequency-divided by the maximum number of tone signals that can be generated at the same time, and a delay signal 1-17 and a D / A converter 1--1 are generated as a sampling frequency clock signal. Enter 18. The adder 1-7 adds the phase change data output from the phase change 1-4 and the previous phase data output from the delay unit 1-10, and outputs the result to the selector 1-14. I do. The result is also output to the delay unit 1-10 and used for the next phase data calculation. Similarly, adders 1-8 and 1-9 respectively add the data of the phase change amounts of the phase change amounts 1-5 and 1-6 and the phase data of the delay units 1-11 and 1-12, and add the results. Output to the delay units 1-11 and 1-12 and the selector 1-14.
[0013]
The selector 1-14 converts the phase data input from the adders 1-7, 1-8, and 1-9 into the control information input terminal 1- in synchronization with the timing of the clock signal input from the clock input terminal 1-3. In accordance with the control information input from 2, the phase data corresponding to the generated tone signal is sequentially output to the SIN data ROM 1-15. The SIN data ROM selects a value corresponding to the phase from the phase data input from the selector 1-14 and outputs the value to the adder 1-16. The adder 1-16 adds the data input from the SIN data ROM 1-15 and the output of the delay unit 1-17, and outputs the result to the delay unit 1-17 and the D / A converter 1-18. The D / A converter 1-18 reads the data input from the adder 1-16 in accordance with the timing of the clock input from the frequency divider 1-13, and performs digital-analog conversion based on the value. Then, the signal is output to the tone signal output terminal 1-20 via the filter 1-19. The delay unit 1-17 is cleared in accordance with the timing of the clock input from the frequency divider 1-13.
[0014]
FIG. 2 shows the input and output of each part when three types of tone signals are generated simultaneously in the embodiment of FIG. 1 is a clock signal output from the clock input terminal. Reference numeral 2 denotes an output of the frequency dividing circuit 1-13, which is obtained by dividing one clock signal by three. Reference numerals 3, 4, and 5 denote outputs of the phase change amounts 1-4, 1-5, and 1-6, which are data of the respective phase change amounts. Reference numerals 6, 7, 8 denote outputs of the adders 1-7, 1-8, 1-9, the values of the delay units 1-10, 1-11, 1-12 (the output of the previous adder) and This is the result of adding the values of 3, 4, and 5, which are the phase change amounts. 9 is an output of the selector 1-14. The selector 1-14 sequentially outputs the inputted values 6, 7, and 8 in accordance with one clock. Reference numeral 10 denotes an output of the SIN data ROM 1-15, which is SIN data corresponding to a value of 9, which is phase data. Reference numeral 11 denotes an output of the delay unit 1-17, which is a previous output value of the adder 1-16. The contents of the delay unit 1-17 are cleared in accordance with the signal of 2. Reference numeral 12 denotes an output of the adder 1-16, which outputs the result of adding the output of the SIN data ROM 1-15 and the output 11 of the delay unit 1-17. Reference numeral 13 denotes input data of the D / A converter 1-18. Since the D / A converter 1-18 reads data in accordance with the signal of 2, the value obtained by adding the output values of the three types of tone signals is D. / A converter 1-18.
[0015]
FIG. 4 shows the input / output of each portion when two types of tone signals of the phase change amounts 1-4 and 1-6 are simultaneously generated in the embodiment of FIG. In this case, according to the control information, information for stopping the tone signal of the phase change amount 1-5 is input to the selector 1-14, and the selector 1-14 responds to the tone signal of the phase change amount 1-5 as shown in FIG. Is 0. That is, by setting the phase data input to the SIN data ROM to 0, the output of the SIN data ROM is set to 0, and the output of the tone signal of the phase change amount 1-5 is stopped.
[0016]
Further, as shown in FIG. 5, an application example in which the frequency of one clock is changed in accordance with the number of generated tone signals and only the phase data required by the selector is used is also conceivable. In the above embodiment, the case where the number of types of tone signals is three has been described. However, it is possible to cope with three or more types of tones. Can be easily changed.
[0017]
【The invention's effect】
As described above, according to the present invention, by generating a tone signal by digital signal processing, adjustment during maintenance can be reduced. Further, by using a data ROM in time division when generating a plurality of different tone signals, a plurality of tone signals of different frequencies can be simultaneously generated from one data ROM, and the number of circuits can be reduced. Also, the frequency of the generated tone can be easily changed by changing the value of the phase change amount.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an embodiment of a tone signal generation circuit according to the present invention.
FIG. 2 is a diagram showing a first example of tone signal output in one embodiment of the present invention.
FIG. 3 is a diagram showing a second example of tone signal output in one embodiment of the present invention.
FIG. 4 is a diagram showing a third example of tone signal output in one embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a conventional tone signal generation circuit.
[Explanation of symbols]
1-1: tone signal generation circuit, 1-2: control information input terminal,
1-3: clock input terminal, 1-4, 1-5, 1-6: phase change amount,
1-7, 1-8, 1-9, 1-16: adder,
1-10, 1-11, 1-12, 1-17: delay device, 1-13: frequency dividing circuit,
1-14: selector, 1-15: SIN data ROM,
1-18: D / A converter, 1-19: filter,
1-20: tone signal output terminal,
3-1, 3-2, 3-3: tone signal generation circuit
3-4: control signal input terminal, 3-5, 3-6, 3-7: oscillator
3-8, 3-9, 3-10: switch, 3-11: adder,
3-12: tone signal output terminal.
