JP2004007019A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置および半導体モジュールに関し、特に実装基板に半導体装置が実装された際、熱膨張係数のミスマッチによる不具合を防止する技術に関するものである。 The present invention relates to a semiconductor device and a semiconductor module, and more particularly to a technique for preventing a failure due to a mismatch in a coefficient of thermal expansion when a semiconductor device is mounted on a mounting board.
従来、電子機器にセットされる混成集積回路装置は、例えばプリント基板、セラミック基板または金属基板の上に導電パターンが形成され、この上には、LSIまたはディスクリートTR等の能動素子、チップコンデンサ、チップ抵抗またはコイル等の受動素子が実装される。そして、前記導電パターンと前記素子が電気的に接続されて所定の機能の回路が実現されている。 2. Description of the Related Art Conventionally, in a hybrid integrated circuit device set in an electronic device, for example, a conductive pattern is formed on a printed circuit board, a ceramic substrate or a metal substrate, and an active element such as an LSI or a discrete TR, a chip capacitor, a chip A passive element such as a resistor or a coil is mounted. Then, the conductive pattern and the element are electrically connected to realize a circuit having a predetermined function.
回路の一例として、図24を示す。この回路は、オーディオ回路であり、これらに示す素子は、図25の様に実装されている。 FIG. 24 shows an example of the circuit. This circuit is an audio circuit, and the elements shown therein are mounted as shown in FIG.
図25に於いて、一番外側の矩形ラインは、少なくとも表面が絶縁処理された実装基板1である。そしてこの上には、Cuから成る導電パターン2が貼着されている。この導電パターン2は、外部取り出し用電極2A、配線2B、ダイパッド2C、ボンディングパッド2D、受動素子3を固着する電極4等で構成されている。
In FIG. 25, the outermost rectangular line is the
ダイパッド2Cには、TR、ダイオード、複合素子またはLSI等がベアチップ状で、半田を介して固着されている。そしてこの固着されたチップ上の電極と前記ボンディングパッド2Dが金属細線5A、5B、5Cを介して電気的に接続されている。この金属細線は、一般に、小信号と大信号用に分類され、小信号部は約40μmφから成るAu線またはAl線5Aが採用され、大信号部は約100〜300μmφのAu線またはAl線が採用されている。特に大信号は、線径が大きいため、コストの点が考慮され、150μmφのAl線5B、300μmφのAl線5Cが選択されている。
TRTR, a diode, a composite element, an LSI, or the like is fixed to the
また大電流を流すパワーTR6は、チップの温度上昇を防止するために、ダイパッド2C上のヒートシンク7に固着されている。
{Circle around (2)} The power TR6 for flowing a large current is fixed to the
そして前記外部取り出し用電極2A、ダイパッド2C、ボンディングパッド2D、電極4を回路とするため配線2Bが色々な所に延在される。また、チップの位置、配線の延在の仕方の都合で、配線同士が交差をする場合は、ジャンピング線8A、8Bが採用されている。
{Circle around (2)} The wiring 2B is extended to various places in order to make the external extraction electrode 2A, the
一方、この実装基板1に実装される半導体装置として、絶縁性樹脂でパッケージされた半導体装置がある。例えば、リードフレームに半導体チップが実装され、絶縁性樹脂でパッケージされたリードフレーム型半導体装置、セラミック基板、プリント基板またはフレキシブルシートを支持基板として採用し、この上に半導体チップが実装され絶縁性樹脂でパッケージされた支持基板型半導体装置、またメッキ電極の上に半導体チップが実装され、メッキ電極も含めてパッケージされたメッキ型半導体装置がある(下記特許文献1を参照)。
On the other hand, as a semiconductor device mounted on the
これの概略図を図26Aに示す。符号10A〜10Dは、メッキ膜で形成された導電路であり、ダイパッド10Aの上には、半導体チップ11が固着され、半導体チップ11のボンディングパッドとメッキからなるボンディングパッド10Bが金属細線12により電気的に接続されている。また電極10Cと、電極10Dとの間には、受動素子13がロウ材を介して固着されている。この半導体装置は。支持基板を採用することなくメッキ膜が絶縁性樹脂に埋め込まれているため、薄型の半導体装置が可能となる。
前述したように実装基板1上には、色々な方法でパッケージされた半導体装置が実装されている。しかしリードフレーム型半導体装置は、リードがパッケージから飛び出しているため、実装基板での専有面積が大きくなる問題があり、実装基板の大型化を招く問題があった。更には、リードフレームをカットしたり、リードにバリが発生してしまう問題もあった。また支持基板型半導体装置は、支持基板を採用するため半導体装置が厚くなってしまい、それにより重量も増大する問題があった。更にメッキ型半導体装置は、支持基板を採用せず、リードもパッケージから飛び出していないため、薄くサイズの小さい半導体装置が実現できるが、以下の点で問題があった。
As described above, the semiconductor devices packaged by various methods are mounted on the
図26Bは、それを説明するための図であり、図26Aの○の部分を模式的に拡大したものである。三角錐の集合体で示した符号10Bが、メッキにより形成された導電路、符号17が半田である。また符号15が実装基板、16が実装基板15に貼着された導電パターンである。
FIG. 26B is a diagram for explaining this, and is a schematic enlarged view of a portion indicated by a circle in FIG. 26A. Reference numeral 10B indicated by an aggregate of triangular pyramids is a conductive path formed by plating, and
このメッキ膜は、一般には電解メッキで成膜され、先端が細くなった柱状結晶構造を持つ。これを図の三角錐で示した。この膜は膜厚が薄く、多結晶構造であるため、機械的強度が弱く、更に絶縁性樹脂との熱膨張係数の違いによりクラックも発生しやすい欠点があった。しかも結晶粒界は、外部からの物質を容易に拡散させる。例えば半田に使用されるフラックスや湿気等の外部雰囲気ガスが、この結晶粒界を介して金属細線12の接続部に浸入し、接続強度を劣化させる問題がある。またCuメッキで電極11Bを形成した際、下層の半田が拡散し、メッキ膜自身が半田に喰われ、金属細線との接続強度を劣化させる問題があった。 メ ッ キ This plating film is generally formed by electrolytic plating and has a columnar crystal structure with a narrowed tip. This is indicated by a triangular pyramid in the figure. Since this film is thin and has a polycrystalline structure, it has a disadvantage that mechanical strength is weak and cracks are easily generated due to a difference in thermal expansion coefficient between the film and the insulating resin. Moreover, the crystal grain boundaries easily diffuse substances from the outside. For example, there is a problem that an external atmosphere gas such as a flux or moisture used for solder infiltrates the connection portion of the fine metal wire 12 through the crystal grain boundary, thereby deteriorating the connection strength. Further, when the electrode 11B is formed by Cu plating, there is a problem that the solder in the lower layer is diffused, the plated film itself is eaten by the solder, and the connection strength with the fine metal wire is deteriorated.
またメッキ膜を配線として細く長く形成すると、絶縁性樹脂の熱膨張係数とのミスマッチにより配線の断線も発生する。同様に、このメッキ型半導体装置を実装基板に実装した場合、実装基板の熱膨張係数とのミスマッチによりやはり配線にクラックが発生し、断線や配線抵抗の上昇をきたす問題がある。特にメッキ電極10Bで細長い配線が形成された場合、その応力は、長さに比例して発生する。よって絶縁性樹脂14または実装基板15との熱膨張係数の違いが、メッキ膜の欠点をより冗長し、信頼性の低下をより加速する問題があった。
(4) If the plating film is formed to be thin and long as the wiring, the wiring may be disconnected due to a mismatch with the thermal expansion coefficient of the insulating resin. Similarly, when this plated semiconductor device is mounted on a mounting board, there is also a problem that cracks are generated in the wiring due to a mismatch with the thermal expansion coefficient of the mounting board, resulting in disconnection and an increase in wiring resistance. In particular, when an elongated wiring is formed on the plating electrode 10B, the stress is generated in proportion to the length. Therefore, there is a problem that the difference in the thermal expansion coefficient between the
本発明は、前述した課題に鑑みて成され、第1に、X、Y方向の結晶成長が大きい導電材料より成る複数の導電路と、前記導電路と電気的に接続された半導体チップと、前記半導体チップを被覆し且つ前記導電路間の分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備えることで解決するものである。 The present invention has been made in view of the above-described problems, and firstly, a plurality of conductive paths made of a conductive material having a large crystal growth in the X and Y directions, a semiconductor chip electrically connected to the conductive paths, The problem is solved by providing an insulating resin which covers the semiconductor chip and is filled in the separation groove between the conductive paths to expose the back surface of the conductive path and integrally support the same.
ここで図1Aの如く、X軸−Y軸方向の成長よりもZ軸方向の成長が大きい膜をZ膜と呼び、Z軸方向の成長よりもX軸−Y軸方向の成長が大きい膜をX−Y膜と呼ぶ。例えばZ膜は、電解、無電解により成長させたメッキ膜であり、X−Y膜は、圧延により形成された膜、例えば圧延銅箔である。 Here, as shown in FIG. 1A, a film whose growth in the Z-axis direction is larger than growth in the X-axis-Y axis direction is called a Z film, and a film whose growth in the X-axis direction is larger than that in the Z-axis direction. It is called an XY film. For example, the Z film is a plating film grown by electrolysis and electroless, and the XY film is a film formed by rolling, for example, a rolled copper foil.
図1Cの様に、X−Y膜を断面で見ると、この膜は、それぞれの結晶がX−Y軸方向に広がって積層されているため、結晶粒界の面積が図1AのZ膜よりも抑制される。よって結晶粒界を介した拡散または透過現象が大幅に抑制される。また図1BのZ膜は、折り曲げ、左右に延びる外力が働く応力に対して非常に弱い構造を持つ。しかしX−Y膜は、図1Cに示すように、X−Y膜自体の反り、破断に対してZ膜よりも強い膜となる。従って、導電路自身を封止する絶縁性樹脂の熱膨張係数の違いにより、導電路のクラック発生を防止できる。また結晶のサイズが大きいため、全体の導電路自体の抵抗も下げることができる。特に、パッケージの厚みが0.5mm以下で、この中に導電路を埋め込む場合、厚みに対して平面サイズの方が大きいために、導電路と絶縁性樹脂の熱膨張係数の違いにより、X−Y方向に応力が加わる。しかし一つ一つの結晶がX−Y方向に大きく成長しているため、その応力に対して強い構造となる。 As shown in FIG. 1C, when the XY film is viewed in cross section, since the crystals are stacked in such a manner that the respective crystals spread in the XY axis direction, the area of the crystal grain boundary is larger than that of the Z film in FIG. 1A. Is also suppressed. Accordingly, the phenomenon of diffusion or transmission through the crystal grain boundaries is significantly suppressed. Further, the Z film in FIG. 1B has a structure that is extremely weak against a stress caused by an external force that bends and extends left and right. However, as shown in FIG. 1C, the XY film becomes stronger than the Z film against warpage and breakage of the XY film itself. Therefore, cracks in the conductive path can be prevented from occurring due to a difference in thermal expansion coefficient of the insulating resin that seals the conductive path itself. Further, since the size of the crystal is large, the resistance of the entire conductive path itself can be reduced. In particular, when the thickness of the package is 0.5 mm or less and a conductive path is embedded in the package, the plane size is larger than the thickness. Stress is applied in the Y direction. However, since each crystal grows largely in the X-Y direction, the structure becomes strong against the stress.
例えば、圧延Cu箔で成る電極を絶縁性樹脂に埋め込んだ場合と、Cuメッキによる電極を埋め込んだ場合では、前述した応力に対する強度は、圧延銅箔の方が優れ、また拡散による接触部の汚染も圧延銅箔の方が優れる。 For example, when an electrode made of rolled Cu foil is embedded in an insulating resin and when an electrode is embedded by Cu plating, the strength against the above-mentioned stress is better in a rolled copper foil, and contamination of a contact portion due to diffusion is also superior. Also, rolled copper foil is better.
第2に、前記絶縁性樹脂の裏面と前記導電路の側面を、実質同一のエッチング面で描くことで解決するものである。 Second, the problem is solved by drawing the back surface of the insulating resin and the side surface of the conductive path with substantially the same etched surface.
後の製造方法で明瞭になるが、ハーフエッチングした後に、絶縁性樹脂を埋め込むため、ハーフエッチングされた湾曲構造が絶縁性樹脂の形状となる。これは、アンカー効果も発生すると同時に裏面の接触抵抗も低下する特徴を有する。よって半導体装置自身の移動、セルフアライメントを容易にするものである。 明瞭 As will become clear in the later manufacturing method, the insulating resin is embedded after the half etching, so that the half-etched curved structure has the shape of the insulating resin. This is characterized in that the anchor effect is generated and at the same time the contact resistance on the back surface is reduced. Therefore, the movement and self-alignment of the semiconductor device itself are facilitated.
第3に、前記分離溝の裏面よりも、前記導電路の裏面が凹んで形成されることで解決するものである。 Third, the problem is solved by forming the back surface of the conductive path so as to be recessed rather than the back surface of the separation groove.
導電路が凹んで形成されることにより、この導電路に形成される半田を厚くでき、また絶縁性樹脂の凸部が形成されることにより、隣同士の半田が接触することもなくなる。 (4) Since the conductive path is formed to be concave, the thickness of the solder formed on the conductive path can be increased, and the formation of the convex portion of the insulating resin prevents the adjacent solders from contacting each other.
第4に、前記絶縁性樹脂と接する導電路の表面には、前記導電材料の酸化物が形成されることで解決するものである。 Fourth, the problem is solved by forming an oxide of the conductive material on the surface of the conductive path in contact with the insulating resin.
導電路、特にCuを主材料とする金属の表面に酸化銅を形成することで、絶縁性樹脂との密着性を向上させることが出来る。 銅 By forming copper oxide on the conductive path, particularly on the surface of a metal mainly composed of Cu, it is possible to improve the adhesion to the insulating resin.
第5に、前記絶縁性樹脂の厚みは、実質1mmよりも薄く、前記導電路は、圧延工法で可能な厚みであることで解決するものである。 Fifth, the problem is solved by the fact that the thickness of the insulating resin is substantially less than 1 mm, and the conductive path has a thickness that can be obtained by a rolling method.
第6に、X、Y方向がZ軸よりも大きい結晶から成る複数の導電路と、前記導電路の上面に形成され、主としてZ軸方向がX軸、Y軸方向よりも大きい結晶から成る導電被膜と、前記導電被膜と電気的に接続された半導体チップと、前記半導体チップを被覆し且つ前記導電路間の分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備えることで解決するものである。 Sixth, a plurality of conductive paths formed of crystals whose X and Y directions are larger than the Z axis, and conductive paths formed on the upper surface of the conductive paths and mainly formed of crystals whose Z axis directions are larger than the X axis and Y axis directions. A coating, a semiconductor chip electrically connected to the conductive coating, and an insulating resin that covers the semiconductor chip and is filled in a separation groove between the conductive paths to expose the back surface of the conductive path and integrally support the semiconductor chip. This is solved by providing
原則として、電極や配線となる導電パターンは、X−Y膜で形成し、電気的接続が必要な部分のみにZ膜を成長すれば、全ての導電パターンをZ膜で形成するよりも優れた特性を発揮することが出来る。例えば、断線や接続部の汚染に対して優れた半導体装置となる。 In principle, if the conductive patterns serving as electrodes and wirings are formed of an XY film, and a Z film is grown only in portions where electrical connection is required, it is better than forming all the conductive patterns with a Z film. Characteristics can be exhibited. For example, a semiconductor device excellent in disconnection and contamination of a connection portion is obtained.
第7に、X、Y方向がZ軸よりも大きい結晶から成る複数の導電路と、前記導電路の上面に形成され、主としてZ軸方向がX軸、Y軸方向よりも大きい導電被膜と、前記導電被膜と電気的に接続された半導体チップと、前記半導体チップを被覆し且つ前記導電路間の分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備え、
前記絶縁性樹脂の裏面と前記導電路の側面は、実質同一のエッチング面を描いていることで解決するものである。
Seventh, a plurality of conductive paths made of a crystal in which the X and Y directions are larger than the Z axis, and a conductive film formed on the upper surface of the conductive paths and mainly having a Z axis direction larger than the X axis and the Y axis direction; A semiconductor chip electrically connected to the conductive film, and an insulating resin that covers the semiconductor chip and is filled in a separation groove between the conductive paths to expose the back surface of the conductive path and integrally support the semiconductor chip. ,
The problem is solved by drawing substantially the same etched surface on the back surface of the insulating resin and the side surface of the conductive path.
第8に、X、Y方向がZ軸よりも大きい結晶から成る複数の導電路と、前記導電路の上面に形成され、メッキにより主としてZ軸方向の結晶成長が大きい導電被膜と、前記導電被膜と電気的に接続された半導体チップと、前記半導体チップを被覆し且つ前記導電路間の分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備え、
前記導電路の側面は、湾曲にエッチングされ、前記絶縁性樹脂裏面の少なくとも一部は、このエッチング面と連続したカーブを描くことで解決するものである。
Eighth, a plurality of conductive paths made of a crystal in which the X and Y directions are larger than the Z axis, a conductive film formed on the upper surface of the conductive path and having a large crystal growth mainly in the Z axis direction by plating, A semiconductor chip that is electrically connected to the semiconductor chip, and an insulating resin that covers the semiconductor chip and fills the separation groove between the conductive paths to expose and expose the back surface of the conductive path and integrally support the semiconductor chip;
The problem is solved by etching the side surface of the conductive path into a curved shape and drawing at least a part of the back surface of the insulating resin in a curve that is continuous with the etched surface.
第9に、前記エッチング面は、非異方性的エッチングにより形成される面と連続したカーブを描くことで解決するものである。 Ninth, the problem is solved by drawing a continuous curve with the surface formed by non-anisotropic etching.
第10に、前記絶縁性樹脂裏面よりも、前記導電路の裏面が凹んで形成される形成されることで解決するものである。 Tenth, the problem is solved by forming the back surface of the conductive path so as to be recessed rather than the back surface of the insulating resin.
第11に、前記絶縁性樹脂と接する前記導電路は、表面に酸化物が形成されることで解決するものである。 Eleventh, the conductive path in contact with the insulating resin can be solved by forming an oxide on the surface.
第12に、前記導電路の裏面には、導電被膜が形成されることで解決するものである。 12Twelfth, the problem is solved by forming a conductive film on the back surface of the conductive path.
導電路の裏面に例えば金属膜、半田等を被覆することで、導電路の酸化を防止することができる。よって、実装基板上の回路パターンと前記導電路とをロウ材で接続しても、導電路の酸化物が無いため、その不良は大幅に抑制できる。 酸化 By coating the back surface of the conductive path with, for example, a metal film, solder, or the like, the oxidation of the conductive path can be prevented. Therefore, even if the circuit pattern on the mounting board is connected to the conductive path with a brazing material, the defect can be greatly suppressed because there is no oxide in the conductive path.
第13に、前記導電被膜は、前記導電路の表面でひさしを構成することで解決するものである。 Thirteenth, the conductive film can be solved by forming an eave on the surface of the conductive path.
導電路と導電被膜または導電路自身でひさしの形状が実現できるため、アンカー効果が発生し、導電路の抜け、剥がれを抑制することが出来る。 (4) Since the shape of the eaves can be realized by the conductive path and the conductive film or the conductive path itself, an anchor effect is generated, and detachment and peeling of the conductive path can be suppressed.
第14に、前記絶縁性樹脂から露出された導電路は、電気的接続箇所を除き絶縁被膜で被覆されることで解決するものである。 Fourteenth, the problem is solved by covering the conductive path exposed from the insulating resin with an insulating film except for an electrical connection portion.
色々な形状の導電路が有る場合、全領域にロウ材が濡れてしまう。よって、半田の量が異なると同時に、そのサイズ、表面張力、自重により半田の厚みも異なってしまう。よって露出した導電路に半田の濡れ性の悪い膜を形成することで、半田の濡れる面積を制御し、導電路の裏面に所望の厚みの半田を形成できる。 場合 If there are various shapes of conductive paths, the brazing material will wet all areas. Therefore, at the same time as the amount of solder is different, the thickness of the solder is also different due to its size, surface tension, and its own weight. Therefore, by forming a film having poor solder wettability on the exposed conductive path, the area where the solder is wetted can be controlled, and a solder having a desired thickness can be formed on the back surface of the conductive path.
第15に、前記導電路として配線が設けられ、前記絶縁性樹脂から露出された導電路は、電気的接続箇所を除き絶縁被膜で被覆されることで解決するものである。 Fifteenth, the problem is solved by providing a wiring as the conductive path, and covering the conductive path exposed from the insulating resin with an insulating coating except for an electrical connection portion.
本半導体装置の構造は、導電路の裏面が絶縁性樹脂から露出するものである。そのため、図6、図7、図11に示すような配線も、裏面が長い距離で露出延在される。よって、実装基板上にこの半導体装置を実装した際、この実装基板の導電パターンと配線が短絡してしまう。しかし絶縁被膜が形成されることによりその短絡は、防止できる。 構造 In the structure of the semiconductor device, the back surface of the conductive path is exposed from the insulating resin. Therefore, the wiring as shown in FIG. 6, FIG. 7, and FIG. Therefore, when this semiconductor device is mounted on the mounting board, the conductive pattern and the wiring of the mounting board are short-circuited. However, the short circuit can be prevented by forming the insulating film.
第16に、X、Y方向の結晶成長がZ軸よりも大きい導電材料より成る複数の導電路と、前記導電路の上面に形成され、主としてZ軸方向の結晶成長により成る導電被膜と、前記導電被膜と電気的に接続された半導体チップと、前記半導体チップを被覆し且つ前記導電路間の分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備えた半導体装置が、前記露出部を介して前記実装基板に実装されることで解決するものである。 Sixteenth, a plurality of conductive paths made of a conductive material whose crystal growth in the X and Y directions is larger than the Z axis; a conductive film formed on the upper surface of the conductive paths and mainly formed by crystal growth in the Z axis direction; A semiconductor chip electrically connected to the conductive film; and an insulating resin that covers the semiconductor chip and is filled in a separation groove between the conductive paths to expose the back surface of the conductive path and integrally support the semiconductor chip. The problem is solved by mounting the semiconductor device on the mounting board via the exposed portion.
第17に、X、Y方向の結晶成長がZ軸よりも大きい導電材料より成る複数の導電路と、前記導電路の上面に形成され、主としてZ軸方向の結晶成長により成る導電被膜と、前記導電被膜と電気的に接続された半導体チップと、前記半導体チップを被覆し且つ前記導電路間の分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備え、前記絶縁性樹脂の裏面と前記導電路の側面が、実質連続したカーブを描いている半導体装置が、前記露出部を介して前記実装基板に実装されることで解決するものである。 Seventeenth, a plurality of conductive paths made of a conductive material whose crystal growth in the X and Y directions is larger than the Z axis, a conductive film formed on the upper surface of the conductive path and mainly formed by crystal growth in the Z axis direction, A semiconductor chip electrically connected to the conductive film, and an insulating resin covering the semiconductor chip and filling the separation groove between the conductive paths and exposing the back surface of the conductive path to integrally support the semiconductor chip, The problem is solved by mounting a semiconductor device in which the back surface of the insulating resin and the side surface of the conductive path draw a substantially continuous curve on the mounting substrate via the exposed portion.
第18に、X、Y方向の結晶成長がZ軸よりも大きい導電材料より成る複数の導電路と、前記導電路の上面に形成され、メッキにより主としてZ軸方向の結晶成長が大きい導電被膜と、前記導電被膜と電気的に接続された半導体チップと、前記半導体チップを被覆し且つ前記導電路間の分離溝に充填され前記導電路の裏面を露出して一体に支持する絶縁性樹脂とを備え、前記導電路の側面は、湾曲にエッチングされ、前記絶縁性樹脂裏面の少なくとも一部は、このエッチング面と実質一致している半導体装置が、前記露出部を介して前記実装基板に実装されることで解決するものである。 Eighteenth, a plurality of conductive paths made of a conductive material whose crystal growth in the X and Y directions is larger than the Z axis, and a conductive film formed on the upper surface of the conductive paths and having a large crystal growth mainly in the Z axis direction by plating. A semiconductor chip electrically connected to the conductive film, and an insulating resin that covers the semiconductor chip and is filled in a separation groove between the conductive paths and exposes the back surface of the conductive path to integrally support the semiconductor chip. A side surface of the conductive path is etched into a curve, and at least a part of the back surface of the insulating resin is mounted on the mounting substrate via the exposed portion, with a semiconductor device substantially corresponding to the etched surface. This is the solution.
第19に、前記導電路の裏面と前記実装基板は、ロウ材を介して接続され、前記導電路の裏面または/および前記実装基板上の接続パターンは、ロウ材の流れを防止する被膜が設けられることで解決するものである。 Nineteenth, the back surface of the conductive path and the mounting board are connected via a brazing material, and the back surface of the conductive path and / or the connection pattern on the mounting board are provided with a coating for preventing the flow of the brazing material. This is the solution.
サイズの異なる複数の導電路を採用した場合、ロウ材は導電路の全域に濡れようと広がり、半導体装置の裏面に形成されるロウ材は、その厚みが異なってしまう。これは、実装基板側の導電パターンでも同様の現象が発生する。この現象により実装基板と導電路の間の隙間が狭くなる事がある。しかし少なくとも一方にロウ材に対して濡れ性の悪い膜を形成することにより、このロウ材の広がりを抑制することができ、この隙間を一定に保つことができる。 When a plurality of conductive paths having different sizes are employed, the brazing material spreads so as to wet the entire conductive path, and the thickness of the brazing material formed on the back surface of the semiconductor device differs. The same phenomenon occurs in the conductive pattern on the mounting board side. Due to this phenomenon, the gap between the mounting board and the conductive path may be narrowed. However, by forming a film having poor wettability with respect to at least one of the brazing materials, the spread of the brazing materials can be suppressed, and the gap can be kept constant.
第20に、前記エッチング面は、非異方性的エッチングにより形成される面と実質的に同一カーブを描くことで解決するものである。 Twentiethly, the problem is solved by drawing substantially the same curve as the surface formed by the non-anisotropic etching.
第21に、前記絶縁性樹脂裏面よりも、前記導電路の裏面が凹んで形成される形成されることで解決するものである。 Twenty-first, the problem is solved by forming the back surface of the conductive path so as to be recessed rather than the back surface of the insulating resin.
第22に、前記絶縁性樹脂と接する前記導電路は、表面に酸化物が形成されることで解決するものである。 Twenty-second, the conductive path in contact with the insulating resin can be solved by forming an oxide on the surface.
第23に、前記導電路の裏面には、導電被膜が形成されることで解決するものである。 Twenty-third problem is solved by forming a conductive film on the back surface of the conductive path.
第24に、前記導電被膜は、前記導電路の表面でひさしを構成することで解決するものである。 Twenty-fourth, the conductive film can be solved by forming an eave on the surface of the conductive path.
以上の説明から明らかなように、本発明では、薄型の半導体装置が、ディスクリート型、BGA型、マルチチップ型、ハイブリット型等と広範囲な形で実装可能になる。また薄型であるために、半導体装置の反りが問題となるが、導電路として圧延のX−Y膜を用いているため、反り、樹脂収縮による導電路の断線を防止することが出来る。また半導体装置として採用される電気的接続部分は、下層にX−Y膜を採用することにより、その接続部の汚染を防止でき、パッケージされた後の経時変化や不良に対しても強い半導体装置としてユーザーに供給することが出来る。しかも細く長く形成される配線は、他の導電路よりもその応力が加わりやすいが、X−Y膜の採用により、配線の断線の抑制を可能とする。 As is clear from the above description, according to the present invention, a thin semiconductor device can be mounted in a wide range of forms such as a discrete type, a BGA type, a multi-chip type, and a hybrid type. In addition, since the semiconductor device is thin, warpage of the semiconductor device poses a problem. However, since the rolled XY film is used as the conductive path, it is possible to prevent the conductive path from being broken due to warpage or resin shrinkage. The electrical connection portion used as a semiconductor device employs an XY film as a lower layer to prevent contamination of the connection portion and to be resistant to aging or failure after packaging. Can be supplied to the user. In addition, the thin and long wiring is more easily subjected to the stress than other conductive paths. However, the adoption of the XY film makes it possible to suppress the disconnection of the wiring.
また絶縁性樹脂裏面と導電路の側面は、本製造方法を採用するため、同一のエッチング面を描く。特に絶縁性樹脂の裏面は、湾曲となり、ここの湾曲部と隣接した部分には空き領域が形成される。よって溶けた半田の逃げ領域を作ったり、半導体装置裏面の摩擦係数を小さくすることが可能となる。 (4) The same etched surface is drawn on the back surface of the insulating resin and the side surface of the conductive path in order to adopt this manufacturing method. In particular, the back surface of the insulating resin is curved, and an empty area is formed in a portion adjacent to the curved portion. Therefore, it is possible to form a relief area for the melted solder and to reduce the friction coefficient of the back surface of the semiconductor device.
またハーフエッチングした後、導電箔は、酸化膜生成の熱処理工程を経るため、その表面にCuの酸化物が形成される。この酸化物は、導電箔と絶縁性樹脂との接着性を向上させることが出来る。 (4) After the half-etching, the conductive foil undergoes a heat treatment step of forming an oxide film, so that a Cu oxide is formed on the surface thereof. This oxide can improve the adhesion between the conductive foil and the insulating resin.
まず本半導体装置のサイズを図5を参照して説明する。採用される半導体チップ30は、ここではTRチップを用いたため、約0.55×0.55mm、厚みが0.24mmである。また半導体装置31平面のサイズは、1.6×2.3mm、厚みが0.5mmである。チップの平面サイズに対する半導体装置の平面サイズは、2倍以上であり、パッケージの厚みは、チップの厚みの倍程度からそれ以下、特にフェイスダウンで実装する場合は、金属細線が上に延在されない分、更に薄型化が可能となる。つまり薄型であるが、平面のサイズは、これから述べる半導体素子、受動素子の組み合わせにより、1mm×2mm程度からこのサイズをはるかに越えるサイズまで、色々なサイズで展開できるものである。
First, the size of the semiconductor device will be described with reference to FIG. The
後述するが、図6B、図7、図10、図11も一緒に考慮すれば判るように、本半導体装置は、ディスクリートのパッケージから回路やシステムを構成するパッケージまで可能であり、しかも薄型が可能な半導体装置である。 As will be described later, as can be understood from consideration of FIGS. 6B, 7, 10, and 11, the semiconductor device can be used from a discrete package to a package constituting a circuit or a system, and can be made thin. Semiconductor device.
また本半導体装置は、一方の面に導電路32〜34が露出し、この導電路32〜34から他方の面に向かい絶縁性樹脂35が被覆されている。そのため、絶縁性樹脂35の収縮率の方が大きく、全体として反りやすい構造を持つ。従って、この応力にも耐えうる導電路32〜34の採用が要求される。特に、配線が長くなればなるほどこの問題は、重要になる。
In the present semiconductor device, the
更には、半導体装置としてコストの上昇を考慮すると共に、導電路32〜34が約30〜50μm以下と薄いために、結晶粒界の界面を介した不純物やガスの拡散、電気的接続部の劣化を総合的に考慮し、採用する必要がある。尚、パワー半導素子の実装の場合、電流容量と発生する熱を考慮し、導電路の膜厚は、100〜200μmが好ましい。
Furthermore, considering the increase in cost of the semiconductor device, the
一般に、電極として採用される材料は、図1Aに示すZ膜、図1Cに示すX−Y膜の二種類がある。課題の欄でも説明したように、Z膜から成る導電路40の裏面は、界面が多数存在し、矢印で示したように、結晶粒界41を介して外部からの汚染物質が拡散しやすい構造を有している。例えば、汚染物質としては、外部雰囲気のガスであり、湿気等である。またロウ材を用いる場合、フラックス等が汚染物質である。これは、Z膜に固着された金属細線42の固着力の劣化を意味し、またZ膜にダイボンドされたチップ43の固着力の劣化を意味する。 Generally, there are two types of materials used for the electrodes, a Z film shown in FIG. 1A and an XY film shown in FIG. 1C. As described in the section of the problem, the back surface of the conductive path 40 made of the Z film has a large number of interfaces, and as shown by arrows, a structure in which contaminants from the outside easily diffuse through the crystal grain boundaries 41. have. For example, the contaminant is a gas in an external atmosphere, such as moisture. When a brazing material is used, flux and the like are contaminants. This means that the fixing force of the thin metal wire 42 fixed to the Z film is deteriorated, and that the fixing force of the chip 43 die-bonded to the Z film is deteriorated.
更に、図1Bに示すように、絶縁性樹脂44の収縮で発生する反りに対し、Z膜40は、断線49が発生したり、断線49が発生しなくてもそれぞれの結晶粒45の間隔を広げるため、抵抗が大きくなる問題を有する。またこれを防止するには、Z膜40を厚くしたり、何層に渡るZ膜を積層する必要がある。しかしこれは、成膜時間が長くなり、コストの上昇を来す問題がある。 Further, as shown in FIG. 1B, in response to the warpage caused by the contraction of the insulating resin 44, the Z film 40 causes the disconnection 49, or the gap between the respective crystal grains 45 even if the disconnection 49 does not occur. There is a problem that the resistance increases due to the spread. To prevent this, it is necessary to increase the thickness of the Z film 40 or to stack several layers of the Z film. However, this has a problem that the film formation time becomes long and the cost rises.
一方、図1Cに示すように、X−Y膜から成る導電路46の裏面は、界面47の露出量がZ膜40よりも少ない。またX−Y方向に向かった結晶成長が大きく、結晶粒48が何層にも積層されるため、矢印で示したように、結晶粒界47を介した外部からの汚染物質の拡散が防止できる特徴を持つ。これは、前記拡散によって発生する導電路46の表面の汚染が、大幅に抑制できることを意味している。
On the other hand, as shown in FIG. 1C, the exposed amount of the
更に、絶縁性樹脂44の収縮で発生する反りに対し、X−Y膜46は、断線が発生しにくく、またその抵抗も小さくなる特徴を有する。例えば、圧延で処理された金属材料より成る導電箔がX−Y膜として掲げられる。 {Circle around (4)} The XY film 46 is characterized in that the XY film 46 is less likely to cause disconnection and has a smaller resistance to warpage caused by contraction of the insulating resin 44. For example, a conductive foil made of a metal material processed by rolling is listed as the XY film.
図2は、Cuを主材料とした圧延導電箔(X−Y膜)と電解で処理された電解箔(Z膜)の屈曲特性を示している。圧延後にアニールされた導電箔、圧延だけの導電箔は、電解箔に比べて破断に対して非常に強いことが判る。 FIG. 2 shows the bending characteristics of a rolled conductive foil (XY film) mainly composed of Cu and an electrolytic foil (Z film) treated by electrolysis. It can be seen that the conductive foil annealed after rolling and the conductive foil only rolled are much more resistant to breakage than the electrolytic foil.
つまり図1Dに示すように、長さや面積を大きく取る導電路、例えばダイパッド、ボンディングパッドまたは配線にこのX−Y膜を採用することで、導電路として優れた特性を持つことが判る。つまり図6〜図11に示す配線としてX−Y膜を採用すると、Z膜を採用した配線よりも優れた特性を出すことが判る。 In other words, as shown in FIG. 1D, it can be seen that by adopting the XY film for a conductive path having a large length and area, for example, a die pad, a bonding pad, or a wiring, the conductive path has excellent characteristics. In other words, it can be seen that the use of the XY film as the wiring shown in FIGS. 6 to 11 provides better characteristics than the wiring using the Z film.
しかもコストや抵抗を考えると、Cuを主材料とした圧延銅箔が好ましい。しかしCuは、その表面が酸化しやすく、金属細線のボンダビリティが悪いこと、Auバンプとの接合性が悪いことを考慮すると、図3で説明する様に、これらの電気的接続箇所にZ膜40を配置する事が重要である。また反りが発生し、Z膜40にクラック49が発生しても、X−Y膜46が下層に安定して配置されているため、断線を防止できる。 In view of cost and resistance, rolled copper foil containing Cu as a main material is preferable. However, considering the fact that Cu is easily oxidized on the surface, the bondability of the fine metal wire is poor, and the bondability with the Au bump is poor, as shown in FIG. It is important to arrange 40. Further, even if warpage occurs and cracks 49 occur in the Z film 40, disconnection can be prevented because the XY film 46 is stably arranged in the lower layer.
またAgのメッキ膜に於いては、2〜10μm程度の膜厚がボンディング性に優れ、この膜厚を越えて成膜されるとボンディング性が劣化すると言われている。またAuのメッキ膜に於いても、0.2μm程度で良好なボンディングが得られることが判っている。これは、膜厚が厚くなるほど、それぞれの結晶粒の成長率が大きく異なり始め、その表面に凹凸が発生するためと言われている。ボンデイングして接続されるボールとZ膜の間は、凹凸のあるZ膜とボールが接合しているだけで、両者の間は、接続強度が弱く、接続抵抗も大きいと言われている。ところが薄いZ膜を採用し、ボンディング性を高めようとしても、配線やダイパッドにクラックや破断が発生し易く、信頼性が逆に低下する。 In addition, it is said that a thickness of about 2 to 10 μm is excellent in bonding property in the Ag plating film, and it is said that the bonding property is deteriorated if the thickness exceeds this thickness. Also, it has been found that good bonding can be obtained with an Au plating film at a thickness of about 0.2 μm. This is said to be because as the film thickness increases, the growth rate of each crystal grain starts to differ greatly, and irregularities occur on the surface. It is said that between the Z film and the ball to be connected by bonding, only the Z film and the ball having irregularities are joined, and the connection strength between them is low and the connection resistance is high. However, even if a thin Z film is used to improve the bonding property, cracks and breaks are likely to occur in the wiring and the die pad, and the reliability is reduced on the contrary.
よって、本発明では、配線50、ダイパッド、ボンディングパッド51の如き導電路として破断に強いX−Y膜46を採用し、必要によりこのX−Y膜46を支持膜として活用し、このX−Y膜46の上にZ膜40を形成している。例えば、ボンディング性や半田付け性を要求する部分には、必要によりAg、Au、Ni、Pd等のメッキ膜が採用される。しかし接続強度やコストを考えるとこのZ軸成長膜40は、前述したような薄い膜厚になる。よって全導電路をZ膜のみで構成せず、X−Y膜46を支持膜、保護膜として機能させ、この上にZ膜40を設けることにより、導電路の断線、抵抗増大等の特性劣化を防止している。 Therefore, in the present invention, the XY film 46 that is resistant to breakage is used as a conductive path such as the wiring 50, the die pad, and the bonding pad 51, and the XY film 46 is used as a support film if necessary. A Z film 40 is formed on the film 46. For example, a plating film of Ag, Au, Ni, Pd, or the like is used as necessary for a portion requiring bonding or solderability. However, considering the connection strength and cost, the Z-axis growth film 40 has a small thickness as described above. Therefore, all the conductive paths are not formed only by the Z film, and the XY film 46 functions as a support film and a protective film, and the Z film 40 is provided thereon, thereby deteriorating characteristics such as disconnection of the conductive path and increase in resistance. Has been prevented.
図3は、この点について説明するものである。図3は、Z膜40にクラック49が発生して2つの領域40A、40Bに分断されいる。しかし、2つのZ軸成長膜40A、40BはX−Y膜46で電気的に接続されるため、等価的に2つのZ軸成長膜は、電気的に接続されていることになり、断線不良と成らないことを説明している。また矢印は、X−Y膜46が外部雰囲気からの浸入に対してバリア膜となり、Z膜40の表面の汚染を防止していることを説明している。
FIG. 3 illustrates this point. In FIG. 3, a crack 49 is generated in the Z film 40 and divided into two
図1Dや図3Bに於いて、前述した特徴の他に、以下の特徴が発生する。X−Y膜46の側面には、湾曲構造52またはひさし53が設けられ、この構造により、絶縁性樹脂44に埋め込まれたX−Y膜46が剥がれず、安定した状態で埋め込まれる特徴を有する。よってこの上に設けられたZ膜40は、更に安定した状態で維持される。 D In FIG. 1D and FIG. 3B, the following features occur in addition to the features described above. A curved structure 52 or an eave 53 is provided on the side surface of the XY film 46, and the XY film 46 embedded in the insulating resin 44 is not peeled off by this structure, and is embedded in a stable state. . Therefore, the Z film 40 provided thereon is maintained in a more stable state.
図4に、絶縁性樹脂44で封止される前で、且つハーフエッチングされた導電箔54を示す。Z膜40が形成された領域を除く表面には、Cuの酸化膜(Cu2O、CuO)55が生成され、この酸化膜55により封止材である絶縁性樹脂44との化学的結合が向上し、導電路と絶縁性樹脂の接着性が向上することを説明している。 FIG. 4 shows the conductive foil 54 that has been half-etched before being sealed with the insulating resin 44. A Cu oxide film (Cu2O, CuO) 55 is generated on the surface excluding the region where the Z film 40 is formed, and this oxide film 55 improves the chemical bonding with the insulating resin 44 as a sealing material. Describes that the adhesion between the conductive path and the insulating resin is improved.
また図4Aでは、導電路56の上面全域にZ膜40が形成され、図4Bは、主領域を除き酸化膜55が露出されている。図4Bでは、酸化銅55が図4Aよりも露出するため、導電路56上面の接着性が更に向上する。 4A, the Z film 40 is formed on the entire upper surface of the conductive path 56, and in FIG. 4B, the oxide film 55 is exposed except for the main region. In FIG. 4B, since the copper oxide 55 is exposed more than in FIG. 4A, the adhesiveness of the upper surface of the conductive path 56 is further improved.
また導電路56にハーフエッチングによる分離溝57を形成する際、非異方性でエッチングすることにより、以下の効果も発生する。まず湾曲構造52やひさし53が発生するためアンカー効果が発生すると同時に酸化銅55の領域がストレートの分離溝よりも拡大し、絶縁性樹脂との接着性が向上するメリットも有する。 {Circle around (5)} When the isolation groove 57 is formed in the conductive path 56 by half-etching, the following effects also occur by performing non-anisotropic etching. First, since the curved structure 52 and the eaves 53 are generated, the anchor effect is generated, and at the same time, the area of the copper oxide 55 is expanded more than the straight separation groove, and there is an advantage that the adhesiveness with the insulating resin is improved.
最後に、図2Bで剛性について説明する。図2Bの下図は、本導電箔54Aをリードフレームの如き形状で取り扱い、金型に装着させることを示すものである。半導体メーカーは、リードフレームを採用してトランスファーモールドしており、ここで採用する金型で本半導体装置が製造できる点にメリットを有する。本発明は、図14〜の説明で明らかになるが、導電箔54をハーフエッチングして、これを金型に装着させるため、取り扱いの容易さ、上下金型に挟まれる点を考慮すると、剛性が求められる。圧延による導電箔は、製造方法上、簡単に不純物が入れられ、その剛性を高めることが出来る。図2Bの表には、その不純物の重量パーセントを示した。タイプAは、Ni、Si、Zn、Snが主に不純物として採用されている。またタイプBは、Zn、Sn、Crが不純物として混入されている。更に、タイプCは、Zn、Fe、Pが混入されている。この表に示す不純物の種類、重量パーセントは、一例であり、Cuを主材料とする導電箔に剛性ががあらわれるものであれば良い。 Finally, the rigidity will be described with reference to FIG. 2B. The lower diagram of FIG. 2B shows that the present conductive foil 54A is handled in a shape like a lead frame and is attached to a mold. A semiconductor maker adopts a lead frame to perform transfer molding, and has an advantage in that the present semiconductor device can be manufactured using a mold employed here. Although the present invention will be apparent from the description of FIGS. 14 to, since the conductive foil 54 is half-etched and attached to a mold, the rigidity is considered in consideration of ease of handling and the point of being sandwiched between upper and lower molds. Is required. Impurities can be easily added to the conductive foil by rolling due to the manufacturing method, and the rigidity can be increased. The table in FIG. 2B shows the weight percentage of the impurities. In type A, Ni, Si, Zn, and Sn are mainly used as impurities. Type B contains Zn, Sn, and Cr as impurities. Further, in the type C, Zn, Fe, and P are mixed. The types and weight percentages of the impurities shown in this table are merely examples, and may be any as long as the conductive foil containing Cu as a main material has rigidity.
一方、メッキ膜だけで導電箔を構成しようとすると、製造方法上不純物を入れることが難しく、実質純Cuで構成される。よって導電箔は、軟らかく作業性が落ちる問題が発生し、導電箔を支持する支持基板が必要になって来る。 On the other hand, if an attempt is made to form a conductive foil only with a plating film, it is difficult to add impurities due to the manufacturing method, and the conductive foil is made of substantially pure Cu. Therefore, the conductive foil has a problem that it is soft and the workability is reduced, and a support substrate for supporting the conductive foil is required.
一般に、リードフレームのサイズは、大きければ大きいほど、半導体装置の取り数は多くなる。しかし、サイズが大きくなる分、反ったり、曲がったりするため、作業性が低下する。本発明では、長さ220mm、幅45mm、厚さ70μmの矩形の導電箔を採用した。また、一般に採用されるリードフレームは、長さが〜250mm、幅が〜75mm程度まで、厚さは〜0.5mm程度であり、また業界で標準として使われる導電箔を採用すれば、リードフレームのモールドで採用される金型を採用できる。 Generally, the larger the size of the lead frame, the more semiconductor devices are required. However, as the size increases, the workability is reduced due to warping or bending. In the present invention, a rectangular conductive foil having a length of 220 mm, a width of 45 mm, and a thickness of 70 μm is employed. In addition, generally adopted lead frames have a length of up to about 250 mm, a width of up to about 75 mm, a thickness of up to about 0.5 mm. Can be adopted.
では、具体的に半導体装置の構造について説明していく。本発明は、一つのTRが封止されたディスクリート型、一つのICやLSIが封止されたBGA型、複数のTRまたは複数のICが実装されたマルチチップ型、または複数のTR、複数のICおよび/または受動素子が実装され、導電路として配線が用いられ、所望の回路が構成されたハイブリッド型等に大まかに分類することができる。つまり半導体素子の殆どのパッケージをこの方法一つで実現できる重要なものである。
ディスクリート型の半導体装置を説明する第1の実施の形態
図5は、TRを、パッケージしたものであり、絶縁性樹脂35に埋め込まれ、導電路32〜34の裏面が露出されている。
Now, the structure of the semiconductor device will be specifically described. The present invention provides a discrete type in which one TR is sealed, a BGA type in which one IC or LSI is sealed, a multi-chip type in which a plurality of TRs or a plurality of ICs are mounted, or a plurality of TRs, ICs and / or passive elements are mounted, wiring is used as a conductive path, and a desired circuit can be roughly classified into a hybrid type or the like. In other words, it is important that most packages of a semiconductor device can be realized by one method.
First Embodiment for Explaining Discrete Semiconductor Device FIG. 5 shows a package of a TR, which is embedded in an insulating resin 35 and the back surfaces of the
符号32〜符号34は、コレクタ電極、ベース電極およびエミッタ電極となる導電路であり、その表面には、図5Cに示すようにZ膜36としてAgが被覆されている。このZ膜36は、ワイヤーボンディング、ダイボンディングを可能とする膜であり、この他にAu、Pd、Ni等が考えられる。この導電路32〜34は、非異方性でエッチングされるため、その側面が湾曲構造52となり、また導電路の表面にはひさし53も形成可能である。よってこれらの少なくとも一つを採用することにより、絶縁性樹脂35とのアンカー効果を発生することが出来る。また絶縁性樹脂35は、ハーフエッチングにより形成された分離溝57に埋め込まれ、半導体装置31の裏面から露出する絶縁性樹脂35は、パッケージの外形となる。ハーフエッチングで分離溝57が形成され、底部が湾曲しているため、チップの摩擦係数を小さくできる特徴もある。また導電路32〜34の裏面よりも、分離溝57の底部が突出しているので、導電路間の短絡を防止でき、しかもその分半田等の接続材料をより厚く形成できるメリットも有する。
図5Eに、半導体チップ30をフェイスダウンで実装した半導体装置を示す。例えば半導体素子の表面に半田ボールが形成され、これを導電路に溶融したものである。半導体チップ30と導電路との間が非常に狭くなり、絶縁性樹脂35の浸透性が悪い場合は、粘度が低く隙間に浸透しやすいアンダーフィル材37が採用される。この場合、図5Dと異なり、アンダーフィル材37が分離溝57に充填され、外形の一要素となる。また図5D、図5Eに示すように、導電路は露出している。そのため、実装基板の回路パターンと電気的に接続するため、適当な導電材料が選択され被覆される。例えばこの露出部分には、図5Fに示すように、半田等のロウ材SL、Au、Ag等のメッキ材料、導電ペースト等が形成される。
FIG. 5E shows a semiconductor device in which the
また露出する導電路の面積が異なるため、ロウ材の厚みが異なってしまうことから、図5Gの如く絶縁被膜38を裏面に被覆し、その露出形状を実質一定にしても良い。 (5) Since the thickness of the brazing material differs because the exposed conductive paths have different areas, the insulating film 38 may be coated on the back surface as shown in FIG. 5G to make the exposed shape substantially constant.
発明の実施の形態の文頭にも説明したように、約0.55×0.55mm、厚みが0.24mmの半導体チップをモールドしても、半導体装置31として、1.6×2.3mm、厚みが0.5mmまたはそれ以下と非常に薄い半導体装置が実現でき、携帯用の機器、コンピュータ機器等ので使用に好適である事が判る。
マルチチップ型(またはハイブリッド型)の半導体装置を説明する第2の実施の形態
続いて、図6にハイブリッド型またはマルチチップ型の半導体装置60を示す。トランジスタチップのみで構成されているのでマルチチップ型であり、この中にコンデンサ、抵抗等の受動素子が実装されればハイブリッド型と成る。
As described at the beginning of the embodiment of the present invention, even when a semiconductor chip having a thickness of about 0.55 × 0.55 mm and a thickness of 0.24 mm is molded, the semiconductor device 31 has a size of 1.6 × 2.3 mm, It can be seen that a very thin semiconductor device having a thickness of 0.5 mm or less can be realized and is suitable for use in portable equipment, computer equipment, and the like.
Second Embodiment Explaining Multi-Chip (or Hybrid) Semiconductor Device Next, FIG. 6 shows a hybrid or
図24は、オーディオ回路であり、左からAudio Amp 1ch回路部、Audio Amp 2ch回路部、切り替え電源回路を太い一点鎖線で囲んで示す。 FIG. 24 shows an audio circuit, in which, from left, an Audio Amp 1ch circuit unit, an Audio Amp 2ch circuit unit, and a switching power supply circuit are surrounded by a bold dashed line.
またそれぞれの回路部には、実線で囲まれた回路が半導体装置として形成されている。 In each circuit section, a circuit surrounded by a solid line is formed as a semiconductor device.
まずAudio Amp 1ch回路部では、3種類の半導体装置と、2ch回路部と一体となった2つの半導体装置が用意されている。 First, in the Audio {Amp} 1ch circuit unit, three types of semiconductor devices and two semiconductor devices integrated with the 2ch circuit unit are prepared.
ここでは、一例として半導体装置60を図6に示した。図60Aに示すように、TR1、TR2で成るカレントミラー回路とTR3、TR4から成る差動回路が一体となって構成されている。この半導体装置60は、図6B〜図6Eに示されている。ここでは、0.55×0.55mm、厚さ0.24mmのトランジスタチップを4つ採用し、Au細線でボンデイングしている。尚、半導体装置60のサイズは、2.9×2.9mm、厚さ0.5mmである。図6Cは、Z膜36が形成されたダイパッド61、Z膜36が形成されたボンディングパッド62およびダイパッドやボンディングパッドを電気的に接続する配線63が図示されている。特に、配線63は、図では非常に短く設けられているが、実際は、図11に示すように、長く形成されても良い。
Here, the
この配線63は、本発明の特徴とするところであり、この配線の主材料として圧延銅箔を用いることに特徴を有する。図6Aに示す回路の規模にも依るが、パッケージ全体の平面サイズが大きくなると、そこに配置される配線の長さも長くなる。更に絶縁性樹脂35と導電路の熱膨張係数の違いから、熱が加わるたびに配線に反りが加わる。しかし図2Aに示すように、圧延銅箔(X−Y膜)は、この反りの繰り返し(屈曲性)に対して耐久性を持つため、配線の断線を抑制できる。
BGA型の半導体装置を説明する第3の実施の形態
まず半導体装置70について図7を採用して説明する。図には、絶縁性樹脂71に以下の構成要素が埋め込まれている。つまりボンディングパッド72A…と、このボンディングパッド72A…と一体の配線72Bと、配線72Bと一体で成り、この配線72Bの他端に設けられた外部接続電極72Cが埋め込まれている。更にはこの導電パターン72A〜72Cに囲まれた一領域に設けられた放熱用の電極72Dと、この放熱用の電極72Dの上に設けられた半導体素子73が埋め込まれている。尚、半導体素子73は、絶縁性接着手段ADを介して前記放熱用の電極72Dと固着され、図7Aでは、点線で示されている。またボンディングを可能とするため、ボンディングパッド72Aが半導体素子73の周囲に位置するようにパターニングされ、この半導体素子73のボンディング電極74とボンディングパッド72Aは、金属細線Wを介して電気的に接続されている。
The wiring 63 is a feature of the present invention, and is characterized by using a rolled copper foil as a main material of the wiring. Although depending on the scale of the circuit shown in FIG. 6A, as the planar size of the entire package increases, the length of the wiring arranged therein also increases. Further, due to the difference in thermal expansion coefficient between the insulating resin 35 and the conductive path, each time heat is applied, the wiring is warped. However, as shown in FIG. 2A, the rolled copper foil (XY film) has durability against the repetition of this warpage (flexibility), so that disconnection of the wiring can be suppressed.
Third Embodiment Explaining BGA Type Semiconductor Device First, a
また前記導電パターン72A〜72Dの側面は、非異方性でエッチングされ、ここではウェットエッチンクで形成されるため湾曲構造を有し、この湾曲構造によりアンカー効果を発生している。
The side surfaces of the
本構造は、半導体素子73と、複数の導電パターン72A〜72C、放熱用の電極72Dと、金属細線W、絶縁性接着手段AD、これらを埋め込む絶縁性樹脂71で構成される。また半導体素子73の配置領域に於いて、導電パターン72B〜72Dの上およびその間の分離溝75には、前記絶縁性接着手段ADが形成され、特にエッチングにより形成された分離溝75に前記絶縁性接着手段ADが設けられる。そして、導電パターン72A〜72Dの裏面が露出される様に、絶縁性樹脂71で封止されている。
This structure is composed of a
絶縁性接着手段としては、絶縁材料から成る接着剤、接着性の絶縁シートが好ましい。また後の製造方法により明らかになるが、ウェハ全体に貼着でき、且つホトリソグラフィによりパターニングできる材料が好ましい。 As the insulating adhesive means, an adhesive made of an insulating material and an adhesive insulating sheet are preferable. As will be apparent from a later manufacturing method, a material that can be attached to the entire wafer and that can be patterned by photolithography is preferable.
また絶縁性樹脂71としては、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。 Further, as the insulating resin 71, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as a polyimide resin, or polyphenylene sulfide can be used. As the insulating resin, any resin can be adopted as long as the resin can be hardened using a mold, or can be coated by dipping or coating.
また導電パターン72A〜72Dとしては、ハーフエッチング性、メッキの形成性、耐熱応力、耐屈曲性を考慮すると圧延で形成されたCuを主材料とする導電材料、圧延銅箔が好ましい。
In addition, as the
本発明では、絶縁性樹脂71および絶縁性接着手段ADが前記分離溝75にも充填されているために、導電パターンの抜けを防止できる特徴を有する。またエッチングとしてドライエッチング、あるいはウェットエッチングを採用して非異方性的なエッチングを施すことにより、導電パターンの側面を湾曲構造とし、アンカー効果を発生させることもできる。その結果、導電パターン72A〜72Dが絶縁性樹脂71から抜けない構造を実現できる。
According to the present invention, since the insulating resin 71 and the insulating bonding means AD are also filled in the separation groove 75, the conductive pattern can be prevented from coming off. Further, by performing non-anisotropic etching using dry etching or wet etching as the etching, the side surface of the conductive pattern can have a curved structure and an anchor effect can be generated. As a result, a structure in which the
しかも導電パターン72A〜72Dの裏面は、パッケージの裏面に露出している。よって、放熱用の電極72Dの裏面は、実装基板上の電極と固着でき、この構造により、半導体素子73から発生する熱は、実装基板上の電極に放熱でき、半導体素子73の温度上昇を防止でき、その分半導体素子73の駆動電流を増大できる構造が実現できる。また放熱用の電極72Dと実装基板上の電極を熱的に結合させる方法として、ロウ材または導電ペーストで接続しても良いし、シリコーン等の熱伝導の優れた絶縁材料を間に配置しても良い。
In addition, the back surfaces of the
本半導体装置は、導電パターン72A〜72Dを封止樹脂である絶縁性樹脂71で支持しているため、支持基板が不要となる。この構成は、本発明の特徴である。従来の半導体装置の導電路は、支持基板(フレキシブルシート、プリント基板またはセラミック基板)で支持されていたり、リードフレームで支持されているため、本来不要にしても良い構成が付加されている。しかし、本回路装置は、必要最小限の構成要素で構成され、支持基板を不要としているため、薄型・軽量となり、しかも材料費が抑制できるため安価となる特徴を有する。
In the present semiconductor device, since the
また、パッケージの裏面は、導電パターン72A〜72Dが露出している。この領域に例えば半田等のロウ材を被覆すると、放熱用の電極72Dの方が面積が広いため、ロウ材が厚く濡れる。そのため、実装基板上に固着させる場合、外部接続電極72C裏面のロウ材が実装基板上の電極に濡れず、接続不良になってしまう場合が想定される。
(4) The
これを解決するために、半導体装置70の裏面に絶縁被膜76を形成している。図7Aで示した点線の○は、絶縁被膜76から露出した外部接続電極72C…、放熱用の電極72Dを示すものである。つまりこの○以外は絶縁被膜76で覆われ、○の部分のサイズが実質同一サイズであるため、ここに形成されたロウ材の厚みは実質同一になる。これは、半田印刷後、リフロー後でも同様である。またAg、Au、Ag−Pd等の導電ペーストでも同様のことが言える。この構造により、電気的接続不良も抑制できる。また放熱用の電極72Dの露出部77は、半導体素子の放熱性が考慮され、外部接続電極72Cの露出サイズよりも大きく形成されても良い。また外部接続電極72C…は全てが実質同一サイズであるため、外部接続電極72C…は全領域に渡り露出され、放熱用の電極72Dの裏面の一部が外部接続電極72Cと実質同一サイズで絶縁被膜76から露出されても良い。
(4) To solve this, an insulating
また絶縁被膜76を設けることにより、実装基板に設けられる配線を本半導体装置の裏面に延在させることができる。一般に、実装基板側に設けられた配線は、前記半導体装置の固着領域を迂回して配置されるが、前記絶縁被膜18の形成により迂回せずに配置できる。しかも絶縁性樹脂71、絶縁性接着手段ADが導電パターンよりも飛び出しているため、実装基板側の配線と導電パターンとの間に隙間を形成でき、短絡を防止することができる。
BGA型の半導体装置78を説明する第4の実施の形態
まず図8於いて、半導体素子73をフェイスダウンで実装した事、導電パターンの上に流れ防止膜DMを配置した事、絶縁性接着手段ADの代わりにアンダーフィル材AFを採用した事以外は、実質同一であるため、この点について述べる。
Further, by providing the insulating
Fourth Embodiment for Explaining BGA-Type Semiconductor Device 78 First, in FIG. 8, the
まず半導体素子73のボンディング電極74とパッド72Aは、半田等のロウ材、導電ペースト、異方性導電性樹脂等の電気的接続手段SDを介して電気的に接続されている。
First, the
また、電気的接続手段SDの流れを防止するために、導電パターンには流れ防止膜DMが設けられている。例えば、半田を例にあげれば、導電パターン72A〜72Cの少なくとも一部に流れ防止膜DMを形成し、半田の流れをこの膜で阻止している。流れ防止膜としては、半田との濡れ性が悪い膜、例えば高分子膜(半田レジスト)またはNiの表面に形成された酸化膜等である。
(4) In order to prevent the flow of the electric connection means SD, the conductive pattern is provided with a flow prevention film DM. For example, taking solder as an example, a flow prevention film DM is formed on at least a part of the
この流れ防止膜は、少なくとも半田が配置される領域の周囲に設けられ、半田等のロウ材、Agペースト等の導電ペースト、導電性樹脂の流れを防止するものであり、これらの電気的接続手段に対して濡れ性が悪いものである。例えば、半田が設けられた場合、半田が溶けた際に流れ防止膜DMで堰き止められ、表面張力によりきれいな半球の半田が形成される。またこの半田が付く半導体素子のボンディング電極74の周囲は、パシベーション膜が形成されるため、ボンディング電極だけに半田が濡れる。よって半導体素子とパッドを半田を介して接続すると、半田は貝柱状に一定の高さで維持される。また半田の量でこの高さも調整可能なので、半導体素子と導電パターンの間に一定の隙間を設けることができ、この間に洗浄液を浸入させたり、また粘性の低い接着剤(ここではアンダーフィル材)も浸入させることが可能となる。更に、接続領域以外を全て流れ防止膜DMで被覆することにより、アンダーフィル材AFとの接着性を向上させることも可能となる。
The flow prevention film is provided at least around a region where the solder is arranged, and prevents the flow of a brazing material such as solder, a conductive paste such as an Ag paste, or a conductive resin. It has poor wettability to water. For example, when the solder is provided, when the solder is melted, it is blocked by the flow prevention film DM, and a clean hemispherical solder is formed by the surface tension. Further, since a passivation film is formed around the
本構造は、半導体素子73と、複数の導電パターン72A〜72C、放熱用の電極72Dと、アンダーフィル材AF、これらを埋め込む絶縁性樹脂71で構成される。また前述したように半導体素子73の配置領域に於いて、導電パターン72A〜72Dの上およびこれらの間の分離溝には、前記アンダーフィル材AFが充填される。特にエッチングにより形成された分離溝75に前記アンダーフィル材AFが充填され、これらを含む全てが絶縁性樹脂71で封止されている。そして絶縁性樹脂71やアンダーフィル材AFにより前記導電パターン72A〜72D、半導体素子73が支持されている。
This structure is composed of a
このアンダーフィル材AFとしては、半導体素子と導電パターンの隙間に浸透できる材料が好ましく、更にはスペーサとして機能し、熱伝導に寄与するフィラーが混入されても良い。 ア ン ダ ー As the underfill material AF, a material that can penetrate into the gap between the semiconductor element and the conductive pattern is preferable, and a filler that functions as a spacer and contributes to heat conduction may be mixed.
本発明では、絶縁性樹脂71およびアンダーフィル材AFが前記分離溝75にも充填されているために、アンカー効果により導電パターンの抜けを防止できる特徴を有する。またエッチングとしてドライエッチング、あるいはウェットエッチングを採用して非異方性的なエッチングを施すことにより、パッド72A…の側面を湾曲構造にできる。その結果、導電パターン72A〜72Dがパッケージから抜けない構造を実現できる。
According to the present invention, since the insulating resin 71 and the underfill material AF are also filled in the separation groove 75, the conductive pattern can be prevented from coming off by the anchor effect. By performing dry etching or wet etching as a non-anisotropic etching, the side surfaces of the
しかも導電パターン72A〜72Dの裏面は、絶縁性樹脂71から露出している。特に、放熱用の電極72Dの裏面は、図示されない実装基板上の回路パターンと固着できる。この構造により、半導体素子73から発生する熱を実装基板上の第2の回路パターンに放熱でき、半導体素子73の温度上昇を防止でき、その分半導体素子73の駆動電流を増大させることができる。尚、放熱性が考慮されない場合、放熱用の電極72Dを省略しても良い。この時は、実装基板の回路パターンは、省略される。
In addition, the back surfaces of the
本半導体装置は、導電パターン72A〜72Dを封止樹脂である絶縁性樹脂71やアンダーフィル材AFで支持しているため、支持基板が不要となる。この構成は、本発明の特徴である。従来の技術の欄でも説明したように、従来の半導体装置の銅箔パターンは、支持基板(フレキシブルシート、プリント基板またはセラミック基板)で支持されていたり、リードフレームで支持されているため、本来不要にしても良い構成が付加されている。しかし、本回路装置は、必要最小限の構成要素で構成され、支持基板を不要としているため、薄型・軽量となり、しかも材料費がかからないため安価となる特徴を有する。
In the present semiconductor device, the
また本半導体装置は、外部接続電極72C、ロウ材を介した第1の放熱パス、放熱用の電極72D、ロウ材を介した第2の放熱パスを有し、これらにより半導体素子の駆動能力をより向上できるものである。 Further, the present semiconductor device has an external connection electrode 72C, a first heat radiation path via a brazing material, an electrode 72D for heat radiation, and a second heat radiation path via a brazing material, and thereby the driving capability of the semiconductor element is improved. It can be improved further.
また半導体素子73の裏面は、絶縁性樹脂膜71から露出させても良い。露出させることにより放熱手段と半導体素子73の熱的結合をより向上させることができる。ただし、放熱手段と半導体素子73が電気的に結合されるとまずい場合は、その間にシリコーン樹脂等の絶縁材が設けられる。このシリコーン樹脂は、熱に強く、フィラーが混入されていることにより熱伝導が優れているため、従来から多用されているものである。
BGA型の半導体装置79を説明する第5の実施の形態
図8では、パッド72Aには、配線72B、外部接続電極72Cが一体で形成されていたが、ここでは図9に示す如く、パッド72Aの裏面が外部接続電極と成っている。
Further, the back surface of the
Fifth Embodiment for Explaining BGA Type Semiconductor Device 79 In FIG. 8, the wiring 72B and the external connection electrode 72C are formed integrally with the
またボンディングパッド72Aが矩形で成っているため、絶縁被膜76から露出する放熱用の電極72Dのパターンも同一パターンで形成されている。また絶縁性接着手段ADの固着性が考慮されて、放熱用の電極72Dが複数に分割されるように溝80が形成されている。尚、符号Wは、金属細線である。
(4) Since the
また半導体素子73をフェイスダウンで実装しても良い。この場合、図8に示すように、アンダーフィル材を採用する。この実施の形態では、配線と外部接続電極が設けられない分、放熱用の電極72Dを拡大でき、半導体素子の放熱が向上するメリットを有する。
マルチチップ型半導体装置81を説明する第6の実施の形態
図9の実装法を活用し、複数の半導体チップ72A、72Bを実装した半導体装置81について図10を参照して説明する。
Further, the
Sixth Embodiment Explaining Multi-Chip Semiconductor Device 81 A semiconductor device 81 on which a plurality of
本実施の形態では、ブリッヂ83を採用して第1の半導体チップ73Aと第2の半導体チップ73Bを電気的に接続している。このブリッヂ83をリードフレームで形成すると、アイランド状に形成されるため、吊りリードや接着テープで支持する必要がある。しかし後の製造方法から判るように、導電箔のハーフエッチング、樹脂モールドをした後に、導電路の分離を行うため、これら支持材が不要になるメリットを有する。またどちらの半導体チップ82A、82Bも、接続される金属細線Wは、ボールボンディングで接続され、ブリッヂ83側でスティッチボンデイングとなるため、スティッチボンデイングの衝撃をチップに加えることがない特徴がある。
In the present embodiment, the
またボンディングパッド72には、図7に示す様に、配線、外部接続電極を一体で設けても良い。この場合、第1のダイパッド82A、第2のダイパッド82Bのサイズを半導体チップのサイズよりも小さくし、配線、外部接続電極の延在領域を拡大した方がよい。また半導体チップ73とダイパッド82は、半田等のロウ材で電気的に接続されている。しかし前記配線や外部接続電極が半導体チップの下に延在される場合は、短絡防止を考慮し、絶縁性接着手段ADを設けた方がよい。
{Circle around (5)} As shown in FIG. 7, wiring and external connection electrodes may be integrally provided on the
一方、半導体チップ73をフェイスダウンで実装しても良い。これを図10Cに示す。この構造は、図8と実質同一である。半導体チップとパッドとは、半田等のロウ材で接続されるため、この隙間には、アンダーフィル材AF等が浸透される。
半導体装置の特徴および製造方法を説明する第7の実施の形態
図12〜図13で示す特徴は、絶縁性樹脂90から成る突出部91を形成し、導電路92は、前記突出部91よりも内側に入り、そこに凹み部93が形成されることにある。これにより、半田94の接続強度の増大、半田または導電路92同士の短絡防止、半導体装置裏面の摩擦係数の減少を実現できるものである。
On the other hand, the
Seventh Embodiment for Explaining Features and Manufacturing Method of Semiconductor Device A feature shown in FIGS. 12 to 13 is that a projecting
では、製造方法を図14〜図21を参照して説明していく。 In, the manufacturing method will be described with reference to FIGS.
まず図14の如く、シート状の導電箔100を用意する。この導電箔100は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした圧延の導電箔が用いられる。また各工程での取り扱いが容易になるように、不純物が拡散され、導電箔に剛性を付加している。尚、この不純物の一例を図2Bに示す。
First, as shown in FIG. 14, a sheet-shaped
導電箔の厚さは、後のエッチングを考慮すると35μm〜300μm程度が好ましく、ここでは70μm(2オンス)の銅箔を採用した。しかし300μm以上でも35μm以下でも基本的には良い。後述するように、導電箔100の厚みよりも浅い分離溝101が形成できればよい。また後のトランスファーモールド、一般に後工程で採用されるトランスファーモールドの金型、これに採用される標準の導電箔を考えると、導電箔のサイズは、長さが〜220mm程度、幅が〜75mm、厚みが〜300mm程度で、短冊状にカットされた方がよい。このサイズを採用すれば、市販のトランスファーモールド装置、金型、導電箔が採用でき、コスト的にメリットを出せる。
と The thickness of the conductive foil is preferably about 35 μm to 300 μm in consideration of the later etching, and here, a copper foil of 70 μm (2 oz) was employed. However, it is basically good to be 300 μm or more and 35 μm or less. As will be described later, it is sufficient that the separation groove 101 shallower than the thickness of the
尚、シート状の導電箔100は、所定の幅でロール状に巻かれて用意され、これが後述する各工程に搬送されても良い。(以上図14を参照)
続いて、少なくとも導電路102となる領域を除いた導電箔100を、導電箔100の厚みよりも薄く除去する工程がある。
In addition, the sheet-shaped
Subsequently, there is a step of removing the
まず、Cu箔100の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電路102となる領域を除いた導電箔100が露出するようにホトレジストPRをパターニングする(以上図15を参照)。
{Circle around (1)} First, a photoresist (etching resistant mask) PR is formed on the
そして、図16の如く、前記ホトレジストPRを介してエッチングすればよい。 (4) Then, as shown in FIG. 16, etching may be performed via the photoresist PR.
エッチングにより形成された分離溝101の深さは、例えば50μmであり、その側面は、エッチング処理や粗面化処理により粗面となるため絶縁性樹脂103との接着性が向上される。 (4) The depth of the separation groove 101 formed by etching is, for example, 50 μm, and the side surface thereof is roughened by etching or roughening, so that the adhesiveness to the insulating resin 103 is improved.
またこの分離溝101の側壁は、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。またプレスで形成しても良い。ウェットエッチングの場合エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は、図16B、図16Cに示すように湾曲構造になる。例えば図16Bに於いて、耐エッチングマスクとして密着性が良いものを選択したり、Ni等を採用すると、ひさしが形成される。これは、導電路自身がひさしを構成したり、導電路の上に形成される導電被膜と一緒にひさしが形成される。また耐エッチングマスクの形成方法によっては、図16Cの如く、半円を描く場合もある。どちらにしても湾曲構造104が形成されるため、アンカー効果を発生させることが出来る。
(4) The side walls of the separation groove 101 have different structures depending on the removal method. This removal step can employ wet etching, dry etching, laser evaporation, and dicing. Also, it may be formed by pressing. In the case of wet etching, ferric chloride or cupric chloride is mainly used as an etchant, and the conductive foil is dipped in the etchant or showered with the etchant. Here, since the wet etching is generally performed non-anisotropically, the side surface has a curved structure as shown in FIGS. 16B and 16C. For example, in FIG. 16B, if a mask having good adhesion is selected as the etching resistant mask or if Ni or the like is adopted, an eave is formed. In this case, the conductive path itself constitutes an eave, or the eave is formed together with a conductive film formed on the conductive path. Further, depending on the method of forming the etching resistant mask, a semicircle may be drawn as shown in FIG. 16C. In any case, since the
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Cuを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。 In the case of dry etching, anisotropic and non-anisotropic etching is possible. At present, it is said that it is impossible to remove Cu by reactive ion etching, but it can be removed by sputtering. In addition, anisotropic and non-anisotropic etching can be performed depending on sputtering conditions.
またレーザでは、直接レーザ光を当てて分離溝を形成でき、この場合は、どちらかといえば分離溝101の側面はストレートに形成される。 In the case of a laser, a separation groove can be formed by directly irradiating a laser beam. In this case, the side surface of the separation groove 101 is formed straight.
またダイシングでは、曲折した複雑なパターンを形成することは不可能であるが、格子状の分離溝を形成することは可能である。 Also, in dicing, it is impossible to form a bent complicated pattern, but it is possible to form a lattice-shaped separation groove.
尚、図16に於いて、ホトレジストPRの代わりにエッチング液に対して耐食性のある導電被膜を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ni、Ag、Au、PtまたはPd等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。 In FIG. 16, a conductive film having corrosion resistance to an etchant may be selectively coated instead of the photoresist PR. When the conductive film is selectively applied to a portion to be a conductive path, the conductive film serves as an etching protective film, and the isolation groove can be etched without using a resist. Materials that can be considered as the conductive film include Ni, Ag, Au, Pt, and Pd. Moreover, these corrosion-resistant conductive films have a feature that they can be used as they are as die pads and bonding pads.
例えばAg被膜は、Auと接着するし、ロウ材とも接着する。よってチップ裏面にAu被膜が被覆されていれば、そのまま導電路51上のAg被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またAgの導電被膜にはAu細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。(以上図16を参照)
続いて、図17の如く、分離溝101が形成された導電箔100に回路素子105を電気的に接続して実装する工程がある。
For example, the Ag film adheres to Au and also adheres to the brazing material. Therefore, if the Au film is coated on the back surface of the chip, the chip can be thermocompression-bonded to the Ag film on the conductive path 51 as it is, and the chip can be fixed via a brazing material such as solder. Since the Au thin wire can be bonded to the Ag conductive film, wire bonding is also possible. Therefore, there is an advantage that these conductive films can be used as die pads and bonding pads as they are. (See FIG. 16 above)
Subsequently, as shown in FIG. 17, there is a step of electrically connecting and mounting the
回路素子105としては、図1〜図13までに説明したように、トランジスタ、ダイオード、ICチップ等の半導体素子105A、チップコンデンサ、チップ抵抗等の受動素子105Bである。また厚みが厚くはなるが、ウェハスケールCSP等で代表されるCSP、BGA等のフェイスダウン型の半導体素子も実装できる。
As described with reference to FIGS. 1 to 13, the
ここでは、ベアの半導体チップとしてトランジスタチップ105Aが導電路102Aにダイボンディングされ、エミッタ電極と導電路105B、ベース電極と導電路105Bが、熱圧着によるボールボンディングあるいは超音波によるウェッヂボンディング等で固着された金属細線106を介して接続される。また105Bは、チップコンデンサ等の受動素子および/または能動素子であり、ここではチップコンデンサを採用し、半田等のロウ材または導電ペースト107で固着される。(以上図17を参照)
更に、図18に示すように、前記導電箔100および分離溝101に絶縁性樹脂103を付着する工程がある。これは、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
Here, the transistor chip 105A as a bare semiconductor chip is die-bonded to the conductive path 102A, and the emitter electrode and the conductive path 105B, and the base electrode and the conductive path 105B are fixed by ball bonding by thermocompression bonding or wet bonding by ultrasonic waves. Are connected via the
Further, as shown in FIG. 18, there is a step of attaching an insulating resin 103 to the
本実施の形態では、導電箔100表面に被覆された絶縁性樹脂の厚さは、回路素子の最頂部から約100μm程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
In the present embodiment, the thickness of the insulating resin coated on the surface of the
本工程の特徴は、絶縁性樹脂103を被覆するまでは、導電路102となる導電箔100が支持基板となることである。例えばプリント基板やフレキシブルシートを採用したCSPでは、本来必要としない支持基板(プリント基板やフレキシブルシート)を採用して導電路を形成しているが、本発明では、支持基板となる導電箔100は、導電路として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
特 徴 The feature of this step is that the
また分離溝101は、導電箔の厚みよりも浅く形成されているため、導電箔100が導電路102として個々に分離されていない。従って、回路素子の実装からダイシングまで取り扱え、特に絶縁性樹脂をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。また前述したように、不純物が添加されているため、導電箔に剛性が付加され、更に作業性が向上されている。
Since the separation groove 101 is formed to be shallower than the thickness of the conductive foil, the
続いて、導電箔100の裏面を化学的および/または物理的に除き、導電路102として分離する工程がある。ここでこの除く工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。
Next, there is a step of chemically and / or physically removing the back surface of the
この分離法で形成された半導体装置を図21A〜図21Cで示す。 半導体 A semiconductor device formed by this separation method is shown in FIGS. 21A to 21C.
まず図21Aは、最終的に裏面を研磨し、導電路102の裏面と分離溝101の裏面を一致させたものである。
{Circle around (1)} First, in FIG. 21A, the back surface is finally polished so that the back surface of the
続いて、図21Bは、少なくとも分離溝101が露出する前からエッチングを施したものである。一般には、導電路102を完全に分離するため、オーバーエッチングするため、分離溝102の裏面よりも導電路102の方が凹んでいる。
Next, FIG. 21B shows that etching is performed at least before the separation groove 101 is exposed. Generally, the
更に図21Cは、図18の段階で、導電箔100の裏面に外部接続電極となる部分に耐エッチングマスクを形成し、このマスクを介してエッチングしたものである。これにより、導電路102の一部が、分離溝101の裏面よりも突出して形成される。
FIG. 21C shows a state in which an etching resistant mask is formed on the rear surface of the
尚、図21A、Bに示した露出面を図18で点線で示す。 The exposed surfaces shown in FIGS. 21A and 21B are indicated by dotted lines in FIG.
図19に、導電路102が分離された半導体装置の一例を示す。尚、ウェットエッチングで分離している。
FIG. 19 shows an example of a semiconductor device in which the
更に、実装基板上の配線と短絡するのを防止するために、半導体装置の裏面に、絶縁被膜108を形成している。尚、109は、半田等のロウ材である。絶縁被膜108が、ロウ材に対して濡れないため、きれいな半球のロウ材が形成される。
その結果、約40μmの厚さの導電路102として分離される。(以上図20参照)
尚、導電路102の裏面にAuやAgの導電被膜を被着しても良い。この図14〜図17の導電箔の裏面に、前もってこの導電被膜を形成しておけば良い。被着方法は、例えばメッキである。またこの導電被膜は、エッチングに対して耐性がある材料がよい。
Further, an insulating
As a result, the
Note that a conductive film of Au or Ag may be applied to the back surface of the
尚、本製造方法では、導電箔100に半導体チップとチップコンデンサが実装されているだけであるが、これを1単位としてマトリックス状に配置しても良い。この場合、1単位毎に分離するためダイシングが施される。
In the present manufacturing method, only the semiconductor chip and the chip capacitor are mounted on the
以上の製造方法からも判るように、本製造方法により、色々な半導体装置が製造できる。能動素子(半導体チップ)としてトランジスタ、ダイオード、ICまたはLSIを1つ実装したディスクリート型やBGA型、また前記能動素子を複数個実装したマルチチップ型、更には、能動素子(半導体チップ)としてトランジスタ、ダイオード、ICまたはLSI、受動素子としてチップ抵抗、チップコンデンサを実装し、所望の回路を実現するために導電路として配線も形成することで構成されるハイブリッドIC型、等色々な半導体装置が展開できる。 判 As can be seen from the above manufacturing methods, various semiconductor devices can be manufactured by this manufacturing method. A discrete type or BGA type mounting one transistor, diode, IC or LSI as an active element (semiconductor chip), a multi-chip type mounting a plurality of the active elements, and a transistor as an active element (semiconductor chip) Various semiconductor devices such as a diode, an IC or an LSI, a hybrid IC type configured by mounting a chip resistor and a chip capacitor as passive elements, and also forming a wiring as a conductive path to realize a desired circuit can be developed. .
以上の製造方法によって、絶縁性樹脂に導電路が埋め込まれ、絶縁性樹脂の裏面に導電路51の裏面が露出する半導体装置が実現できる。 According to the above manufacturing method, a semiconductor device in which the conductive path is embedded in the insulating resin and the back surface of the conductive path 51 is exposed on the back surface of the insulating resin can be realized.
本製造方法は、絶縁性樹脂を支持基板として活用し導電路の分離作業ができる特徴を有する。絶縁性樹脂は、導電路を埋め込む材料として必要な材料であり、不要な支持基板を必要としない。従って、最小限の材料で製造でき、コストの低減が実現できる特徴を有する。 This manufacturing method has a feature that the conductive path can be separated using the insulating resin as the supporting substrate. The insulating resin is a necessary material for embedding the conductive path, and does not require an unnecessary supporting substrate. Therefore, it is characterized by being able to be manufactured with a minimum of materials and realizing cost reduction.
以上の製造方法から判るように、導電路の分離方法により、図12Aに示すように、導電路裏面に凹み部93を形成することが出来る。しかも導電路側面のカーブと分離溝側面のカーブが一致したパッケージと成る。また分離溝底部は、非異方性エッチングで形成されるため、曲面を描き、三角形で示す空き領域93Aが形成される。 As can be seen from the above manufacturing method, the recess 93 can be formed on the back surface of the conductive path as shown in FIG. 12A by the conductive path separating method. Moreover, the package in which the curve on the side of the conductive path and the curve on the side of the separation groove match is obtained. In addition, since the bottom of the separation groove is formed by non-anisotropic etching, a curved surface is drawn, and an empty region 93A indicated by a triangle is formed.
この分離溝の曲面により、分離溝の部分に溶けた半田が設けられても、分離溝が傾斜を持ち且つ半田の表面張力により矢印で示すように半田が流れ、全てが分離したアイランド状の半球半田を形成することが可能となる。また空き領域93Aが設けられるため、半田の逃げ領域が形成され、溶けた半田が隣同士で一体になり短絡する現象が抑制できる。 Due to the curved surface of the separation groove, even if melted solder is provided in the separation groove portion, the separation groove has a slope and the solder flows as shown by the arrow due to the surface tension of the solder, and the island-shaped hemisphere is completely separated. It becomes possible to form solder. In addition, since the empty area 93A is provided, a relief area for the solder is formed, and the phenomenon in which the melted solder is united next to each other and short-circuited can be suppressed.
図12Bは、分離溝の突出部を一部フラットにしたものである。エッチングの場合、導電路の間隔により分離溝の深さが異なり、突出部91の高さが異なることがある。この場合、半導体装置を水平に配置できない場合が想定でき、この際は、導電路を分離した後、半導体装置の裏面を研磨し、突出部の高さを全て統一している。FLで示した部分が、そのフラット部分である。
FIG. 12B shows a configuration in which the protrusion of the separation groove is partially flattened. In the case of etching, the depth of the separation groove may vary depending on the distance between the conductive paths, and the height of the
また図13に実装基板520に半導体装置を実装した構造を示す。この実装基板の導電路上に形成された回路パターン521は、半導体チップと接続された導電路522と結合されるため、半導体チップの熱を回路パターンへ放出できるメリットを有する。 FIG. 13 shows a structure in which a semiconductor device is mounted on a mounting substrate 520. Since the circuit pattern 521 formed on the conductive path of the mounting board is coupled to the conductive path 522 connected to the semiconductor chip, it has an advantage that heat of the semiconductor chip can be released to the circuit pattern.
また図12に示す符号Hは、突出部91の頂部が導電路の裏面からどれだけ飛び出しているかを示すものである。ここでは、Hは、約20μmである。そして導電路の裏面に固化されたロウ材は、固化した状態で、突出部91よりも高く形成されなければ成らない。しかし溶融時、半田94は、素子の自重、外力によりつぶされ、突出部91がストッパーとなり、図13に示すように突出部が実装基板520と当接する。しかし突出部91が湾曲を描くため、半導体装置の裏面の摩擦係数が小さいことも手伝い、半導体装置の移動が容易であり、またセルフアライメントが容易となる特徴もある。
The symbol H shown in FIG. 12 indicates how much the top of the
図22は、本発明の半導体装置を採用することにより、どのくらいサイズが小さくなるか説明するものである。図に示す写真は、同倍率であり、左からリードフレームを採用した単品SMD、リードフレームを採用した複合SMD更に本発明の半導体装置を示すものである。単品SMDは、1個のTRが、複合TRは、2つのTRがモールドされている。本発明の半導体装置は、図6に示す回路が実装された半導体装置であり、4個のTRが封止されている。図からも明らかなように、複合SMDの二倍の素子が封止されているにもかかわらず、本半導体装置のサイズは、リードフレームも含めた複合SMDよりもやや大きいだけである。尚1個のTRが封止された半導体装置を一番右側に示した。これからも判るように、本発明によって小型・薄型の半導体装置が実現でき、携帯用の電子機器に最適である。 FIG. 22 illustrates how the size is reduced by employing the semiconductor device of the present invention. The photographs shown at the same magnification show, from the left, a single SMD employing a lead frame, a composite SMD employing a lead frame, and a semiconductor device of the present invention. The single SMD is molded with one TR, and the composite TR is molded with two TRs. The semiconductor device of the present invention is a semiconductor device on which the circuit shown in FIG. 6 is mounted, and four TRs are sealed. As is clear from the figure, the size of the present semiconductor device is only slightly larger than that of the composite SMD including the lead frame, although twice the element of the composite SMD is sealed. A semiconductor device in which one TR is sealed is shown on the rightmost side. As can be seen from the above, a small and thin semiconductor device can be realized by the present invention, which is most suitable for portable electronic equipment.
最後に本半導体装置を実装した実装基板を図23に示す。図25に示す従来の実装基板に、回路パターンを形成し直し、実装したものである。図23から明らかなように、実装基板の回路パターンが簡略化され、間隔が広く形成できている。これは、実装基板の回路パターンをより密に形成でき、実装基板の小型化を可能とする。また半導体チップのダイボンデイング数、ワイヤーボンディング数が減り、実装基板上の組立工数が大幅に減る。また実装基板では、何種かの金属細線を用いる。例えば、図25に於いて、小信号系に用いる40μmのAu線またはAl線、大信号系に用いる150μmと300μmのAl線が採用されるとする。そしてこの3種類の内、少なくとも1種類の金属細線と接続される半導体素子は、全て本構造にすれば、この金属細線のボンデイングが全く不要になる。例えば、Au線とAl線は、ボンダーの機構が全く異なるので、別々のボンダーで接続される。しかしAu線で接続される半導体素子を全てこの構造でパッケージし、Au線でジャンピングしている部分は、Al線で代用すれば、実装基板の組み立てで、Au線のボンダーが全く要らなくなる。これは、組み立て工程の簡略化に大きくつながる。 Finally, FIG. 23 shows a mounting board on which the semiconductor device is mounted. The circuit pattern is formed again and mounted on the conventional mounting board shown in FIG. As is clear from FIG. 23, the circuit pattern of the mounting board is simplified and the interval can be formed widely. As a result, the circuit pattern of the mounting board can be formed more densely, and the mounting board can be reduced in size. Further, the number of die bonding and the number of wire bonding of the semiconductor chip are reduced, and the number of assembling steps on the mounting board is greatly reduced. On the mounting board, some kinds of fine metal wires are used. For example, in FIG. 25, it is assumed that a 40 μm Au wire or Al wire used for a small signal system and 150 μm and 300 μm Al wires used for a large signal system are used. If all of the semiconductor elements connected to at least one of the three types of thin metal wires have this structure, the bonding of the thin metal wires becomes unnecessary. For example, an Au wire and an Al wire are connected by different bonders because the bonder mechanism is completely different. However, if all the semiconductor elements connected by the Au wire are packaged in this structure, and the portion jumped by the Au wire is replaced by the Al wire, no Au wire bonder is required in assembling the mounting board. This greatly leads to simplification of the assembly process.
また従来用いたリードフレームのパッケージでは、かならずパッケージの側面にカットされた吊りリード、タイバー等が露出する。よってこの露出部分との接触が考慮されパッケージとパッケージは接して配置することは出来ない。しかし本発明は、裏面以外は、全て絶縁性樹脂でカバーされるため、半導体装置と半導体装置を接触させて実装基板に配置することが可能となる。 で は In the case of a conventional lead frame package, hanging leads, tie bars, etc., which are cut on the side of the package, are always exposed. Therefore, the package and the package cannot be arranged in contact with each other in consideration of the contact with the exposed portion. However, according to the present invention, the entire surface except for the back surface is covered with the insulating resin, so that the semiconductor device can be brought into contact with the semiconductor device and arranged on the mounting board.
更に、半導体装置の裏面は、絶縁性樹脂からなる突出部が曲面を描いており、この裏面は、摩擦係数が非常に小さい。また半導体装置自身が薄型軽量で有ることも相まって、半田付けの際、半導体装置が自然にセルフアライメントされる特徴もある。 Furthermore, on the back surface of the semiconductor device, a protrusion made of insulating resin has a curved surface, and this back surface has a very small coefficient of friction. In addition, the semiconductor device itself is thin and lightweight, so that the semiconductor device is naturally self-aligned during soldering.
また実装基板として金属基板を採用すれば、本半導体装置の熱が金属基板を介して放出でき、実装基板全体のモジュールとしての温度上昇も抑制できる。 If a metal substrate is adopted as the mounting substrate, the heat of the semiconductor device can be released through the metal substrate, and the temperature rise of the module as a whole mounting substrate can be suppressed.
40、46 導電路
41、47 結晶粒界
42 金属細線
43 半導体チップ
44 絶縁性樹脂
45、48 結晶粒
50 配線
51 ダイパッドまたはボンディングパッド
52 湾曲構造
53 ひさし
40, 46
Claims (14)
前記導電パターンの上面に形成された導電被膜と、
少なくとも1つの前記導電パターンと前記導電被膜を介して電気的に接続された半導体素子と、
前記半導体素子および前記導電パターンを封止する封止樹脂とを具備し、
前記導電被膜は、下層に設けられた前記導電パターンの周囲を露出することを特徴とする半導体装置。 A plurality of conductive patterns,
A conductive coating formed on the upper surface of the conductive pattern,
A semiconductor element electrically connected via at least one of the conductive patterns and the conductive film;
Comprising a sealing resin for sealing the semiconductor element and the conductive pattern,
The semiconductor device according to claim 1, wherein the conductive film exposes a periphery of the conductive pattern provided in a lower layer.
前記半導体素子が載置される領域の前記導電パターンの上面は前記導電被膜により被覆されることを特徴とする請求項1記載の半導体装置。 The semiconductor element is placed face-up on the conductive pattern,
2. The semiconductor device according to claim 1, wherein an upper surface of the conductive pattern in a region where the semiconductor element is mounted is covered with the conductive film.
前記金属細線が接続する領域の前記導電パターンの上面は前記導電被膜により被覆されることを特徴とする請求項1記載の半導体装置。 The semiconductor element is electrically connected to the conductive pattern via a thin metal wire,
2. The semiconductor device according to claim 1, wherein an upper surface of the conductive pattern in a region to which the thin metal wire connects is covered with the conductive film.
前記導電パターンの上面に形成された導電被膜と、
前記導電パターンに電気的に接続される半導体素子と、
前記導電パターンおよび前記半導体素子を被覆する封止樹脂とを具備し、
前記ボンディングパッド同士、前記ダイパッド同士、または、前記ボンディングパッドと前記ダイパッドとは、前記導電パターンから狭い幅で延在された配線部を介して接続され、
前記配線部の上面および側面は前記封止樹脂に接触することを特徴とする半導体装置。 A conductive pattern forming a bonding pad and a die pad;
A conductive coating formed on the upper surface of the conductive pattern,
A semiconductor element electrically connected to the conductive pattern;
Comprising a sealing resin that covers the conductive pattern and the semiconductor element,
The bonding pads, the die pads, or the bonding pad and the die pad are connected via a wiring portion extending with a narrow width from the conductive pattern,
A semiconductor device, wherein an upper surface and a side surface of the wiring portion are in contact with the sealing resin.
前記半導体素子が載置される領域の前記導電パターンの上面は前記導電被膜により被覆されることを特徴とする請求項8記載の半導体装置。 The semiconductor element is placed face-up on the conductive pattern,
9. The semiconductor device according to claim 8, wherein an upper surface of the conductive pattern in a region where the semiconductor element is mounted is covered with the conductive film.
前記金属細線が接続する領域の前記導電パターンの上面は前記導電被膜により被覆されることを特徴とする請求項8記載の半導体装置。 The semiconductor element is electrically connected to the conductive pattern via a thin metal wire,
9. The semiconductor device according to claim 8, wherein an upper surface of the conductive pattern in a region where the thin metal wire connects is covered with the conductive film.
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