JP2003532307A - S-parameter microscopic analysis for semiconductor devices - Google Patents
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Abstract
(57)【要約】 バイアス依存S−パラメータ測定を顕微鏡分析の一形態として用いる方法(図5)。顕微鏡分析は、半導体デバイスの内部電荷および電界構造の詳細を解明するために用いることができる。他の顕微鏡分析の形態と同様、S−パラメータ顕微鏡分析は、擬似「画像」に対象を絞り、当該「画像」において対比させる。本質的に、画像は、S−パラメータ測定値として生の形態で収集され、小信号モデルとして抽出される。モデルは、集束法に類似した選択的方法によって、電荷制御マップ(32)を形成するために用いられる。一意に小信号パラメータを決定するアルゴリズムによって集束法を実施し、測定したバイアス依存アクティビティを利用することによって対比させ、電荷および電界間の境界を判別する。 (57) [Summary] A method using bias-dependent S-parameter measurement as one form of microscopic analysis (FIG. 5). Microscopic analysis can be used to elucidate the details of the internal charge and electric field structure of a semiconductor device. As with other forms of microscopic analysis, S-parameter microscopic analysis focuses on pseudo "images" and contrasts them in the "images." In essence, images are collected in raw form as S-parameter measurements and extracted as small signal models. The model is used to form a charge control map (32) by a selective method similar to the focusing method. The focusing method is performed by an algorithm that uniquely determines small signal parameters, and contrasted by utilizing the measured bias-dependent activity to determine the boundaries between charge and electric field.
Description
【0001】関連出願に関する引用
本願は、2000年4月28日に出願した米国特許出願第60/200,30
7号の継続出願であり、その優先権を主張する。 Citation Regarding Related Applications This application is related to US patent application Ser. No. 60 / 200,30, filed April 28, 2000.
It is a continuation application of No. 7, and claims its priority.
【0002】
本願は、2000年10月5日に出願され本願と同一の出願人による同時係属
中の特許出願第09/680,339号、発明者Roger Tsaiの「METHOD FOR UNI
QUE DETERMINATION OF FET EQUIVALENT CIRCUIT MODEL PARAMETERS」(FET等
価回路モデル・パラメータの一意決定方法)に関連している。また、本願は、以
下の本願と同一の出願人による同時係属中の特許出願第に関連がある。これらは
全て2000年4月28日に出願された。特許出願第60/200,810号:
発明者Roger Tsaiによる「EMBEDDING PARASITIC MODEL FOR PI-FET LAYOUTS」(
PI−FETレイアウト用寄生モデルの埋め込み)、特許出願第60/200,
648号:発明者Roger Tsaiによる「SEMI-PHYSICAL MODELING OF HEMT DC-TO-H
IGH FREQUENCY ELECTROTHERMAL CHARACTERISTICS」(HEMT/DC−高周波熱
電特性の半物理モデリング)、特許出願第60/200,290号:発明者Roge
r Tsaiによる「SEMI-PHYSICAL MODELING OF HEMT HIGH FREQUENCY NOISE EQUIVA
LENT CIRCUIT MODELS(HEMT高周波ノイズ等価回路モデルの半物理モデリン
グ)、特許出願第60/200,666号:発明者Roger Tsaiによる「SEMI-PHY
SICAL MODELING OF HEMT HIGH FREQUENCY SMALL SIGNAL EQUIVALENT CIRCUIT MO
DELS」(HEMT高周波小信号等価回路モデルの半物理モデリング)、特許出願
第60/200,622号:発明者 Roger TsaiおよびYaochung Chenによる「HY
BRID SEMI-PHYSICAL AND DATA FITTING HEMT MODOELING APPROACH FOR LARGE SI
GNAL AND NON-LINEAR MICROWAVE/MILLIMETER WAVE CIRCUIT CAD」(大信号およ
び非線形マイクロ波/ミリ波回路CAD用ハイブリッド半物理およびデータ適合
HEMTモデリング手法)、および特許出願第60/200,302号:発明者
Roger Tsaiによる「PM2: PROCESS PERTURBATION TO MEASURED-MODELED METHOD F
OR SEMICONDUCTOR DEVICE TECHNOLOGY MODELING」(PM2:半導体デバイス技術モ
デリング用測定−モデル方法に対するプロセス摂動)。This application is co-pending patent application No. 09 / 680,339 filed October 5, 2000 by the same applicant as this application, "METHOD FOR UNI" by inventor Roger Tsai.
QUE DETERMINATION OF FET EQUIVALENT CIRCUIT MODEL PARAMETERS "(a method for uniquely determining FET equivalent circuit model parameters). This application is also related to the following co-pending patent applications by the same applicant as this application. These were all filed on April 28, 2000. Patent Application No. 60 / 200,810:
"EMBEDDING PARASITIC MODEL FOR PI-FET LAYOUTS" by inventor Roger Tsai (
Embedding a parasitic model for PI-FET layout), Patent Application No. 60/200,
No. 648: "SEMI-PHYSICAL MODELING OF HEMT DC-TO-H" by inventor Roger Tsai
IGH FREQUENCY ELECTROTHERMAL CHARACTERISTICS "(HEMT / DC-semi-physical modeling of high frequency thermoelectric properties), Patent Application No. 60 / 200,290: Inventor Roge
r Tsai `` SEMI-PHYSICAL MODELING OF HEMT HIGH FREQUENCY NOISE EQUIVA
LENT CIRCUIT MODELS (semi-physical modeling of HEMT high frequency noise equivalent circuit model), Patent Application No. 60 / 200,666: "SEMI-PHY" by inventor Roger Tsai
SICAL MODELING OF HEMT HIGH FREQUENCY SMALL SIGNAL EQUIVALENT CIRCUIT MO
DELS "(semi-physical modeling of HEMT high frequency small signal equivalent circuit model), Patent Application No. 60 / 200,622:" HY "by inventors Roger Tsai and Yaochung Chen
BRID SEMI-PHYSICAL AND DATA FITTING HEMT MODOELING APPROACH FOR LARGE SI
GNAL AND NON-LINEAR MICROWAVE / MILLIMETER WAVE CIRCUIT CAD "(Hybrid Semi-Physical and Data-Compatible HEMT Modeling Method for Large Signal and Non-Linear Microwave / Millimeter Wave Circuit CAD), and Patent Application No. 60 / 200,302: Inventor
"PM 2 : PROCESS PERTURBATION TO MEASURED-MODELED METHOD F" by Roger Tsai
OR SEMICONDUCTOR DEVICE TECHNOLOGY MODELING "(PM 2 : Measurement for Semiconductor Device Technology Modeling-Process Perturbation to Model Method).
【0003】発明の背景 1.発明の分野
本発明は、半導体デバイス技術のモデリング方法に関し、更に特定すれば、電
界効果トランジスタ(FET)のような半導体デバイス技術のモデリング方法に
関する。高電子移動トランジスタ(HEMT)はその一種である。半導体デバイ
ス技術のモデリング・プロセスは、デバイスが内部において動作する様子をその
まま特徴化することを含んでいる。この特別な方法は、S−パラメータ顕微鏡(
的)分析を用いて、内部電荷および電界の大きさ、状態、および位置というよう
な、半導体デバイスの内部構造に対応する電気的特性を決定し、デバイスの性能
予測を可能にすることを含む。半導体デバイス技術モデルによって、特定の技術
によって製作された任意のデバイスの電気的性能を、物理的に関係するパラメー
タのみに基づいて、予測することが可能となる。これが可能になることにより、
これらのデバイスを用いて構築した回路の性能を予測することが可能となる。[0003] Background of the Invention 1. FIELD OF THE INVENTION The present invention relates to methods of modeling semiconductor device technology, and more particularly to methods of modeling semiconductor device technology such as field effect transistors (FETs). The high electron transfer transistor (HEMT) is one of them. The modeling process of semiconductor device technology involves directly characterizing how the device operates internally. This special method is based on the S-parameter microscope (
Analysis) to determine electrical properties corresponding to the internal structure of the semiconductor device, such as the magnitude, state, and location of internal charges and electric fields, and to enable device performance prediction. A semiconductor device technology model allows the electrical performance of any device made by a particular technology to be predicted based on only physically relevant parameters. By making this possible,
It is possible to predict the performance of circuits built using these devices.
【0004】2.従来技術の説明
マイクロ波モノリシック集積回路(MMIC)のような集積回路の製品歩留ま
りの正確な予測能力は、半導体製造における貴重な資産となる。歩留まりの予測
によって、限られた製造資源の割り当て改善、歩留まりに関する問題の特定、お
よび製造コストの削減が可能となる。GaAs MMICの製造では、設計コス
ト削減、および市場周期(time-to-market cycles)短縮の下で新たな市場のため
に製品を生産しなければならないという情勢から、RF動作に関する歩留まりの
問題が発生する確率が高くなった。競争が増々激化する傾向にある今日の環境に
応じて、RF動作の仕様を半導体デバイス技術の限界にまで押し進めるため、こ
れらのリスクは更に一層激しさが増している。 2. 2. Description of the Prior Art The ability to accurately predict product yield for integrated circuits such as microwave monolithic integrated circuits (MMICs) is a valuable asset in semiconductor manufacturing. Yield prediction enables improved allocation of limited manufacturing resources, identification of yield issues, and reduced manufacturing costs. In the production of GaAs MMICs, the yield problem regarding RF operation arises from the situation that products must be produced for new markets under reduced design cost and time-to-market cycles. The probability of doing it has increased. These risks are exacerbated by pushing RF operating specifications to the limits of semiconductor device technology in response to today's increasingly competitive environment.
【0005】
MMIC RFの歩留まりが低い原因に対処するにあたり、この原因は特定で
きないので、問題が知らず知らずの間に進行する可能性がある。即ち、RF歩留
まりの問題は、製造プロセス全域に散乱しているが判明できないという欠点の結
果として生ずる場合がある。MMIC製造プロセスにおける歩留まり低下に関与
する主な機構を図1に示す。図示のように、7つの可能性のある機構の内4つが
、RF歩留まり低下に強く関わっている。非現実的な動作仕様、貧弱な製造設計
、およびプロセスの変動性(variability)というような要因は、個々にまたは総
合的にRF歩留まりを低下させ、このため長期製造コスト上昇、および設計から
製造までのサイクル時間の延長を招く虞れがある。In addressing the cause of the low yield of MMIC RF, the cause cannot be identified and the problem may progress unknowingly. That is, RF yield problems may arise as a result of the inconvenience of being scattered but scattered throughout the manufacturing process. FIG. 1 shows the main mechanism involved in the yield reduction in the MMIC manufacturing process. As shown, four of the seven possible mechanisms are strongly involved in RF yield reduction. Factors such as unrealistic operating specifications, poor manufacturing design, and process variability reduce RF yields individually or collectively, thus increasing long-term manufacturing costs and design-to-manufacturing. There is a risk of extending the cycle time of.
【0006】
RF歩留まりの予測には、種々の方法が用いられる。例えば、統計的および経
験的モデリング方法の双方が公知である。統計的モデリングは、デバイス・モデ
ルおよび回路シミュレーションを用い、一方経験的手法は測定データを用いる。
このような統計モデルには、モンテ・カルロ統計モデル、相関統計モデル、境界
モデル、およびデータベース・モデルが含まれる。モンテ・カルロ統計モデルは
、ガウス統計によってデバイス・モデルのパラメータを互いに独立して変化させ
ることができ、一方相関統計モデルは、モデル・パラメータ間の相関によって変
動が制約される一層現実的な統計を表すことが知られている。長期モデル・デー
タベースは、プロセス制御監視の目的で作成されるのが通例であるが、歩留まり
予測にも用いることができる。例えば、M. King et al.の"A Product Engineeri
ng Exercise in 6-Sigma Manufacturability: Redesign of pHEMT Wideband LNA
"(6−シグマ生産性における製品設計演習:pHEMT広帯域LNAの再設計
), 1999 GaAs MANTECH Technical Digest, pp.91-94(1999年4月)に開示
されている。Various methods are used to predict the RF yield. For example, both statistical and empirical modeling methods are known. Statistical modeling uses device models and circuit simulations, while empirical methods use measured data.
Such statistical models include Monte Carlo statistical models, correlation statistical models, boundary models, and database models. The Monte Carlo statistical model allows Gaussian statistics to vary the parameters of the device model independently of each other, while the correlation statistical model provides more realistic statistics whose variation is constrained by the correlation between the model parameters. It is known to represent. Long term model databases are typically created for process control monitoring purposes, but can also be used for yield prediction. For example, "A Product Engineeri by M. King et al.
ng Exercise in 6-Sigma Manufacturability: Redesign of pHEMT Wideband LNA
"(Product Design Exercise in 6-Sigma Productivity: Redesign of pHEMT Broadband LNA), 1999 GaAs MANTECH Technical Digest , pp.91-94 (April 1999).
【0007】
境界モデルは、「プロセス・コーナ性能」(process corner performance)を表
す1組のモデルである。境界モデルは、予測されるプロセス変動に対する新しい
設計のロバスト性を素早く評価するには理想的であることが知られている。幾つ
かの製造業者が、「プロセス・コーナ実験法」によってロバスト性を直接評価す
る方法を開発したことが知られている。例えば、G. Garcia, et al. の"GaAs Fa
bs Approach to Design-for-Manufacturability"(生産性のための設計手法), 1999 GaAs MANTECH Technical Digest
, pp.99-102(1999年4月)に開示さ
れている。しかしながら、境界法は、歩留まり計算の基礎である、RF性能分布
(RF performance distribution)を判定するために用いることはできない。した
がって、この方法は、RF歩留まり予測には適していない。[0007]
The boundary model represents the process corner performance.
It is a set of models. Boundary models are new to predicted process variations.
It is known to be ideal for quickly assessing the robustness of a design. how many
Manufacturers directly assess robustness through "process corner experiment"
It is known to have developed a method. For example, G. Garcia, et al.'S "GaAs Fa
bs Approach to Design-for-Manufacturability "(design method for productivity), 1999 GaAs MANTECH Technical Digest
, pp.99-102 (April 1999)
Has been. However, the boundary method is the basis of yield calculation, which is the RF performance distribution.
It cannot be used to determine (RF performance distribution). did
Therefore, this method is not suitable for RF yield prediction.
【0008】
長期モデル・データベースは、MMICプロセス制御監視の強力なツールであ
り、標準的な1組のバイアス条件の下で測定された、単一の固定デバイス構造に
対する小信号等価回路モデル抽出の大量のサンプルから成るのが通例である。デ
ータベース・モデルは、均一のサンプリングによって、真のプロセス変動を正確
に把握する。生憎、このようなモデルは、元の測定に密接に基づく用途に限定さ
れる。例えば、データベース・モデルを高精度に展開し、異なるバイアス条件お
よびレイアウトを有するデバイスを表そうとすることには問題がある。かかる判
定は、前述の"A Product Engineering Exercise in 6-Sigma Manufacturability
: Redesign of a pHEMT Wide-Band LNA"に概略的に記載されているように、大量
の労力を要する。別の状況では、データベースの結果を、例えば、小信号モデル
からの低ノイズまたは低信号結果を予測するために適用することは、事実上不可
能または不得策である。The long-term model database is a powerful tool for MMIC process control monitoring, and a large amount of small signal equivalent circuit model extraction for a single fixed device structure measured under a standard set of bias conditions. Typically consists of a sample of The database model accurately captures true process variations through uniform sampling. Unfortunately, such models are limited to applications that are closely based on the original measurements. For example, it is problematic to develop a database model with high precision to represent devices with different bias conditions and layouts. This judgment is based on the above-mentioned "A Product Engineering Exercise in 6-Sigma Manufacturability".
: Redesign of a pHEMT Wide-Band LNA ”, as described schematically in" Redesign of a pHEMT Wide-Band LNA ". In other situations, database results can be used, for example, low noise or low signal results from small signal models. Applying to predict is virtually impossible or a bad idea.
【0009】
モンテ・カルロ統計は、PR歩留まりのシミュレーション実施が容易である。
しかしながら、この方法によって得られる予測は、比較的精度が低く、通常最悪
歩留まり分析に用いられる。具体的に、モンテ・カルロおよび相関統計モデルに
よって行った低精度歩留まり予測の例を図2Aおよび図2Bに示す。これらは、
22〜26GHzGaAs pHEMT LNAについて、シミュレーションに
よるノイズおよび利得統計、ならびに実際のノイズおよび利得統計を示す。図示
のように、正方形および円は、それぞれ、相関統計およびモンテ・カルロ統計モ
デルによってシミュレートしたデータ点を表し、破線は測定したデータ点を表す
。Monte Carlo statistics make it easy to perform PR yield simulations.
However, the predictions obtained by this method are relatively inaccurate and are typically used for worst-case yield analysis. Specifically, FIGS. 2A and 2B show examples of low-accuracy yield prediction performed by Monte Carlo and the correlation statistical model. They are,
2 shows simulated noise and gain statistics as well as actual noise and gain statistics for a 22-26 GHz GaAs pHEMT LNA. As shown, squares and circles represent data points simulated by the correlation statistics and Monte Carlo statistical models, respectively, and dashed lines represent measured data points.
【0010】
相関統計モデルでは、モンテ・カルロ法よりは良好な方法が得られるが、この
方法から得られる結果も精度が低い可能性がある。相関統計モデルでは、相関を
得るためには多量のモデル・データベースも必要となるという別の欠点があり、
このために方法に制約が生じ、長期モデル・データベースが損なわれるのが常で
ある。The correlation statistical model provides a better method than the Monte Carlo method, but the results obtained from this method may also be less accurate. Correlation statistical models have the additional drawback of requiring a large amount of model databases to obtain correlations.
This often results in method constraints and compromises long-term model databases.
【0011】
前述のように、経験的予測も、RF歩留まりを予測するために用いられること
が知られている。このような経験的予測方法では、1つの回路の長期RF歩留ま
りを予測するには、別の回路の既知のプロセス依存RF歩留まり特性を用いる。
この方法は、歩留まりマッピングと考えることができ、クリティカルRF動作パ
ラメータおよび測定デバイス・プロセス制御監視(PCM:process control mo
nitor)データ間の線形マッピング変換を利用する。この変換は、PCMデータ
を回路動作空間にマッピングするために用いられることが知られている。PCM
パラメータの分布はいずれもRF動作の分布に変換される。このような変換の一
例を図3に示す。図3は、デバイスPCMのMMIC RF動作空間への変換を
示す。この歩留まりマップ設計を別の回路に適用するには、設計に伴う相違を考
慮するために、オフセットを含ませる。このような経験的方法では、雑音指数お
よび小信号利得性能について行われる予測は高精度であるが、パワーについては
そうではないことが知られている。一例として、35GHz GaAs pHE
MT LNAについての予測雑音指数性能および測定雑音指数性能の比較を図4
に示す。ここでは、予測データを線で示し、測定データを正方形で示す。As mentioned above, empirical prediction is also known to be used to predict RF yield. Such empirical prediction methods use known process-dependent RF yield characteristics of another circuit to predict the long-term RF yield of one circuit.
This method can be thought of as yield mapping, and has critical RF operating parameters and measurement device process control monitoring (PCM).
nitor) Use a linear mapping transformation between data. This transformation is known to be used to map PCM data into circuit operating space. PCM
All parameter distributions are converted to RF operation distributions. An example of such conversion is shown in FIG. FIG. 3 shows the conversion of the device PCM into the MMIC RF operating space. To apply this yield map design to another circuit, an offset is included to account for the differences associated with the design. With such empirical methods, it is known that the predictions made for noise figure and small signal gain performance are accurate, but not for power. As an example, 35 GHz GaAs pHE
A comparison of the predicted and measured noise figure performance for MT LNAs is shown in FIG.
Shown in. Here, the predicted data are shown by lines and the measured data are shown by squares.
【0012】
歩留まりマッピングの欠点の1つは、設計が行われる前には、これを用いてR
F動作を高精度に予測できないことである。むしろ、生産開始前段階(pre-produ
ction run)からのフィードバックによって、設計依存オフセットが決定していく
に連れて、その予測を正確にしていかなければならない。[0012] One of the drawbacks of yield mapping is that it can be used with R before it is designed.
That is, the F motion cannot be predicted with high accuracy. Rather, before the start of production (pre-produ
As the design-dependent offset is determined by the feedback from the ction run), the prediction must be made accurate.
【0013】
生憎、半導体デバイスの特性を高精度にモデル化するためには、線形コンダク
タンス領域の長さ、飽和電界の大きさ、飽和キャリアの有効遷移距離(transit d
istance)等のような、デバイスの内部構造に伴う現象を得る必要がある。デバイ
スの内部電荷/電界構造を計算するために、有限要素デバイス・シミュレーショ
ンが用いられることが知られている。生憎、このようなデバイス・シミュレーシ
ョンは、一般に精度が低いため、測定したデバイス統計とは大きく異なる結果し
か得られない。したがって、半導体デバイスの内部構造に伴う電気的特性を解明
し測定することにより、半導体デバイスを精度高くモデル化することができる分
析技術が不足している。In order to accurately model the characteristics of the semiconductor device, the length of the linear conductance region, the magnitude of the saturation electric field, and the effective transition distance of the saturated carrier (transit d
It is necessary to obtain a phenomenon associated with the internal structure of the device, such as an instance). It is known that finite element device simulations are used to calculate the internal charge / field structure of a device. Unfortunately, such device simulations are generally inaccurate and can only yield results that are very different from the measured device statistics. Therefore, there is a shortage of analytical techniques that can accurately model semiconductor devices by elucidating and measuring the electrical characteristics associated with the internal structure of semiconductor devices.
【0014】発明の概要
端的に言えば、本発明は、顕微鏡分析の一形態として、バイアス依存S−パラ
メータ測定を用いる方法に関する。顕微鏡分析を用いて、半導体デバイスの内部
電荷および電界構造の詳細を解明することができる。他の形態の顕微鏡分析と同
様、S−パラメータ顕微鏡分析は、擬似「イメージ(画像)」に対象を絞り、当
該「画像」において対比させる。本質的に、画像は、S−パラメータ測定値とし
て生の形態(raw form)で収集され、小信号モデルとして抽出される。モデルは、
集束法(focusing)に類似した選択的方法によって、電荷制御マップを形成するた
めに用いられる。一意に小信号パラメータを決定するアルゴリズムによって集束
法を実施し、測定したバイアス依存アクティビティ(bias dependent activity)
を利用することによって対比させ、電荷および電界間の境界を判別する。したが
って、本システムは、半導体デバイスの内部電気的構造を精度高く記述するモデ
ルを与えることができる。[0014] Briefly Summary of the Invention, the present invention is, as a form of microscopic analysis, to a method of using a bias-dependent S- parameter measurements. Microscopic analysis can be used to reveal details of the internal charge and electric field structure of semiconductor devices. Similar to other forms of microscopic analysis, S-parameter microscopic analysis focuses on a pseudo "image" and contrasts on that "image." In essence, the images are collected in raw form as S-parameter measurements and extracted as a small signal model. The model is
It is used to form the charge control map by a selective method similar to focusing. Bias-dependent activity measured by performing the focusing method using an algorithm that uniquely determines small-signal parameters.
To determine the boundary between the electric charge and the electric field. Therefore, the present system can provide a model that accurately describes the internal electrical structure of a semiconductor device.
【0015】
本発明のこれらおよびその他の利点は、以下の明細書および添付図面を参照す
ることによって、容易に理解されよう。These and other advantages of the invention will be readily appreciated by reference to the following specification and attached drawings.
【0016】詳細な説明
本発明は、半導体デバイスの構造内部における電荷および電界分布の大きさお
よび位置の定性的調査を可能にするS−パラメータ顕微鏡分析(SPM)に関す
る。本方法は、バイアス依存S−パラメータ測定値を顕微鏡分析の一形態として
利用し、これまで未知の半導体構造の内部電荷および電界構造の定性的分析を行
う。小信号モデルとして抽出したS−パラメータ測定値の形態で擬似画像を収集
し、電荷制御マップを形成する。有限要素デバイス・シミュレーションがこれま
で半導体デバイスの内部電荷/電界を計算するために用いられてきたが、このよ
うな方法は比較的精度が低いことが知られている。本発明によれば、S−パラメ
ータ顕微鏡分析は、半導体デバイス内部における内部電荷および電界を決定する
ための比較的精度が高い方法を提供する。内部電荷および電界を精度高くモデル
化することにより、半導体デバイスの外部電気的特性全てを、その高周波動作も
含めて、比較的精度高くモデル化することが可能となる。このように、本システ
ムは、デバイス技術モデルを作成するのに適しており、高周波MMIC歩留まり
分析予測および製造分析のための設計を可能にする。DETAILED DESCRIPTION The present invention relates to S-parameter microscopic analysis (SPM) that allows qualitative investigation of the magnitude and location of charge and electric field distributions within the structure of semiconductor devices. The method utilizes bias-dependent S-parameter measurements as a form of microscopic analysis to perform a qualitative analysis of previously unknown internal charge and electric field structures of semiconductor structures. A pseudo image is collected in the form of S-parameter measurements extracted as a small signal model to form a charge control map. Finite element device simulation has heretofore been used to calculate the internal charge / electric field of semiconductor devices, but such methods are known to be relatively inaccurate. According to the present invention, S-parameter microscopic analysis provides a relatively accurate method for determining internal charges and electric fields within semiconductor devices. By modeling the internal charge and the electric field with high accuracy, it becomes possible to model all the external electrical characteristics of the semiconductor device including the high frequency operation thereof with relatively high accuracy. As such, the system is suitable for creating device technology models and enables design for high frequency MMIC yield analysis prediction and manufacturing analysis.
【0017】
S−パラメータ顕微鏡分析は、他の顕微鏡分析技法と同様に、SPMがサンプ
ルに反射したエネルギおよびサンプルから反射されたエネルギの測定値を利用し
て、情報を得る。更に具体的には、SPMは、透過および反射マイクロ波ならび
にミリ波電磁パワー、即ち、S−パラメータに基づく。したがって、S−パラメ
ータ顕微鏡分析は、走査型および透過型電子顕微鏡(SEMおよびTEM)の動
作を組み合わせたものに類似している。散乱したRFエネルギは、SEMおよび
TEMにおける電子ビームの反射および透過と類似している。しかしながら、S
EMおよびTEMにおけるように電子検出器を用いる代わりに、S−パラメータ
顕微鏡分析ではネットワーク・アナライザにおける反射計を用いて信号を測定す
る。S−パラメータ顕微鏡分析は、他の顕微鏡分析技法と同様に、双方共散乱現
象の測定値をデータとして利用し、解像度を高めるために測定値を絞る機構を含
み、測定値の複数の部分を対比し、以下の表1に示すように詳細を判別する機構
を含む。S-parameter microscopic analysis, like other microscopic analysis techniques, takes advantage of measurements of energy reflected by and reflected from the sample by the SPM. More specifically, SPM is based on transmitted and reflected microwave and millimeter wave electromagnetic power, or S-parameters. Therefore, S-parameter microscopy analysis is similar to the combined operation of scanning and transmission electron microscopy (SEM and TEM). The scattered RF energy is similar to the reflection and transmission of electron beams in SEM and TEM. However, S
Instead of using electron detectors as in EM and TEM, S-parameter microscopy analyzes use a reflectometer in a network analyzer to measure the signal. The S-parameter microscopic analysis, like other microscopic analysis techniques, utilizes the measured values of both scattering phenomena as data and includes a mechanism for narrowing the measured values in order to increase the resolution, comparing multiple parts of the measured values. However, a mechanism for determining details is included as shown in Table 1 below.
【0018】[0018]
【表1】 [Table 1]
【0019】
結果:デバイスの内部電荷および電界構造の詳細な「画像」
ここでS−パラメータ顕微鏡分析と関連付けて論ずる画像は、実際の画像とは
関係なく、デバイスの内部動作に関する洞察および定量的詳細を得るために用い
られる。更に具体的には、S−パラメータ顕微鏡分析では、従来の顕微鏡分析形
態の場合におけるような視覚画像は得られない。むしろ、S−パラメータ顕微鏡
分析画像は、計算によって得られ非直観的測定値の集合に基づいたマップに似て
いると言った方がよい。 Results : Detailed "images" of the internal charge and electric field structure of the device. The images discussed here in connection with S-parameter microscopic analysis are independent of the actual images and provide insights and quantitative details about the internal workings of the device. Used to obtain. More specifically, S-parameter microscopic analysis does not provide a visual image as in conventional microscopic analysis configurations. Rather, it is better to say that the S-parameter microscopic analysis image resembles a map based on a set of non-intuitive measurements obtained by calculation.
【0020】
図5は、本発明によるS−パラメータ顕微鏡の概念図を示し、全体として参照
番号20で識別されている。S−パラメータ顕微鏡20は、SEMおよびTEM
の原理を組み合わせた顕微鏡に類似している。SEMは反射を測定し、TEMは
透過を測定するのに対して、2ポートS−パラメータ顕微鏡20は、反射パワー
および透過パワーの双方を測定する。その結果、2ポートS−パラメータ顕微鏡
から得られるデータは、デバイスの固有(intrinsic)および外的(extrinsic)電荷
構造に関する情報を含む。更に特定すると、従来技術において公知であるが、S
EMは、反射電子によって、サンプルの表面における比較的詳細な画像を提供し
、一方TEMは透過電子によって内部構造の画像を提供する。反射信号は、サン
プルの外部詳細を形成するために用いられ、透過電子はデバイスの内部構造に関
する情報を提供する。本発明の重要な態様によれば、S−パラメータ顕微鏡分析
は、反射信号および透過信号を測定するプロセスを利用し、半導体デバイスの電
荷構造と同様の「画像」を提供する。ここで用いる場合、半導体デバイスの内部
および外部電気的構造を、通常では固有デバイス領域22および外的寄生アクセ
ス(進入)領域(extrinsic parasitic access region)24と呼ぶことにする。
これらを図6に示す。また、デバイスの内部電気的構造に関与するのは、図示し
ない、その電極および相互接続部に付随する寄生成分である。これらはいわゆる
レイアウト寄生(layout parasitics)である。FIG. 5 shows a conceptual diagram of an S-parameter microscope according to the present invention, generally identified by reference numeral 20. The S-parameter microscope 20 includes SEM and TEM.
It is similar to a microscope that combines the principles of. The SEM measures reflection and the TEM measures transmission, whereas the two-port S-parameter microscope 20 measures both reflected and transmitted power. As a result, the data obtained from the 2-port S-parameter microscope contains information about the intrinsic and extrinsic charge structures of the device. More specifically, as is known in the art, S
The EM provides a relatively detailed image of the surface of the sample by reflected electrons, while the TEM provides an image of the internal structure by transmitted electrons. The reflected signal is used to form the external details of the sample and the transmitted electrons provide information about the internal structure of the device. In accordance with an important aspect of the present invention, S-parameter microscopic analysis utilizes the process of measuring reflected and transmitted signals and provides an "image" similar to the charge structure of a semiconductor device. As used herein, the internal and external electrical structures of a semiconductor device are commonly referred to as the intrinsic device region 22 and the extrinsic parasitic access region 24.
These are shown in FIG. Also contributing to the internal electrical structure of the device are parasitic components associated with its electrodes and interconnects, not shown. These are so-called layout parasitics.
【0021】
図5を参照すると、ポート26および28が、S−パラメータ測定によってエ
ミュレートされている。全体的に参照番号30で示す、特定の半導体デバイスに
対するS−パラメータ測定値は、本発明にしたがって処理され、円32内に示す
電荷制御マップが得られる。これは、他の顕微鏡分析技法における画像に類似し
ている。これらの電荷制御マップ32は、以下で更に詳しく論ずるが、等価回路
モデルの形態で表現される。図7に示すように、モデルでは線形回路エレメント
を用いて、半導体デバイス30内部の電荷/電界、即ち、いわゆる内部電気的構
造の大きさおよび状態を表す。モデル・トポロジ(model topology)内における回
路エレメントの位置は、デバイス構造内における物理的位置と大まかに近似して
いるので、電荷制御マップはデバイスの内部電気的構造図を表す。Referring to FIG. 5, ports 26 and 28 are emulated by S-parameter measurements. S-parameter measurements for a particular semiconductor device, generally designated by the reference numeral 30, are processed in accordance with the present invention to yield a charge control map shown within a circle 32. This is similar to images in other microscopic analysis techniques. These charge control maps 32, described in more detail below, are represented in the form of an equivalent circuit model. As shown in FIG. 7, the model uses linear circuit elements to represent the magnitude / state of the charge / electric field within the semiconductor device 30, ie, the so-called internal electrical structure. The location of the circuit elements within the model topology roughly approximates the physical location within the device structure, so the charge control map represents the internal electrical structure diagram of the device.
【0022】
半導体デバイス内において測定した電荷/電界の正確な位置の解釈は曖昧であ
ることが知られている。何故なら、電荷/電界の分布構造を表す際に、例えば、
図8に示すような単体線形エレメントを用いた等価回路モデルを用いるからであ
る。測定量間の物理的境界を区別する正確な方法はないが、バイアス依存性を用
いると、S−パラメータをいかにして判別し、分離し、対比するのかが明確にな
る。即ち、バイアス条件の変化が、デバイス内の電荷および電界の大きさを変化
させ、それらの間の境界を移動させることがわかっている。この変化は通常殆ど
の技術では予測可能であり、定性的によく把握される。したがって、電荷制御マ
ップは、電荷および電界の大きさ、位置および分離における物理的変化の特徴付
けを図示するマップとして、容易に用いることができる。It is known that the interpretation of the exact location of the measured charge / electric field in a semiconductor device is ambiguous. This is because, when expressing the charge / electric field distribution structure, for example,
This is because an equivalent circuit model using a single linear element as shown in FIG. 8 is used. Although there is no precise way to distinguish physical boundaries between measurands, bias dependence makes it clear how to distinguish, separate, and contrast S-parameters. That is, it has been found that changing the bias conditions changes the magnitude of the charge and electric field in the device, moving the boundaries between them. This change is usually predictable and qualitatively well understood by most technologies. Thus, the charge control map can be readily used as a map to characterize physical changes in charge and electric field magnitude, location and separation.
【0023】
他の形態の顕微鏡分析と同様、本発明によるS−パラメータ顕微鏡20も、参
照番号40で識別するレンズ(図5)をエミュレートする。レンズ40のシミュ
レーションは、一意の等価回路モデルの抽出方法によって行う。これも、測定し
たS−パラメータを精度高くシミュレートする。更に特定すれば、S−パラメー
タをシミュレートする等価回路モデルのためのパラメータ抽出方法は、比較的よ
く知られている。しかしながら、唯一の目標がS−パラメータのあてはめ(適合
)および測定を精度高く行うことである場合、可能な等価回路パラメータ値には
有限数の解しか存在しない。したがって、本発明の重要な態様によれば、デバイ
スの物理的電荷制御マップを精度高く記述する、単一で一意の解のみを抽出する
。この等価回路モデル・パラメータを一意に抽出する方法は、電荷制御マップ解
に焦点を合わせるレンズとして作用する。ここで説明および例示するように、見
かけ上のレイアウト寄生埋め込みモデルに基づくフィルタによって、レンズ40
が続いてシミュレートされる。以下で論ずるように、レイアウト寄生埋め込みモ
デルは、デバイスの電極および相互接続のその外部電気的特性に対する影響をシ
ミュレートする線形エレメントで構成されている。PiFET埋め込みモデル4
2について、以下に説明する。このモデルは、付随する外的寄生の暫定的な電荷
制御マップ解に対する関与の電気的構造を除去するフィルタとして効果的に作用
する。フィルタ処理後に得られる電荷制御マップ解は、明確化した「画像」を表
し、デバイスの固有電気的構造のみを示す。この画像化の改良は、可能な限り高
い精度で内部電荷および電界を可視化するために必要となる。図10に示したよ
うな従来の抽出技法は、一意でない等価回路モデルを抽出することしができず、
しかも一意の電荷制御マップを抽出することができないが、これとは異なり、本
発明によるS−パラメータ顕微鏡20は、半導体デバイス内における内部電荷/
電界の構造を比較的精度高くモデル化することができる。Similar to other forms of microscopic analysis, the S-parameter microscope 20 according to the present invention also emulates a lens identified by reference numeral 40 (FIG. 5). The simulation of the lens 40 is performed by a method of extracting a unique equivalent circuit model. This also accurately simulates the measured S-parameters. More specifically, parameter extraction methods for equivalent circuit models that simulate S-parameters are relatively well known. However, if the only goal is to fit (fit) and measure the S-parameters with precision, then there are only a finite number of possible equivalent circuit parameter values. Therefore, according to an important aspect of the present invention, only a single, unique solution is extracted that accurately describes the physical charge control map of the device. This method of uniquely extracting the equivalent circuit model parameters acts as a lens that focuses on the charge control map solution. As described and illustrated herein, a filter based on an apparent layout parasitic embedding model allows a lens 40
Is then simulated. As discussed below, the layout parasitic embedding model consists of linear elements that simulate the effects of device electrodes and interconnects on their external electrical properties. PiFET embedded model 4
2 will be described below. This model effectively acts as a filter that removes the electrical structure that is responsible for the tentative charge control map solution of the associated ectoparasites. The charge control map solution obtained after filtering represents a well-defined "image" and shows only the unique electrical structure of the device. This improved imaging is needed to visualize the internal charge and electric field with the highest possible accuracy. The conventional extraction technique as shown in FIG. 10 cannot extract a non-unique equivalent circuit model,
Moreover, it is not possible to extract a unique charge control map, but unlike this, the S-parameter microscope 20 according to the present invention is designed to
The structure of the electric field can be modeled with relatively high accuracy.
【0024】
S−パラメータ顕微鏡の一応用例を以下に詳細に示す。この例では、4つのゲ
ート・フィンガ、および図11に概略的に示すようなPi−FETレイアウトに
形成された200μmの全ゲート外周を有し、参照番号43で識別されているG
aAs HEMTデバイスを一例として用いる。GaAs HEMT43は、ウ
ェハ上でのS−パラメータ測定を容易に行えるように、100μmピッチの共面
検査構造に埋め込まれるような構造となっている。One application example of the S-parameter microscope will be described in detail below. In this example, G has four gate fingers and a total gate perimeter of 200 μm formed in a Pi-FET layout as shown schematically in FIG.
The aAs HEMT device is used as an example. The GaAs HEMT 43 has a structure embedded in a coplanar inspection structure with a pitch of 100 μm so that the S-parameter measurement can be easily performed on the wafer.
【0025】
最初に、図12および図13に示すように、デバイスのI−V特性を測定する
。即ち、図12に示すように、種々のゲート電圧Vgsにおいて、ドレイン−ソ
ース間電圧Vdsの関数として、ドレイン・ソース電流Idsをプロットする。
図13は、異なるドレイン電圧Vdsにおいて、ゲート電圧Vgsおよびトラン
スコンダクタンスGm(即ち、Vgsに対するIdsの導関数)の関数として、
ドレイン−ソース電流Idsを示す。これらのI−V特性は、HEMTデバイス
およびほとんどの半導体デバイスの典型であり、三端子半導体デバイス技術の一
種である。First, as shown in FIGS. 12 and 13, the IV characteristics of the device are measured. That is, as shown in FIG. 12, the drain-source current Ids is plotted as a function of the drain-source voltage Vds at various gate voltages Vgs.
FIG. 13 shows that as a function of the gate voltage Vgs and the transconductance Gm (ie, the derivative of Ids with respect to Vgs) at different drain voltages Vds.
The drain-source current Ids is shown. These IV characteristics are typical of HEMT devices and most semiconductor devices and are a type of three terminal semiconductor device technology.
【0026】
表2は、S−パラメータを測定したバイアス条件を示す。各バイアス条件にお
いて、S−パラメータを0.05ないし40GHzで測定した。図14は、0.
05ないし40.0GHzの周波数において測定したS−パラメータS11、S
12およびS22を示すスミス・チャートである。図15は、0.05ないし4
0.0GHzの周波数において測定したS−パラメータS21について、角度の
関数として大きさを示すグラフである。Table 2 shows the bias conditions for which the S-parameters were measured. Under each bias condition, the S-parameter was measured from 0.05 to 40 GHz. FIG. 14 shows 0.
S-parameters S11, S measured at frequencies of 05 to 40.0 GHz
12 is a Smith chart showing S12 and S22. FIG. 15 shows 0.05 to 4
6 is a graph showing magnitude as a function of angle for S-parameter S21 measured at a frequency of 0.0 GHz.
【0027】[0027]
【表2】 [Table 2]
【0028】
図8に示す小信号モデルを用い、各バイアス条件において抽出した小信号等価
回路値を、S−パラメータごとに表3に示すように得た。用いた抽出方法につい
て、以下に説明する。Using the small signal model shown in FIG. 8, small signal equivalent circuit values extracted under each bias condition were obtained for each S-parameter as shown in Table 3. The extraction method used will be described below.
【0029】[0029]
【表3】 [Table 3]
【0030】 [0030]
【0031】 [0031]
【0032】
表3における値は、電荷制御マップに近い解を表し、FETの電気的構造の物
理的に有意な解を表す。しかしながら、表3に示す値は、外部レイアウト寄生(e
xternal layout parasitics)の影響を含んでおり、本発明の重要な態様によれば
、埋め込み寄生用モデルを用いてこれらを減算し、固有デバイス特性に対して最
も精度が高い電荷制御マッピングを得る。特に、埋め込みモデルを適用して、抽
出した等価回路モデル値にフィルタ処理を行い、固有デバイス特性を一層良く表
す値を得る。即ち、実施形態の一例では、PiFET埋め込み寄生モデルを用い
て、電極間およびオフ・メサ・レイアウト寄生の影響による容量性関与を差し引
く。このフィルタは、本質的に、当該デバイス・レイアウトに依存するパラメー
タCgs、CgdおよびCdsから形成される既知の量を差し引く。この例では
、誘導性パラメータの埋め込みは必要ない。何故なら、これらの量は外的であり
、固有デバイス電荷制御マップには関与しないからである。The values in Table 3 represent solutions that are close to the charge control map and represent physically significant solutions of the FET electrical structure. However, the values shown in Table 3 are
Including an effect of xternal layout parasitics), and according to an important aspect of the present invention, these are subtracted using a model for embedded parasitics to obtain the most accurate charge control mapping for the unique device characteristics. In particular, the embedded model is applied and the extracted equivalent circuit model value is filtered to obtain a value that better represents the unique device characteristic. That is, in one example of the embodiment, the PiFET embedded parasitic model is used to subtract the capacitive contribution due to the influence of inter-electrode and off-mesa layout parasitics. This filter essentially subtracts the known quantity formed from the device layout dependent parameters Cgs, Cgd and Cds. No embedding of inductive parameters is required in this example. This is because these quantities are external and do not contribute to the intrinsic device charge control map.
【0033】
先に論じたように、フィルタ付きレンズを用いて、一意の電荷制御マップを生
成する。即ち、図15ないし図18は、バイアスの関数として、パラメータRS
、RD、RI、CGSおよびCGDのバイアス依存電荷制御マップを示す。更に
特定すれば、図15は、バイアスの関数として、ソース抵抗Rsによって示され
るオン・メサ・ソース・アクセス領域における電荷および電界分布の電荷制御マ
ップを示す。図16は、バイアスの関数として、ドレイン抵抗Rdで示されるオ
ン・メサ・ドレイン・アクセス領域における電荷および電界分布の電荷制御マッ
プを示す。図17は、異なるドレイン・バイアス点に対するゲート・バイアスの
関数として、固有デバイス充電抵抗Riによって示される非擬似静的多数キャリ
ア輸送(non-quasi static majority carrier transport)の電荷制御マップを示
す。図18は、バイアスの関数として、ゲート容量CGSおよびCGDで示す、
ゲートの下におけるゲート変調電荷および分布の電荷制御マップを示す。As discussed above, a filtered lens is used to generate a unique charge control map. That is, FIGS. 15-18 show the parameter RS as a function of bias.
, RD, RI, CGS and CGD bias dependent charge control maps. More specifically, FIG. 15 shows a charge control map of the charge and electric field distribution in the on-mesa source access region shown by the source resistance R s as a function of bias. FIG. 16 shows a charge control map of the charge and electric field distribution in the on-mesa drain access region represented by drain resistance R d as a function of bias. FIG. 17 shows a charge control map for non-quasi static majority carrier transport as indicated by the intrinsic device charging resistance R i as a function of gate bias for different drain bias points. FIG. 18 shows the gate capacitances CGS and CGD as a function of bias,
7 shows a charge control map of gate modulation charge and distribution under the gate.
【0034】フィルタ
前述のように、S−パラメータ顕微鏡20は、フィルタを利用して明確化した
電荷制御マップを得て、半導体デバイスの内部電荷/電界をモデル化する。多数
のゲート・フィンガを有するPiFETに関連付けてフィルタを示したが、図2
0および図21に示すように、本発明の原理は他の半導体デバイスにも適用可能
である。 Filters As described above, the S-parameter microscope 20 utilizes filters to obtain a well-defined charge control map to model the internal charge / electric field of a semiconductor device. The filter is shown in the context of a PiFET with multiple gate fingers, as shown in FIG.
0 and FIG. 21, the principle of the present invention can be applied to other semiconductor devices.
【0035】
図20に示すように、PiFETは、ゲート・フィンガおよびアクティブ領域
のエッジが、図示のように、ギリシャ文字のπに似ているデバイスである。この
ようなPiFETのレイアウトでは、例えば、図21に示すように、多数のフィ
ンガを有し周囲が大きなデバイス・セルの構築が容易に行われる。本発明の重要
な態様によれば、多フィンガ半導体デバイスをモデル化するには、単一フィンガ
・デバイス・セルを組み合わる。単一フィンガ・デバイス・セルの各々を4つの
モデル階層(hierarchy)で表し、相互接続用モデルを用いてこれらを組み立てて
一体化し、任意の多フィンガ・デバイス・セルを表す。これを図22に示す。4
つのモデルは次の通りである。オフメサまたは境界寄生モデル、電極間寄生モデ
ル、オン・メサ寄生モデル、および固有モデル。As shown in FIG. 20, a PiFET is a device in which the edges of the gate fingers and active area resemble the Greek letter π, as shown. With such a PiFET layout, for example, as shown in FIG. 21, a device cell having a large number of fingers and a large circumference can be easily constructed. In accordance with an important aspect of the invention, a single finger device cell is combined to model a multi-finger semiconductor device. Each single finger device cell is represented by four model hierarchies and they are assembled and integrated using a model for interconnection to represent any multi-finger device cell. This is shown in FIG. Four
The two models are: Off-mesa or boundary parasitic model, inter-electrode parasitic model, on-mesa parasitic model, and intrinsic model.
【0036】
オフ・メサ寄生モデルを図23に示す。このモデルは、各ゲート・フィンガ毎
にアクティブFET領域外部に存在する寄生を表す。このモデルでは、アクティ
ブ・デバイス領域外の各ゲート・フィンガのフリンジ容量(fringing capacitanc
e)、およびオフ・メサ・ゲート・フィンガ抵抗をモデル化する。An off-mesa parasitic model is shown in FIG. This model represents the parasitics that exist outside the active FET area for each gate finger. In this model, the fringe capacitance (fringing capacitanc) of each gate finger outside the active device area is
e), and model the off-mesa gate finger resistance.
【0037】
電極間寄生モデルおよび対応する等価回路を図24ないし図26に示す。この
モデルは、各ゲート・フィンガに沿った金属電極間の寄生を示す。図25に概略
的に示すように、以下のフリンジ容量寄生が、ゲート−ソース間エア・ブリッジ
(air bridge)、ゲート−ソース間エア・ブリッジ、ゲート−ソース間オーミック
、ゲート−ドレイン間オーミック、およびソース−ドレイン間オーミックに対し
てモデル化されている。The inter-electrode parasitic model and the corresponding equivalent circuit are shown in FIGS. 24 to 26. This model shows the parasitics between the metal electrodes along each gate finger. As shown schematically in FIG. 25, the following fringe capacitance parasitics cause the gate-source air bridge
(air bridge), gate-source air bridge, gate-source ohmic, gate-drain ohmic, and source-drain ohmic.
【0038】
オン・メサ寄生モデルおよび対応する等価回路を図27および図28に示す。
このモデルは、各ゲート・フィンガに沿ったアクティブFET領域周囲の寄生を
表し、種々の容量フリンジ寄生および抵抗性寄生を含む。即ち、ゲート−ソース
側リセス(recess)、ゲート−ドレイン側リセス、ゲート−ソース進入電荷(gate-
source access charge)/ドープ・キャップ(doped cap)、およびゲート−ドレイ
ン進入電荷/ドープ・キャップ容量フリンジ寄生をモデル化する。加えて、ゲー
ト・メタライゼーションおよびオーミック・コンタクト抵抗性寄生もモデル化す
る。The on-mesa parasitic model and the corresponding equivalent circuit are shown in FIGS. 27 and 28.
This model represents the parasitics around the active FET region along each gate finger and includes various capacitive fringe parasitics and resistive parasitics. That is, a gate-source side recess, a gate-drain side recess, and a gate-source ingress charge (gate-
Model source access charge / doped cap, and gate-drain ingress charge / doped cap capacitance fringe parasitics. In addition, gate metallization and ohmic contact resistive parasitics are also modeled.
【0039】
固有モデルおよび対応する等価回路を図29および図30に示す。固有モデル
は、FETの動作決定を支配する物理的現象を表す。即ち、DCおよび電流電圧
応答は、固有電荷の大きさおよび位置を表す、物理的現象に基づく分析式によっ
て決定することができる。これは、当技術分野では一般に公知であり、例えば、
Hughes et al.の「Nonlinear Charge Control In AlGaAs Modulation-Doped FET
s」(AlGaAs変調ドープFETにおける非線形電荷制御), IEEE Trans. E
lectron Devices, Vol. ED-34, No. 8(1987年4月)において論じられてい
る。その内容は、この言及により本願にも援用されるものとする。小信号モデル
の作用(performance)をモデル化するには、適切な電荷または電流制御式の導関
数を求め、RI、RJ、RDS、RGS、RGD、GM、TAU、CGS、CD
SおよびCGDというような種々の項を導出する。このような制御式は、当技術
分野では一般に公知であり、先に述べて本願にもその内容が援用されるものとし
たHughes et alの参考文献に詳細に開示されている。ノイズ作用をモデル化する
には、電流または電圧摂動分析を用いることができる。H. Statz, et al.の「No
ise Characteristics of Gallium Arsenide Field-Effect Transistors」(ガリ
ウム砒素電界効果トランジスタのノイズ特性), IEEE-Trans. Electron Devices
, vol. Ed-21 No. 9(1974年9月)、およびA. Van Der Zielの「Gate Nois
e in Field Effect Transistors at Moderately High Frequencies」(適度な高
周波数での電界効果トランジスタにおけるゲート・ノイズ), Proc. IEEE, vol.
51(1963年3月)を参照のこと。The eigenmodel and the corresponding equivalent circuit are shown in FIGS. 29 and 30. The eigenmodel represents the physical phenomenon that governs the operational decisions of a FET. That is, the DC and current-voltage response can be determined by a physical phenomenon-based analytical equation that represents the magnitude and position of the intrinsic charge. This is generally known in the art, eg
Hughes et al., `` Nonlinear Charge Control In AlGaAs Modulation-Doped FET
s "(Nonlinear charge control in AlGaAs modulation doped FET), IEEE Trans. E
lectron Devices, Vol. ED-34, No. 8 (April 1987). The contents of which are incorporated herein by this reference. To model the performance of a small signal model, the derivative of the appropriate charge or current control equation is determined, RI, RJ, RDS, RGS, RGD, GM, TAU, CGS, CD.
We derive various terms such as S and CGD. Such control equations are generally known in the art and are disclosed in detail in the Hughes et al reference, which was previously mentioned and incorporated herein by reference. Current or voltage perturbation analysis can be used to model noise effects. H. Statz, et al. “No
ise Characteristics of Gallium Arsenide Field-Effect Transistors ", IEEE-Trans. Electron Devices , vol. Ed-21 No. 9 (September 1974), and A. Van Der Ziel. "Gate Nois
e in Field Effect Transistors at Moderately High Frequencies ", Gate noise in field-effect transistors at moderately high frequencies, Proc. IEEE , vol.
51 (March 1963).
【0040】
前述したS−パラメータ顕微鏡分析と共に用いる寄生モデルの一例を図31A
ないし図38に示す。半導体デバイスの具体的な実施形態を示すとともに説明す
るが、本発明の原理は種々の半導体デバイスにも適用可能である。図31Aを参
照すると、Pi−FETが示されている。図示のように、PiFETは4つのゲ
ート・フィンガを有する。図31Bでは、4フィンガPi−FETがモデル化さ
れている。即ち、図31Bは、図31Aに示すPi−FETの等価回路モデルを
示す。これは、公知のCADプログラム、例えば、Agilent Technologiesが製造
するLIBRA 6.1によって実現した。図示のように、等価回路モデルは、寄生埋め
込みモデル実現に伴う等価回路エレメントやネットワーク接続の全てを示すので
はなく、むしろ完成した製品を具体的に示す。図31Bは、図3との類似性を実
証するために、シンボル図で表示されている。ネットワークおよびその等価回路
エレメントの構築に関する実際の技術的情報は、通常模式図で与えられる。An example of a parasitic model for use with the S-parameter microscopy analysis described above is shown in FIG. 31A.
38 to 38. Although specific embodiments of semiconductor devices are shown and described, the principles of the present invention are applicable to various semiconductor devices. Referring to FIG. 31A, a Pi-FET is shown. As shown, the PiFET has four gate fingers. In FIG. 31B, a 4-finger Pi-FET is modeled. That is, FIG. 31B shows an equivalent circuit model of the Pi-FET shown in FIG. 31A. This was accomplished by known CAD programs, such as LIBRA 6.1 manufactured by Agilent Technologies. As shown, the equivalent circuit model does not show all of the equivalent circuit elements and network connections that accompany the implementation of the parasitic embedding model, but rather the finished product. FIG. 31B is displayed in a symbolic diagram to demonstrate similarity to FIG. The actual technical information on the construction of the network and its equivalent circuit elements is usually given in schematic diagrams.
【0041】
図32ないし図38は、S−パラメータ顕微鏡分析と共に用いる寄生モデルの
応用を示す。本発明の重要な態様は、多ゲート・フィンガ・デバイスを単一ゲー
ト・フィンガ・デバイスとしてモデル化することに関する。ここで用いる場合、
単一単位デバイス・セルとは、単一のゲート・フィンガを伴うデバイスのことを
意味する。例えば、図31Aに示す4フィンガPi−FETは、4つの単位デバ
イス・セルとしてモデル化する。32-38 show the application of the parasitic model for use with S-parameter microscopic analysis. An important aspect of the present invention relates to modeling multi-gate finger devices as a single-gate finger device. When used here,
By single unit device cell is meant a device with a single gate finger. For example, the 4-finger Pi-FET shown in FIG. 31A is modeled as 4 unit device cells.
【0042】
最初に、図31Aに示す4フィンガPi−FETを、図32および図33に示
すように、固有モデル102を有する単一フィンガ単位デバイス・セル100と
してモデル化する。即ち、第1レベルの埋め込みを規定するブロック102の代
わりに、Pi−FET固有FETモデル104を用いる。図33に示すように、
Pi−FET固有モデルのパラメータ値を、単一フィンガ単位デバイス・セル固
有モデルのパラメータ値と共に加算する。先に論じたように、固有デバイス・モ
デル104をS−パラメータ顕微鏡分析によって形成することもできる。次に、
図34に示すように、相互接続レイアウト寄生エレメントを等価モデルに追加す
る。この場合、モデル項を単に適切な回路エレメントの値に加算し、第2レベル
の埋め込みを規定する単一の単位デバイス・セルを形成する。一旦単一単位デバ
イス・セルが定型化されたなら、このデバイスを用いて、多フィンガ・デバイス
のモデルを構築する。この場合、4つのゲート・フィンガを有するPi−FET
を、図35に示すような4つの単一フィンガ・デバイス単位セルとしてモデル化
する。続いて、オフ・メサ・レイアウト寄生エレメントを多フィンガ・レイアウ
トに接続し、図36に示すような第3レベルの埋め込みを規定する。これらのオ
フ・メサ・レイアウト寄生エレメントを、参照番号108および110で全体的
に識別する。これらは、等価回路構造の主要な外部ノードに接続された新たな回
路エレメントとして実装される。続いて、図40に全体的に示すように、第4レ
ベルの埋め込みを実施する。即ち、種々の単位デバイス・セルの各々のソースに
インダクタ・モデルを接続し、図37に全体的に示すような、金属ブリッジ相互
接続部を表す。最後に、図39に示すように、第5レベルの埋め込みを実施する
。ここでは、フィード電極モデル114および116を、集中線形エレメント(
即ち、コンデンサおよびインダクタ)として、そして分散エレメント(即ち、マ
イクロストリップ・ラインおよび接合部)としてモデル化し、図38に示すゲー
ト・フィードおよびドレイン接続を形成する。図示のように、分散エレメントは
、LIBRA6.1において実現されるように、マイクロストリップ・エレメントの分散
モデルである。First, the 4-finger Pi-FET shown in FIG. 31A is modeled as a single-finger unit device cell 100 with an eigenmodel 102, as shown in FIGS. 32 and 33. That is, the Pi-FET specific FET model 104 is used instead of the block 102 that defines the first level embedding. As shown in FIG. 33,
The parameter value of the Pi-FET specific model is added together with the parameter value of the single finger unit device cell specific model. The intrinsic device model 104 may also be formed by S-parameter microscopic analysis, as discussed above. next,
As shown in FIG. 34, interconnect layout parasitic elements are added to the equivalent model. In this case, the model term is simply added to the value of the appropriate circuit element to form a single unit device cell that defines the second level embedding. Once a single unit device cell is stylized, this device is used to build a model of a multi-fingered device. In this case, a Pi-FET with four gate fingers
Are modeled as four single finger device unit cells as shown in FIG. The off-mesa layout parasitic elements are then connected to a multi-finger layout to define the third level embedding as shown in FIG. These off-mesa layout parasitic elements are generally identified by the reference numerals 108 and 110. These are implemented as new circuit elements connected to the main external nodes of the equivalent circuit structure. Subsequently, as shown generally in FIG. 40, fourth level embedding is performed. That is, the inductor model is connected to the source of each of the various unit device cells to represent a metal bridge interconnect, as generally shown in FIG. Finally, as shown in FIG. 39, the fifth level embedding is performed. Here, feed electrode models 114 and 116 are represented by lumped linear elements (
Modeled as capacitors and inductors and as dispersive elements (i.e., microstrip lines and junctions) to form the gate feed and drain connections shown in FIG. As shown, the dispersive element is a dispersive model of microstrip elements, as implemented in LIBRA 6.1.
【0043】FET等価回路モデルを一意に決定するための抽出方法
先に論じたFET等価回路パラメータを決定する方法を、図39ないし図44
に示す。この方法は、図8に示したソース共通(コモン)FET等価回路モデル
のような、等価回路モデルに基づいている。図39Aを参照すると、ステップ1
22で最初にモデルを生成する。図8に示したモデルを、FETの小信号モデル
として用いる。このアルゴリズムの重要な態様によれば、等価回路パラメータは
、測定したFET S−パラメータに基づいている。半導体デバイスのS−パラ
メータの測定は、当技術分野では周知である。図42Aは、0.05ないし40
GHz間の周波数において測定したS−パラメータS11、S12およびS22
を一例として示すスミス・チャートである。図42Bは、0.05ないし40G
Hzの周波数において測定したS−パラメータS21の大きさ/角度チャートを
表す。ステップ124(図39A)に明示するようにS−パラメータを測定した
後、ステップ126において、測定が適当であるか否か確認する。これを行うに
は、手作業で検査結果の異常を調査するか、あるいはアルゴリズムによって検査
集合(test set)の有効性を判断する。測定が適当であれば、ステップ128にお
いてS−パラメータの測定値を格納する。 Extraction Method for Uniquely Determining FET Equivalent Circuit Model The method for determining the FET equivalent circuit parameters discussed above is described with reference to FIGS. 39 to 44.
Shown in. This method is based on an equivalent circuit model, such as the source common FET common circuit model shown in FIG. Referring to FIG. 39A, step 1
A model is first generated at 22. The model shown in FIG. 8 is used as a small signal model of FET. According to an important aspect of this algorithm, the equivalent circuit parameters are based on the measured FET S-parameters. Measuring S-parameters for semiconductor devices is well known in the art. FIG. 42A shows 0.05 to 40
S-parameters S11, S12 and S22 measured at frequencies between GHz
2 is a Smith chart showing, as an example. FIG. 42B shows 0.05 to 40G.
6 represents a magnitude / angle chart of the S-parameter S21 measured at a frequency of Hz. After measuring the S-parameters as specified in step 124 (FIG. 39A), in step 126 it is checked whether the measurement is suitable. To do this, manually inspect the test results for anomalies or algorithmically determine the validity of the test set. If the measurement is appropriate, then in step 128 the measured value of the S-parameter is stored.
【0044】
試行開始インピーダンス点の値の空間を、例えば、表4に示すように、選択す
る。次いで、Minasianアルゴリズムとして知られている直接モデル抽出アルゴリ
ズムを用いて、開始フィードバック・インピーダンスの値毎に、等価回路モデル
・パラメータの暫定値を生成する。このような抽出アルゴリズムは、当技術分野
では周知であり、例えば、M. Berroth, et al.の"Broadband Determination of
the FET Small Equivalent Small Signal Circuit"(FET小等価小信号回路の
広帯域判定), IEEE-MTT, Vol. 38, No.7 (1980年7月)に開示されている
。表4に示す開始インピーダンス点値の各々について、モデル・パラメータ値を
決定する。即ち、図39Aを参照すると、表4における各インピーダンス点を、
ブロック130、132等によって処理し、インピーダンス点の各々についてモ
デル・パラメータ値を算出し、誤差(エラー)メトリック(error metric)を形成
する。更に、エラー・メトリックを用いて、一意の小信号デバイス・モデルを作
成する。これについては、以下で論ずる。ブロック130、132の各々におけ
る処理は同様である。したがって、表4に示したインピーダンス点の例について
論ずるのは、一方のブロック130のみとする。この例では、1.7Ωのソース
抵抗Rsおよび0.0045pHのソース・インダクタンスLsと相関のあるイン
ピーダンス点17を用いる。The space of the values of the trial start impedance points is selected, for example, as shown in Table 4. A direct model extraction algorithm known as the Minasian algorithm is then used to generate a temporary value of the equivalent circuit model parameter for each value of the starting feedback impedance. Such extraction algorithms are well known in the art and are described, for example, in "Broadband Determination of M. Berroth, et al.
The FET Small Equivalent Small Signal Circuit "(wideband judgment of FET small equivalent small signal circuit), IEEE-MTT , Vol. 38, No. 7 (July 1980). For each of the values, the model parameter values are determined, ie, referring to Figure 39A, each impedance point in Table 4 is
Processed by blocks 130, 132, etc., model parameter values are calculated for each of the impedance points to form an error metric. In addition, the error metric is used to create a unique small signal device model. This will be discussed below. The processing in each of the blocks 130 and 132 is similar. Therefore, only one block 130 will be discussed for the example impedance points shown in Table 4. In this example, an impedance point 17 is used that correlates with a source resistance R s of 1.7Ω and a source inductance L s of 0.0045 pH.
【0045】[0045]
【表4】 [Table 4]
【0046】
選択した値Rs=1.7Ωについて、初期固有等価回路パラメータおよび初期
寄生等価回路パラメータを決定する。例えば、ステップ134および136にお
いて明示したように、先に論じ表5および表6に示すMinasianアルゴリズムを用
いる。ステップ138において、例えば、図43Aおよび図43Bに示すように
、シミュレーションによる回路パラメータを、S−パラメータ測定値と比較する
。処理ブロック130および132等の各々は、6回のサイクルを完全に実行す
る。したがって、システムはステップ140において6回のサイクルが完了した
か否か判定を行う。For the selected value R s = 1.7Ω, the initial intrinsic equivalent circuit parameter and the initial parasitic equivalent circuit parameter are determined. For example, use the Minasian algorithm previously discussed and shown in Tables 5 and 6 as specified in steps 134 and 136. At step 138, the simulated circuit parameters are compared to the S-parameter measurements, for example as shown in FIGS. 43A and 43B. Each of processing blocks 130 and 132, etc., completes six cycles. Therefore, the system determines in step 140 whether the six cycles have been completed.
【0047】[0047]
【表5】 [Table 5]
【0048】[0048]
【表6】 [Table 6]
【0049】
処理ブロック130の各サイクルは、直接抽出、および固定の最適化繰り返し
回数、例えば、60回を用いた、後続の最適化から成る。抽出−最適化サイクル
の回数を最適化の繰り返し回数と共に固定にすることによって、モデル解を導出
しなければならない固定の「距離」即ち計算時間を規定する。したがって、この
アルゴリズムは、全エラー・メトリックの収束速度要件を組み入れる。この際、
各試行モデル解が互いに競合する環境を設定する。このために、固定計算時間に
対して最低のあてはめ誤差を達成することにより、「レース」(race)評価基準を
組み入れる。ここでは、各処理ブロック130、132等に対して「収束速度」
を暗示的に計算する。Each cycle of processing block 130 consists of direct extraction and subsequent optimization using a fixed number of optimization iterations, eg, 60. By fixing the number of extraction-optimization cycles together with the number of iterations of optimization, we define a fixed "distance" or computational time over which the model solution must be derived. Therefore, this algorithm incorporates a convergence rate requirement for the total error metric. On this occasion,
An environment in which each trial model solution competes with each other is set. To this end, it incorporates a "race" criterion by achieving the lowest fitting error for a fixed computation time. Here, “convergence speed” is set for each processing block 130, 132, etc.
Is implicitly calculated.
【0050】
システムがステップ140においてレースが行われたか否か判定した後、シス
テムはブロック142に進み、モデル・パラメータを最適化する。種々の市販ソ
フトウエア・プログラムが利用可能である。例えば、HP-eesofが製造するLIBRA
3.5ソフトウエアを、回路のシミュレーションおよび最適化機能の双方に用いる
ことができる。最適化は、フィードバック抵抗Rsを固定値に固定することに加
えて、表7に明示する制約にしたがって実行する。After the system determines in step 140 whether a race has taken place, the system proceeds to block 142 and optimizes the model parameters. Various commercial software programs are available. For example, LIBRA manufactured by HP-eesof
3.5 software can be used for both circuit simulation and optimization functions. The optimization is performed according to the constraints specified in Table 7, in addition to fixing the feedback resistance R s to a fixed value.
【0051】[0051]
【表7】 [Table 7]
【0052】
Rsの値を固定することによって、このアルゴリズムのセグメントは、開始し
た試行フィードバック・インピーダンス点のみについて、試行モデル解を得るよ
うに制約を与える。表8は、LIBRA 3.5のような市販のソフトウエアを用いて最
適化した固有等価パラメータ値を示す。これらの値は、表9に示す最適化寄生値
と共に、最初の抽出−最適化サイクル(即ち、6回の内の1つ)に対する最初の
最適化モデル解を形成する。次いで、最適化モデル・パラメータを機能ブロック
134および136(図39A)にフィードバックし、新たな初期モデル解のた
めに用いる。これらの値を、図43Aおよび図43Bに示す、S−パラメータの
測定値と比較する。システムは、前述と同様に、このサイクルを6回繰り返す。
6回の抽出−最適化サイクルの後、試行インピーダンス点17に対する最終試行
モデル解が完成し、測定データに対するその最終あてはめ誤差が同時に得られ、
新たなエラー・メトリック144を形成する。重要な態様によれば、抽出−最適
化アルゴリズムは、各点の最終最適化あてはめ誤差に、測定値のモデル値に対す
るあてはめ誤差、および収束速度双方に関する情報を暗示的に持たせる。これを
行うには、固定の最適化時間制約を設け、種々の試行モデル解間において競合レ
ースを設定する。By fixing the value of R s , the segment of this algorithm constrains to get the trial model solution only for the starting trial feedback impedance point. Table 8 shows the intrinsic equivalent parameter values optimized using commercial software such as LIBRA 3.5. These values, along with the optimized parasitic values shown in Table 9, form the first optimized model solution for the first extraction-optimization cycle (i.e., one in six). The optimized model parameters are then fed back to function blocks 134 and 136 (FIG. 39A) and used for the new initial model solution. These values are compared with the S-parameter measurements shown in FIGS. 43A and 43B. The system repeats this cycle 6 times, as before.
After six extraction-optimization cycles, the final trial model solution for trial impedance point 17 is completed and its final fitting error for the measured data is obtained at the same time,
Create a new error metric 144. According to an important aspect, the extraction-optimization algorithm implicitly gives the final optimization fitting error at each point information about both the fitting error of the measured value to the model value and the convergence speed. To do this, we set fixed optimization time constraints and set up competing races between the various trial model solutions.
【0053】[0053]
【表8】 [Table 8]
【0054】[0054]
【表9】 [Table 9]
【0055】
図40および図41に全体を示すように、ステップ146における抽出最適化
サイクルの実施によって、試行インピーダンス点の全てから、最良かつ最速解決
解(solving solution)が最終あてはめ誤差に対する大域的(グローバル)極小(g
lobal minima)として現れる。更に具体的には、図40を参照すると、新たなエ
ラー・メトリックを用いた大域的極小解が、Rs=1.7オーム付近で求められ
る。表10および表11は、この大域的解の最終モデル等価回路パラメータを纏
めており、ステップ148(図39B)で明示した固有および寄生パラメータを
含む。As shown generally in FIGS. 40 and 41, the implementation of the extraction optimization cycle at step 146 provides the best (and fastest) solving solution from all of the trial impedance points globally (for the final fitting error). Global) Minimum (g
Appears as a lobal minima). More specifically, referring to FIG. 40, a global minimum solution using the new error metric is determined near R s = 1.7 ohms. Tables 10 and 11 summarize the final model equivalent circuit parameters for this global solution, including the intrinsic and parasitic parameters identified in step 148 (Fig. 39B).
【0056】[0056]
【表10】 [Table 10]
【0057】[0057]
【表11】 [Table 11]
【0058】
解の精度を検査するために、図44Aおよび図44Bに示すように、解の最終
モデルをS−パラメータの測定値と比較する。図示のように、シミュレートした
モデルの値とS−パラメータの測定値との間には高い相関性があり、シミュレー
トしたモデルの値が、比較的精度が高い一意の小信号デバイス・モデルを表すこ
とが確認された。To check the accuracy of the solution, the final model of the solution is compared to the S-parameter measurements, as shown in FIGS. 44A and 44B. As shown, there is a high correlation between the simulated model values and the S-parameter measurements, and the simulated model values provide a relatively accurate unique small-signal device model. It was confirmed to represent.
【0059】
以上の教示から、本発明には多くの変更や変形が可能であることは明らかであ
る。したがって、特許請求の範囲内で、本発明はこれまでに具体的に説明した以
外でも実施可能であることは理解されよう。Obviously, many modifications and variations of the present invention are possible in light of the above teachings. Therefore, it will be appreciated that within the scope of the appended claims, the present invention may be practiced other than as specifically described above.
【図1】
図1は、製造プロセスにおいて公知のMMIC歩留まり低下機構のフロー・チ
ャートである。FIG. 1 is a flow chart of a known MMIC yield reduction mechanism in a manufacturing process.
【図2】
図2Aおよび図2Bは、それぞれ、モンテ・カルロおよび相関統計的デバイス
・モデルを用いて、26GHz MMICについての雑音指数のシミュレーショ
ンおよび累積歩留まりであり、測定データを正方形で示し、モンテ・カルロ統計
データを円で示し、図示の測定データには破線を付してある。2A and 2B are noise figure simulations and cumulative yields for a 26 GHz MMIC using Monte Carlo and correlation statistical device models, respectively, with measured data shown as squares and Monte Monte. Carlo statistical data is shown by a circle, and the measured data shown in the figure is indicated by a broken line.
【図3】
図3は、公知のマッピングMMIC RF歩留まり予測方法を示す一例の図で
ある。FIG. 3 is an example of a known mapping MMIC RF yield prediction method.
【図4】
図4は、図3に示す方法を利用して、35GHZ GaAs pHEMT L
NAについて、測定雑音指数対マッピングした雑音指数の関係を示すグラフであ
る。FIG. 4 is a schematic diagram of a 35GHZ GaAs pHEMT L using the method shown in FIG.
6 is a graph showing the relationship between measured noise figure and mapped noise figure for NA.
【図5】 図5は、本発明によるS−パラメータ顕微鏡分析の一例を示す。[Figure 5] FIG. 5 shows an example of an S-parameter microscopic analysis according to the present invention.
【図6】 図6は、HEMTデバイスの一例の内部領域および外部領域を示す。[Figure 6] FIG. 6 shows an example inner and outer regions of a HEMT device.
【図7】
図7は、図5と同様であるが、図5に示したHEMT FETデバイス内にお
けるモデル・エレメントの近似位置を示す。FIG. 7 is similar to FIG. 5, but shows the approximate location of the model element within the HEMT FET device shown in FIG.
【図8】 図8は、ソース共通FET等価回路モデルの概略図である。[Figure 8] FIG. 8 is a schematic diagram of a source common FET equivalent circuit model.
【図9】
図9は、図5に示したS−パラメータ顕微鏡分析の具体的応用を示す図である
。FIG. 9 is a diagram showing a specific application of the S-parameter microscope analysis shown in FIG.
【図10】
図10は、図5と同様に、公知のシステムが半導体デバイスの内部電荷および
電界構造を高精度に予測できないことを実証する図である。10 is a diagram, similar to FIG. 5, demonstrating that known systems cannot accurately predict the internal charge and electric field structure of semiconductor devices.
【図11】
図11は、4−フィンガ、200μmGaAs HEMTデバイスの平面図で
ある。FIG. 11 is a plan view of a 4-finger, 200 μm GaAs HEMT device.
【図12】
図12は、図11に示したサンプルのFETデバイスについて、ドレイン−ソ
ース間電圧Vdsの関数として、測定したドレイン−ソース間電流Idsを示すグラ
フである。FIG. 12 is a graph showing measured drain-source current I ds as a function of drain-source voltage V ds for the sample FET device shown in FIG. 11.
【図13】
図13は、図11に示したサンプルのFETデバイスについて、ゲート−ソー
ス電圧Vgsの関数として、ドレイン−ソース間電流Idsおよびトランスコンダ
クタンスGmを示すグラフである。FIG. 13 is a graph showing drain-source current I ds and transconductance G m as a function of gate-source voltage Vgs for the sample FET device shown in FIG. 11.
【図14】
図14は、図11に示したFETデバイスについて、0.05ないし40.0
GHZまでの周波数において測定したS11、S12およびS22パラメータを
示すスミス・チャートである。FIG. 14 is a graph of 0.05 to 40.0 for the FET device shown in FIG.
3 is a Smith chart showing S11, S12, and S22 parameters measured at frequencies up to GHZ.
【図15】
図15は、図11に示したFETの一例について、0.05ないし40GHZ
までの周波数におけるSパラメータS21に対する角度の関数として、大きさを
示すグラフである。FIG. 15 is a diagram showing an example of the FET shown in FIG.
7 is a graph showing magnitude as a function of angle for S-parameter S21 at frequencies up to.
【図16】
図16は、本発明にしたがって、関数バイアスとしてRsで示すオン・メサ・
ソース・アクセス領域内における電荷および電界分布の電荷制御マップを示すグ
ラフである。FIG. 16 shows an on-mesa shown as R s as a functional bias in accordance with the present invention.
6 is a graph showing a charge control map of charge and electric field distribution in the source / access region.
【図17】
図17は、本発明にしたがって、バイアスの関数としてRdで示すオン・メサ
・ドレイン・アクセス領域内における電荷および電界分布の電荷制御マップを示
すグラフである。FIG. 17 is a graph showing a charge control map of charge and electric field distribution in the on-mesa drain access region as R d as a function of bias in accordance with the present invention.
【図18】
図18は、本発明にしたがって、バイアスの関数としてRiで示す、非擬似静
止多数キャリア輸送に対する電荷制御マップを示すグラフである。FIG. 18 is a graph showing a charge control map for non-pseudo-quiescent majority carrier transport, shown as R i as a function of bias, in accordance with the present invention.
【図19】
図19は、本発明にしたがって、バイアスの関数としてCgsおよびCgtで
示す、ゲート下におけるゲート変調電荷および分布に対する電荷制御マップを示
すグラフである。FIG. 19 is a graph showing a charge control map for gate modulated charge and distribution under gate, shown in Cgs and Cgt as a function of bias, in accordance with the present invention.
【図20】
図20は、2つのゲート・フィンガを有するπ−FETの一例の平面図である
。FIG. 20 is a plan view of an example of a π-FET having two gate fingers.
【図21】
図21は、4つのゲート・フィンガを有するπ−FETの一例の平面図である
。FIG. 21 is a plan view of an example of a π-FET having four gate fingers.
【図22】 図22は、本発明によるπ−FET寄生モデルの図である。FIG. 22 FIG. 22 is a diagram of a π-FET parasitic model according to the present invention.
【図23】
図23は、本発明によるπ−FETについての、オフ・メサ寄生モデルの図で
ある。FIG. 23 is a diagram of an off-mesa parasitic model for a π-FET according to the present invention.
【図24】
図24は、図21に示したような、4つのゲート・フィンガを有するπ−FE
Tについての、本発明による相互接続および境界寄生モデルの図である。FIG. 24 is a π-FE with four gate fingers as shown in FIG. 21.
FIG. 4 is a diagram of an interconnection and boundary parasitic model according to the present invention for T.
【図25】 図25は、本発明による電極間寄生モデルの図である。FIG. 25 FIG. 25 is a diagram of an inter-electrode parasitic model according to the present invention.
【図26】 図26は、図25に示した電極間寄生モデルの概略図である。FIG. 26 FIG. 26 is a schematic diagram of the inter-electrode parasitic model shown in FIG.
【図27】 図27は、本発明によるオン・メサ寄生モデルの図である。FIG. 27 FIG. 27 is a diagram of an on-mesa parasitic model according to the present invention.
【図28】 図28は、図27に示したオン・メサ寄生モデルの概略図である。FIG. 28 FIG. 28 is a schematic diagram of the on-mesa parasitic model shown in FIG.
【図29】 図29は、本発明による固有モデルの図である。FIG. 29 FIG. 29 is a diagram of a unique model according to the present invention.
【図30】 図30は、図29に示した固有モデルの概略図である。FIG. 30 FIG. 30 is a schematic diagram of the specific model shown in FIG.
【図31】
図31Aは、4つのゲート・フィンガを有するπ−FETのデバイス・レイア
ウトの一例である。
図31Bは、図31Aに示したπ−FETの等価回路モデルである。FIG. 31A is an example of a device layout for a π-FET with four gate fingers. 31B is an equivalent circuit model of the π-FET shown in FIG. 31A.
【図32】
図32は、本発明による単一フィンガの単位デバイス・セルの固有モデルであ
る。FIG. 32 is an eigenmodel of a single finger unit device cell according to the present invention.
【図33】 図33は、図32と同様であり、本発明による第1レベルの埋め込みを示す。FIG. 33 FIG. 33 is similar to FIG. 32 and illustrates first level embedding according to the present invention.
【図34】 図34は、図33と同様であり、本発明による第2レベルの埋め込みを示す。FIG. 34 FIG. 34 is similar to FIG. 33 and shows second level embedding according to the present invention.
【図35】
図35は、本発明による、図31Aに示したπ−FETの等価回路モデルであ
る。FIG. 35 is an equivalent circuit model of the π-FET shown in FIG. 31A according to the present invention.
【図36】 図36は、図34と同様であり、本発明による第3レベルの埋め込みを示す。FIG. 36 FIG. 36 is similar to FIG. 34 and shows a third level embedding according to the present invention.
【図37】 図37は、図34と同様であり、本発明による第4レベルの埋め込みを示す。FIG. 37 FIG. 37 is similar to FIG. 34 and shows a fourth level embedding according to the present invention.
【図38】 図38は、図34と同様であり、本発明による第5レベルの埋め込みを示す。FIG. 38 FIG. 38 is similar to FIG. 34 and shows a fifth level embedding according to the present invention.
【図39】
図39Aおよび図39Bは、本発明の一部をなすパラメータ抽出モデリング・
アルゴリズムのフロー・チャートである。39A and 39B show a parameter extraction modeling and part of the present invention.
It is a flow chart of an algorithm.
【図40】 図40は、本発明によるエラー・メトリックを示す。FIG. 40 FIG. 40 shows an error metric according to the present invention.
【図41】 図41は、本発明によるエラー・メトリックを示す。FIG. 41 FIG. 41 shows an error metric according to the present invention.
【図42】
図42Aは、0.05ないし40.0までの周波数における、S−パラメータ
S11、S12およびS22について、測定および初期モデル解を示すスミス・
チャートである。
図42Bは、0.05ないし40.0の周波数における、初期モデル化S−パ
ラメータS21について、角度および大きさの関係を示すグラフである。FIG. 42A is a Smith plot showing measured and initial model solutions for S-parameters S11, S12 and S22 at frequencies from 0.05 to 40.0.
It is a chart. FIG. 42B is a graph showing the angle-magnitude relationship for the initial modeled S-parameter S21 at frequencies of 0.05 to 40.0.
【図43】
図43Aは、第1抽出最適化サイクルにおいて、0.05ないし40.0の周
波数で測定およびシミュレートしたS−パラメータS11、S12およびS22
を示すスミス・チャートである。
図43Bは、第1抽出最適化サイクルにおいて、0.05ないし40.0の周
波数での第1モデルS−21パラメータ測定値および最適化第1モデルS−21
パラメータについて、角度の関数として大きさを示すグラフである。FIG. 43A shows S-parameters S11, S12 and S22 measured and simulated at frequencies of 0.05 to 40.0 in the first extraction optimization cycle.
Is a Smith chart showing. FIG. 43B shows the first model S-21 parameter measurements and the optimized first model S-21 at frequencies of 0.05 to 40.0 in the first extraction optimization cycle.
6 is a graph showing magnitude as a function of angle for parameters.
【図44】
図44Aは、最終解について、0.05ないし40.0の周波数におけるS−
パラメータS11、S12およびS22の最終モデル解の関数として、測定を示
すスミス・チャートである。
図44Bは、0.05ないし40.0の周波数における最終モデル解のS−パ
ラメータS21について、角度の関数として大きさを示すグラフである。FIG. 44A shows the S− at frequencies of 0.05 to 40.0 for the final solution.
3 is a Smith chart showing the measurements as a function of the final model solution of the parameters S11, S12 and S22. FIG. 44B is a graph showing the magnitude as a function of angle for the S-parameter S21 of the final model solution at frequencies of 0.05 to 40.0.
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,CY, DE,DK,ES,FI,FR,GB,GR,IE,I T,LU,MC,NL,PT,SE,TR),OA(BF ,BJ,CF,CG,CI,CM,GA,GN,GW, ML,MR,NE,SN,TD,TG),AP(GH,G M,KE,LS,MW,MZ,SD,SL,SZ,TZ ,UG,ZW),EA(AM,AZ,BY,KG,KZ, MD,RU,TJ,TM),AE,AG,AL,AM, AT,AU,AZ,BA,BB,BG,BR,BY,B Z,CA,CH,CN,CR,CU,CZ,DE,DK ,DM,DZ,EE,ES,FI,GB,GD,GE, GH,GM,HR,HU,ID,IL,IN,IS,J P,KE,KG,KP,KR,KZ,LC,LK,LR ,LS,LT,LU,LV,MA,MD,MG,MK, MN,MW,MX,MZ,NO,NZ,PL,PT,R O,RU,SD,SE,SG,SI,SK,SL,TJ ,TM,TR,TT,TZ,UA,UG,UZ,VN, YU,ZA,ZW─────────────────────────────────────────────────── ─── Continued front page (81) Designated countries EP (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, I T, LU, MC, NL, PT, SE, TR), OA (BF , BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG), AP (GH, G M, KE, LS, MW, MZ, SD, SL, SZ, TZ , UG, ZW), EA (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM), AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, B Z, CA, CH, CN, CR, CU, CZ, DE, DK , DM, DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, J P, KE, KG, KP, KR, KZ, LC, LK, LR , LS, LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, R O, RU, SD, SE, SG, SI, SK, SL, TJ , TM, TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW
Claims (10)
法であって、 (a)半導体デバイスのS−パラメータを測定するステップと、 (b)前記半導体デバイスの電荷制御マップを生成するステップと、 を含む方法。1. A method of determining internal charge and electric field in a semiconductor device, comprising: (a) measuring an S-parameter of the semiconductor device; and (b) generating a charge control map of the semiconductor device. And, including.
果トランジスタ(FET)であり、ステップ(a)は、種々のゲート電圧Vgs
において、ドレイン−ソース電流Idsをドレイン−ソース電圧Vdsの関数と
して測定するステップを含む、方法。2. The method of claim 1, wherein the semiconductor device is a field effect transistor (FET) and step (a) comprises varying gate voltages Vgs.
At, measuring the drain-source current Ids as a function of the drain-source voltage Vds.
ト電圧の各々について、所定の周波数範囲にわたって前記S−パラメータを測定
するステップを含む、方法。3. The method of claim 2, wherein step (a) comprises measuring the S-parameter over a predetermined frequency range for each of the gate voltages.
電圧において、各S−パラメータ毎に小信号等価回路値を抽出するステップを含
む、方法。4. The method of claim 3, wherein step (b) includes the step of extracting a small signal equivalent circuit value for each S-parameter at each gate voltage.
を生成するステップを含む方法。5. The method of claim 4, further comprising: (d) generating an embedded model.
、抽出した値にフィルタ処理を行い電荷制御マップを得る、方法。6. The method of claim 5, wherein the embedded model is used to filter the extracted values to obtain a charge control map.
ETモデルである、方法。7. The method of claim 6, wherein the embedded model is PiF.
A method that is an ET model.
て所定の容量性関与分を差し引く、方法。8. The method of claim 7, wherein the PiFET model is used to subtract a predetermined capacitive contribution.
て電極間寄生の影響による容量性関与分を差し引く、方法。9. The method according to claim 8, wherein the PiFET model is used to subtract the capacitive contribution due to the influence of interelectrode parasitics.
いてオフ・メサ寄生の影響による容量性関与分を差し引く、方法。10. The method of claim 9, wherein the PiFET model is used to subtract capacitive contributions due to the effects of off-mesa parasitics.
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