JP2003530685A - I2C optical isolator circuit - Google Patents
I2C optical isolator circuitInfo
- Publication number
- JP2003530685A JP2003530685A JP2001540535A JP2001540535A JP2003530685A JP 2003530685 A JP2003530685 A JP 2003530685A JP 2001540535 A JP2001540535 A JP 2001540535A JP 2001540535 A JP2001540535 A JP 2001540535A JP 2003530685 A JP2003530685 A JP 2003530685A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- output
- port
- input
- optical isolator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/26—Circuits with optical sensing means, i.e. using opto-couplers for isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P1/00—Auxiliary devices
- H01P1/32—Non-reciprocal transmission devices
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
- H04B10/80—Optical aspects relating to the use of optical transmission for specific applications, not provided for in groups H04B10/03 - H04B10/70, e.g. optical power feeding or optical transmission through water
- H04B10/801—Optical aspects relating to the use of optical transmission for specific applications, not provided for in groups H04B10/03 - H04B10/70, e.g. optical power feeding or optical transmission through water using optical interconnects, e.g. light coupled isolators, circuit board interconnections
- H04B10/802—Optical aspects relating to the use of optical transmission for specific applications, not provided for in groups H04B10/03 - H04B10/70, e.g. optical power feeding or optical transmission through water using optical interconnects, e.g. light coupled isolators, circuit board interconnections for isolation, e.g. using optocouplers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Logic Circuits (AREA)
- Optical Communication System (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】 双方向のＩ２Ｃ伝送ラインと一対の単一方向伝送ラインとの間で分離を供給するための光アイソレータ回路である。この光アイソレータ回路は双方向伝送ラインからデータを受け取り、そこからデータを供給するための双方向ポートを含む。この回路はさらに、（ｉ）双方向ポートから出力されるデータを受け取るための第１のバッファ、（ｉｉ）第１のバッファ出力部から出力されるデータを受け取るための第１の光アイソレータ、および（ｉｉｉ）第１の光アイソレータ出力部から出力されるデータを受け取って出力ポートに出力データを供給するための第２のバッファを有する出力経路を含む。この回路はまた、（ｉ）入力ポートから入ってくるデータを受け取るための第３のバッファ、（ｉｉ）第３のバッファ出力部から入ってくるデータを受け取るための第２の光アイソレータ、および（ｉｉｉ）第２の光アイソレータ出力部から入ってくるデータを受け取るための第４のバッファを有する入力経路をも含む。この第４のバッファは、入力データの特性がＩ２Ｃ特性と互換性をもつようにして入力データを双方向ポートに供給する。 (57) Abstract: An optical isolator circuit for providing separation between a bidirectional I2C transmission line and a pair of unidirectional transmission lines. The optical isolator circuit includes a bidirectional port for receiving data from and supplying data from the bidirectional transmission line. The circuit further includes (i) a first buffer for receiving data output from the bidirectional port, (ii) a first optical isolator for receiving data output from the first buffer output, and (Iii) An output path having a second buffer for receiving data output from the first optical isolator output section and supplying the output data to an output port is included. The circuit also includes (i) a third buffer for receiving incoming data from the input port, (ii) a second optical isolator for receiving incoming data from the third buffer output, and iii) also including an input path having a fourth buffer for receiving data coming from the second optical isolator output. The fourth buffer supplies the input data to the bidirectional port such that the characteristics of the input data are compatible with the I2C characteristics.
Description
【０００１】
（発明の背景）
本発明は、電気的な分離を供給する回路に関し、より詳細には、Ｉｎｔｅｒ−
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（以下「Ｉ２Ｃ」と称する）通信プロト
コルと互換性のある光分離回路（以下「光アイソレータ」回路と称する）に関す
る。Ｉ２Ｃバスは集積回路（「ＩＣ」）装置の中で通信を供給するために開発さ
れた双方向の２線の通信アーキテクチャであり、当業者にはよく知られている。
Ｉ２Ｃプロトコルは本質的にマスタ／スレーブのシステムであって、そこではマ
スタ・ステーションは特定のスレーブにアドレス指定された情報要求を１つの物
理的ワイヤを介して広める。スレーブ・ステーションはそれらに指向されるその
ような広報について連続的にそのワイヤをモニタし、アドレス指定されているこ
とを検出すると、スレーブはマスタが送信終了した後に所定の時間でその要求に
応答する。この方式で、一度に１つの送信部しかワイヤを使用せず、すべてがマ
スタ・ステーションの制御および指令下にある。標準のデータ速度は毎秒１００
，０００ビットであり、これは高速モードでは毎秒４００，０００ビットまで上
昇させることができる。このＩ２Ｃバスに接続できる装置の数は、最大バス容量
４００ｐＦを超えない限り、特に制限はない。BACKGROUND OF THE INVENTION The present invention relates to circuits that provide electrical isolation, and more particularly to Inter-
The present invention relates to an optical demultiplexer circuit (hereinafter referred to as an "optical isolator" circuit) compatible with an integrated circuit (hereinafter referred to as "I2C") communication protocol. The I2C bus is a bidirectional two-wire communication architecture developed to provide communication within integrated circuit ("IC") devices and is well known to those skilled in the art.
The I2C protocol is essentially a master / slave system in which a master station propagates information requests addressed to a particular slave over a single physical wire. The slave stations continuously monitor their wires for such advertisements directed at them, and when they detect that they are addressed, the slave responds to the request at a given time after the master has finished transmitting. . In this way, only one transmitter is used at a time, all under the control and command of the master station. Standard data rate is 100 per second
1,000 bits, which can be increased to 400,000 bits per second in high speed mode. The number of devices that can be connected to the I2C bus is not particularly limited as long as the maximum bus capacity does not exceed 400 pF.
【０００２】
図１はＩ２Ｃバスが使用可能なバッテリ・モニタリングの応用を示している。
この応用では、多数の個別セル・モジュール２０（例えば３０以上のモジュール
）が直列に接続されて高電圧バッテリ１０を形成する。各セル・モジュール２０
は電圧セル２２と共にセル２２に付属された電力モニタ・モジュール２４を含む
。一実施形態では、このセルはＮｉＭＨセルを含むが、しかし当分野の技術者に
知られている電圧発生のためのその他の技術もまた使用することができる。FIG. 1 shows an application of battery monitoring in which an I2C bus can be used.
In this application, a number of individual cell modules 20 (eg, 30 or more modules) are connected in series to form high voltage battery 10. Each cell module 20
Includes a voltage monitor 22 and a power monitor module 24 attached to cell 22. In one embodiment, the cell comprises a NiMH cell, but other techniques for voltage generation known to those skilled in the art can also be used.
【０００３】
電力モニタ・モジュール２４は付随するセル２２の様々なパラメータを判定し
てＩ２Ｃバス３０を介してそれらのパラメータを報告する。各モジュールはデー
タ入／出力（「Ｉ／Ｏ」）ポート３２、クロックＩ／Ｏポート３４、および局所
的グラウンド３６を供給する。データＩ／Ｏ３２およびクロックＩ／Ｏ３４は局
所的グラウンド３６を基準とする。その結果、図１に示した実施形態では、多数
の個別セル・モジュール２０はすべて異なる電圧レベルに接続され、構成セルに
ついて情報を提供する。セル・モジュール２０は積み重ね、すなわち直列に接続
されるので、モジュールの出力信号間には差動電圧が存在する。例えば、各セル
２２が１０．８ＶＤＣを発生してバッテリ１０がそのようなセルを３０個含むと
仮定する。その結果、直列の最上部のセル・モジュール２０と直列の最下部のセ
ル・モジュール２０との間の差動電圧は３２４ボルトとなる。The power monitor module 24 determines various parameters of the associated cell 22 and reports those parameters via the I2C bus 30. Each module provides a data input / output (“I / O”) port 32, a clock I / O port 34, and a local ground 36. Data I / O 32 and clock I / O 34 are referenced to local ground 36. As a result, in the embodiment shown in FIG. 1, multiple individual cell modules 20 are all connected to different voltage levels, providing information about the constituent cells. Since the cell modules 20 are stacked, i.e. connected in series, there is a differential voltage between the output signals of the modules. For example, assume that each cell 22 produces 10.8 VDC and battery 10 includes 30 such cells. As a result, the differential voltage between the top cell module 20 in series and the bottom cell module 20 in series is 324 volts.
【０００４】
バッテリのモニタ・モジュール４０はＩ２Ｃバス４２を介して個々のモジュー
ル２０と通信する。しかしながら、個々のモジュール２０はすべて異なる電圧レ
ベルで動作するので、データ３２およびクロック３４出力は共通に接続できない
。したがって、データ３２およびクロック３４出力は図１に示した分離装置５０
を介して互いに分離された後になってのみ共通バスに結合可能となる。異なる電
圧レベルで動作する回路間の分離を提供するのに使用される１つの従来技術の装
置は光アイソレータである。しかしながら、従来技術の光アイソレータ回路はＩ
２Ｃ通信プロトコルの独特の特性に適合することはできない。The battery monitor module 40 communicates with the individual modules 20 via the I2C bus 42. However, since the individual modules 20 all operate at different voltage levels, the data 32 and clock 34 outputs cannot be connected together. Therefore, the data 32 and clock 34 outputs are separated by the separation device 50 shown in FIG.
Only after they have been separated from each other via the. One prior art device used to provide isolation between circuits operating at different voltage levels is an optical isolator. However, the prior art optical isolator circuit
It cannot adapt to the unique properties of the 2C communication protocol.
【０００５】
以上に確認した従来技術の不利点および欠点を実質的に克服することが本発明
の１つの目的である。It is an object of the present invention to substantially overcome the above-identified disadvantages and drawbacks of the prior art.
【０００６】
（発明の概要）
上述およびその他の目的は、１つの態様では双方向のＩ２Ｃ伝送ラインと一対
の単一方向伝送ラインとの間の分離を提供するための光アイソレータ回路を含む
本発明によって達成される。この光アイソレータ回路は双方向伝送ラインとのデ
ータの受け渡しをするための双方向ポートを含む。この回路はさらに、（ｉ）双
方向ポートから出力されるデータを受け取るための第１のバッファ、（ｉｉ）第
１のバッファ出力部から出力されるデータを受け取るための第１の光アイソレー
タ、および（ｉｉｉ）第１の光アイソレータ出力部から出力されるデータを受け
取って出力ポートに出力データを供給するための第２のバッファを有する出力経
路を含む。この回路はまた、（ｉ）入力ポートから入ってくるデータを受け取る
ための第３のバッファ、（ｉｉ）第３のバッファ出力部から入ってくるデータを
受け取るための第２の光アイソレータ、および（ｉｉｉ）第２の光アイソレータ
出力部から入ってくるデータを受け取るための第４のバッファを有する入力経路
をも含む。この第４のバッファは入力データの特性がＩ２Ｃ特性と互換性をもつ
ようにして入力データを双方向ポートに供給する。SUMMARY OF THE INVENTION The above and other objects of the present invention include, in one aspect, an optical isolator circuit for providing isolation between a bidirectional I2C transmission line and a pair of unidirectional transmission lines. Achieved by This optical isolator circuit includes a bidirectional port for exchanging data with the bidirectional transmission line. The circuit further comprises (i) a first buffer for receiving data output from the bidirectional port, (ii) a first optical isolator for receiving data output from the first buffer output, and (Iii) It includes an output path having a second buffer for receiving the data output from the first optical isolator output section and supplying the output data to the output port. The circuit also includes (i) a third buffer for receiving data coming from the input port, (ii) a second optical isolator for receiving data coming from the third buffer output, and ( iii) It also includes an input path having a fourth buffer for receiving data coming from the second optical isolator output. The fourth buffer supplies the input data to the bidirectional port so that the characteristics of the input data are compatible with the I2C characteristics.
【０００７】
本発明のまた別の実施形態では、論理高に対応する電圧レベルが入力ポートに
印加されると双方向ポートが論理高に対応する電圧レベルとなり、論理低に対応
する電圧レベルが入力ポートに印加されると双方向ポートが論理低に対応する電
圧レベルとなる。In yet another embodiment of the present invention, when a voltage level corresponding to a logic high is applied to an input port, the bidirectional port becomes a voltage level corresponding to a logic high and a voltage level corresponding to a logic low is input. When applied to the port, the bidirectional port is at a voltage level corresponding to a logic low.
【０００８】
本発明のまた別の実施形態では、論理高に対応する電圧レベルが双方向ポート
に印加されると出力ポートが論理高に対応する電圧レベルとなり、論理低に対応
する電圧レベルが双方向ポートに印加されると出力ポートが論理低に対応する電
圧レベルとなる。In another embodiment of the present invention, when a voltage level corresponding to a logic high is applied to a bidirectional port, the output port becomes a voltage level corresponding to a logic high and both voltage levels correspond to a logic low. When applied to the destination port, the output port is at a voltage level corresponding to a logic low.
【０００９】
本発明のまた別の実施形態では、第１のバッファは（ｉ）双方向ポートに電気
的に結合された高インピーダンスのイネーブル入力部、（ｉｉ）第１の光アイソ
レータに電気的に結合された出力部、および（ｉｉｉ）論理高状態に対応する基
準電圧に電気的に結合された入力部を有する３状態バッファを含む。In another embodiment of the invention, the first buffer is (i) a high impedance enable input electrically coupled to the bidirectional port, and (ii) electrically to the first optical isolator. Includes a tristate buffer having an output coupled to (iii) an input electrically coupled to a reference voltage corresponding to a logic high state.
【００１０】
本発明のまた別の実施形態では、第２のバッファは３状態バッファを含み、第
１の光アイソレータが論理高状態に対応する電圧を第２のバッファの入力部に与
えると３状態バッファの出力部が高インピーダンス状態になるように構築および
配列される。第１の光アイソレータが第２のバッファの入力部に高インピーダン
ス状態を与えると３状態バッファの出力部は論理低状態に対応する電圧レベルと
なり、３状態バッファの出力は出力部ポートに電気的に結合される。In yet another embodiment of the present invention, the second buffer comprises a tri-state buffer and is tri-stated when the first optoisolator provides a voltage corresponding to a logic high state to the input of the second buffer. The output of the buffer is constructed and arranged to be in a high impedance state. When the first optical isolator presents a high impedance state to the input of the second buffer, the output of the tri-state buffer is at a voltage level corresponding to a logic low state and the output of the tri-state buffer is electrically connected to the output port. Be combined.
【００１１】
本発明のまた別の実施形態では、第３のバッファは（ｉ）入力ポートに電気的
に結合された高インピーダンスのイネーブル入力部、（ｉｉ）第２の光アイソレ
ータに電気的に結合された出力部、および（ｉｉｉ）論理高状態に対応する基準
電圧に電気的に結合された入力部を有する３状態バッファを含む。In yet another embodiment of the present invention, the third buffer is (i) electrically coupled to a high impedance enable input electrically coupled to the input port, and (ii) electrically coupled to the second optical isolator. A three-state buffer having an output electrically coupled to the output and (iii) an input electrically coupled to a reference voltage corresponding to a logic high state.
【００１２】
本発明のまた別の実施形態では、第４のバッファは３状態バッファを含み、第
２の光アイソレータが論理高状態に対応する電圧を第４のバッファの入力部に与
えると３状態バッファの出力部が論理高に対応する電圧レベルになるように構築
および配列される。第１の光アイソレータが第４のバッファの入力部に高インピ
ーダンス状態を与えると３状態バッファの出力部は論理低状態に対応する電圧レ
ベルとなり、３状態バッファの出力部は双方向ポートに電気的に結合される。In yet another embodiment of the invention, the fourth buffer comprises a tri-state buffer, the tri-state when the second opto-isolator provides a voltage corresponding to a logic high state to the input of the fourth buffer. The output of the buffer is constructed and arranged to have a voltage level corresponding to a logic high. When the first opto-isolator provides a high impedance state to the input of the fourth buffer, the output of the tri-state buffer is at a voltage level corresponding to a logic low state and the output of the tri-state buffer is electrically connected to the bidirectional port. Be combined with.
【００１３】
また別の態様では、本発明は双方向のＩ２Ｃ伝送ラインと一対の単一方向伝送
ラインとの間の分離を供給する方法を含む。この方法は双方向伝送ラインからデ
ータを受け取り、そこからデータを供給するための双方向ポートの供給を含む。
この方法はさらに、（ｉ）双方向ポートから出力されるデータを受け取るための
第１のバッファ、（ｉｉ）第１のバッファ出力部から出力されるデータを受け取
るための第１の光アイソレータ、および（ｉｉｉ）第１の光アイソレータ出力部
から出力されるデータを受け取って出力ポートに出力データを供給するための第
２のバッファを含む出力経路を供給することを含む。この方法はまた、（ｉ）入
力ポートから入ってくるデータを受け取るための第３のバッファ、（ｉｉ）第３
のバッファ出力部から入ってくるデータを受け取るための第２の光アイソレータ
、および（ｉｉｉ）第２の光アイソレータ出力部から入ってくるデータを受け取
るための第４のバッファを含む入力経路を提供することも含む。この第４のバッ
ファは入力データの特性がＩ２Ｃ特性と互換性をもつようにして入力データを双
方向ポートに供給する。In yet another aspect, the invention includes a method of providing isolation between a bidirectional I2C transmission line and a pair of unidirectional transmission lines. The method includes providing a bidirectional port for receiving data from and supplying data to the bidirectional transmission line.
The method further comprises (i) a first buffer for receiving data output from the bidirectional port, (ii) a first optical isolator for receiving data output from the first buffer output, and (Iii) receiving an output path from the first optical isolator output section and providing an output path including a second buffer for supplying the output data to the output port. The method also includes (i) a third buffer for receiving incoming data from the input port, (ii) a third buffer.
A second optical isolator for receiving data coming in from the buffer output of the second optical isolator, and (iii) a fourth buffer for receiving data coming in from the second optical isolator output. Including that. The fourth buffer supplies the input data to the bidirectional port so that the characteristics of the input data are compatible with the I2C characteristics.
【００１４】
本発明の上記および他の目的、その様々な特徴、ならびに本発明自体は、以下
の説明を添付の図面を参照しながら読むことによって、より完全に理解できよう
。The above and other objects of the present invention, its various features, and the invention itself may be more fully understood by reading the following description with reference to the accompanying drawings.
【００１５】
（好ましい実施形態の説明）
図２は本発明によるＩ２Ｃ光アイソレータ回路１００の好ましい一実施形態の
ブロック図を示している。バッテリ１０から由来する各クロックＩ／Ｏ３２およ
びデータＩ／Ｏ３４は独立した光アイソレータ回路に接続される。図３は３つの
異なるセル２０についてクロックおよびデータ・ラインに対する光アイソレータ
回路１００の分配を示している。Description of the Preferred Embodiment FIG. 2 shows a block diagram of a preferred embodiment of an I2C optical isolator circuit 100 according to the present invention. Each clock I / O 32 and data I / O 34 derived from the battery 10 are connected to independent optical isolator circuits. FIG. 3 shows the distribution of optoisolator circuit 100 for clock and data lines for three different cells 20.
【００１６】
図２では、光アイソレータ１００は双方向ポート１０２、出力ポート１０４お
よび入力ポート１０６を含む。光アイソレータ１００は３つのモードのうちの１
つで動作する。第１のモードでは、光アイソレータ１００は双方向ポート１０２
で入力信号を受信し、その信号を光アイソレータ１００を通して伝送し、出力ポ
ート１０４から外部に信号をドライブする。第２のモードでは、光アイソレータ
１００は入力ポート１０６で入力信号を受信し、その信号を光アイソレータ１０
０を通して伝送し、双方向ポート１０２から外部に信号をドライブする。第３の
モードでは、光アイソレータ１０２は非活動となり、ポート１０２、１０４およ
び１０６はすべて所定の非活動状態となる。好ましい一実施形態では、この所定
の非活動状態は論理高である。本発明のいくつかの好ましい実施形態ではポート
１０２、１０４および１０６を出入りしてドライブされる信号はデジタルの論理
信号であるが、しかし他の実施形態では信号はアナログ信号、または当該技術で
知られている他の形式の信号であってもよい。In FIG. 2, optical isolator 100 includes bidirectional port 102, output port 104 and input port 106. Optical isolator 100 has one of three modes
One works. In the first mode, the optical isolator 100 has a bidirectional port 102.
Receives an input signal, transmits the signal through the optical isolator 100, and drives the signal from the output port 104 to the outside. In the second mode, the optical isolator 100 receives an input signal at the input port 106 and outputs the signal to the optical isolator 10.
0 to drive the signal from the bidirectional port 102 to the outside. In the third mode, optical isolator 102 is inactive and ports 102, 104 and 106 are all in a predetermined inactive state. In a preferred embodiment, this predetermined inactivity is a logic high. In some preferred embodiments of the invention, the signals driven into and out of ports 102, 104 and 106 are digital logic signals, but in other embodiments the signals are analog signals, or known in the art. Other types of signals may be used.
【００１７】
光アイソレータ回路１００が第１のモードで動作しているとき、第１のバッフ
ァ１０８は双方向ポート１０２に信号を受け、それを第１の光アイソレータ１１
０へとドライブする。一実施形態では、この第１の光アイソレータ１０８は発光
ダイオード（「ＬＥＤ」）とフォトトランジスタの組み合わせであってそれは当
業者によく知られている。そのような光アイソレータでは、ＬＥＤが電気信号を
光信号に変換し、その光信号をフォトトランジスタに送信する。フォトトランジ
スタはその光信号を受けてそれを電気信号に戻し、回収した電気信号を光アイソ
レータの出力部に供給する。そのような光アイソレータはこうしてＬＥＤとフォ
トトランジスタとの間の隙間に分離を供給する。電気信号を他の何らかの形式に
変換し、その後に電気信号に再び戻すか、または当該技術で知られている分離を
提供する別の方法によって分離を供給する他のそのような装置もまた使用可能で
ある。ここで説明するもののような市販で入手可能な光アイソレータの１つの例
は、ＮＥＣで製造されるＰＳ２５０１である。第２のバッファ１１２は第１の光
アイソレータ１１０から出力信号を受け、その信号を出力ポート１０４へとドラ
イブする。When the optical isolator circuit 100 is operating in the first mode, the first buffer 108 receives a signal at the bidirectional port 102 and sends it to the first optical isolator 11.
Drive to 0. In one embodiment, this first optical isolator 108 is a combination of a light emitting diode (“LED”) and a phototransistor, which is well known to those skilled in the art. In such an optical isolator, an LED converts an electrical signal into an optical signal and sends the optical signal to a phototransistor. The phototransistor receives the optical signal, converts it back into an electrical signal, and supplies the recovered electrical signal to the output of the optical isolator. Such an optical isolator thus provides isolation in the gap between the LED and the phototransistor. Other such devices that convert the electrical signal to some other form and then convert back to the electrical signal or provide the separation by another method known in the art may also be used. Is. One example of a commercially available optical isolator, such as the one described herein, is the PS2501 manufactured by NEC. The second buffer 112 receives the output signal from the first optical isolator 110 and drives the signal to the output port 104.
【００１８】
光アイソレータ回路１００が第２のモードで動作しているとき、第３のバッフ
ァ１１４は入力ポート１０６に信号を受け、それを第１の光アイソレータ１１０
と同様の特性を有する第２の光アイソレータ１１６へとドライブする。第４のバ
ッファ１１８は第２の光アイソレータ１１６からの出力信号を受け取り、その信
号を双方向ポート１０２へとドライブする。When the optical isolator circuit 100 is operating in the second mode, the third buffer 114 receives a signal at the input port 106 and sends it to the first optical isolator 110.
It drives to the second optical isolator 116 having the same characteristics as. The fourth buffer 118 receives the output signal from the second optical isolator 116 and drives the signal to the bidirectional port 102.
【００１９】
双方向ポート１０２または入力ポート１０６のいずれにも入力信号が無いとき
、光アイソレータ回路１００は、ここでは「遊休」モードとも称する、第３のモ
ードで動作している。光アイソレータ回路１００が双方向ポート１０２または入
力ポート１０６のいずれにも入力信号が無いことを検出すると、光アイソレータ
回路１００は双方向ポート１０２および出力ポート１０４を所定の「遊休」レベ
ルにドライブする。好ましい一実施形態では、この遊休レベルは論理高に対応す
る電圧レベル（使用される特定の論理族に依存する）であるが、しかし他の所定
レベルもまた遊休状態を表すのに使用可能である。When there is no input signal on either the bidirectional port 102 or the input port 106, the optical isolator circuit 100 is operating in a third mode, also referred to herein as an “idle” mode. When the optical isolator circuit 100 detects that there is no input signal on either the bidirectional port 102 or the input port 106, the optoisolator circuit 100 drives the bidirectional port 102 and the output port 104 to a predetermined "idle" level. In a preferred embodiment, this idle level is the voltage level corresponding to a logic high (depending on the particular logic family used), but other predetermined levels can also be used to represent the idle state. .
【００２０】
図４は光アイソレータ回路１００の好ましい一実施形態の図式的表現を示す。
第１のバッファ１０８は３状態出力を備えたドライバ回路２０２を含む。したが
ってドライバ回路の出力は論理高、論理低、または高インピーダンス状態のいず
れにもなることができる。ドライバ回路２０２の入力部は、論理高に対応するこ
とが好ましい基準電圧ＶCC1に電気的に結合され、ドライバ回路２０２の出力部
は光アイソレータ１１０にあるＬＥＤ２０４のアノード２０３に電気的に結合さ
れる。高インピーダンスのイネーブル入力部２０６は双方向ポート１０２に電気
的に結合される。ＬＥＤ２０４のカソード２０５は抵抗器２０８の端子に電気的
に結合される。この抵抗器２０８の他方の端子は局所的なグラウンド−１（「Ｌ
Ｇ１」）に電気的に結合され、ここで「ＬＧ１」はＶCC1に関して０ボルトの基
準電圧として規定される。FIG. 4 shows a schematic representation of a preferred embodiment of optical isolator circuit 100.
The first buffer 108 includes a driver circuit 202 with a tri-state output. Therefore, the output of the driver circuit can be in a logic high, logic low, or high impedance state. The input of driver circuit 202 is electrically coupled to a reference voltage V CC1 which preferably corresponds to a logic high, and the output of driver circuit 202 is electrically coupled to the anode 203 of LED 204 in optoisolator 110. . The high impedance enable input 206 is electrically coupled to the bidirectional port 102. The cathode 205 of LED 204 is electrically coupled to the terminal of resistor 208. The other terminal of this resistor 208 has a local ground of -1 ("L
G1 "), where" LG1 "is defined as a 0 volt reference voltage with respect to V CC1 .
【００２１】
第２のバッファ１１２は３状態出力部を備えたドライバ回路２１０、ＮＰＮバ
イポーラ・トランジスタ２１２、プルアップ抵抗器２１４、およびプルダウン抵
抗器２１６を含む。ドライバ２１０の入力部は局所的なグラウンド（「ＬＧ」）
に電気的に結合され、ここで「ＬＧ」は基準電圧ＶCCに関して０ボルトの基準電
圧として規定され、ドライバ２１０の出力部は出力ポート１０４に電気的に結合
される。高インピーダンスのイネーブル２１８はトランジスタ２１２のコレクタ
およびプルアップ抵抗器２１４の第１の端子に電気的に結合される。プルアップ
抵抗器の第２の端子はＶCCに電気的に結合される。トランジスタ２１２のベース
はプルダウン抵抗器２１６の第１の端子、および光アイソレータ１１０内のフォ
トトランジスタ２２０の第１の端子に電気的に結合される。プルダウン抵抗器２
１６の第２の端子はＬＧに電気的に結合され、フォトトランジスタ２２０の第２
の端子はＶCCに電気的に結合され、トランジスタ２１２のエミッタはＬＧに電気
的に結合される。The second buffer 112 includes a driver circuit 210 with a tri-state output, an NPN bipolar transistor 212, a pull-up resistor 214, and a pull-down resistor 216. The input of the driver 210 is a local ground (“LG”)
, Where “LG” is defined as a 0 volt reference voltage with respect to reference voltage V CC , and the output of driver 210 is electrically coupled to output port 104. High impedance enable 218 is electrically coupled to the collector of transistor 212 and the first terminal of pull-up resistor 214. The second terminal of the pullup resistor is electrically coupled to V CC . The base of transistor 212 is electrically coupled to the first terminal of pull-down resistor 216 and the first terminal of phototransistor 220 in optoisolator 110. Pull-down resistor 2
The second terminal of 16 is electrically coupled to LG, and the second terminal of
Is electrically coupled to V CC and the emitter of transistor 212 is electrically coupled to LG.
【００２２】
第３のバッファ１１４は３状態出力部を備えたドライバ回路２２２を含む。ド
ライバ回路２２２の入力部は論理高に対応することが好ましい基準電圧ＶCCに電
気的に結合され、ドライバ回路２２２の出力部は光アイソレータ１１６にあるＬ
ＥＤ２２４のアノード２２３に電気的に結合される。高インピーダンスのイネー
ブル入力部２２８は入力ポート１０６に電気的に結合される。ＬＥＤ２２４のカ
ソード２２５は抵抗器２２６の端子に電気的に結合される。この抵抗器２２６の
他方の端子はＬＧに電気的に結合される。The third buffer 114 includes a driver circuit 222 with a tri-state output. The input of driver circuit 222 is electrically coupled to a reference voltage V CC , which preferably corresponds to a logic high, and the output of driver circuit 222 is L on optoisolator 116.
It is electrically coupled to the anode 223 of the ED 224. High impedance enable input 228 is electrically coupled to input port 106. The cathode 225 of LED 224 is electrically coupled to the terminal of resistor 226. The other terminal of this resistor 226 is electrically coupled to LG.
【００２３】
第４のバッファ１１８は３状態出力部を備えたドライバ回路２３０、ＮＰＮバ
イポーラ・トランジスタ２３２、プルアップ抵抗器２３４、およびプルダウン抵
抗器２３６を含む。ドライバ２３０の入力部はＬＧ１に電気的に結合され、ドラ
イバ２３０の出力部は双方向ポート１０２に電気的に結合される。高インピーダ
ンスのイネーブル２３８はトランジスタ２３２のコレクタおよびプルアップ抵抗
器２３４の第１の端子に電気的に結合される。プルアップ抵抗器２３４の第２の
端子はＶCC1に電気的に結合される。トランジスタ２３２のベースはプルダウン
抵抗器２３６の第１の端子、および光アイソレータ１１６内のフォトトランジス
タ２４０の第１の端子に電気的に結合される。プルダウン抵抗器２３６の第２の
端子はＬＧ１に電気的に結合され、フォトトランジスタ２４０の第２の端子はＶCC1
に電気的に結合され、トランジスタ２１２のエミッタはＬＧ１に電気的に結
合される。第２のプルアップ抵抗器２４２の第１の端子は双方向ポート１０２に
電気的に結合される。第２のプルアップ抵抗器２４２の第２の端子はＶCC1に電
気的に結合される。Fourth buffer 118 includes driver circuit 230 with a tri-state output, NPN bipolar transistor 232, pull-up resistor 234, and pull-down resistor 236. The input of driver 230 is electrically coupled to LG1 and the output of driver 230 is electrically coupled to bidirectional port 102. High impedance enable 238 is electrically coupled to the collector of transistor 232 and the first terminal of pull-up resistor 234. The second terminal of pull-up resistor 234 is electrically coupled to V CC1 . The base of transistor 232 is electrically coupled to the first terminal of pull-down resistor 236 and the first terminal of phototransistor 240 in optoisolator 116. The second terminal of pull-down resistor 236 is electrically coupled to LG1, the second terminal of phototransistor 240 is electrically coupled to V CC1, and the emitter of transistor 212 is electrically coupled to LG1. The first terminal of the second pull-up resistor 242 is electrically coupled to the bidirectional port 102. The second terminal of the second pull-up resistor 242 is electrically coupled to V CC1 .
【００２４】
デジタル・データが双方向ポート１０２に入って出力ポート１０４を出て行く
第１のモードでは、論理低レベルがプルアップ抵抗器２４２による電圧降下を引
き起こし、バッファ２０２の高インピーダンス状態を可能にする。高インピーダ
ンス状態の間では、ＬＥＤ２０４を通る電流は流れず、フォトトランジスタ２２
０はオフのままである。フォトトランジスタ２２０がオフのままの間では、トラ
ンジスタ２１２もまたオフのままであり、その結果、プルアップ抵抗器２１４に
よる電圧降下が無視できる程度となり、これが一方ではドライバ回路２１０の高
インピーダンスのイネーブル２１８を非活動状態（論理高）に保ってドライバ２
１０をイネーブルにする。イネーブル化されたドライバ２１０はその入力部のＬ
Ｇ（論理低）を出力ポート１０４へとドライブする。したがって第１のモードで
は、双方向ポート１０２の論理低が出力ポート１０４を論理低にする結果につな
がる。In the first mode, in which digital data enters the bidirectional port 102 and exits the output port 104, a logic low level causes a voltage drop across the pullup resistor 242, allowing a high impedance state of the buffer 202. To During the high impedance state, no current flows through the LED 204 and the phototransistor 22
0 remains off. While the phototransistor 220 remains off, the transistor 212 also remains off, resulting in a negligible voltage drop across the pull-up resistor 214, which, in turn, enables the high impedance enable 218 of the driver circuit 210. Driver inactive (logic high)
Enable 10. The enabled driver 210 has an L at its input.
Drive G (logic low) to output port 104. Therefore, in the first mode, a logic low on bidirectional port 102 results in a logic low on output port 104.
【００２５】
第１のモードでは、双方向入力部１０２の論理高レベルがプルアップ抵抗器２
４２による電圧降下を無視できるものとし、ドライバ２０２の高インピーダンス
のイネーブル２０６を非活動状態に置いて、その結果、ドライバ２０２をイネー
ブル化する。イネーブル化されたドライバ２０２はその入力部のＶＣＣ１をＬＥ
Ｄ２０４のアノード２０３へとドライブし、その結果ＬＥＤ２０４を順方向にバ
イアスし、その発光を引き起こす。この発光はフォトトランジスタ２２０をオン
に切り換え、これがトランジスタ２１２をオンに切り換える。トランジスタ２１
２がオンになることは、高インピーダンスのイネーブル２１８を活動状態にする
のに充分な大きさでプルアップ抵抗器２１４による電圧降下を発生させ、ドライ
バ２１０の出力部を高インピーダンス状態に置く。したがって第１のモードでは
、双方向ポートの入力部の論理高が出力ポート１０４を高インピーダンス状態に
する結果につながる。出力ポートの外部プルアップ抵抗器が、その結果、論理高
を生み出すであろう。In the first mode, the logic high level of the bidirectional input unit 102 changes to the pull-up resistor 2
The voltage drop across 42 is negligible and the high impedance enable 206 of the driver 202 is placed inactive, thus enabling the driver 202. The enabled driver 202 LE pulls VCC1 of its input
Drive to the anode 203 of D204, thus forward biasing the LED 204, causing its emission. This emission turns on the phototransistor 220, which turns on the transistor 212. Transistor 21
Turning on 2 causes the voltage drop across pull-up resistor 214 to be large enough to activate high impedance enable 218, placing the output of driver 210 in the high impedance state. Therefore, in the first mode, a logic high at the input of the bidirectional port results in the output port 104 being placed in a high impedance state. An external pull-up resistor on the output port will result in a logic high.
【００２６】
デジタル・データが入力ポート１０６に入って双方向ポート１０２を出て行く
第２のモードでは、論理低レベルがバッファ２２２の高インピーダンス状態を可
能にする。バッファ２２２が高インピーダンス状態にある間では、電流はＬＥＤ
２２４を通って流れず、フォトトランジスタ２４０はオフのままである。フォト
トランジスタ２４０がオフのままの間では、トランジスタ２３２もまたオフのま
まであり、その結果、プルアップ抵抗器２３４による電圧降下が無視できる程度
となり、これが一方ではドライバ回路２３０の高インピーダンスのイネーブル２
３８を非活動状態（論理高）に保ってドライバ２３０をイネーブルにする。イネ
ーブル化されたドライバ２３０はその入力部のＬＧ（論理低）を双方向ポート１
０２へとドライブする。したがって第２のモードでは、入力ポート１０６の論理
低は双方向ポート１０２を論理低にする結果につながる。In a second mode in which digital data enters input port 106 and exits bidirectional port 102, a logic low level enables the high impedance state of buffer 222. While the buffer 222 is in the high impedance state, the current will flow to the LED
It does not flow through 224 and phototransistor 240 remains off. While the phototransistor 240 remains off, the transistor 232 also remains off, resulting in a negligible voltage drop across the pull-up resistor 234, which, in turn, causes the high impedance enable 2 of the driver circuit 230.
Keep 38 inactive (logic high) to enable driver 230. The enabled driver 230 drives its input LG (logic low) to bidirectional port 1
Drive to 02. Therefore, in the second mode, a logic low on input port 106 results in a logic low on bidirectional port 102.
【００２７】
第２のモードでは、入力ポート１０６の論理高レベルはドライバ２０２の高イ
ンピーダンスのイネーブル２０６を非活動状態に置き、その結果、ドライバ２２
２をイネーブル化する。イネーブル化されたドライバ２２２はその入力部のＶCC 1
をＬＥＤ２２４のアノード２２３へとドライブし、その結果ＬＥＤ２２４を順
方向にバイアスし、その発光を引き起こす。この発光はフォトトランジスタ２４
０をオンに切り換え、これがトランジスタ２３２をオンに切り換える。トランジ
スタ２３２がオンになることは、高インピーダンスのイネーブル２３８を活動状
態にするのに充分な大きさでプルアップ抵抗器２３４による電圧降下を発生させ
、ドライバ２１０の出力部を高インピーダンス状態に置く。プルアップ抵抗器２
４２はドライバ２１０の高インピーダンス出力を論理高状態にする。したがって
第２のモードでは、入力ポート１０６の論理高が双方向ポート１０２を論理高状
態にする結果につながる。In the second mode, a logic high level on input port 106 places high impedance enable 206 of driver 202 inactive, resulting in driver 22
2 is enabled. The enabled driver 222 drives its input V CC 1 to the anode 223 of the LED 224, thus forward biasing the LED 224 and causing its emission. This light is emitted from the phototransistor 24.
0 turns on, which turns on transistor 232. Turning on transistor 232 causes the voltage drop across pull-up resistor 234 to be large enough to activate high impedance enable 238, placing the output of driver 210 in the high impedance state. Pull-up resistor 2
42 places the high impedance output of driver 210 into a logic high state. Thus, in the second mode, a logic high on input port 106 results in bidirectional port 102 being in a logic high state.
【００２８】
第３のモード（すなわち遊休状態）では、論理高状態が双方向ポート１０２お
よび入力ポート１０６に存在（すなわち遊休状態）し、どちらのポートにもデー
タが無いことを表す。上述したように、双方向ポートの論理高は出力ポート１０
４を高インピーダンス状態にする結果につながり、入力ポート１０６の論理高は
双方向ポート１０２を論理高にする結果につながる。In the third mode (ie, idle state), a logic high state exists on bidirectional port 102 and input port 106 (ie, idle state), indicating that neither port has data. As mentioned above, the logical high of the bidirectional port is the output port 10
4 results in a high impedance state, and a logic high on input port 106 results in a bidirectional port 102 being a logic high.
【００２９】
本発明はその精神および本質的特性から逸脱することなく他の特定の形式に具
現化することができる。したがって、本実施形態は具体例であって限定的なもの
でないと考慮されるべきであり、本発明の範囲は前述の説明ではなくて添付の特
許請求の範囲によって示されるものであり、特許請求の範囲と等価の意味および
範疇にあるすべての変形はしたがってこの中に含まれる。The present invention may be embodied in other specific forms without departing from its spirit or essential characteristics. Therefore, it should be considered that the present embodiments are illustrative and not restrictive, and the scope of the present invention is indicated by the appended claims rather than by the above description. All variations that are within the meaning and range of equivalency of
【図１】
Ｉ２Ｃバスを使用することのできるバッテリ・モニタリング応用を示す図であ
る。FIG. 1 illustrates a battery monitoring application that can use an I2C bus.
【図２】
本発明によるＩ２Ｃ光アイソレータ回路の好ましい一実施形態のブロック図で
ある。FIG. 2 is a block diagram of a preferred embodiment of an I2C optical isolator circuit according to the present invention.
【図３】
図２の回路で３つの異なるセルについてクロックおよびデータ・ラインに光ア
イソレータ回路を分配した図である。3 is a diagram of an optical isolator circuit distributed over clock and data lines for three different cells in the circuit of FIG.
【図４】 図２の光アイソレータ回路の好ましい一実施形態を表す概略図である。[Figure 4] FIG. 3 is a schematic diagram showing a preferred embodiment of the optical isolator circuit of FIG. 2.
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ─────────────────────────────────────────────────── ─── Continued front page (81) Designated countries EP (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, I T, LU, MC, NL, PT, SE), OA (BF, BJ , CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG), AP (GH, GM, K E, LS, MW, MZ, SD, SL, SZ, TZ, UG , ZW), EA (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM), AE, AG, AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, BZ, C A, CH, CN, CR, CU, CZ, DE, DK, DM , DZ, EE, ES, FI, GB, GD, GE, GH, GM, HR, HU, ID, IL, IN, IS, JP, K E, KG, KP, KR, KZ, LC, LK, LR, LS , LT, LU, LV, MA, MD, MG, MK, MN, MW, MX, MZ, NO, NZ, PL, PT, RO, R U, SD, SE, SG, SI, SK, SL, TJ, TM , TR, TT, TZ, UA, UG, UZ, VN, YU, ZA, ZW
Claims (8)
供給するための双方向ポートと、 （ｉ）双方向ポートから出力されるデータを受け取るための第１のバッファ、
（ｉｉ）第１のバッファ出力部から出力されるデータを受け取るための第１の光
アイソレータ、および（ｉｉｉ）第１の光アイソレータ出力部から出力されるデ
ータを受け取って出力ポートに出力データを供給するための第２のバッファを含
む出力経路と、 （ｉ）入力ポートから入ってくるデータを受け取るための第３のバッファ、（
ｉｉ）第３のバッファ出力部から入ってくるデータを受け取るための第２の光ア
イソレータ、および（ｉｉｉ）第２の光アイソレータ出力部から入ってくるデー
タを受け取るための第４のバッファを含む入力経路とを含み、この第４のバッフ
ァは入力データの特性がＩ２Ｃ特性と互換性をもつようにして入力データを双方
向ポートに供給する、双方向のＩ２Ｃ伝送ラインと一対の単一方向伝送ラインと
の間で分離を供給するための光アイソレータ回路。1. A bidirectional port for receiving data from and supplying data to the bidirectional transmission line; (i) a first buffer for receiving data output from the bidirectional port;
(Ii) a first optical isolator for receiving data output from the first buffer output section, and (iii) receiving data output from the first optical isolator output section and supplying output data to an output port. An output path including a second buffer for (i) a third buffer for receiving data coming from the input port,
ii) a second opto-isolator for receiving data coming from the third buffer output, and (iii) an input including a fourth buffer for receiving data coming from the second optical isolator output. And a fourth buffer for supplying input data to the bidirectional port in such a manner that the characteristics of the input data are compatible with the I2C characteristics, and a bidirectional I2C transmission line and a pair of unidirectional transmission lines. An optical isolator circuit for providing isolation between.
方向ポートが論理高に対応する電圧レベルとなり、論理低に対応する電圧レベル
が入力ポートに印加されると双方向ポートが論理低に対応する電圧レベルとなる
、請求項１に記載の光アイソレータ回路。2. A bidirectional port becomes a voltage level corresponding to a logic high when a voltage level corresponding to a logic high is applied to the input port, and a bidirectional when a voltage level corresponding to a logic low is applied to the input port. The optoisolator circuit of claim 1, wherein the port is at a voltage level corresponding to a logic low.
出力ポートが論理高に対応する電圧レベルとなり、論理低に対応する電圧レベル
が双方向ポートに印加されると出力ポートが論理低に対応する電圧レベルとなる
、請求項１に記載の光アイソレータ回路。3. An output port is a voltage level corresponding to a logic high when a voltage level corresponding to a logic high is applied to the bidirectional port, and an output is a voltage level corresponding to a logic low is applied to the bidirectional port. The optoisolator circuit of claim 1, wherein the port is at a voltage level corresponding to a logic low.
高インピーダンスのイネーブル入力部、（ｉｉ）第１の光アイソレータに電気的
に結合された出力部、および（ｉｉｉ）論理高状態に対応する基準電圧に電気的
に結合された入力部を有する３状態バッファを含む、請求項１に記載の光アイソ
レータ回路。4. A first buffer having (i) a high impedance enable input electrically coupled to the bidirectional port, (ii) an output electrically coupled to the first optical isolator, and ( iii) The optoisolator circuit of claim 1 including a tri-state buffer having an input electrically coupled to a reference voltage corresponding to a logic high state.
応する電圧を第２のバッファの入力部に与えるときに３状態バッファの出力部が
高インピーダンス状態となり、第１の光アイソレータが高インピーダンス状態を
第２のバッファの入力部に与えるときに３状態バッファの出力部が論理低状態に
対応する電圧レベルとなるように構築されて配置された３状態バッファを含み、
３状態バッファの出力部が出力ポートに電気的に結合される、請求項１に記載の
光アイソレータ回路。5. The output of the tri-state buffer is in a high impedance state when the second buffer provides a voltage corresponding to a logic high state to the input of the second buffer, the first buffer being in a high impedance state, and Of the optical isolator of the present invention includes a tri-state buffer constructed and arranged such that the output of the tri-state buffer is at a voltage level corresponding to a logic low state when the high impedance state is applied to the input of the second buffer,
The optoisolator circuit of claim 1, wherein the output of the tri-state buffer is electrically coupled to the output port.
高インピーダンスのイネーブル入力部、（ｉｉ）第２の光アイソレータに電気的
に結合された出力部、および（ｉｉｉ）論理高状態に対応する基準電圧に電気的
に結合された入力部を有する３状態バッファを含む、請求項１に記載の光アイソ
レータ回路。6. A third buffer comprising: (i) a high impedance enable input electrically coupled to the input port, (ii) an output electrically coupled to the second optical isolator, and ( iii) The optoisolator circuit of claim 1 including a tri-state buffer having an input electrically coupled to a reference voltage corresponding to a logic high state.
応する電圧を第４のバッファの入力部に与えるときに３状態バッファの出力部が
論理高に対応する電圧レベルとなり、第１の光アイソレータが高インピーダンス
状態を第４のバッファの入力部に与えるときに３状態バッファの出力部が論理低
状態に対応する電圧レベルとなるように構築されて配置された３状態バッファを
含み、３状態バッファの出力部が双方向ポートに電気的に結合される、請求項１
に記載の光アイソレータ回路。7. The voltage level at which the output of the three-state buffer corresponds to a logic high when the fourth buffer provides the voltage corresponding to the logic high state to the input of the fourth buffer by the fourth buffer. And a three-state constructed and arranged such that the output of the three-state buffer is at a voltage level corresponding to a logic low state when the first optical isolator provides a high impedance state to the input of the fourth buffer. 2. The buffer including a buffer, the output of the tri-state buffer electrically coupled to the bidirectional port.
The optical isolator circuit according to.
供給するための双方向ポートを供給し、 （ｉ）双方向ポートから出力されるデータを受け取るための第１のバッファ、
（ｉｉ）第１のバッファ出力部から出力されるデータを受け取るための第１の光
アイソレータ、および（ｉｉｉ）第１の光アイソレータ出力部から出力されるデ
ータを受け取って出力ポートに出力データを供給するための第２のバッファを含
む出力経路を供給し、 （ｉ）入力ポートから入ってくるデータを受け取るための第３のバッファ、（
ｉｉ）第３のバッファ出力部から入ってくるデータを受け取るための第２の光ア
イソレータ、および（ｉｉｉ）第２の光アイソレータ出力部から入ってくるデー
タを受け取るための第４のバッファを含む入力経路を供給するステップを含み、
この第４のバッファは入力データの特性がＩ２Ｃ特性と互換性をもつようにして
入力データを双方向ポートに供給する、双方向のＩ２Ｃ伝送ラインと一対の単一
方向伝送ラインとの間の分離を供給する方法。8. A first buffer for receiving data from a bidirectional transmission line, providing a bidirectional port for providing data therefrom, and (i) receiving a data output from the bidirectional port,
(Ii) a first optical isolator for receiving data output from the first buffer output section, and (iii) receiving data output from the first optical isolator output section and supplying output data to an output port. To provide an output path including a second buffer for (i) a third buffer for receiving incoming data from the input port, (
ii) a second opto-isolator for receiving data coming from the third buffer output, and (iii) an input including a fourth buffer for receiving data coming from the second optical isolator output. Including providing a path,
The fourth buffer is a separation between a bidirectional I2C transmission line and a pair of unidirectional transmission lines that provides input data to the bidirectional port such that the characteristics of the input data are compatible with the I2C characteristics. How to supply.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16231499P | 1999-10-28 | 1999-10-28 | |
| US60/162,314 | 1999-10-28 | ||
| PCT/US2000/041694 WO2001039515A2 (en) | 1999-10-28 | 2000-10-27 | I2c opto-isolator circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003530685A true JP2003530685A (en) | 2003-10-14 |
Family
ID=22585110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001540535A Pending JP2003530685A (en) | 1999-10-28 | 2000-10-27 | I2C optical isolator circuit |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP1230683A4 (en) |
| JP (1) | JP2003530685A (en) |
| KR (1) | KR20020041463A (en) |
| AU (1) | AU3967901A (en) |
| MX (1) | MXPA02002773A (en) |
| TW (1) | TW548998B (en) |
| WO (1) | WO2001039515A2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520148A (en) * | 2004-11-10 | 2008-06-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Method and apparatus for performing bi-directional communication using a single wire |
| JP2011108036A (en) * | 2009-11-18 | 2011-06-02 | Panasonic Electric Works Co Ltd | Digital input circuit |
| JP2015527844A (en) * | 2012-07-30 | 2015-09-17 | フォトニック システムズ， インコーポレイテッド | Same aperture arbitrary frequency simultaneous transmission and reception communication system |
| JP2018519532A (en) * | 2015-11-27 | 2018-07-19 | エルジー・ケム・リミテッド | Battery pack state parallel monitoring device |
| US10158432B2 (en) | 2015-10-22 | 2018-12-18 | Photonic Systems, Inc. | RF signal separation and suppression system and method |
| US10374656B2 (en) | 2012-07-30 | 2019-08-06 | Photonic Systems, Inc. | Same-aperture any-frequency simultaneous transmit and receive communication system |
| US10623986B2 (en) | 2015-10-22 | 2020-04-14 | Photonic Systems, Inc. | RF signal separation and suppression system and method |
| US11539392B2 (en) | 2012-07-30 | 2022-12-27 | Photonic Systems, Inc. | Same-aperture any-frequency simultaneous transmit and receive communication system |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654763B1 (en) * | 2004-06-24 | 2006-12-08 | 공상혁 | Mouse pad for computer |
| CN101820314B (en) * | 2009-02-27 | 2013-07-10 | 深圳拓邦股份有限公司 | Single-line bidirectional communication optical coupling isolation circuit |
| TWI419607B (en) * | 2010-06-14 | 2013-12-11 | E Sun Prec Ind Co Ltd | Signal transmission circuit |
| US9966584B2 (en) | 2013-03-11 | 2018-05-08 | Atieva, Inc. | Bus bar for battery packs |
| US9514086B2 (en) | 2013-03-13 | 2016-12-06 | Atieva, Inc. | Configuration switch for a broadcast bus |
| US9229889B2 (en) | 2013-03-13 | 2016-01-05 | Atieva, Inc. | Dual voltage communication bus |
| US9946675B2 (en) | 2013-03-13 | 2018-04-17 | Atieva, Inc. | Fault-tolerant loop for a communication bus |
| US10089274B2 (en) | 2013-03-13 | 2018-10-02 | Atieva, Inc. | Dual voltage communication bus |
| US9041454B2 (en) | 2013-03-15 | 2015-05-26 | Atieva, Inc. | Bias circuit for a switched capacitor level shifter |
| US9175993B2 (en) * | 2013-09-26 | 2015-11-03 | Rosemount Inc. | Industrial process field device with low power optical isolator |
| US9228869B2 (en) | 2013-09-26 | 2016-01-05 | Rosemount Inc. | Industrial process variable transmitter with isolated power scavenging intrinsically safe pulse output circuitry |
| US10075246B2 (en) | 2013-09-26 | 2018-09-11 | Micro Motion, Inc. | Optical isolator mounted in printed circuit board recess |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4282604A (en) * | 1979-04-04 | 1981-08-04 | Jefferson William T | Optical isolation circuit for bidirectional communication lines |
| FR2600476A1 (en) * | 1986-06-19 | 1987-12-24 | Hewlett Packard France Sa | Device for connection between a data network and a plurality of terminal clusters |
| US5323014A (en) * | 1993-03-01 | 1994-06-21 | Aeg Transportation Systems, Inc. | Optocoupler built-in self test for applications requiring isolation |
| US5406091A (en) * | 1993-05-27 | 1995-04-11 | Ford Motor Company | Communication network optical isolation circuit |
| US5438210A (en) * | 1993-10-22 | 1995-08-01 | Worley; Eugene R. | Optical isolation connections using integrated circuit techniques |
-
2000
- 2000-10-27 EP EP00992226A patent/EP1230683A4/en not_active Withdrawn
- 2000-10-27 WO PCT/US2000/041694 patent/WO2001039515A2/en not_active Application Discontinuation
- 2000-10-27 KR KR1020027004937A patent/KR20020041463A/en not_active Application Discontinuation
- 2000-10-27 AU AU39679/01A patent/AU3967901A/en not_active Abandoned
- 2000-10-27 MX MXPA02002773A patent/MXPA02002773A/en unknown
- 2000-10-27 JP JP2001540535A patent/JP2003530685A/en active Pending
- 2000-10-30 TW TW089122848A patent/TW548998B/en active
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008520148A (en) * | 2004-11-10 | 2008-06-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Method and apparatus for performing bi-directional communication using a single wire |
| JP2011108036A (en) * | 2009-11-18 | 2011-06-02 | Panasonic Electric Works Co Ltd | Digital input circuit |
| US10651886B2 (en) | 2012-07-30 | 2020-05-12 | Photonic Systems, Inc. | Same-aperture any-frequency simultaneous transmit and receive communication system |
| JP2015527844A (en) * | 2012-07-30 | 2015-09-17 | フォトニック システムズ， インコーポレイテッド | Same aperture arbitrary frequency simultaneous transmission and reception communication system |
| US9935680B2 (en) | 2012-07-30 | 2018-04-03 | Photonic Systems, Inc. | Same-aperture any-frequency simultaneous transmit and receive communication system |
| KR101875186B1 (en) * | 2012-07-30 | 2018-07-06 | 포토닉 시스템즈, 아이엔씨. | Same-aperture any-frequency simultaneous transmit and receive communication system |
| US11539392B2 (en) | 2012-07-30 | 2022-12-27 | Photonic Systems, Inc. | Same-aperture any-frequency simultaneous transmit and receive communication system |
| US10374656B2 (en) | 2012-07-30 | 2019-08-06 | Photonic Systems, Inc. | Same-aperture any-frequency simultaneous transmit and receive communication system |
| US10425121B2 (en) | 2012-07-30 | 2019-09-24 | Photonic Systems, Inc. | Same-aperture any-frequency simultaneous transmit and receive communication system |
| US10879950B2 (en) | 2012-07-30 | 2020-12-29 | Photonic Systems, Inc. | Same-aperture any-frequency simultaneous transmit and receive communication system |
| US10158432B2 (en) | 2015-10-22 | 2018-12-18 | Photonic Systems, Inc. | RF signal separation and suppression system and method |
| US10623986B2 (en) | 2015-10-22 | 2020-04-14 | Photonic Systems, Inc. | RF signal separation and suppression system and method |
| US11817989B2 (en) | 2015-10-22 | 2023-11-14 | Photonic Systems, Inc. | RF signal separation and suppression system and method |
| US10627449B2 (en) | 2015-11-27 | 2020-04-21 | Lg Chem, Ltd. | Battery pack status parallel monitoring device |
| JP2018519532A (en) * | 2015-11-27 | 2018-07-19 | エルジー・ケム・リミテッド | Battery pack state parallel monitoring device |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2001039515A3 (en) | 2001-10-25 |
| EP1230683A2 (en) | 2002-08-14 |
| MXPA02002773A (en) | 2003-01-28 |
| EP1230683A4 (en) | 2006-05-17 |
| TW548998B (en) | 2003-08-21 |
| AU3967901A (en) | 2001-06-04 |
| WO2001039515A2 (en) | 2001-05-31 |
| KR20020041463A (en) | 2002-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003530685A (en) | I2C optical isolator circuit | |
| US9430438B2 (en) | Communication bus with zero power wake function | |
| US6611552B2 (en) | Universal serial bus transceiver and associated methods | |
| EP0689743B1 (en) | Bus transceiver with binary data transmission mode and ternary control transmission mode | |
| JP2003505921A (en) | Electrical isolator with optocoupler for bidirectional connection lines | |
| CN210629481U (en) | Two-wheeled vehicle self-balancing system and 485 communication automatic transceiver circuit therein | |
| US20090243695A1 (en) | Bi-directional level shifted interrupt control | |
| US20210376921A1 (en) | Communication system | |
| US6407402B1 (en) | I2C opto-isolator circuit | |
| JP2003501923A (en) | Data transmission device | |
| CN107360005A (en) | A kind of receiving end equipment and by method for electrically | |
| CN107070547B (en) | A kind of CPCI type gigabit Ethernet device with failure monitoring ability | |
| US6788099B2 (en) | System and method for effectively implementing an active termination circuit in an electronic device | |
| JP3201666B2 (en) | Interface conversion circuit for half-duplex serial transmission | |
| CN207164746U (en) | A kind of USB Type C adapters for realizing USB device detection | |
| CN201821374U (en) | Optical isolation half-duplex serial communication bus | |
| CN219718269U (en) | Ethernet exchanger | |
| FR2920721A1 (en) | METHOD FOR CONTROLLING POWER GENERATION SYSTEM FOR VEHICLE | |
| CN220894750U (en) | ADAS controller and vehicle capable of preventing voltage from flowing backwards | |
| CN210518376U (en) | BMS transfer station communication module | |
| CN215499394U (en) | Distributed deployment scheduling communication equipment circuit | |
| CN218729023U (en) | UART communication circuit and communication system | |
| CN109086239B (en) | Multi-group running serial communication method and system in high-voltage environment | |
| JPS62502508A (en) | Redundant connection of communication lines | |
| US20040186934A1 (en) | Universal serial bus transceiver and associated methods |