JP2003524225A - コンピュータシステムのエラーを処理する方法及び装置 - Google Patents
コンピュータシステムのエラーを処理する方法及び装置Info
- Publication number
- JP2003524225A JP2003524225A JP2001526709A JP2001526709A JP2003524225A JP 2003524225 A JP2003524225 A JP 2003524225A JP 2001526709 A JP2001526709 A JP 2001526709A JP 2001526709 A JP2001526709 A JP 2001526709A JP 2003524225 A JP2003524225 A JP 2003524225A
- Authority
- JP
- Japan
- Prior art keywords
- error
- register
- module
- packet
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Abstract
Description
コンピュータシステムのエラーを処理する方法及び装置に関する。
しない故障が発生するものである。エラーは、コンピュータシステムの設計上の
欠陥、又は何らかの操作上の不具合によって発生する。うまく設計されたシステ
ムでは起こり得る種々のエラーを予測できるはずである。特定の装置に対してこ
れらの一般的な原則をリファインする場合には幾つかの問題が発生する。発生し
得る全てのエラーを分類することは困難である。エラーを検出して、エラーを評
価するのに役立つ情報を取得する標準的な手法は存在せず、複数のエラーが検出
される場合には尚更である。また、ハードウェアが、エラー及びそのエラーに関
する詳細な情報をソフトウェアへ通知する有効な方法も存在しない。
て応答する機構を含める。コンピュータシステムのソフトウェアには、コンピュ
ータシステムのハードウェアがエラーの存在を検出した後に、エラー発生が通知
されて適切な対応を取るよう指令される場合が多い。特定のエラーを引き起こす
ことができず、これらのエラーを処理するために開発されたコードを試験するこ
とができない場合には、実験室試験を行いながら試作チップのソフトウェア開発
を行うことができない。例えば、無効コマンドエンコードを含む受信パケットを
発生できない場合である。従って、コンピュータシステム運用時に生じるエラー
を識別して取得する有効な手法を提供することが望まれている。また、エラー処
理ソフトウェアを試験するために、コンピュータシステムにエラーを引き起こす
能力を提供することも望まれている。
システム内にエラーを引き起こす能力を提供する方法に対する必要性があること
を理解できる。本発明によれば、従来のエラー処理方法に関する欠点及び問題点
を実質的に低減又は取り除いた、コンピュータシステムのエラーを処理する方法
及び装置が提供される。
ルを有するコンピュータシステムのエラーを処理する装置を備える。プロセッサ
モジュールは、送られてきた要求モジュールによって指定される書き込み操作を
識別できる。プロセッサモジュールは、送られてきた要求パケットによって指定
され、書き込み操作を実行するレジスタを決定する。レジスタモジュールは、書
き込み操作が実行されるレジスタを保持する。送られてきた要求パケットは、コ
ンピュータシステムにエラーをどのように挿入するかに関する命令を指示する。
プロセッサモジュールは、送られてきた要求パケットからの情報を、レジスタモ
ジュールのヘッダ及びデータレジスタの1つに書き込むことによって書き込み操
作を実行する。
がエラーを含んでいるか否かを決定する。要求モジュールは、要求パケットにエ
ラーが含まれていないという決定に応じて、要求パケットを処理用のプロセッサ
モジュールに転送する。そうでない場合には、要求モジュールは、該要求モジュ
ールが応答パケットのエラーを識別することに応じて、要求パケットに関連する
ヘッダ及びデータ情報をレジスタモジュールのヘッダ及びデータレジスタに格納
する。要求モジュールは、エラービットをレジスタモジュールのエラーレジスタ
にセットし、要求パケットのエラーが識別されたことを指示する。
。例えば、1つの技術的な利点は、エラーをコンピュータシステム内に挿入し、
エラー処理ソフトウェアの機能性を試験する点にある。他の技術的な利点は、効
率的にエラーを検出し、検出したエラーに関する情報を取得する点にある。更に
他の技術的な利点は、共通の環境において、エラー検出、取得、及び挿入を効率
的にもたらす点にある。他の技術的な利点は、当業者であれば、以下の図面、詳
細な説明、及び請求の範囲を検討することで容易に理解できる。
す添付の図面と併せて以下の説明を参照されたい。
ム10は、ネットワーク14によって接続されている複数のノードコントローラ
12を含んでいる。各々のノードコントローラ12は、ネットワーク14上のコ
ンピュータシステム10内の他のノードコントローラ12と共に、データ及びト
ラヒックの両者を内部処理する。各々のノードコントローラ12は、ローカルプ
ロセッサ16、ローカルメモリ装置17、及びローカル入出力装置18と通信で
きる。
ントローラ12のブロック図である。ノードコントローラ12は、ネットワーク
・インタフェースユニット20、メモリディレクトリ・インタフェースユニット
22、プロセッサ・インタフェースユニット24、入出力インタフェースユニッ
ト26、ローカル・ブロックユニット28、及びクロスバーユニット30を含ん
でいる。ネットワーク・インタフェースユニット20は、データメッセージ、及
び他のトラヒックをコンピュータシステム10の他のノードコントローラ12へ
転送するために、ネットワーク14への通信リンクを備えることができる。プロ
セッサ・インタフェースユニット24は、1つ又はそれ以上のローカルプロセッ
サ16との通信リンクを備えることができる。メモリディレクトリ・インタフェ
ースユニット22は、1つ又はそれ以上のローカルメモリ装置17との通信リン
クを備えることができる。入出力インタフェースユニット26は、1つ又はそれ
以上のローカル入出力装置18との通信リンクを備えることができる。ローカル
・ブロックユニット28は、ローカルプロセッサ16からの、又は遠隔ノードコ
ントローラ12に関連する遠隔プロセッサからの無効化要求及びPIO要求を処
理する専用ユニットである。クロスバーユニット30は、ノードコントローラ1
2のデータ、メッセージ、及び他のトラヒックを調停するようになっている。
ロックユニット28は、ノードコントローラ12に関するエラー処理を行う。ロ
ーカル・ブロックユニット28は、要求モジュール30、無効化モジュール32
、プロセッサモジュール34、出力モジュール36、ベクトルモジュール38、
レジスタモジュール40、応答モジュール42、及び、クロックモジュール44
を含んでいる。
パケットに対して何をすべきかを決定する。送られてきた要求パケットは、通常
のプログラム入出力(PIO)書き込み要求、通常のPIO読み込み要求、ベク
トルPIO書き込み要求、ベクトルPIO読み込み要求、及びローカル無効化要
求を含むことができる。送られてきた要求パケットの全部を受信した後に、要求
モジュール30は、受信した要求パケットの形式を識別する。PIO読み込み操
作及び書き込み操作を要求する要求パケットに対して、要求モジュール30は、
PIO要求のサービスを担うプロセッサモジュール34を起動する。ローカル無
効化要求に対して、要求モジュール30は、ローカル無効化要求のサービスを担
う無効化モジュール32を起動する。要求モジュール30が、要求パケットをP
IO要求又はローカル無効化要求として識別できない場合には、受信した要求パ
ケットはエラーであるとみなされる。エラーの場合には、要求モジュール30は
、エラー通知及びパケットの内容取得のために、レジスタモジュール40を起動
する。
をサービスする。ローカル無効化要求を受信すると、無効化モジュール32は、
ローカル無効化要求におけるコード化が適正かどうかを調べる。コード化が不正
である場合には、無効化モジュール32は、レジスタモジュール40にエラーを
通知してエラーを取得できるようにする。コード化が適正である場合には、無効
化モジュール32は、ローカル無効化要求に指示されている全てのプロセッサ・
インタフェースユニット24に代わって無効化要求パケット又は無効化受信確認
応答パケットを発生させる。
22、ネットワーク・インタフェースユニット20、クロスバーユニット30、
及びローカル・ブロックユニット28のいずれかのローカルレジスタを対象とす
るPIO読み込み及び書き込み要求をサービスする。プロセッサモジュール34
は、PIO要求の中から目的地アドレスを解読し、PIO要求に指定されている
レジスタが存在する特定のユニットを決定し、要求元が操作を実行する権限をも
つようにする。要求元が操作を実行する権限をもつ場合には、プロセッサモジュ
ール34は、動作を実行するために、指定レジスタが存在する特定のユニットと
互いに整合的に作用する。権限をもっていない場合には操作は実行されない。プ
ロセッサモジュール34には、PIO要求に応じて適切な応答を戻す役割がある
。
らの応答パケットの経路である。ローカル・ブロックユニット28内のベクトル
モジュール38、プロセッサモジュール34、又は無効化モジュール32が、要
求パケットか応答パケットのいずれかを送信する時は必ず、出力モジュール36
を経由してパケットを送信する必要がある。出力モジュール36は、一度に1つ
モジュールのみが要求パケットを送信でき、且つ一度に1つのモジュールのみが
応答パケットを送信できるようにモジュールからのトラヒックを調整する。送信
される応答パケット及び要求パケットは、該送信される応答パケット及び要求パ
ケット内のフリッツがインターリーブできるように、共通の物理チャネル上で多
重化されている個別の仮想チャネルを通って出力モジュール36から出力される
。
、レジスタモジュール40の関連レジスタの内容に応じてフォーマットして送信
する。レジスタモジュール40は、ローカル・ブロックユニット28内のローカ
ルレジスタの状態を保持する。レジスタモジュール40は、種々のローカルレジ
スタの値を、ローカル・ブロックユニット28内の他のモジュールへ供給する。
レジスタモジュール40は、PIO書き込み要求、又はエラー取り込み及び挿入
等のローカル・ブロックユニット28内の他の作業に応じてローカルレジスタを
更新する。また、レジスタモジュール40は、クロックモジュール44が、ロー
カル・ブロックユニット28からのリアルタイム・クロック出力信号を駆動する
のをアシストする制御パラメータを含んでいる。
トル応答パケットを受信した後に、応答モジュール42は、ベクトル応答パケッ
ト内の情報を関連ローカルレジスタ内に保持できるように、レジスタモジュール
40に通知する。応答モジュール42がベクトル応答パケットとしてコード化さ
れていない応答パケットを受信する場合には、応答モジュール42は、レジスタ
モジュール40へ、エラーが発生しておりレジスタモジュール40でエラーを取
得できることを通知する。
複数のレジスタを含んでいる。図4は、レジスタモジュール40のエラーレジス
タ50の例を示す。この例では、エラーレジスタ50は、12種類のエラーに対
する1ビットフィールドを備える。この中の10種類は、ローカル・ブロックユ
ニット28が受信した不正な要求パケット又は応答パケットの結果として発生し
得る。残りのエラーは、パケットの受信に伴って発生しないが、クロックモジュ
ール44が受信したリアルタイム・クロック信号の予期せぬ挙動の結果として発
生する。ローカル・ブロックユニット28が特定の形式のエラーを検出すると必
ず、レジスタモジュール40はエラーレジスタ50の対応するビットをセットす
る。システムソフトウェアは、通常のPIO読み込み操作によりエラーレジスタ
50の値を読み込み、どの特定の形式のエラーが発生したかに関する情報を取得
できる。エラーレジスタ50のビットがセットされると、レジスタモジュール4
0は、割り込み信号52を生成してプロセッサ・インタフェースユニット24に
入力する。割り込み信号52は、エラーが発生していることを指示し、システム
ソフトウェアに適切な処置を行うよう指示する。プロセッサ・インタフェースユ
ニット24は、エラー処理を行うプロセッサ16を選択し、選択されたプロセッ
サが、エラー処理ソフトウェアを呼び出すために自身の動作に割り込みをかける
ようにさせる。
ーカルレジスタへ送信することによって、プロセッサ割り込みを引き起こすこと
ができるが、レジスタモジュール40から専用割り込み信号52を直接発生させ
ると幾つかの利点が得られる。例えば、PIO読み込み要求を準備して送信し、
その結果生じる応答をローカル・ブロックユニット28の要求及び応答スキーム
により受信するといった複雑な状態を避けることができる。識別されたエラーは
、PIO書き込み要求をプロセッサ・インタフェースユニット24に搬送できな
くすることもある。直接的な専用割り込み信号をレジスタモジュール40からプ
ロセッサ・インタフェースユニット24へ供給することによって、単純で、信頼
性の高い方法を用いてエラー処理のための割り込みを開始できる。
ウェアは、エラーレジスタ50の特定のエラービットを、エラーレジスタ50内
の他のエラービットに影響を及ぼすことなくクリアできる。マスクレジスタ60
は、エラーレジスタ50の各々のエラー形式に対応する1ビットフィールドを含
んでいる。システムソフトウェアは、通常のPIO書き込み操作により、マスク
レジスタ60のフィールドをセットでき、それによってレジスタモジュール40
はエラーレジスタ50の対応フィールドをクリアする。マスクレジスタ60のビ
ットがセットされていない場合には、レジスタモジュール40は、エラーレジス
タ50の対応フィールドを変更しない。一旦選択されたプロセッサ16によって
エラーが処理されると、ソフトウェアは、エラーレジスタ50の関連ビットを他
のどのビットにも影響を与えることなく、マスクレジスタ60を介して個別にク
リアできる。システムソフトウェアが1つの形式のエラーを処理中であり、且つ
別の形式の他のエラーが発生している場合には、第2のエラーに関連するエラー
ビットは、システムソフトウェアが先のエラーをクリアした後でも、エラーレジ
スタ50にセットされたままである。マスクレジスタ60の使用によって、エラ
ーは、他のエラーが解析中であっても無視されることはない。
例を示す。図7は、レジスタモジュール40のデータレジスタ80の例を示す。
最初のエラーを受信すると、レジスタモジュール40は、問題パケットのヘッダ
の内容をヘッダレジスタ70及び72に保存し、問題パケットのデータの内容(
存在すれば)をデータレジスタ80に保存する。ヘッダレジスタ70の有効ビッ
ト74がセットされ、オーバランビット76がクリアされる。発生したエラー形
式に値が割り当てられ、エラー形式フィールド78に格納される。識別されたエ
ラー形式に関連するエラーレジスタ50のビットがセットされる。有効ビット7
4は、ヘッダレジスタ70及び72、及びデータレジスタ80がエラーを起こし
ているパケットに関する情報をもっていることを示す。有効ビット74がセット
され更に後続のエラーが発生する場合には、オーバランビット76がセットされ
、エラーレジスタ50の適切なビットがセットされるが、後続のエラーを発生し
ているパケットの内容は廃棄され保存されない。オーバランビット76は、後続
のエラーは受信したが、関連するパケットの内容は取得していないことを示す。
設計の選択範囲として、単一のエラーパケットからのヘッダ及びデータ情報のみ
を取得して格納するように示されているが、システムが複数のエラーパケットに
対するヘッダ及びデータ情報を取り込んで格納するよう設計してもよい。
ット操作が行われているにもかかわらず不変のままである。これにより、システ
ムリセットに起因してエラー状態が失われることがない。特定のエラーは、ノー
ドコントローラ12を作動不能にする場合があるので、システムをリセットしな
い限りエラー処理を行うことができない。この場合には、システムソフトウェア
には、システムをリセットした後に、依然として問題の原因を解析するチャンス
がある。
エラーを識別して処理するが、更に、ローカル・ブロックユニット28は、シス
テムソフトウェアが処理するエラーを挿入するためにも使用できる。エラーをロ
ーカル・ブロックユニット28に挿入するために、プロセッサ16は1つ又はそ
れ以上のPIO書き込み操作を開始できる。このPIO書き込み操作を利用して
、所望の試験用のヘッダ及びデータ情報をヘッダレジスタ70及び72、及びデ
ータレジスタ80に書き込む。システムのエラー処理機能を実行するために、同
一の又は別のPIO書き込み操作を行って、エラーレジスタ50の所望のエラー
ビットをセットする。エラービットをセットすると割り込み信号52が発生する
。適切なプロセッサは、自身の動作に割り込みをかけ、ヘッダレジスタ70、7
2及びデータレジスタ80に挿入されたヘッダ及びデータ情報を解析することに
よってエラー処理を行う。このようにして、システムのエラー処理ソフトウェア
を試験するために、挿入が難しいエラーを通常動作時に強制することなく、エラ
ーレジスタ50に定義されている任意のエラーを公知の環境に挿入できる。
タに対して1つ又はそれ以上のPIO書き込み操作を実行することが好ましい。
各々のPIO書き込み操作が正確に1つの独自のアドレスを指定することが好ま
しいので、各々のPIO書き込み操作は、1つのレジスタの状態のみを変更する
ことが好ましい。エラー挿入は、幾つかの異なるレジスタを設定することを必要
とする場合もあるので(例えば、ヘッダ情報用のヘッダレジスタ70及び72、
及びデータ情報用のデータレジスタ80)、ソフトウェアによって複数の個別の
PIO書き込み操作を行ってもよい。
ーを処理する方法及び装置を提供できることを理解されたい。本発明は詳細に説
明されているが、種々の変形、置換、及び変更を行い得ることを理解されたい。
例えば、特定のエラーが種々のレジスタで識別されているが、設計者が望めば別
のエラーをコンピュータシステムで処理できる。他の実施例は、当業者であれば
容易に確認でき、請求の範囲によって定義される本発明の精神及び範囲を逸脱す
ることなく構成できる。
ジスタの実施例を示す。
ジスタの実施例を示す。
ジスタの実施例を示す。
ジスタの実施例を示す。
ジスタの実施例を示す。
Claims (17)
- 【請求項1】 コンピュータシステムのエラーを処理する方法であって、 データパケットを受信する段階と、 前記データパケットのエラーを識別する段階と、 前記データパケットで識別された前記エラーに対応するエラーレジスタのエラ
ービットをセットする段階と、 前記パケットに関するヘッダ情報を格納する段階と、 前記パケットに関するデータ情報を格納する段階と、 前記エラービットに応じて割り込み信号をアサートする段階と、 を含むことを特徴とする方法。 - 【請求項2】 有効ビットの存在を検査する段階を更に含み、前記有効ビッ
トは、前回のエラーが識別されているが処理されていないことを示すことを特徴
とする請求項1に記載の方法。 - 【請求項3】 前記有効ビットの存在に応じて前記データパケットを廃棄す
る段階を更に含むことを特徴とする請求項2に記載の方法。 - 【請求項4】 前記識別された前記エラーに応じて前記エラーレジスタにエ
ラービットをセットする段階を更に含み、前記エラーレジスタは、エラーが受信
されていることを示す2つ以上の表示を含むことを特徴とする請求項3に記載の
方法。 - 【請求項5】 複数のプロセッサの1つを選択して前記識別された前記エラ
ーを処理する段階を更に含むことを特徴とする請求項1に記載の方法。 - 【請求項6】 前記割り込み信号に応じて前記複数のプロセッサの前記選択
された1つの動作に割り込みをかける段階を更に含むことを特徴とする請求項5
に記載の方法。 - 【請求項7】 前記識別された前記エラーを処理するために、前記ヘッダ情
報及び前記データ情報を、前記複数のプロセッサの前記選択された1つに供給す
る段階を含むことを特徴とする請求項6に記載の方法。 - 【請求項8】 前記パケットは、エラーを処理用の前記コンピュータシステ
ムに挿入するためのPIO書き込み要求パケットであることを特徴とする請求項
1に記載の方法。 - 【請求項9】 前記PIO書き込み要求パケットの前記データ情報は、前記
識別された前記レジスタ(エラーを取り込むことを目的とするレジスタであると
仮定して)に格納されることを特徴とする請求項8に記載の方法。 - 【請求項10】 前記エラービットをセットする前記段階に応じて、前記認
識された前記エラーの処理を引き起こす段階を更に含むことを特徴とする請求項
9に記載の方法。 - 【請求項11】 送られてきた要求パケットを受信するように作動可能な要
求モジュールと、 前記送られてきた要求パケットによって指定されている書き込み操作を認識し
、前記送られてきた要求パケットによって指定され、前記書き込み操作を実行す
るようになったレジスタを決定するように作動可能なプロセッサモジュールと、 前記書き込み操作が実行されるレジスタを保持するように作動可能なレジスタ
モジュールと、 を備えるコンピュータシステムのエラーを処理する装置であって、前記送られて
きた要求パケットは、エラーを前記コンピュータシステムに挿入する命令を含み
、前記プロセッサモジュールは、前記送られてきた要求パケットからのデータを
前記レジスタモジュールの指定のエラーヘッダ又はエラーデータレジスタへ書き
込むことによって書き込み操作を実行するように作動可能であり、前記プロセッ
サモジュールは、エラービットをセットして前記挿入されたエラーの処理を引き
起こすように作動可能であることを特徴とする装置。 - 【請求項12】 前記要求モジュールは、応答パケットを受信するように作
動可能であり、前記要求モジュールは、前記応答パケットがエラーを含んでいる
か否か決定するように作動可能であり、前記要求モジュールは、前記応答パケッ
トにはエラーがないという決定に応じて、前記応答パケットを処理用の前記プロ
セッサモジュールに転送するように作動可能であることを特徴とする請求項11
に記載の装置。 - 【請求項13】 前記要求モジュールは、前記要求モジュールが前記応答パ
ケットのエラーを識別することに応じて、前記応答パケットに関連するヘッダ及
びデータ情報を前記レジスタモジュールの前記ヘッダ及びデータレジスタに格納
することを特徴とする請求項12に記載の装置。 - 【請求項14】 前記要求モジュールは、エラービットを前記レジスタモジ
ュールのエラーレジスタにセットし、前記応答パケットにおいてエラーが識別さ
れたことを指示することを特徴とする請求項13に記載の方法。 - 【請求項15】 前記レジスタモジュールは、前記エラーレジスタにセット
されているエラービットに応じて割り込み信号をアクティブにすることを特徴と
する請求項14に記載の装置。 - 【請求項16】 前記要求モジュールは、有効ビットがレジスタモジュール
にセットされているか否かを決定し、前記有効ビットは、前回の応答パケット又
は送られてきた要求パケットが、まだ処理されていないエラーを含んで受信され
たことを指示し、前記要求モジュールは、レジスタモジュールのエラーレジスタ
のエラービットをセットし、セットされた前記有効ビットに応じて前記応答パケ
ットを廃棄するように作動可能であることを特徴とする請求項12に記載の装置
。 - 【請求項17】 前記レジスタモジュールは、前記応答パケットの内容が廃
棄されたことを示すオーバランビットをセットするように作動可能であることを
特徴とする請求項16に記載の装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/409,764 | 1999-09-30 | ||
US09/409,764 US6457146B1 (en) | 1999-09-30 | 1999-09-30 | Method and apparatus for processing errors in a computer system |
PCT/US2000/025845 WO2001024007A2 (en) | 1999-09-30 | 2000-09-20 | Method and apparatus for processing errors in a computer system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003524225A true JP2003524225A (ja) | 2003-08-12 |
JP2003524225A5 JP2003524225A5 (ja) | 2007-11-08 |
Family
ID=23621860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001526709A Pending JP2003524225A (ja) | 1999-09-30 | 2000-09-20 | コンピュータシステムのエラーを処理する方法及び装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6457146B1 (ja) |
EP (1) | EP1221229A2 (ja) |
JP (1) | JP2003524225A (ja) |
WO (1) | WO2001024007A2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6751698B1 (en) * | 1999-09-29 | 2004-06-15 | Silicon Graphics, Inc. | Multiprocessor node controller circuit and method |
US7539134B1 (en) * | 1999-11-16 | 2009-05-26 | Broadcom Corporation | High speed flow control methodology |
US8024639B2 (en) | 2006-06-23 | 2011-09-20 | Schweitzer Engineering Laboratories, Inc. | Software and methods to detect and correct data structure |
US20080080114A1 (en) * | 2006-09-29 | 2008-04-03 | Schweitzer Engineering Laboratories, Inc. | Apparatus, systems and methods for reliably detecting faults within a power distribution system |
US20080155293A1 (en) * | 2006-09-29 | 2008-06-26 | Schweitzer Engineering Laboratories, Inc. | Apparatus, systems and methods for reliably detecting faults within a power distribution system |
US7900093B2 (en) * | 2007-02-13 | 2011-03-01 | Siemens Aktiengesellschaft | Electronic data processing system and method for monitoring the functionality thereof |
US8441768B2 (en) | 2010-09-08 | 2013-05-14 | Schweitzer Engineering Laboratories Inc | Systems and methods for independent self-monitoring |
US9007731B2 (en) | 2012-03-26 | 2015-04-14 | Schweitzer Engineering Laboratories, Inc. | Leveraging inherent redundancy in a multifunction IED |
CN108632142B (zh) * | 2018-03-28 | 2021-02-12 | 华为技术有限公司 | 节点控制器的路由管理方法和装置 |
US11323362B2 (en) | 2020-08-07 | 2022-05-03 | Schweitzer Engineering Laboratories, Inc. | Resilience to single event upsets in software defined networks |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05241985A (ja) * | 1992-03-03 | 1993-09-21 | Mitsubishi Electric Corp | 入出力制御装置 |
US5414713A (en) * | 1990-02-05 | 1995-05-09 | Synthesis Research, Inc. | Apparatus for testing digital electronic channels |
US5465250A (en) * | 1993-06-24 | 1995-11-07 | National Semiconductor Corporation | Hybrid loopback for FDDI-II slave stations |
JPH08249257A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | シリアルデータ受信装置 |
JPH08272719A (ja) * | 1995-03-30 | 1996-10-18 | Mitsubishi Electric Corp | 通信インタフェース回路 |
JPH08272705A (ja) * | 1995-03-31 | 1996-10-18 | Fujitsu Ltd | 情報処理方法及び情報処理装置 |
JPH09504149A (ja) * | 1993-10-20 | 1997-04-22 | エルエスアイ・ロジック・コーポレーション | 非同期転送モード(atm)ネットワーク・デバイス |
JPH09506727A (ja) * | 1993-12-13 | 1997-06-30 | クレイ・リサーチ・インコーポレイテッド | 大規模並列処理システムのためのメッセージ機構 |
WO1999012102A1 (en) * | 1997-09-05 | 1999-03-11 | Sun Microsystems, Inc. | A multiprocessing system including cluster optimization mechanisms |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5121342A (en) | 1989-08-28 | 1992-06-09 | Network Communications Corporation | Apparatus for analyzing communication networks |
US6012148A (en) * | 1997-01-29 | 2000-01-04 | Unisys Corporation | Programmable error detect/mask utilizing bus history stack |
-
1999
- 1999-09-30 US US09/409,764 patent/US6457146B1/en not_active Expired - Lifetime
-
2000
- 2000-09-20 EP EP00963680A patent/EP1221229A2/en not_active Withdrawn
- 2000-09-20 JP JP2001526709A patent/JP2003524225A/ja active Pending
- 2000-09-20 WO PCT/US2000/025845 patent/WO2001024007A2/en active Application Filing
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5414713A (en) * | 1990-02-05 | 1995-05-09 | Synthesis Research, Inc. | Apparatus for testing digital electronic channels |
JPH05241985A (ja) * | 1992-03-03 | 1993-09-21 | Mitsubishi Electric Corp | 入出力制御装置 |
US5465250A (en) * | 1993-06-24 | 1995-11-07 | National Semiconductor Corporation | Hybrid loopback for FDDI-II slave stations |
JPH09504149A (ja) * | 1993-10-20 | 1997-04-22 | エルエスアイ・ロジック・コーポレーション | 非同期転送モード(atm)ネットワーク・デバイス |
JPH09506727A (ja) * | 1993-12-13 | 1997-06-30 | クレイ・リサーチ・インコーポレイテッド | 大規模並列処理システムのためのメッセージ機構 |
JPH08249257A (ja) * | 1995-03-15 | 1996-09-27 | Nec Corp | シリアルデータ受信装置 |
JPH08272719A (ja) * | 1995-03-30 | 1996-10-18 | Mitsubishi Electric Corp | 通信インタフェース回路 |
JPH08272705A (ja) * | 1995-03-31 | 1996-10-18 | Fujitsu Ltd | 情報処理方法及び情報処理装置 |
WO1999012102A1 (en) * | 1997-09-05 | 1999-03-11 | Sun Microsystems, Inc. | A multiprocessing system including cluster optimization mechanisms |
Also Published As
Publication number | Publication date |
---|---|
US6457146B1 (en) | 2002-09-24 |
EP1221229A2 (en) | 2002-07-10 |
WO2001024007A2 (en) | 2001-04-05 |
WO2001024007A3 (en) | 2002-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8032809B2 (en) | Retransmission and delayed ACK timer management logic for TCP protocol | |
EP3457283B1 (en) | Centralized error handling in aplication specific integrated circuits | |
JP2003524225A (ja) | コンピュータシステムのエラーを処理する方法及び装置 | |
US7281163B2 (en) | Management device configured to perform a data dump | |
TW200931246A (en) | Apparatus and method for system logging | |
CN112671574B (zh) | 前后端联调方法、装置、代理设备及存储介质 | |
KR20170117326A (ko) | 랜덤 액세스 메모리를 포함하는 하나 이상의 처리 유닛을 위한 직접 메모리 액세스 제어 장치 | |
JP2009294881A (ja) | 情報処理装置および情報処理方法 | |
JP4572138B2 (ja) | サーバ装置、サーバシステム、及びサーバシステムでの系切り換え方法 | |
JP3683831B2 (ja) | データ処理システムにおけるチャネル回復のためのチェックポイント指定方法、装置およびプログラム記録媒体 | |
JP2739830B2 (ja) | マルチプロセッサシステム用データ通信装置 | |
US8780900B2 (en) | Crossbar switch system | |
US20030056027A1 (en) | Apparatus and method for improvement of communication between an emulator unit and a host device | |
JP6052847B2 (ja) | トランザクション処理装置及び不正トランザクション検出方法 | |
US11176011B2 (en) | Apparatus and method for transmitting fuzzing data for one-way protocol software fuzzing | |
CN113312080B (zh) | 芯片eda仿真中更新芯片软硬件配置的系统、装置及方法 | |
JP2019160148A (ja) | データ採取装置、メモリコントローラ、演算装置、情報処理装置、データ採取システム、データ採取方法 | |
CN117527641B (zh) | 数据报文的丢包观测方法、装置、设备及存储介质 | |
US7673121B2 (en) | Circuit for monitoring a microprocessor and analysis tool and inputs/outputs thereof | |
JP2990800B2 (ja) | 割込み処理装置 | |
US7073007B1 (en) | Interrupt efficiency across expansion busses | |
US7574341B1 (en) | Speculative expectation based event verification | |
KR970002400B1 (ko) | 다중프로세서 인터럽트 요청기에서의 인터럽트 송신 및 완료 제어방법(Control scheme of interrupt go and done in a multiprocessor interrupt requester) | |
JP4102769B2 (ja) | 情報処理システム、その故障箇所特定方法、情報処理装置 | |
JPH02257348A (ja) | 情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070919 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070919 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100513 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100813 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100906 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100827 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101115 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110106 |