JP2003519910A - An improved method for removing buried anti-reflective coatings - Google Patents

An improved method for removing buried anti-reflective coatings

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JP2003519910A
JP2003519910A JP2001550784A JP2001550784A JP2003519910A JP 2003519910 A JP2003519910 A JP 2003519910A JP 2001550784 A JP2001550784 A JP 2001550784A JP 2001550784 A JP2001550784 A JP 2001550784A JP 2003519910 A JP2003519910 A JP 2003519910A
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spacer
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oxide
substrate
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Abstract

(57)【要約】 基板と基板上のゲート領域とを有する半導体構造を製造するための方法は、ゲートのサリサイデーションを向上させるために、ゲート領域上の反射防止膜（ＡＲＣ）層を除去する工程を有している。ゲート領域上に反射防止膜が形成された後、反射防止膜層上および基板上に絶縁層が形成される。その後、反射防止膜上の絶縁層の部位を選択的に除去する第１の処理を使用して絶縁層をエッチングすることにより、ゲート領域および反射防止膜層に隣接して基板上に絶縁スペーサが形成される。第２の異なるエッチング処理を使用して、ゲート領域に隣接するスペーサを除去することなく、ゲート領域上の反射防止膜が選択的に除去される。本発明の使用は、埋れ反射防止膜の除去中に、ゲート領域側面に沿う絶縁スペーサ損失を最小限に抑えることに寄与し、これによって、サリサイデーション中においてゲートの縁部に保護体を形成することができる。 (57) Abstract: A method for fabricating a semiconductor structure having a substrate and a gate region on the substrate removes an anti-reflective coating (ARC) layer on the gate region to improve gate salicidation. The step of performing After the anti-reflection film is formed on the gate region, an insulating layer is formed on the anti-reflection film layer and the substrate. Thereafter, the insulating layer is etched using a first process that selectively removes portions of the insulating layer on the anti-reflective coating, thereby forming an insulating spacer on the substrate adjacent to the gate region and the anti-reflective coating layer. It is formed. A second different etch process is used to selectively remove the anti-reflective coating on the gate region without removing the spacer adjacent to the gate region. The use of the present invention contributes to minimizing insulation spacer losses along the side of the gate region during removal of the buried anti-reflective coating, thereby forming protection at the gate edge during salicidation. can do.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】 （発明の分野） 本発明は、一般的には、フォトリソグラフィ処理に寄与する反射防止膜を使用
する半導体構造、および、ソース・ドレン領域を形成するためにゲート領域に隣
接するスペーサを使用する半導体構造に関する。FIELD OF THE INVENTION The present invention generally relates to semiconductor structures that use antireflective coatings that contribute to photolithography processes, and spacers adjacent to gate regions to form source / drain regions. It relates to a semiconductor structure to be used.

【０００２】 （発明の背景） 半導体技術の目覚しい進歩により、回路の密度および複雑度を飛躍的に高める
ことができるようになり、また、それと同時に、消費電力およびパッケージサイ
ズを大幅に減少できるようになった。数百ＭＩＰＳ（１秒間に何百万命令）とい
う速度で動作する何百万ものトランジスタを有するシングルチップ・マイクロプ
ロセッサは、比較的小さい空冷式の半導体デバイスパッケージ内に組み込まれる
。現在、半導体基板上に形成される多くの集積回路は、シングルチップ上に全て
集積される複数の回路機能から成る。例えば、ＤＲＡＭ（ダイナミック読み取り
書き込み記憶装置）等の不揮発性メモリ（ＮＶＭ）デバイスは、デジタル情報を
記憶するメモリセルの配列から成る。これらのデバイス上の周辺回路は、一般に
、メモリセルにアドレスをとる論理回路から成る。一方、他の周辺回路は、リー
ド／ライトバッファおよびセンスアンプリファとして機能する。商業的には、電
子ハンドヘルドデバイスのサイズおよび重量を低減しつつ、携帯性および連続使
用を向上させる駆動が要求されるが、チップサイズを小さくしつつこれらの条件
を満たす方法を見出すことは、チップ製造メーカに多大な負担を強いる。BACKGROUND OF THE INVENTION Remarkable advances in semiconductor technology enable dramatic increases in circuit density and complexity, while at the same time significantly reducing power consumption and package size. became. A single-chip microprocessor with millions of transistors operating at speeds of hundreds of MIPS (millions of instructions per second) is built into a relatively small air-cooled semiconductor device package. Currently, many integrated circuits formed on a semiconductor substrate have a plurality of circuit functions which are all integrated on a single chip. For example, a non-volatile memory (NVM) device such as a DRAM (Dynamic Read Write Memory) consists of an array of memory cells that store digital information. Peripheral circuits on these devices generally consist of logic circuits that address memory cells. On the other hand, the other peripheral circuits function as a read / write buffer and a sense amplifier. Commercially, there is a need for a drive that improves the portability and continuous use while reducing the size and weight of electronic handheld devices, but finding a way to meet these requirements while reducing the chip size is a challenge. It puts a heavy burden on the manufacturer.

【０００３】 チップの幾何学的構成を縮小しつつ、ポリシリコン、アルミニウム、金属シリ
サイドといった高反射材料の使用を増やすと、フォトリソグラフィのパターンニ
ング（photolithographic patterning）問題を増大させてしまう。フォトレジス
トパターンニング処理中に、下層の反射材料からの不必要な反射によって、フォ
トレジストパターンが変形してしまう場合がある。また、高性能ＭＯＳトランジ
スタを組み立てるためには、ゲート電極の線幅を制御することが必要である。ゲ
ート電極の線幅の制御を向上させると、非常に短いチャンネルを形成することが
でき、ＭＯＳトランジスタの性能を向上させることができる。フォトレジストの
パターンニングに欠陥があると、線幅が変化して、ゲート長さが変化し、最終的
にチャンネル長さが変化する可能性がある。その結果、チャンネル長さの変化は
、注意深く制御されるべきＭＯＳデバイスの電気的特性を変化させてしまう。Increasing the use of highly reflective materials such as polysilicon, aluminum and metal suicides while reducing the chip geometry increases the photolithographic patterning problem. During the photoresist patterning process, unwanted reflections from the underlying reflective material can deform the photoresist pattern. Further, in order to assemble a high performance MOS transistor, it is necessary to control the line width of the gate electrode. If the control of the line width of the gate electrode is improved, a very short channel can be formed and the performance of the MOS transistor can be improved. Defects in photoresist patterning can change linewidths, gate lengths, and ultimately channel lengths. As a result, changes in channel length change the electrical characteristics of MOS devices that must be carefully controlled.

【０００４】 ＭＯＳトランジスタの製造において、ゲート電極線幅制御を向上させる現在の
技術の１つは、アモルファスシリコンの堆積物の使用を含んでいる。アモルファ
スシリコン堆積物は、ポリシリコン表面で、下層の絶縁形態の複製を排除する。
しかしながら、アモルファスシリコン堆積物は、堆積不良に伴う問題を内在して
いるとともに、完全にドーピングすることが非常に困難である。One of the current techniques for improving gate electrode line width control in the fabrication of MOS transistors involves the use of amorphous silicon deposits. Amorphous silicon deposits eliminate the replication of the underlying insulating morphology at the polysilicon surface.
However, amorphous silicon deposits have inherent problems with poor deposition and are very difficult to fully dope.

【０００５】 線幅制御を向上させる他の技術は、フォトリソグラフィ処理の一部として反射
防止層の使用を含んでいる。反射防止層を使用すると、ポリシリコンの粒子構造
によって引き起こされる表面粗さの作用、および、ポリシリコン層の粗い表面お
よび形状特徴によって引き起こされる潜在的な作用に起因するレジスト厚変化の
作用を低減することができる。また、反射防止層を加えると、絶縁形態の平坦化
および基板上におけるフォトレジスト厚変化の低減に寄与することができる。シ
リサイドの形成（コンタクト形成）前に反射防止膜（ＡＲＣ）を全体的に且つ容
易に除去できない場合には、反射防止膜を使用する利益が損なわれる虞がある。
なぜなら、ＡＲＣの使用は、特定の処理装置を必要とし、製造処理に別個の工程
を加えるからである。Other techniques for improving linewidth control include the use of antireflection layers as part of the photolithography process. The use of an antireflective layer reduces the effects of surface roughness caused by the grain structure of the polysilicon and the effects of resist thickness variation due to the potential effects caused by the rough surface and topographical features of the polysilicon layer. be able to. In addition, the addition of the antireflection layer can contribute to the flattening of the insulating form and the reduction of the photoresist thickness change on the substrate. If the antireflection film (ARC) cannot be wholly and easily removed before the formation of the silicide (contact formation), the benefit of using the antireflection film may be impaired.
This is because the use of ARC requires specific processing equipment and adds a separate step to the manufacturing process.

【０００６】 半導体デバイスの製造においてゲート領域上の埋れ反射防止膜（ＢＡＲＣ）を
使用する場合には、ゲートの適当なサリサイデーション前に全てのＢＡＲＣを除
去することが必要である。ＢＡＲＣの除去が不完全であると、ゲート上における
シリサイド形成が損なわれる。また、酸化物スペーサをデバイス構造の一部とし
て含めても良いが、そのような形成によって、ＢＡＲＣ除去処理が複雑になる虞
がある。スペーサエッチング中にＢＡＲＣ膜を除去すると、スペーサ形状が狭く
なり、絶縁酸化物損失が過度になる可能性がある。不完全なＢＡＲＣ除去の問題
を解決するために、酸化物スペーサ層を過度にエッチングすることが試みられて
いるが、これによって、デバイスの構造および性能が低下してしまう。When using buried anti-reflective coating (BARC) on the gate region in the fabrication of semiconductor devices, it is necessary to remove all BARC before proper salicidation of the gate. Incomplete removal of BARC compromises silicide formation on the gate. Also, oxide spacers may be included as part of the device structure, but such formation may complicate the BARC removal process. Removal of the BARC film during spacer etching can narrow the spacer geometry and result in excessive insulating oxide loss. Attempts have been made to overetch the oxide spacer layer to solve the problem of incomplete BARC removal, but this leads to a reduction in device structure and performance.

【０００７】 したがって、隣接する絶縁構造または下層のアモルファスシリコン層を実質的
に破壊することなく、シリサイド形成前にデバイス上の全ての反射防止膜を効果
的且つ選択的に除去できる方法を提供する必要がある。また、半導体デバイスに
関する従来の製造技術の処理工程に容易に組み込むことができるＡＲＣ層除去方
法が必要である。Therefore, there is a need to provide a method that can effectively and selectively remove all anti-reflective coatings on a device prior to silicide formation without substantially destroying the adjacent insulating structure or underlying amorphous silicon layer. There is. There is also a need for an ARC layer removal method that can be easily incorporated into the processing steps of conventional manufacturing techniques for semiconductor devices.

【０００８】 発明の概要 本発明では、ゲート側面に沿う絶縁スペーサ損失（dielectric spacer loss）
を最小限に抑えつつゲート領域から全ての反射防止膜を実質的に除去するために
、二段階のエッチングプロセスが使用される。ゲート側面に沿うスペーサ酸化物
損失（spacer oxide loss）を最小限に抑えると、ゲートの上部でのノッチング
を防止するシリサイデーション中にゲート縁部に保護体を形成することができる
。SUMMARY OF THE INVENTION In the present invention, dielectric spacer loss along the side of the gate.
A two-step etching process is used to substantially remove all of the antireflective coating from the gate region while minimizing exposure. Minimizing spacer oxide loss along the side of the gate allows the formation of a guard at the gate edge during silicidation that prevents notching at the top of the gate.

【０００９】 本発明の一実施形態は、基板と基板上のゲート領域とを有する半導体構造を製
造するための方法に関し、この方法は、ゲートのシリサイデーションを向上させ
るために、ゲート領域上の反射防止膜（ＡＲＣ）層を除去する工程を含んでいる
。最初に、ゲート領域上に反射防止膜が形成される。反射防止膜層、ゲート領域
、基板上に絶縁層が形成される。その後、反射防止膜上の絶縁層の部位を選択的
に除去する第１の処理を使用して絶縁層をエッチングすることにより、ゲート領
域および反射防止膜層に隣接して基板上に絶縁スペーサが形成される。第２の異
なるエッチング処理を使用して、ゲート領域に隣接するスペーサを除去すること
なく、ゲート領域上の反射防止膜が選択的に除去される。One embodiment of the present invention relates to a method for manufacturing a semiconductor structure having a substrate and a gate region on the substrate, the method comprising: improving gate silicidation on the gate region. The step of removing the antireflection film (ARC) layer is included. First, an antireflection film is formed on the gate region. An insulating layer is formed on the antireflection film layer, the gate region, and the substrate. The insulating layer is then etched using a first process that selectively removes the portion of the insulating layer on the antireflective coating, which results in an insulating spacer on the substrate adjacent the gate region and the antireflective coating layer. It is formed. A second different etching process is used to selectively remove the antireflective coating over the gate region without removing the spacers adjacent to the gate region.

【００１０】 本発明の他の実施形態は、基板と基板上のゲート領域とを有する半導体構造を
製造するための方法に関し、この方法は、ゲートのシリサイデーションを向上さ
せるために、ゲート領域上の反射防止膜（ＡＲＣ）層を除去する工程を含んでい
る。この方法は、ゲート領域上に埋れ反射防止膜を形成するとともに、埋れ反射
防止膜層、ゲート領域、基板上に酸化物層を形成する工程を有している。酸化物
層をエッチングしてスペーサを形成すると略同時に、反射防止膜層上の酸化物層
を除去する第１の処理を使用することにより、ゲート領域および反射防止膜層に
隣接して基板上に酸化物スペーサが形成される。次に、反射防止膜上の酸化物が
除去されると直ちに第１の処理を終了するために、終点が使用される。その後、
ゲート領域に隣接する酸化物スペーサを除去することなく、ゲート領域上の反射
防止膜を選択的に除去する第２の異なるエッチング処理が使用され、シリサイド
を受け取るための開口がスペーサとゲート領域とによって形成される。Another embodiment of the invention is directed to a method for manufacturing a semiconductor structure having a substrate and a gate region on the substrate, the method comprising: improving gate silicidation on the gate region. And removing the anti-reflective coating (ARC) layer. This method includes the steps of forming a buried antireflection film on the gate region and forming an oxide layer on the buried antireflection film layer, the gate region, and the substrate. Substantially at the same time as etching the oxide layer to form the spacers, a first process that removes the oxide layer on the antireflective coating layer is used to form a spacer on the substrate adjacent the gate region and the antireflective coating layer. An oxide spacer is formed. The endpoint is then used to terminate the first process as soon as the oxide on the antireflective coating is removed. afterwards,
A second different etch process is used that selectively removes the anti-reflective coating over the gate region without removing the oxide spacer adjacent the gate region, and an opening for receiving the silicide is provided by the spacer and the gate region. It is formed.

【００１１】 本発明の他の実施形態は、基板と基板上のゲート領域とを有する半導体構造を
製造するための方法に関し、この方法は、ゲートのシリサイデーションを向上さ
せるために、ゲート領域上の反射防止膜（ＡＲＣ）層を除去する工程を含んでい
る。この方法は、アモルファスシリコンゲート領域上にシリコンオキシナイトラ
イド膜を形成するとともに、シリコンオキシナイトライド膜層、ゲート領域、基
板上に酸化シリコン層を形成する工程を有している。酸化シリコン層をエッチン
グすると略同時に、シリコンオキシナイトライド膜上に配置された酸化シリコン
層を除去する第１の処理を使用することにより、ゲート領域およびシリコンオキ
シナイトライド膜層に隣接して基板上に酸化物スペーサが形成される。酸化シリ
コンが除去されると直ちに第１の処理を終了するために、終点が使用される。そ
の後、ゲート領域に隣接する酸化シリコンスペーサを除去することなく、ゲート
領域上のシリコンオキシナイトライド膜を選択的に除去する第２の異なるエッチ
ング処理が使用される。Another embodiment of the invention is directed to a method for manufacturing a semiconductor structure having a substrate and a gate region on the substrate, the method comprising: improving gate silicidation on the gate region. And removing the anti-reflective coating (ARC) layer. This method has a step of forming a silicon oxynitride film on the amorphous silicon gate region, and forming a silicon oxide layer on the silicon oxynitride film layer, the gate region, and the substrate. Using a first process that removes the silicon oxide layer located on the silicon oxynitride film at about the same time as etching the silicon oxide layer, the gate region and the silicon oxynitride film layer on the substrate adjacent to An oxide spacer is formed on the substrate. The endpoint is used to terminate the first process as soon as the silicon oxide is removed. Then, a second different etching process is used that selectively removes the silicon oxynitride film on the gate region without removing the silicon oxide spacers adjacent to the gate region.

【００１２】 本発明の上記要約は、本発明の図示された各実施形態または全ての実施形態を
説明することを意図したものではない。これらの実施形態は、以下の図面および
詳細な説明で特に具体的に例示されている。The above summary of the present invention is not intended to describe each illustrated embodiment or every embodiment of the present invention. These embodiments are specifically illustrated in the drawings and detailed description below.

【００１３】 添付図面を参照しつつ、以下の本発明の様々な実施形態に関する詳細な説明を
考慮すれば、本発明を完全に理解することができる。The invention may be fully understood in view of the following detailed description of various embodiments of the invention with reference to the accompanying drawings.

【００１４】 本発明は様々な修正および変形が可能であるが、以下では、その特徴的な部分
について図面を例にとって詳細に説明することにする。しかしながら、本発明が
ここに記載された特定の実施形態に限定されないことは言うまでもない。逆に言
うと、本発明は、添付の請求の範囲によって規定されるように、本発明の技術的
思想および範囲内に含まれる全ての変形例、等価物、代替物を網羅している。Various modifications and variations of the present invention are possible, but in the following, characteristic portions thereof will be described in detail with reference to the drawings. However, it should be understood that the invention is not limited to the particular embodiments described herein. On the contrary, the invention covers all modifications, equivalents and alternatives falling within the scope and spirit of the invention as defined by the appended claims.

【００１５】 詳細な説明 本発明は、その構造の一部として或はその製造プロセスでスペーサを使用する
種々のＭＯＳデバイスおよび半導体構造に適用できると考えられる。本発明の教
示内容は、半導体デバイスのサリサイデーション（salicidation）前の反射防止
膜除去工程に適用可能であると考えられる。ゲート側面に沿う絶縁スペーサ損失
（dielectric spacer loss）を最小限に抑えつつゲート領域から全ての反射防止
膜を実質的に除去するために、二段階のエッチングプロセスが使用される。ゲー
ト側面に沿うスペーサ酸化物損失（spacer oxide loss）を最小限に抑えると、
ゲートの上部でのノッチングを防止するシリサイデーション（silicidation）中
にゲート縁部に保護体を形成することができる。本発明は、必ずしもそのような
ものに限定されないが、以下に述べる様々な半導体構造の例を検討すれば、本発
明の様々な特徴を良く認識することができる。DETAILED DESCRIPTION It is believed that the present invention is applicable to various MOS devices and semiconductor structures that use spacers as part of their structure or in their manufacturing process. It is believed that the teachings of the present invention are applicable to anti-reflective coating removal steps prior to salicidation of semiconductor devices. A two-step etching process is used to substantially remove all anti-reflective coating from the gate region while minimizing dielectric spacer loss along the gate sides. Minimizing spacer oxide loss along the sides of the gate
A protector can be formed at the edge of the gate during silicidation to prevent notching at the top of the gate. While the invention is not necessarily limited to such, various features of the invention can be better appreciated by reviewing the various semiconductor structure examples described below.

【００１６】 一実施形態においては、基板上にゲート領域を有する半導体構造の製造方法で
あって、ゲートのシリサイデーションを向上するために、ゲート領域を覆う反射
防止膜（ＡＲＣ）層の除去を伴う製造方法が開示されている。この方法は、ゲー
ト領域上に反射防止膜を形成する工程および反射防止膜層上に絶縁層を形成する
工程とを有している。その後、反射防止膜上にある絶縁層の部位を選択的に除去
する工程を含む第１のプロセスを使用して絶縁層をエッチングすることにより、
ゲート領域および反射防止膜層に隣接して、絶縁スペーサが基板上に形成される
。異なる第２のエッチングプロセスを使用して、ゲート領域に隣接するスペーサ
を除去することなく、ゲート領域を覆う反射防止膜が選択的に除去される。In one embodiment, a method of manufacturing a semiconductor structure having a gate region on a substrate, wherein an antireflection coating (ARC) layer covering the gate region is removed to improve gate silicidation. An associated manufacturing method is disclosed. This method includes a step of forming an antireflection film on the gate region and a step of forming an insulating layer on the antireflection film layer. Then, by etching the insulating layer using the first process including the step of selectively removing the portion of the insulating layer on the antireflection film,
An insulating spacer is formed on the substrate adjacent to the gate region and the antireflection film layer. A different second etching process is used to selectively remove the antireflective coating over the gate region without removing the spacers adjacent to the gate region.

【００１７】 図１Ａ〜図１Ｄを参照すると、図１Ａは、基板１０上にゲート領域１２が配置
された半導体構造を示している。ゲート領域は、アモルファスシリコン（ＡＳｉ
）によって形成されているが、ゲート領域の形成に使用される他の互換的な半導
体材料によって形成することができる。ゲート領域１２の上面には、埋れ反射防
止膜（ＢＡＲＣ）１４の層が配置されている。本実施形態において、この反射防
止膜は、シリコンオキシナイトライド（ＳｉＯＮ）である。その後、構造体全体
の上に絶縁層１６が配置される。この絶縁層は、酸化シリコン（ＳｉＯ２）など
の酸化物タイプの材料であっても良い。その後、半導体構造には、矢印１８で示
されるように、第１のエッチング処理工程が施される。この第１のエッチング処
理工程では、主に、絶縁層１６の一部がエッチング除去される。絶縁（酸化物）
スペーサエッチング処理の第１の処理工程は、アモルファスシリコンを覆うＢＡ
ＲＣを除去するとともに、ＣＦ４またはＣＨＦ３とＣＦ４との混合体といった一
般的な酸化物エッチング化学物質、および、可能であればアルゴンやヘリウムと
いった不活性ガスを使用する。この工程は、シリコンに対して選択的に酸化物を
除去するとともに、酸化物が除去されると直ちにエッチングプロセス工程を終了
する終点を使用する工程を含んでいる。図１Ｂは、第１のエッチング処理後の半
導体構造を示している。また、この図は、ゲート領域１２に隣接し且つＢＡＲＣ
層１４を境界付ける酸化物スペーサ１６Ａ，１６Ｂの形成を示している。Referring to FIGS. 1A-1D, FIG. 1A illustrates a semiconductor structure in which a gate region 12 is disposed on a substrate 10. The gate region is amorphous silicon (ASi
), But can be formed of other compatible semiconductor materials used to form the gate region. A layer of buried antireflection coating (BARC) 14 is disposed on the upper surface of the gate region 12. In the present embodiment, this antireflection film is silicon oxynitride (SiON). Then, the insulating layer 16 is disposed on the entire structure. This insulating layer may be an oxide type material such as silicon oxide (SiO 2 ). The semiconductor structure is then subjected to a first etching process step, as indicated by arrow 18. In this first etching process step, a part of the insulating layer 16 is mainly removed by etching. Insulation (oxide)
The first process step of the spacer etching process is BA covering the amorphous silicon.
To remove the RC, typical oxide etch chemistry such as mixtures of CF 4 or CHF 3 and CF 4, and, using an inert gas such as if argon or helium. This step includes using an endpoint that removes oxide selectively with respect to silicon and terminates the etching process step as soon as the oxide is removed. FIG. 1B shows the semiconductor structure after the first etching process. This figure also shows that the gate region 12 is adjacent and
The formation of oxide spacers 16A, 16B that bound layer 14 is shown.

【００１８】 図１Ｃに示されるように、半導体構造には、その後、矢印２０で示されるよう
に、第２のエッチング処理が施される。この第２のエッチング処理は、酸素が添
加されたＣＦ４またはＣＨＦ３を使用して、ＳｉＯＮ（ＢＡＲＣ）層１４に対す
る酸化物材料への選択性を提供する。このエッチング処理は、同様のチャンバ構
成および化学的性質を使用して、４５２０または４５２０ＸＬで行なうことがで
きる。この方法は、絶縁スペーサ形状（１６Ａ，１６Ｂ）を維持するとともに、
完全なＢＡＲＣ除去を確保しつつ、絶縁酸化物損失（isolation oxide loss）を
最小限に抑える。図１Ｄは、第２のエッチング処理によって形成された半導体構
造を示しているとともに、酸化物スペーサ１６Ａ，１６Ｂがゲート領域１２に隣
接して実質的に損なわれないまま維持されている状態を示している。スペーサ１
６Ａ，１６Ｂは、ゲート領域１２とともに、シリサイデーション（コンタクト形
成）処理中にシリサイドを受けるための開口２２を形成する。As shown in FIG. 1C, the semiconductor structure is then subjected to a second etching process, as indicated by arrow 20. This second etching process uses oxygenated CF 4 or CHF 3 to provide selectivity to the oxide material for the SiON (BARC) layer 14. This etching process can be performed on the 4520 or 4520XL using similar chamber configurations and chemistries. This method maintains the shape of the insulating spacers (16A, 16B) and
Minimize isolation oxide loss while ensuring complete BARC removal. FIG. 1D shows the semiconductor structure formed by the second etching process and shows that the oxide spacers 16A, 16B remain substantially intact adjacent the gate region 12. There is. Spacer 1
6A and 16B, together with the gate region 12, form an opening 22 for receiving silicide during silicidation (contact formation) processing.

【００１９】 この実施形態では、２段階のスペーサエッチング処理で、酸化物損失が最小限
に抑えられる。この場合、２段階のスペーサエッチング処理の第１の工程は、従
来の酸化物エッチングであり、第２の工程は、ＡＳｉゲートを覆うＢＡＲＣをエ
ッチングしながら、酸化物に対して高い選択性を示す。完全なＢＡＲＣ除去は、
アモルファスシリコンゲート領域上に良好なシリサイドを形成するために必要不
可欠である。ＢＡＲＣ除去処理（第２のエッチング処理））において酸化物材料
に対する選択性がなければ、スペーサ１６Ａ，１６Ｂの幅は非常に小さくなり、
その結果、ソース／ドレン漏れゲートとなる。また、スペーサエッチングが過度
であり且つこの縁部を露出させるアモルファスシリコンゲートの側面に沿ってノ
ッチングが生じる場合もある。ゲートの上縁部の酸化物を除去することによって
（スペーサ１６Ａ，１６Ｂによって提供される…図１Ｄ参照）、ゲートの上部に
シリサイドを均一に形成することができる。In this embodiment, a two stage spacer etch process minimizes oxide loss. In this case, the first step of the two-step spacer etching process is a conventional oxide etch and the second step shows a high selectivity for oxide while etching the BARC over the ASi gate. . Complete BARC removal is
It is essential for good silicide formation on the amorphous silicon gate region. If there is no selectivity for the oxide material in the BARC removal process (second etching process), the widths of the spacers 16A and 16B become very small,
The result is a source / drain leakage gate. Also, the spacer etching may be excessive and notching may occur along the sides of the amorphous silicon gate exposing this edge. By removing the oxide at the top edge of the gate (provided by spacers 16A, 16B ... see FIG. 1D), a silicide can be uniformly formed on top of the gate.

【００２０】 前述したように、本発明は、多くの異なる半導体構造および処理に適用するこ
とができる。したがって、本発明は、前述した特定の実施形態に限定されると見
なされるべきではなく、添付の請求の範囲に記載されている発明の全ての特徴を
網羅するように理解されるべきである。当業者であれば、本明細書を検討するこ
とにより、様々な変形、等価構造、本発明が適用可能な多くの構造を容易に考え
得る。請求の範囲は、そのような変形およびデバイスを網羅するように意図され
ている。As mentioned above, the present invention is applicable to many different semiconductor structures and processes. Therefore, the present invention should not be considered limited to the particular embodiments described above, but should be understood to cover all features of the invention as set forth in the appended claims. Those skilled in the art can easily think of various modifications, equivalent structures, and many structures to which the present invention is applicable by studying the present specification. The claims are intended to cover such variations and devices.

【図面の簡単な説明】[Brief description of drawings]

【図１Ａ】 酸化物層をエッチングして酸化物スペーサを形成する半導体構造の製造法の一
実施形態に係る第１の工程を示す図である。FIG. 1A illustrates a first step in accordance with one embodiment of a method of manufacturing a semiconductor structure that etches an oxide layer to form oxide spacers.

【図１Ｂ】 本発明の教示内容にしたがって第１のエッチング工程を行なった後の一実施形
態に係る半導体構造の図である。FIG. 1B is a diagram of a semiconductor structure according to one embodiment after performing a first etching step in accordance with the teachings of the present invention.

【図１Ｃ】 ＡＲＣがゲート領域からエッチングされる半導体構造の製造法の一実施形態に
係る他の工程を示す図である。FIG. 1C illustrates another step according to one embodiment of a method of manufacturing a semiconductor structure in which the ARC is etched from the gate region.

【図１Ｄ】 本発明の教示内容にしたがって他のエッチング工程を行なった後の一実施形態
に係る半導体構造の図である。FIG. 1D is a diagram of a semiconductor structure according to one embodiment after performing another etching step in accordance with the teachings of the present invention.

【符号の説明】[Explanation of symbols]

１０ 基板 １２ ゲート領域 １４ 埋れ反射防止膜 １６ 絶縁層 １６Ａ，１６Ｂ 酸化物スペーサ ２２ 開口 10 substrates 12 Gate area 14 Buried antireflection film 16 Insulation layer 16A, 16B Oxide spacer 22 opening

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デルバート、パークス アメリカ合衆国テキサス州、サン、アント ニオ、ビーチナット、パーク、7911 Ｆターム(参考） 4M104 BB01 CC05 GG09 GG10 GG14 5F004 AA02 AA09 BD03 DA01 DA16 DA22 DA23 EA12 EA22 EA27 EA28 5F140 AA00 BA01 BF04 BF11 BF18 BF34 BG08 BG12 BG34 BG39 BG45 BG53 CE14 ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Delbert, Parks             Ant, San, Texas, United States             Nio, Beach Nut, Park, 7911 F-term (reference) 4M104 BB01 CC05 GG09 GG10 GG14                 5F004 AA02 AA09 BD03 DA01 DA16                       DA22 DA23 EA12 EA22 EA27                       EA28                 5F140 AA00 BA01 BF04 BF11 BF18                       BF34 BG08 BG12 BG34 BG39                       BG45 BG53 CE14

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 基板とこの基板上のゲート領域とを有する半導体構造を製造するための方法に
おいて、 ゲート領域上に反射防止膜を形成し、 前記反射防止膜層および前記基板上に絶縁層を形成し、 前記反射防止膜上の前記絶縁層の部位を選択的に除去することを含む第１の処
理を使用して前記絶縁層をエッチングすることにより、前記ゲート領域および前
記反射防止膜層に隣接して前記基板上に絶縁スペーサを形成し、 第２の異なるエッチング処理を使用して、前記ゲート領域に隣接する前記スペ
ーサを除去することなく、前記ゲート領域上の前記反射防止膜を選択的に除去す
ることを特徴とする方法。1. A method for manufacturing a semiconductor structure having a substrate and a gate region on the substrate, the method comprising: forming an antireflection film on the gate region; and forming an insulating layer on the antireflection film layer and the substrate. Forming and etching the insulating layer using a first process that includes selectively removing a portion of the insulating layer on the antireflective film to form a gate region and an antireflective film layer. An insulating spacer is formed adjacently on the substrate and a second different etching process is used to selectively remove the anti-reflective coating on the gate region without removing the spacer adjacent to the gate region. The method characterized by removing into. 【請求項２】 前記ゲート領域がアモルファスシリコン（ＡＳｉ）によって形成され、前記絶
縁層が酸化シリコン（ＳｉＯ２）によって形成されていることを特徴とする請求
項１に記載の方法。2. The method according to claim 1, wherein the gate region is formed of amorphous silicon (ASi) and the insulating layer is formed of silicon oxide (SiO 2 ). 【請求項３】 前記第１の処理のためのエッチング化学物質として、ＣＦ４と、アルゴンおよ
びヘリウムのうちの少なくとも一方から選択される不活性ガスとを供給すること
を特徴とする請求項１に記載の方法。3. The etching chemical substance for the first treatment is supplied with CF 4 and an inert gas selected from at least one of argon and helium. The method described. 【請求項４】 前記第１の処理のためのエッチング化学物質として、ＣＨＦ３／ＣＦ４と、ア
ルゴンおよびヘリウムのうちの少なくとも一方から選択される不活性ガスとを供
給することを特徴とする請求項１に記載の方法。4. CHF 3 / CF 4 and an inert gas selected from at least one of argon and helium are supplied as etching chemicals for the first treatment. The method according to Item 1. 【請求項５】 前記第２の処理のためのエッチング化学物質として、酸素添加材と、ＣＨＦ３ およびＣＦ４のうちの少なくとも一方とを供給することを特徴とする請求項１に
記載の方法。5. The method according to claim 1, wherein an oxygen additive and at least one of CHF 3 and CF 4 are supplied as etching chemicals for the second treatment. 【請求項６】 前記絶縁スペーサは、前記ゲート領域および前記反射防止膜層に隣接する前記
基板上の酸化物スペーサであり、前記第１の処理は、前記絶縁層をエッチングし
て前記スペーサを形成すると略同時に、前記反射防止膜層上の前記絶縁層を除去
するために使用され、更に、前記反射防止膜上の前記酸化物が除去されると直ち
に前記第１の処理を終了する終点を使用する工程を有していることを特徴とする
請求項１に記載の方法。6. The insulating spacer is an oxide spacer on the substrate adjacent to the gate region and the antireflection film layer, and the first process is etching the insulating layer to form the spacer. At about the same time, the end point is used to remove the insulating layer on the anti-reflective coating layer and to terminate the first process as soon as the oxide on the anti-reflective coating is removed. The method according to claim 1, further comprising the step of: 【請求項７】 前記ゲート領域がアモルファスシリコン（ＡＳｉ）によって形成され、前記ゲ
ート領域に隣接する前記酸化物スペーサを除去することなく、前記ゲート領域上
の前記反射防止膜を選択的に除去する前記第２の異なるエッチング処理では、シ
リサイドを受け取るための開口が前記スペーサと前記ゲート領域とによって形成
されることを特徴とする請求項６に記載の方法。7. The gate region is formed of amorphous silicon (ASi), and the antireflection film on the gate region is selectively removed without removing the oxide spacer adjacent to the gate region. 7. The method of claim 6, wherein in a second different etching process, an opening for receiving silicide is formed by the spacer and the gate region. 【請求項８】 前記酸化物層が酸化シリコン（ＳｉＯ２）によって形成され、前記ゲート領域
に隣接する前記酸化物スペーサを除去することなく、前記ゲート領域上の前記反
射防止膜を選択的に除去する前記第２の異なるエッチング処理では、シリサイド
を受け取るための開口が前記スペーサと前記ゲート領域とによって形成されるこ
とを特徴とする請求項６に記載の方法。8. The oxide layer is formed of silicon oxide (SiO 2 ), and the antireflection film on the gate region is selectively removed without removing the oxide spacer adjacent to the gate region. 7. The method of claim 6, wherein in the second different etching process to perform, an opening for receiving a silicide is formed by the spacer and the gate region. 【請求項９】 前記反射防止膜がシリコンオキシナイトライド（ＳｉＯＮ）によって形成され
、前記ゲート領域に隣接する前記酸化物スペーサを除去することなく、前記ゲー
ト領域上の前記反射防止膜を選択的に除去する前記第２の異なるエッチング処理
では、シリサイドを受け取るための開口が前記スペーサと前記ゲート領域とによ
って形成されることを特徴とする請求項６に記載の方法。9. The antireflection film is formed of silicon oxynitride (SiON), and the antireflection film on the gate region is selectively removed without removing the oxide spacer adjacent to the gate region. 7. The method of claim 6, wherein in the second different etching process to remove, an opening is formed by the spacer and the gate region to receive a silicide. 【請求項１０】 ＣＦ４およびＣＨＦ３／ＣＦ４から選択される前記第１の処理のためのエッチ
ング化学物質を供給し、アルゴンおよびヘリウムのうちの一方から選択される不
活性ガスを更に含むことを特徴とする請求項６に記載の方法。10. Providing an etch chemistry for said first treatment selected from CF 4 and CHF 3 / CF 4 and further comprising an inert gas selected from one of argon and helium. 7. The method according to claim 6, wherein: 【請求項１１】 ＣＨＦ３およびＣＦ４の一方から選択される前記第２の処理のためのエッチン
グ化学物質を供給し、酸素添加材を更に含むことを特徴とする請求項１０に記載
の方法。11. The method of claim 10, wherein an etch chemistry for the second treatment selected from one of CHF 3 and CF 4 is provided and further comprises an oxygen additive.
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