JP2003339046A - ジグザグアドレス生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 ジグザグアドレス生成用の変換ＲＯＭを削減
することで、メモリ容量を低減に寄与すること。 【解決手段】 カウント動作を行うカウンタ１０と、カ
ウンタ１０の出力を用いて画素格納メモリ３０から水平
オルタネート順に画素データを読出すためのアドレスデ
ータが格納されているアドレス変換メモリ２０ｈと、水
平オルタネート順が選択されたときはアドレス変換メモ
リ２０ｈの出力をそのまま画素格納メモリ３０に読出し
アドレス信号として出力し、垂直オルタネート順が選択
されたときはアドレス変換メモリ２０ｈの出力の上位側
ビットと下位側ビットを入れ替えて画素格納メモリ３０
に読出しアドレス信号として出力する選択回路４０とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、動画像圧縮伸長
方式に利用されるジグザグアドレス生成装置に関するも
のである。

【０００２】

【従来の技術】動画像を高能率符号化（データ圧縮）す
る国際標準方式ＭＰＥＧ(Moving Picture Experts Grou
p)を使ったアプリケーションが次々と商品化されてい
る。ＭＰＥＧ１はビデオＣＤなどに利用され、ＭＰＥＧ
２はＤＶＤプレーヤーなどに利用され、ＭＰＥＧ４は次
世代携帯電話などに利用されている。ＭＰＥＧ方式を利
用するデータ圧縮方式は、動画のデータ量を圧縮する際
に、ＤＣＴ演算と、量子化と、２次元ランレングス符号
化を行っている。それらについて簡単に説明する。

【０００３】ＤＣＴ(Discrete Cosine Transform)は離
散コサイン変換のことで、これは直交変換の手法の1つ
である。ＭＰＥＧ方式の画像圧縮の場合、例えば８画素
×８画素の小さなブロック（マクロブロック）単位で直
交変換する。一般に画像データは低周波数域成分（以
下、低域成分）の情報が多く、輪郭などの高周波数域成
分（以下、高域成分）が少ない。そこで低域成分に与え
るビット数を多くし、高域成分に与えるビット数を少な
くするようにしてデータ量を少なく（すなわち圧縮）す
る。

【０００４】ＤＣＴによるデータ変換の例を図２に示
す。図２（ａ）はＤＣＴ変換前のデータとしての画素値
であり、図２（ｂ）はＤＣＴ変換後のデータとしてのＤ
ＣＴ係数値である。この場合は、８画素×８画素の１つ
のブロック領域を示している。

【０００５】ＤＣＴ変換後のデータとしてのＤＣＴ係数
値は、図２（ｂ）に示すように、左から右へおよび上か
ら下へ周波数が高くなっており、左上から右下へ向かっ
て低域成分データから高域成分データに移行している。
この場合は、低周波数域成分に大きなデータが分布し、
高域成分には小さなデータが分布していることになる。

【０００６】図２（ａ）に示す６４個の画素値を保存す
る場合、たとえば１画素に９ビット（-256から255まで
が表現できる）を割り当てると、６４画素全部で５７６
ビットを保存する必要がある。ところが、図２（ｂ）の
左上の1画素のデータに１２ビット（-1024から1023まで
表現できる）を割り当て、続く低域成分の１５画素のデ
ータに９ビット（-256から255までが表現できる）を割
り当て、残りの４８画素のデータに５ビット（-16から1
5までが表現できる）を割り当てると、６４画素分のＤ
ＣＴ係数値を保存するのに３８７ビットしか必要としな
い。このようにすると、図２（ｂ）に示すＤＣＴ係数値
は、図２（ａ）に示す画素値に比べ、８画素×８画素当
たりで１８９ビットのデータ量が削減できることにな
る。

【０００７】図２（ｃ）は、ＤＣＴ変換後のデータに量
子化を施した後のデータを示すものである。量子化とは
定数で除算することを意味しているが、図２（ｃ）の場
合は、ＤＣＴ変換後のデータを８で除算し、小数点以下
を四捨五入している。量子化後のデータは、量子化前の
データより各画素に割り当てるビット数が小さくなるこ
とは明らかであるので、図２（ｃ）に示す量子化後のデ
ータは、図２（ｂ）に示すＤＣＴ変換後のデータよりさ
らにデータ量が削減できていることになる。また、量子
化することで零のデータが多くなり、零のデータは８画
素×８画素のブロック領域の高域側（右下側）に集まる
ようになる。零のデータはデータのないことを意味する
ので、特に保存する必要がないので、この性質を利用す
ればデータ量をさらに削減できることになる。この性質
を利用する符号化方法に２次元ランレングス符号化があ
る。

【０００８】２次元ランレングス符号化では、量子化ま
で実行した２次元の画像データを1次元に並べ直し、任
意の法則に従い符号化する。たとえば、図２（ｃ）に示
す８画素×８画素の６４画素分のデータを行方向に３行
分だけ並べてみると、次のように「100，-4，-4，1，
0，0，0，0，5，5，1，-1，-1，-1，0，-1，-1，-1，
0，0，0，0，0，0」になるが、２次元ランレングス符号
化では、この中で零の連続性（run値）と非零の値（leb
el値）を調べて、それらを組にして符号化している。

【０００９】すなわち、 100 → (0,100)：零は0個で、非零値は100 -4 → (0,-4) ：零は0個で、非零値は-4 -4 → (0,-4) ：零は0個で、非零値は-4 1 → (0,1) ：零は0個で、非零値は1 0,0,0,0,5 → (4,5) ：零は4個で、非零値は5 1 → (0,1) ：零は0個で、非零値は1 -1 → (0,-1) ：零は0個で、非零値は-1 -1 → (0,-1) ：零は0個で、非零値は-1 -1 → (0,-1) ：零は0個で、非零値は-1 0,-1 →(0,-1) ：零は1個で、非零値は-1 -1 → (0,-1) ：零は0個で、非零値は-1 -1 → (0,-1) ：零は0個で、非零値は-1 0,0,0,0,0,0,0,0,0,-1 → (9,-1) ：零は9個で、非零値
は-1のように符号化している。

【００１０】このように、run値とlebel値の組を1個の
符号にして符号化を実行するが、この場合にも発生頻度
の高い組み合わせに短いビット長を割り当て、発生頻度
の低い組み合わせに長いビット長を割り当てると、符号
化後のデータ量は小さくなる。２次元ランレングス符号
化の場合、零の数が連続して並ぶほうが組み合わせの数
が少なくなるのは明らかであり、組み合わせ自体が少な
いほど符号化するものが少ないので、データ量がさらに
削減できることが期待できる。零の数を連続して並べる
ためには、８画素×８画素のデータを行方向や列方向に
連続に並べるのは適当でない。それは、ＤＣＴ後のデー
タは左上から右下に小さくなるので、右下に零が集まる
可能性が高いからである。そこで、８画素×８画素のデ
ータを、零が続くように左上から右下へ並べ直すことが
なされる。それがジグザグアドレッシングという方法
で、ＭＰＥＧ方式では、８画素×８画素のデータを、図
３（ａ）に示すような順に並べ直すようにジグザグアド
レッシングが定義されている。

【００１１】また、ＭＰＥＧ４方式においては、図３
（ａ）のジグザグアドレッシング方式以外に、図３
（ｂ）に示すような水平オルタネート方式および図３
（ｃ）に示すような垂直オルタネート方式も定義されて
いる。これらの水平／垂直オルタネート方式は、基本は
ジグザグであるが、水平方向を優先にジグザグに並べる
とより零が連続したり、あるいは垂直方向を優先にジグ
ザグに並べるとより零が連続したりするような画像デー
タに適用されるものである。ＭＰＥＧ４ではこれらの３
種類の方法を画像の性質によって使い分け、よりデータ
量を削減することが可能となっている。どの方式で並べ
替えられたかを示す情報は付加されるので、データ圧縮
された符号を復号する場合には、その情報に基づいて元
通りに並べ替えることが可能である。

【００１２】ジグザグアドレス生成の方法に関して、図
４と図５を用いて説明する。通常８画素×８画素のデー
タは、図４に示すように、メモリ内に水平方向に順番に
格納されている。たとえば、量子化が終了した８画素×
８画素のデータは、６４個のアドレス空間を持つメモリ
に、図３のようなアドレス順に格納している。従って、
図３（ａ）に示すジグザグアドレッシング方式の場合
は、メモリアドレスを「0，1，8，16，9，2，3，10，
…，61，54，47，55，62，63」のように変化させて、メ
モリからデータを読んでくれば、ジグザグ順にデータを
読み出すことが可能である。しかし、メモリアドレスを
上記のようにジグザグに変化させることは、四則演算処
理では困難である。そこで、メモリアドレスを生成する
回路を利用することになる。これには読みとり専用メモ
リであるＲＯＭを利用することが簡単で、従来からこの
方法が一般に利用されている。

【００１３】図５に従来のメモリアドレス生成回路の構
成を示す。１は６ビットのカウンタ、２はアドレス変換
ＲＯＭ、３は画素格納メモリである。カウンタは０から
６３まで順番にカウントする。ＲＯＭは６４アドレス
で、各アドレスには６ビットのデータが格納されてお
り、それらのデータはジグザグアドレスに相当するもの
である。

【００１４】すなわち、 アドレス0にはデータ0(000_000) アドレス1にはデータ1(000_001) アドレス2にはデータ8(001_000) アドレス3にはデータ16(010_000) アドレス4にはデータ9(001_001) アドレス5にはデータ2(000_010) アドレス6にはデータ3(000_011) アドレス7にはデータ10(001_010) ： ： アドレス58にはデータ61(111_101) アドレス59にはデータ54(110_110) アドレス60にはデータ47(101_111) アドレス61にはデータ55(110_111) アドレス62にはデータ62(111_110) アドレス63にはデータ63(111_111) が格納されている。

【００１５】カウンタ１がカウントアップする毎にアド
レス変換ＲＯＭ２からは、図３（ａ）に示すようなジグ
ザグアドレス値が出力されるので、アドレス変換ＲＯＭ
２の出力を画素格納メモリ３の読み出しアドレスとして
利用すれば、画素格納メモリ３内の画素データをジグザ
グ順に読み出すことが可能となる。

【００１６】ＭＰＥＧ４システムの場合は、ジグザグア
ドレスの種類が、図３（ａ）〜（ｃ）に示すように、３
種類あるので、従来は、３種類のアドレス変換ＲＯＭを
用意し、３種類のアドレス変換ＲＯＭのうちから必要な
ジグザグアドレス方式のものを選択し、選択したアドレ
ス変換ＲＯＭの出力をアドレスとして画素格納メモリ３
に入力することで、所要のジグザグアドレス方式に対応
する画素データを読み出すようにしている。この場合の
構成例を図６に示す。図６において、１は６ビットのカ
ウンタ、２ｚはジグザグアドレッシング方式用のアドレ
ス変換ＲＯＭ、２ｈは水平オルタネート方式用のアドレ
ス変換ＲＯＭ、２ｖは垂直オルタネート方式用のアドレ
ス変換ＲＯＭ、３は画素格納メモリ、４は選択回路であ
る。

【００１７】

【発明が解決しようとする課題】このように、ＭＰＥＧ
４を利用した従来技術では、ジグザグアドレス生成用の
変換ＲＯＭを３個準備する必要があり、メモリ容量が増
大する問題がある。特に、ＭＰＥＧ４方式は、次世代携
帯電話などの携帯機器に利用されることが多いため、メ
モリ容量は少ないほど望ましい。

【００１８】この発明は上記に鑑みてなされたもので、
ジグザグアドレス生成用の変換ＲＯＭを削減すること
で、メモリ容量の低減に寄与するジグザグアドレス生成
装置を得ることを目的とする。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、この発明にかかるジグザグアドレス生成装置は、画
素格納メモリに記憶された所定のブロック領域の画素デ
ータをジグザグに読出すためのアドレス信号を生成する
ジグザグアドレス生成装置において、カウント動作を行
うカウンタと、このカウンタの出力を用いて前記画素格
納メモリから水平オルタネート順に画素データを読出す
ためのアドレスデータが格納されているアドレス変換メ
モリと、水平オルタネート順が選択されたときは前記ア
ドレス変換メモリの出力をそのまま前記画素格納メモリ
に読出しアドレス信号として出力し、垂直オルタネート
順が選択されたときは前記アドレス変換メモリの出力の
上位側ビットと下位側ビットを入れ替えて前記画素格納
メモリに読出しアドレス信号として出力する選択回路と
を備えることを特徴とする。

【００２０】この発明によれば、水平オルタネート順が
選択されたときは水平オルタネート用のアドレスデータ
が記憶されているアドレス変換メモリの出力をそのまま
画素格納メモリに読出しアドレス信号として出力し、垂
直オルタネート順が選択されたときはアドレス変換メモ
リの出力の上位側ビットと下位側ビットを入れ替えて画
素格納メモリに読出しアドレス信号として出力するよう
にしており、これにより水平オルタネート用のアドレス
データが記憶されている１つのアドレス変換メモリを用
いて水平／垂直オルタネート順のための読出しアドレス
信号を生成することができる。

【００２１】つぎの発明にかかるジグザグアドレス生成
装置は、画素格納メモリに記憶された所定のブロック領
域の画素データをジグザグに読出すためのアドレス信号
を生成するジグザグアドレス生成装置において、カウン
ト動作を行うカウンタと、このカウンタの出力を用いて
前記画素格納メモリから垂直オルタネート順に画素デー
タを読出すためのアドレスデータが格納されているアド
レス変換メモリと、垂直オルタネート順が選択されたと
きは前記アドレス変換メモリの出力をそのまま前記画素
格納メモリに読出しアドレス信号として出力し、水平オ
ルタネート順が選択されたときは前記アドレス変換メモ
リの出力の上位側ビットと下位側ビットを入れ替えて前
記画素格納メモリに読出しアドレス信号として出力する
選択回路とを備えることを特徴とする。

【００２２】この発明によれば、垂直オルタネート順が
選択されたときは垂直オルタネート用のアドレスデータ
が記憶されているアドレス変換メモリの出力をそのまま
画素格納メモリに読出しアドレス信号として出力し、水
平オルタネート順が選択されたときはアドレス変換メモ
リの出力の上位側ビットと下位側ビットを入れ替えて画
素格納メモリに読出しアドレス信号として出力するよう
にしており、これにより垂直オルタネート用のアドレス
データが記憶されている１つのアドレス変換メモリを用
いて水平／垂直オルタネート順のための読出しアドレス
信号を生成することができる。

【００２３】つぎの発明にかかるジグザグアドレス生成
装置は、上記の発明において、前記カウンタの出力を用
いて前記画素格納メモリからジグザグアドレッシングに
画素データを読出すためのアドレスデータが格納されて
いるジグザグアドレッシング用アドレス変換メモリを更
に備え、前記選択回路は、ジグザグアドレッシング順が
選択されたときは、前記ジグザグアドレッシング用アド
レス変換メモリの出力を前記画素格納メモリに読出しア
ドレス信号として出力することを特徴としている。

【００２４】この発明によれば、ジグザグアドレッシン
グに画素データを読出すためのアドレスデータが格納さ
れているジグザグアドレッシング用アドレス変換メモリ
を追加しており、２つのアドレス変換メモリを用いて水
平／垂直オルタネート順およびジグザグアドレッシング
順のための読出しアドレス信号を生成することができ
る。

【００２５】

【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるジグザグアドレス生成装置の好適な実施の
形態を詳細に説明する。

【００２６】実施の形態１．図１は、この発明の実施の
形態１であるＭＰＥＧ４方式を用いるジグザグアドレス
生成装置の構成を示すブロック図である。図1におい
て、１０は６ビットのカウンタ、２０ｚはジグザグアド
レッシング方式用のアドレス変換ＲＯＭ、２０ｈは水平
オルタネート方式用のアドレス変換ＲＯＭ、３０は画素
格納メモリ、４０は選択回路である。

【００２７】画素格納メモリ３０には、ＤＣＴ変換前の
画素データが例えば８画素×８画素の１マクロブロック
分記憶されている。カウンタ１０は６ビットのカウンタ
であり、０から６３までを順番にカウントする。アドレ
ス変換ＲＯＭ２０ｚ，２０ｈは６ビットのアドレス入力
と、６ビットのデータ出力を行うインタフェースをもっ
ている。アドレス変換ＲＯＭ２０ｚには、図３（ａ）で
規定されるジグザグ方式の変換テーブルが格納されてお
り、アドレス変換ＲＯＭ２０ｈには、図３（ｂ）で規定
される水平オルタネート方式の変換テーブルが格納され
ている。各アドレス変換ＲＯＭ２０ｚ，２０ｈの６ビッ
ト出力の６ビットの並びを、ＭＳＢから順番に[5]、
[4]、[3]、[2]、[1]、[0]と表すものとする。

【００２８】選択回路４０は、入力されるセレクト信号
ＳＥＬに基づき、アドレス変換ＲＯＭ２０ｚの出力のそ
のままの並びのデータと、アドレス変換ＲＯＭ２０ｈの
出力のそのままの並びのデータと、アドレス変換ＲＯＭ
２０ｈの出力の上位３ビットと下位３ビットの入れ替え
た（並びを[2]、[1]、[0]、[5]、[4]、[3]の順番にし
た）データからなる３個のデータのなかから１個の６ビ
ットのデータを選択する回路である。セレクト信号ＳＥ
Ｌには、ジグザグアドレッシング方式、水平／垂直オル
タネート方式のうちのどれを選択するかを識別する情報
が含まれている。

【００２９】すなわち、選択回路４０は、図３（ａ）に
示されるジグザグアドレッシング方式で画素格納メモリ
３０から画素データを読み出す場合には、アドレス変換
ＲＯＭ２０ｚの出力をそのまま選択して画素格納メモリ
３０に読み出しアドレスとして出力する。また、図３
（ｂ）に示される水平オルタネート方式で画素格納メモ
リ３０から画素データを読み出す場合には、アドレス変
換ＲＯＭ２０ｈの出力のそのままの並びのデータを選択
して画素格納メモリ３０に読み出しアドレスとして出力
する。また、図３（ｃ）に示される垂直オルタネート方
式で画素格納メモリ３０から画素データを読み出す場合
には、アドレス変換ＲＯＭ２０ｈの出力の上位３ビット
と下位３ビットの順番を交換したデータを選択して画素
格納メモリ３０に読み出しアドレスとして出力する。

【００３０】図６に示した従来技術において、水平オル
タネート用のアドレス変換ＲＯＭ２ｈと、垂直オルタネ
ート用のアドレス変換ＲＯＭ２ｖに格納されているアド
レスデータの一部を以下に示す。 アドレス0：ROM2hにはデータ0(000_000)、ROM2vにはデ
ータ0(000_000) アドレス1：ROM2hにはデータ1(000_001)、ROM2vにはデ
ータ8(001_000) アドレス2：ROM2hにはデータ2(000_010)、ROM2vにはデ
ータ16(010_000) アドレス3：ROM2hにはデータ3(000_011)、ROM2vにはデ
ータ24(110_000) アドレス4：ROM2hにはデータ8(001_000)、ROM2vにはデ
ータ1(000_001) アドレス5：ROM2hにはデータ9(001_001)、ROM2vにはデ
ータ9(001_001) アドレス6：ROM2hにはデータ16(010_000)、ROM2vにはデ
ータ2(000_010) アドレス7：ROM2hにはデータ17(010_001)、ROM2vにはデ
ータ10(001_010) ： ： アドレス58：ROM2hにはデータ54(110_110)、ROM2vには
データ54(110_110) アドレス59：ROM2hにはデータ55(110_111)、ROM2vには
データ62(111_110) アドレス60：ROM2hにはデータ60(111_100)、ROM2vには
データ39(100_111) アドレス61：ROM2hにはデータ61(111_101)、ROM2vには
データ47(101_111) アドレス62：ROM2hにはデータ62(111_110)、ROM2vには
データ55(110_111) アドレス63：ROM2hにはデータ63(111_111)、ROM2vには
データ63(111_111)

【００３１】上記のＲＯＭ２ｈとＲＯＭ２ｖに格納され
ているデータを比べて明らかなように、ＲＯＭ２ｖに格
納するべき内容はＲＯＭ２ｈに格納されている内容の上
位３ビットと下位３ビットを交換したデータに一致して
いる。従って、ＲＯＭ２ｈの出力データの上位３ビット
と下位３ビットを交換することで、ＲＯＭ２ｖに格納し
ている内容を生成していることと同一となる。

【００３２】本発明は、この点に着目してなされたもの
であり、従来技術のＲＯＭ２ｖを削除し、ＲＯＭ２ｖの
出力データに相当する部分に、ＲＯＭ２ｈの出力データ
の上位３ビットと下位３ビットを交換したデータを接続
することで、ＲＯＭを１個削除しても、従来技術と同一
の動作を実現させるようにしている。

【００３３】このようにこの実施の形態１によれば、Ｍ
ＰＥＧ４方式を利用したデータ圧縮システムのジグザグ
アドレス生成用の変換ＲＯＭを３個から２個に削減する
ことが可能となり、システムのハードウェア量が少なく
なり、ハードウェア構成が簡単になる。

【００３４】実施の形態２．実施の形態１では、水平オ
ルタネート方式の変換テーブルをＲＯＭ２ｈに格納して
いるが、垂直オルタネート方式の変換テーブルをＲＯＭ
２ｖとして格納しておき、その出力の上位３ビットと下
位３ビットを交換することで、水平オルタネート方式の
出力値を生成しても良い。この方法でも、まったく同一
の効果を得ることができる。

【００３５】なお、本発明では、アドレス変換ＲＯＭ、
画素格納メモリ、選択回路は、同一の機能を有するもの
であれば、任意の回路構成を採用すればよい。また、画
素格納メモリ３０に格納されるＮ×Ｎの画素数に応じ
て、カウンタ１０、アドレス変換ＲＯＭ２０ｚ，２０ｈ
のビット数は、任意のビット数を採用してもよい。

【００３６】

【発明の効果】以上説明したように、この発明によれ
ば、水平オルタネート順が選択されたときは水平オルタ
ネート用のアドレスデータが記憶されているアドレス変
換メモリの出力をそのまま画素格納メモリに読出しアド
レス信号として出力し、垂直オルタネート順が選択され
たときはアドレス変換メモリの出力の上位側ビットと下
位側ビットを入れ替えて画素格納メモリに読出しアドレ
ス信号として出力するようにしているので、水平オルタ
ネート用のアドレスデータが記憶されている１つのアド
レス変換メモリを用いて水平／垂直オルタネート順のた
めの読出しアドレス信号を生成することができるように
なり、これによりジグザグアドレス生成のためのアドレ
ス変換メモリの個数、容量を削減することができる。

【００３７】つぎの発明によれば、垂直オルタネート順
が選択されたときは垂直オルタネート用のアドレスデー
タが記憶されているアドレス変換メモリの出力をそのま
ま画素格納メモリに読出しアドレス信号として出力し、
水平オルタネート順が選択されたときはアドレス変換メ
モリの出力の上位側ビットと下位側ビットを入れ替えて
画素格納メモリに読出しアドレス信号として出力するよ
うにしているので、垂直オルタネート用のアドレスデー
タが記憶されている１つのアドレス変換メモリを用いて
水平／垂直オルタネート順のための読出しアドレス信号
を生成することができるようになり、これによりジグザ
グアドレス生成のためのアドレス変換メモリの個数、容
量を削減することができる。

【００３８】つぎの発明によれば、ジグザグアドレッシ
ングに画素データを読出すためのアドレスデータが格納
されているジグザグアドレッシング用アドレス変換メモ
リを備えるようにしているので、２つのアドレス変換メ
モリを用いて水平／垂直オルタネート順およびジグザグ
アドレッシング順のための読出しアドレス信号を生成す
ることができるようになり、ジグザグアドレス生成のた
めのアドレス変換メモリの個数、容量を削減することが
できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるジグザグアド
レス生成装置を示すブロック図である。

【図２】 ＤＣＴ変換と量子化を説明する図である。

【図３】 ＭＰＥＧ4方式に採用されるジグザグアドレ
ッシング方式、水平オルタネート方式および垂直オルタ
ネート方式を説明する図である。

【図４】 ８画素×８画素のブロック領域の画素データ
をメモリに格納する場合のアドレス順を説明する図であ
る。

【図５】 アドレス変換ＲＯＭを説明するためのブロッ
ク図である。

【図６】 ＭＰＥＧ４方式における従来のジグザグアド
レス生成装置を示すブロック図である。

【符号の説明】

１ カウンタ、２ アドレス変換ＲＯＭ、２ｈ アドレ
ス変換ＲＯＭ（水平オルタネート）、２ｖ アドレス変
換ＲＯＭ（垂直オルタネート）、３ 画素格納メモリ、
１０ カウンタ、２０ｈ，２０ｚ アドレス変換メモ
リ、３０ 画素格納メモリ、４０ 選択回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 画素格納メモリに記憶された所定のブロ
   ック領域の画素データをジグザグに読出すためのアドレ
   ス信号を生成するジグザグアドレス生成装置において、 カウント動作を行うカウンタと、 このカウンタの出力を用いて前記画素格納メモリから水
   平オルタネート順に画素データを読出すためのアドレス
   データが格納されているアドレス変換メモリと、 水平オルタネート順が選択されたときは前記アドレス変
   換メモリの出力をそのまま前記画素格納メモリに読出し
   アドレス信号として出力し、垂直オルタネート順が選択
   されたときは前記アドレス変換メモリの出力の上位側ビ
   ットと下位側ビットを入れ替えて前記画素格納メモリに
   読出しアドレス信号として出力する選択回路と、 を備えることを特徴とするジグザグアドレス生成装置。
2. 【請求項２】 画素格納メモリに記憶された所定のブロ
   ック領域の画素データをジグザグに読出すためのアドレ
   ス信号を生成するジグザグアドレス生成装置において、 カウント動作を行うカウンタと、 このカウンタの出力を用いて前記画素格納メモリから垂
   直オルタネート順に画素データを読出すためのアドレス
   データが格納されているアドレス変換メモリと、 垂直オルタネート順が選択されたときは前記アドレス変
   換メモリの出力をそのまま前記画素格納メモリに読出し
   アドレス信号として出力し、水平オルタネート順が選択
   されたときは前記アドレス変換メモリの出力の上位側ビ
   ットと下位側ビットを入れ替えて前記画素格納メモリに
   読出しアドレス信号として出力する選択回路と、 を備えることを特徴とするジグザグアドレス生成装置。
3. 【請求項３】 前記カウンタの出力を用いて前記画素格
   納メモリからジグザグアドレッシングに画素データを読
   出すためのアドレスデータが格納されているジグザグア
   ドレッシング用アドレス変換メモリを更に備え、 前記選択回路は、ジグザグアドレッシング順が選択され
   たときは、前記ジグザグアドレッシング用アドレス変換
   メモリの出力を前記画素格納メモリに読出しアドレス信
   号として出力することを特徴とする請求項１または２に
   記載のジグザグアドレス生成装置。