JP2003318394A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トレンチゲート型
半導体装置及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench gate type semiconductor device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】従来のトレンチゲート型半導体装置のう
ち、基板表面におけるトレンチの平面パターンが、格子
状に形成されているメッシュ構造のものがある。このよ
うな構造の半導体装置の平面図を図４に示す。2. Description of the Related Art Among conventional trench gate type semiconductor devices, there is one having a mesh structure in which a planar pattern of trenches on a substrate surface is formed in a lattice pattern. A plan view of the semiconductor device having such a structure is shown in FIG.
【０００３】図４は、セル領域及びゲート引き出し配線
領域における半導体基板表面である。なお、通常、セル
領域及びゲート引き出し配線領域の上には、層間絶縁
膜、ソース電極等が形成されているが、図４では、省略
している。FIG. 4 shows the surface of the semiconductor substrate in the cell region and the gate lead-out wiring region. Although an interlayer insulating film, a source electrode, etc. are usually formed on the cell region and the gate lead-out wiring region, they are omitted in FIG.
【０００４】セル領域では、基板表層にメッシュ構造の
トレンチが形成され、このトレンチ内にゲート絶縁膜を
介してゲート電極６が形成されている。なお、以下で
は、このトレンチ内に形成されているゲート電極６をト
レンチゲート６と呼ぶ。一方、ゲート引き出し配線領域
では、トレンチゲート６の終端部３０は直線形状となっ
ている。このゲート引き出し配線領域において、トレン
チゲート６の終端部３０がゲート引き出し配線１８と接
続されている。In the cell region, a trench having a mesh structure is formed in the surface layer of the substrate, and the gate electrode 6 is formed in the trench via a gate insulating film. In the following, the gate electrode 6 formed in the trench will be referred to as a trench gate 6. On the other hand, in the gate lead-out wiring region, the terminal portion 30 of the trench gate 6 has a linear shape. In this gate lead-out wiring region, the terminal portion 30 of the trench gate 6 is connected to the gate lead-out wiring 18.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、この終
端部３０の先端のコーナーにて、電界集中が発生してし
まう。このため、セル領域が持つ本来のソース・ゲート
間耐圧よりも低い電圧で、このトレンチゲート６の終端
部３０におけるゲート絶縁膜が破壊されるという問題が
あった。However, electric field concentration occurs at the corner of the tip of the terminal end portion 30. Therefore, there is a problem that the gate insulating film at the terminal end portion 30 of the trench gate 6 is destroyed by a voltage lower than the original source-gate breakdown voltage of the cell region.
【０００６】本発明は上記点に鑑みて、メッシュ構造の
セルを有するトレンチゲート型半導体装置にて、ゲート
引き出し配線領域におけるソース・ゲート間耐圧を向上
させることできる半導体装置及びその製造方法を提供す
ることを目的とする。In view of the above points, the present invention provides a trench gate type semiconductor device having cells having a mesh structure, capable of improving a source-gate breakdown voltage in a gate lead-out wiring region, and a manufacturing method thereof. The purpose is to
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、セルがメッシュ構造で
あるトレンチゲート型の半導体装置において、半導体基
板にて、ゲート引き出し配線（１８）が形成されている
ゲート引き出し配線領域と、ゲート引き出し配線領域に
て、セルにおけるトレンチゲート（６）と同様な形状に
て形成されたトレンチゲート（１６）とを備え、ゲート
引き出し配線領域におけるトレンチゲート（１６）の終
端部が、セルにおけるトレンチゲート（６）と同様な形
状となっていることを特徴としている。In order to achieve the above object, according to the invention of claim 1, in a trench gate type semiconductor device in which a cell has a mesh structure, a gate lead wiring (18) is formed on a semiconductor substrate. And a trench gate (16) formed in the gate extraction wiring region in the same shape as the trench gate (6) in the cell. The end portion of (16) is characterized by having the same shape as the trench gate (6) in the cell.
【０００８】これにより、トレンチゲートの終端の形状
が従来の直線形状である場合に比べて、電界集中を緩和
することができ、ゲート引き出し配線領域におけるソー
ス・ゲート間耐圧を向上させることができる。As a result, the electric field concentration can be alleviated and the breakdown voltage between the source and gate in the gate lead-out wiring region can be improved as compared with the case where the shape of the end of the trench gate is the conventional linear shape.
【０００９】例えば、請求項２に示すように、第１導電
型の半導体層（２）を有する半導体基板（３）と、半導
体基板（３）にて、半導体素子が形成されているセル領
域と、半導体基板（３）にて、ゲート引き出し配線（１
８）が形成されているゲート引き出し配線領域とを備
え、セル領域は、半導体層（２）表面における平面構造
が、各内角が９０°以上である略多角形、若しくは略円
形形状のメッシュ構造である第１トレンチ（４）及び第
１トレンチ（４）内に第１ゲート絶縁膜（５）を介して
形成された第１ゲート電極（６）と、半導体層（２）の
表層であって、半導体層（２）表面にて、第１トレンチ
（４）に囲まれたメッシュ領域に形成された第２導電型
のベース領域（７）と、ベース領域（７）の表層に形成
された第１導電型のソース領域（８）と、半導体層
（２）表面上に形成された層間絶縁膜（９）と、層間絶
縁膜（９）上に形成され、ソース領域（８）と電気的に
接続された第１電極（１０）と、半導体基板（３）の裏
側に形成された第２電極（２１）とを有し、ゲート引き
出し配線領域には、半導体層（２）表層にて、半導体層
（２）表面における平面構造が、第１トレンチ（４）と
同形状にて形成された第２トレンチ（１４）と、第２ト
レンチ（１４）内に第２ゲート絶縁膜（１５）を介して
形成され、第１ゲート電極（６）と電気的に接続された
第２ゲート電極（１６）とを有し、且つ基板（３）表面
のうち、第２トレンチ（１４）に囲まれたメッシュ領域
が第１電極（１０）と電気的に絶縁されているダミーセ
ルが形成されており、第２ゲート電極（１６）上に、ゲ
ート引き出し配線（１８）が配置され、第２ゲート電極
（１６）と、ゲート引き出し配線（１８）とが電気的に
接続されている構造とすることができる。For example, as described in claim 2, a semiconductor substrate (3) having a semiconductor layer (2) of the first conductivity type, and a cell region in which a semiconductor element is formed in the semiconductor substrate (3). , The semiconductor substrate (3), the gate lead wiring (1
8) is formed, and the cell region has a substantially polygonal or substantially circular mesh structure in which the planar structure on the surface of the semiconductor layer (2) has an inside angle of 90 ° or more. A first trench (4), a first gate electrode (6) formed in the first trench (4) via a first gate insulating film (5), and a surface layer of the semiconductor layer (2), On the surface of the semiconductor layer (2), a second conductivity type base region (7) formed in a mesh region surrounded by the first trench (4) and a first region formed on the surface layer of the base region (7). A conductive type source region (8), an interlayer insulating film (9) formed on the surface of the semiconductor layer (2), and an interlayer insulating film (9), and electrically connected to the source region (8). First electrode (10) formed and a second electrode formed on the back side of the semiconductor substrate (3) 21), and a second structure in which the planar structure on the surface of the semiconductor layer (2) is formed in the same shape as the first trench (4) in the surface layer of the semiconductor layer (2) in the gate lead-out wiring region. A trench (14) and a second gate electrode (16) formed in the second trench (14) via a second gate insulating film (15) and electrically connected to the first gate electrode (6); And a dummy cell in which a mesh region surrounded by the second trench (14) on the surface of the substrate (3) is electrically insulated from the first electrode (10) is formed. The gate lead-out wiring (18) may be arranged on the electrode (16), and the second gate electrode (16) and the gate lead-out wiring (18) may be electrically connected.
【００１０】このように本発明の半導体装置は、セル領
域でのセルと同じく各内角が９０°以上である略多角
形、若しくは略円形形状であるメッシュ構造のトレンチ
ゲート（１６）を有するダミーセルをゲート配線引き出
し領域に備えている。そして、このダミーセルにおける
トレンチゲート（１６）がゲート引き出し配線領域にお
ける終端となっている。As described above, the semiconductor device of the present invention includes a dummy cell having a mesh-structured trench gate (16) having a substantially polygonal shape having an inside angle of 90 ° or more, or a substantially circular shape, like the cell in the cell region. It is provided in the gate wiring lead-out area. The trench gate (16) in this dummy cell is the termination in the gate lead-out wiring region.
【００１１】これにより、トレンチゲートの終端の形状
が従来の直線形状である場合に比べて、電界集中を緩和
することができ、ゲート引き出し配線領域におけるソー
ス・ゲート間耐圧を向上させることができる。As a result, the electric field concentration can be relaxed and the breakdown voltage between the source and gate in the gate lead-out wiring region can be improved as compared with the case where the shape of the end of the trench gate is the conventional linear shape.
【００１２】請求項３に記載の発明では、第１導電型の
半導体層（２）を有する半導体基板（３）を用意する工
程と、半導体層（２）表層のうち、セル形成予定領域
に、半導体層（２）表面における平面構造が、各内角が
９０°以上である略多角形、若しくは略円形形状のメッ
シュ構造である第１トレンチ（４）を形成すると共に、
ゲート引き出し配線（１８）形成予定領域に、半導体層
（２）表面における平面構造が、第１トレンチ（４）と
同じである第２トレンチ（１４）を形成する工程と、第
１トレンチ（４）内に第１ゲート絶縁膜（５）を介し
て、第１ゲート電極（６）を形成すると共に、第２トレ
ンチ（１４）内に第２ゲート絶縁膜（１５）を介して、
第２ゲート電極（１６）を形成する工程と、半導体層
（２）表層のうち、セル形成予定領域における第１トレ
ンチ（４）に囲まれたメッシュ領域にて、第２導電型の
ベース領域（７）を形成し、ベース領域（７）の表層に
第１導電型のソース領域（８）を形成する工程と、ゲー
ト引き出し配線形成予定領域にて、第２ゲート電極（１
６）と接続されたゲート引き出し配線（１８）を形成す
る工程と、セル形成予定領域及びゲート引き出し配線
（１８）上に層間絶縁膜（９）を形成する工程と、セル
形成予定領域にて、層間絶縁膜（９）上に、ソース領域
（８）と電気的に接続された第１電極（１０）を形成す
ることで、セルを形成すると共に、ゲート引き出し配線
形成予定領域にて、半導体基板（３）表面のうち、第２
トレンチ（１４）に囲まれた領域を第１電極と電気的に
絶縁させることで、ダミーセルを形成する工程と、半導
体基板（３）の裏面に第２電極（２１）を形成する工程
とを有することを特徴としている。According to the third aspect of the invention, a step of preparing a semiconductor substrate (3) having a semiconductor layer (2) of the first conductivity type, and a step of forming a cell in the surface layer of the semiconductor layer (2), The planar structure on the surface of the semiconductor layer (2) forms a first trench (4) which is a substantially polygonal or substantially circular mesh structure in which each interior angle is 90 ° or more, and
A step of forming a second trench (14) having the same planar structure as that of the first trench (4) on the surface of the semiconductor layer (2) in the region where the gate lead-out wiring (18) is to be formed; and a first trench (4) A first gate electrode (6) is formed in the second trench (14) via a first gate insulating film (5), and a second gate insulating film (15) in the second trench (14).
In the step of forming the second gate electrode (16) and in the mesh region of the surface layer of the semiconductor layer (2) surrounded by the first trenches (4) in the planned cell formation region, the second conductivity type base region ( 7) and forming a source region (8) of the first conductivity type on the surface layer of the base region (7), and a second gate electrode (1
6) a step of forming a gate lead wiring (18) connected to the cell, a step of forming an interlayer insulating film (9) on the cell formation planned area and the gate lead wiring (18), and a cell formation planned area. A cell is formed by forming a first electrode (10) electrically connected to the source region (8) on the interlayer insulating film (9), and a semiconductor substrate is formed in the gate lead wiring formation planned region. (3) The second of the surfaces
There is a step of forming a dummy cell by electrically insulating a region surrounded by the trench (14) from the first electrode, and a step of forming a second electrode (21) on the back surface of the semiconductor substrate (3). It is characterized by that.
【００１３】このような製造方法により、請求項２に記
載の半導体装置が得られる。With such a manufacturing method, the semiconductor device according to the second aspect can be obtained.
【００１４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。The reference numerals in parentheses of the above means indicate the correspondence with the specific means described in the embodiments described later.
【００１５】[0015]
【発明の実施の形態】（第１実施形態）図１（ａ）に本
発明を適用した第１実施形態におけるメッシュ構造であ
るトレンチゲートを有する半導体装置の平面図を示す。
なお、図１（ａ）では、層間絶縁膜及びソース電極を省
略している。また、図１（ｂ）に図１（ａ）中のＡ−
Ａ’断面を示し、図２に図１（ａ）中のＢ−Ｂ’断面、
図３に図１（ａ）中のＣ−Ｃ’断面を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) FIG. 1A is a plan view of a semiconductor device having a trench gate having a mesh structure according to the first embodiment of the present invention.
Note that the interlayer insulating film and the source electrode are omitted in FIG. In addition, in FIG. 1B, A- in FIG.
A'section is shown, and FIG. 2 shows a BB 'section in FIG.
FIG. 3 shows a CC ′ cross section in FIG.
【００１６】本実施形態での半導体装置は、図１（ｂ）
に示すように、例えばＮ+型シリコン基板１上にＮ-型層
２を有する半導体基板３を備えている。そして、半導体
基板３は、セル領域とゲート引き出し配線領域とを有し
ている。The semiconductor device of this embodiment is shown in FIG.
As shown in FIG. 3, for example, a semiconductor substrate 3 having an N − type layer 2 on an N + type silicon substrate 1 is provided. The semiconductor substrate 3 has a cell region and a gate lead wiring region.
【００１７】セル領域では、従来の構造と同様に、メッ
シュ構造（網の目構造）のトレンチゲート６を有してい
る。The cell region has a trench gate 6 having a mesh structure (mesh structure) as in the conventional structure.
【００１８】具体的には、半導体基板３の表層にトレン
チ４が形成されている。このトレンチ４の内壁に形成さ
れたゲート絶縁膜としてのゲート酸化膜５を介して、ゲ
ート電極（トレンチゲート）６が形成されている。な
お、ゲート電極６は、例えばＰｏｌｙＳｉにて構成され
ている。また、トレンチ４、ゲート酸化膜５、及びトレ
ンチゲート６が、それぞれ、特許請求の範囲に記載され
ている第１トレンチ、第１ゲート絶縁膜、及び第１ゲー
ト電極に相当する。Specifically, the trench 4 is formed in the surface layer of the semiconductor substrate 3. A gate electrode (trench gate) 6 is formed via a gate oxide film 5 as a gate insulating film formed on the inner wall of the trench 4. The gate electrode 6 is made of, for example, PolySi. Further, the trench 4, the gate oxide film 5, and the trench gate 6 correspond to the first trench, the first gate insulating film, and the first gate electrode described in the claims, respectively.
【００１９】このトレンチゲート６は、図１（ａ）に示
すように、基板表面を上から見たとき、１つの網の目が
例えば６角形である網の目状に配置されている。なお、
以下では、１つの網の目が６角形である網の目状を、単
に６角形のメッシュ構造と呼ぶ。そして、この６角形形
状に配置されたトレンチゲート６の内側の領域、言い換
えると、トレンチゲート６に囲まれたメッシュ領域に
は、Ｐ型ベース領域７が形成されている。As shown in FIG. 1A, the trench gates 6 are arranged in a mesh shape in which one mesh is, for example, a hexagon when the substrate surface is viewed from above. In addition,
Hereinafter, the mesh shape in which one mesh is hexagonal is simply referred to as a hexagonal mesh structure. A P-type base region 7 is formed in a region inside the trench gate 6 arranged in the hexagonal shape, in other words, in a mesh region surrounded by the trench gate 6.
【００２０】このＰ型ベース領域７は、図１（ｂ）、図
２に示すように、トレンチ４よりも浅く形成されてい
る。また、Ｎ+型ソース領域８はＰ型ベース領域７の表
層内にて、トレンチ４と接して形成されている。The P-type base region 7 is formed shallower than the trench 4, as shown in FIGS. The N + type source region 8 is formed in contact with the trench 4 in the surface layer of the P type base region 7.
【００２１】そして、図１（ｂ）に示すように、半導体
基板３の表面上に層間絶縁膜９が形成されており、この
層間絶縁膜９上にＡｌにて構成された第１電極としての
ソース電極１０が形成されている。このソース電極１０
は、層間絶縁膜９中に形成されたコンタクトホール１１
を介して、Ｐ型ベース領域７及びＮ+型ソース領域８と
電気的に接続されている。このようにセル領域では、セ
ルが形成されている。Then, as shown in FIG. 1B, an inter-layer insulation film 9 is formed on the surface of the semiconductor substrate 3, and on this inter-layer insulation film 9, a first electrode composed of Al is formed. The source electrode 10 is formed. This source electrode 10
Is a contact hole 11 formed in the interlayer insulating film 9.
Is electrically connected to the P-type base region 7 and the N + -type source region 8. In this way, cells are formed in the cell region.
【００２２】一方、ゲート引き出し配線領域では、ダミ
ーセルが形成されている。このダミーセルは、図１
（ａ）に示すように、セル領域のセルから延長して形成
されたトレンチゲート１６を有している。このトレンチ
ゲート１６は、セルと同様に、６角形のメッシュ構造と
なっている。On the other hand, dummy cells are formed in the gate lead-out wiring region. This dummy cell is shown in FIG.
As shown in (a), it has a trench gate 16 formed extending from the cell in the cell region. Like the cell, the trench gate 16 has a hexagonal mesh structure.
【００２３】図３に示すように、ダミーセルは、半導体
基板３の表層に形成されたトレンチ１４と、トレンチ１
４内に形成されたゲート酸化膜１５及びトレンチゲート
１６とを有しているが、Ｐ型ベース領域７及びＮ+型ソ
ース領域８を有していない構造となっている。なお、ト
レンチ１４、ゲート酸化膜１５、及びトレンチゲート１
６がそれぞれ、特許請求の範囲に記載されている第２ト
レンチ、第２ゲート絶縁膜、及び第２ゲート電極に相当
する。As shown in FIG. 3, the dummy cell includes a trench 14 formed in the surface layer of the semiconductor substrate 3 and a trench 1.
4 has a gate oxide film 15 and a trench gate 16 formed therein, but does not have a P-type base region 7 and an N + -type source region 8. The trench 14, the gate oxide film 15, and the trench gate 1
6 corresponds to the second trench, the second gate insulating film, and the second gate electrode described in the claims, respectively.
【００２４】ゲート引き出し配線領域では、図１（ｂ）
に示すように、半導体基板３表面上にＬＯＣＯＳ法によ
る酸化膜１７が形成されている。そして、この酸化膜１
７上には、ＰｏｌｙＳｉにて構成されたゲート引き出し
配線１８が形成されている。このゲート引き出し配線１
８は、図３に示すように、ダミーセル上の酸化膜２２及
びトレンチゲート１６上にも形成されており、トレンチ
ゲート１６と接続されている。In the gate lead-out wiring area, as shown in FIG.
As shown in, the oxide film 17 is formed on the surface of the semiconductor substrate 3 by the LOCOS method. And this oxide film 1
A gate lead-out line 18 made of PolySi is formed on 7. This gate lead wiring 1
As shown in FIG. 3, 8 is also formed on the oxide film 22 on the dummy cell and on the trench gate 16, and is connected to the trench gate 16.
【００２５】また、ダミーセルが有するトレンチゲート
１６と、ゲート引き出し配線１８との上には、層間絶縁
膜９が形成されている。そして、ダミーセルが形成され
た領域では、層間絶縁膜９の上にセル領域から延びてソ
ース電極１０が形成されている。Further, an interlayer insulating film 9 is formed on the trench gate 16 and the gate lead wiring 18 included in the dummy cell. In the region where the dummy cell is formed, the source electrode 10 is formed on the interlayer insulating film 9 so as to extend from the cell region.
【００２６】しかしながら、セル領域と異なり、このダ
ミーセルにおいては、層間絶縁膜９中にコンタクトホー
ルが形成されていない。したがって、半導体基板３表面
のうち、メッシュ構造のトレンチゲート１６の内側であ
り、言い換えると、トレンチゲート１６に囲まれたメッ
シュ領域では、ソース電極１０と電気的に絶縁されてい
る。However, unlike the cell region, in this dummy cell, no contact hole is formed in the interlayer insulating film 9. Therefore, it is electrically insulated from the source electrode 10 in the inside of the trench gate 16 of the mesh structure on the surface of the semiconductor substrate 3, in other words, in the mesh region surrounded by the trench gate 16.
【００２７】また、層間絶縁膜９上には、このソース電
極１０と離れてＡｌにて構成されたゲート配線１９が形
成されている。このゲート配線１９は層間絶縁膜９中に
形成されたスルーホール２０を介して、ゲート引き出し
配線１８と電気的に接続されている。A gate wiring 19 made of Al is formed on the interlayer insulating film 9 apart from the source electrode 10. The gate wiring 19 is electrically connected to the gate lead wiring 18 through a through hole 20 formed in the interlayer insulating film 9.
【００２８】そして、半導体基板３の裏側には、ドレイ
ン電極２１が形成されている。A drain electrode 21 is formed on the back side of the semiconductor substrate 3.
【００２９】このように構成された半導体装置は、トレ
ンチゲート６に電圧が印加され、Ｐ型ベース領域７のう
ち、トレンチ４に隣接している領域がチャネル領域とな
り、セル領域にて、ソース電極１０とドレイン電極２１
との間に電流が流れる。なお、ダミーセルはソース電極
１０と絶縁されているので、ダミーセルでは電流は流れ
ない。In the semiconductor device configured as described above, a voltage is applied to the trench gate 6, the region of the P-type base region 7 adjacent to the trench 4 becomes a channel region, and the source electrode is formed in the cell region. 10 and drain electrode 21
An electric current flows between and. Since the dummy cell is insulated from the source electrode 10, no current flows in the dummy cell.
【００３０】本実施形態では、上記したように、セル領
域に形成されたセルのゲート引き出し配線側にダミーセ
ルを有した構成となっている。そして、このダミーセル
は、ゲート引き出し配線領域に配置されており、このダ
ミーセルにおけるトレンチゲート１６がゲート引き出し
配線１８と接続されている。In this embodiment, as described above, the dummy cell is provided on the gate lead-out wiring side of the cell formed in the cell region. The dummy cell is arranged in the gate lead-out wiring region, and the trench gate 16 in the dummy cell is connected to the gate lead-out wiring 18.
【００３１】すなわち、ダミーセルにおける６角形形状
に配置されたトレンチゲート１６が、ゲート引き出し配
線領域におけるトレンチゲートの終端部となっている。
このようにトレンチゲートの終端は、直線形状でなく、
セルと同様に６角形形状を構成するように配置されてい
る。このため、トレンチゲートの終端の形状が従来の直
線形状の場合のようなコーナー部を有していないので、
電界集中を緩和することができる。That is, the trench gates 16 arranged in the hexagonal shape in the dummy cell serve as the terminal end portion of the trench gate in the gate lead-out wiring region.
Thus, the end of the trench gate is not straight,
Like the cells, they are arranged so as to form a hexagonal shape. Therefore, since the end shape of the trench gate does not have a corner portion as in the case of the conventional linear shape,
The electric field concentration can be relaxed.
【００３２】なお、電界集中を緩和する方法として、従
来では、トレンチゲート６の終端部３０におけるゲート
絶縁膜を厚くする方法があった。しかしながら、このよ
うな構造となるように半導体装置を製造すると、作動領
域であるセル領域におけるゲート絶縁膜の膜厚も厚くな
る。そのため、素子の基本的な特性であるオン抵抗が劣
化してしまうことから、好ましくなかった。Incidentally, as a method of relaxing the electric field concentration, conventionally, there is a method of thickening the gate insulating film in the terminal end portion 30 of the trench gate 6. However, when the semiconductor device is manufactured to have such a structure, the film thickness of the gate insulating film in the cell region, which is the operation region, is also increased. Therefore, the on-resistance which is a basic characteristic of the device is deteriorated, which is not preferable.
【００３３】これに対して、本実施形態では、ゲート絶
縁膜を厚くすることなく、ゲート・ソース間耐圧を向上
させ、ゲートの信頼性を向上させることができる。On the other hand, in this embodiment, the gate-source breakdown voltage can be improved and the gate reliability can be improved without increasing the thickness of the gate insulating film.
【００３４】次に本実施形態における半導体装置の製造
方法を説明する。なお、本実施形態では、ダミーセル以
外のセル領域等は、一般的な方法にて形成する。Next, a method of manufacturing the semiconductor device according to this embodiment will be described. In the present embodiment, the cell region other than the dummy cell is formed by a general method.
【００３５】まず、Ｎ+型基板１を用意し、このＮ+型基
板１上にエピタキシャル成長にて、Ｎ-型層２を形成す
ることで、半導体基板３を形成する。First, the N + type substrate 1 is prepared, and the N − type layer 2 is formed on the N + type substrate 1 by epitaxial growth to form the semiconductor substrate 3.
【００３６】次に、ＣＶＤ法等により、酸化膜を堆積さ
せ、さらに、ホトリソグラフィ工程を行う。これによ
り、半導体基板３表面に酸化膜２２を形成する。そし
て、この酸化膜２２をマスクとして、半導体基板３表層
をエッチングすることで、半導体基板３のうち、セルの
形成予定領域からゲート引き出し配線の形成予定領域に
かけて、トレンチ４、１４を形成する。このとき、トレ
ンチ４、１４の平面パターンが６角形のメッシュ構造と
なるように形成する。Next, an oxide film is deposited by the CVD method or the like, and a photolithography process is further performed. Thereby, the oxide film 22 is formed on the surface of the semiconductor substrate 3. Then, by using the oxide film 22 as a mask, the surface layer of the semiconductor substrate 3 is etched to form trenches 4 and 14 in the semiconductor substrate 3 from the region where cells are to be formed to the region where gate lead-out wiring is to be formed. At this time, the trenches 4 and 14 are formed so that the plane pattern thereof has a hexagonal mesh structure.
【００３７】続いて、トレンチ４、１４の内壁にゲート
酸化膜５、１５を形成する。このとき、ゲート引き出し
配線の形成予定領域においては、例えば、Ｂ（ボロン）
を用いたイオン注入にて、Ｐ型ｗｅｌｌ領域２３を形成
する。さらに、半導体基板３表面を熱酸化することで、
酸化膜１７を形成する。さらに、ゲート酸化膜５、１５
を介して、トレンチ４、１４中にトレンチゲート６、１
６を形成する。Subsequently, gate oxide films 5 and 15 are formed on the inner walls of the trenches 4 and 14. At this time, in the region where the gate lead-out wiring is to be formed, for example, B (boron)
The P-type well region 23 is formed by ion implantation using. Furthermore, by thermally oxidizing the surface of the semiconductor substrate 3,
The oxide film 17 is formed. Further, the gate oxide films 5 and 15
Through trench gates 6, 1 into trenches 4, 14 through
6 is formed.
【００３８】次に、セル形成予定領域にて、トレンチゲ
ート６に囲まれたメッシュ領域にＰ型ベース領域７、Ｎ
+型ソース領域８を形成する。この工程では、まず、ホ
トリソグラフィ工程を行い、半導体基板３上にマスクを
形成する。このとき、ゲート引き出し配線の形成予定領
域にてトレンチゲート１６に囲まれたメッシュ領域で
は、マスクが開口されていない状態とする。そして、セ
ル形成予定領域において、不純物として、例えば、Ｂを
用いたイオン注入にて、深さがトレンチ４よりも浅いＰ
型ベース領域７を形成する。続いて、Ｐ型ベース領域７
の表層内において、例えば、Ａｓをイオン注入すること
で、トレンチ４に隣接したＮ+型ソース領域８を形成す
る。Next, in the region where the cell is to be formed, the P-type base region 7, N is formed in the mesh region surrounded by the trench gate 6.
A + type source region 8 is formed. In this step, first, a photolithography step is performed to form a mask on the semiconductor substrate 3. At this time, the mask is not opened in the mesh region surrounded by the trench gate 16 in the region where the gate lead-out wiring is to be formed. Then, in the region where the cell is to be formed, P, which is shallower than the trench 4, is formed by ion implantation using, for example, B as an impurity.
The mold base region 7 is formed. Then, the P-type base region 7
In the surface layer of, the N + type source region 8 adjacent to the trench 4 is formed by ion-implanting As, for example.
【００３９】これにより、セル形成予定領域にて、トレ
ンチゲート６に囲まれたメッシュ領域にＰ型ベース領域
７及びＮ+型ソース領域８が形成される。一方、ゲート
引き出し配線の形成予定領域においては、トレンチゲー
ト１６に囲まれたメッシュ領域にＰ型ベース領域７及び
Ｎ+型ソース領域８が形成されない。As a result, the P-type base region 7 and the N + -type source region 8 are formed in the mesh region surrounded by the trench gate 6 in the cell formation region. On the other hand, in the region where the gate lead-out wiring is to be formed, the P-type base region 7 and the N + -type source region 8 are not formed in the mesh region surrounded by the trench gate 16.
【００４０】そして、ゲート引き出し配線の形成予定領
域にて、酸化膜１７上からトレンチゲート１６及び酸化
膜２２上に渡って、ＰｏｌｙＳｉを堆積させる。これに
より、トレンチゲート１６と接続されたゲート引き出し
配線１８が形成される。Then, in the region where the gate lead-out wiring is to be formed, PolySi is deposited over the oxide film 17 and the trench gate 16 and the oxide film 22. As a result, the gate lead wiring 18 connected to the trench gate 16 is formed.
【００４１】次に、ゲート引き出し配線１８上からセル
形成予定領域に渡って、半導体基板３上に層間絶縁膜９
を形成する。続いて、セル形成予定領域にて、Ｐ型ベー
ス領域７及びＮ+型ソース領域８が形成されている領域
上の層間絶縁膜９中にコンタクトホール１１を形成す
る。このとき、ゲート引き出し配線の形成予定領域で
は、コンタクトホール１１を形成しない。Next, the interlayer insulating film 9 is formed on the semiconductor substrate 3 over the gate lead-out wiring 18 and the cell formation region.
To form. Then, a contact hole 11 is formed in the interlayer insulating film 9 on the region where the P-type base region 7 and the N + -type source region 8 are formed in the cell formation planned region. At this time, the contact hole 11 is not formed in the region where the gate lead-out wiring is to be formed.
【００４２】また、ゲート引き出し配線１８上の層間絶
縁膜９中にスルーホール２０を形成する。Further, a through hole 20 is formed in the interlayer insulating film 9 on the gate lead wiring 18.
【００４３】その後、コンタクトホール１１を介して、
Ｐ型ベース領域７及びＮ+型ソース領域８と電気的に接
続されるように、層間絶縁膜９上にソース電極１０を形
成する。これにより、セル領域にて、セルが形成され
る。一方、ゲート引き出し配線の形成予定領域では、ト
レンチゲート１６に囲まれたメッシュ領域がソース電極
１０と電気的に絶縁されたダミーセルが形成される。After that, through the contact hole 11,
A source electrode 10 is formed on the interlayer insulating film 9 so as to be electrically connected to the P type base region 7 and the N + type source region 8. As a result, cells are formed in the cell area. On the other hand, in the region where the gate lead-out wiring is to be formed, a dummy cell is formed in which the mesh region surrounded by the trench gate 16 is electrically insulated from the source electrode 10.
【００４４】また、ソース電極１０と離れて、スルーホ
ール２０を介して、ゲート引き出し配線１８と電気的に
接続されるように、層間絶縁膜９上にゲート配線１９を
形成する。Further, apart from the source electrode 10, the gate wiring 19 is formed on the interlayer insulating film 9 so as to be electrically connected to the gate lead wiring 18 through the through hole 20.
【００４５】このようにして、図１（ａ）、（ｂ）、図
２、図３に示す半導体装置が形成される。In this way, the semiconductor device shown in FIGS. 1A, 1B, 2 and 3 is formed.
【００４６】従来では、トレンチゲートの終端部を、セ
ルが有するトレンチゲートとは異なる特別な平面パター
ンとする方法があるが、本実施形態では、ダミーセルを
有する構造としていることから、トレンチゲートの終端
部を特別な平面パターンとする必要がない。Conventionally, there is a method in which the end portion of the trench gate has a special plane pattern different from that of the trench gate of the cell. However, in this embodiment, the end portion of the trench gate has the dummy cell structure. The part does not need to be a special plane pattern.
【００４７】このため、トレンチ４、１４を形成する際
において、セル形成予定領域とゲート引き出し配線の形
成予定領域とでは、マスクパターン形状が同一であるこ
とから、マスクパターンの形成が容易となる。また、セ
ル形成予定領域とゲート引き出し配線の形成予定領域と
で異なるトレンチ形状とする場合と比較して、マスクパ
ターン形成にて、形状不良が生じにくい。Therefore, when the trenches 4 and 14 are formed, since the mask pattern shape is the same in the cell formation planned area and the gate lead-out wiring formation area, the mask pattern can be easily formed. Further, as compared with the case where the trench shape is different between the cell formation planned area and the gate lead-out wiring formation area, a defective shape is less likely to occur in the mask pattern formation.
【００４８】なお、本実施形態では、ダミーセルにおい
て、Ｐ型ベース領域７及びＮ+型ソース領域８を形成し
ていないが、Ｐ型ベース領域７及びＮ+型ソース領域８
をダミーセルに形成しても良い。この場合でも、層間絶
縁膜９中にコンタクトホール１１を形成しないので、ソ
ース電極１０と電気的に絶縁される。[0048] In the present embodiment, the dummy cell, but it does not form a P-type base region 7 and the N + -type source region 8, P-type base region 7 and the N + -type source region 8
May be formed in a dummy cell. Even in this case, since the contact hole 11 is not formed in the interlayer insulating film 9, it is electrically insulated from the source electrode 10.
【００４９】また、本実施形態では、トレンチ４、１４
を形成した後、Ｐ型ベース領域７及びＮ+型ソース領域
８を形成しているが、形成順序が逆になっても良い。Further, in this embodiment, the trenches 4 and 14 are formed.
Although the P-type base region 7 and the N + -type source region 8 are formed after the formation, the formation order may be reversed.
【００５０】また、本実施形態では、トレンチゲート
６、１６は１つの網の目が６角形形状のメッシュ形状の
場合を例として説明してきたが、１つの網の目が６角形
形状の場合に限らず、各内角が９０°以上である略多角
形若しくは、略円形形状のメッシュ構造とすることもで
きる。このような構造としても、従来の構造と比較し
て、ゲート耐圧を向上させることができる。なお、トレ
ンチゲート６、１６のメッシュ構造としては、ゲート耐
圧の向上の観点から１つの網の目が略円形形状である場
合が最も好ましい。In this embodiment, the trench gates 6 and 16 have been described by taking the case where one mesh has a hexagonal mesh shape as an example, but when one mesh has a hexagonal mesh shape. However, the mesh structure may have a substantially polygonal shape or a substantially circular shape with each interior angle of 90 ° or more. Even with such a structure, the gate breakdown voltage can be improved as compared with the conventional structure. As the mesh structure of the trench gates 6 and 16, it is most preferable that one mesh has a substantially circular shape from the viewpoint of improving the gate breakdown voltage.
【００５１】また、本実施形態では、ダミーセルがセル
のゲート引き出し配線領域側に、１列だけ形成されてい
たが、ダミーセルが２列形成された構造とすることがで
きる。また、ダミーセルは２列に限らず、３列以上とし
ても良い。Further, in the present embodiment, the dummy cells are formed in only one column on the gate lead-out wiring region side of the cell, but the dummy cells may be formed in two columns. Further, the dummy cells are not limited to two columns and may be three columns or more.
【００５２】また、本実施形態では、第１導電型がＮ型
であり、第２導電型がＰ型であるＭＯＳトランジスタを
例として説明していたが、導電型を入れ替え、第１導電
型をＰ型、第２導電型をＮ型としても良い。また、基板
１と半導体層２とが異なる導電型であるＩＧＢＴにおい
ても、本発明を適用することができる。In this embodiment, the MOS transistor in which the first conductivity type is N-type and the second conductivity type is P-type has been described as an example. However, the conductivity types are exchanged and the first conductivity type is changed. The P type and the second conductivity type may be N type. The present invention can also be applied to an IGBT in which the substrate 1 and the semiconductor layer 2 have different conductivity types.
【図１】（ａ）は本発明を適用した第１実施形態におけ
る半導体装置の平面図であり、（ｂ）は（ａ）中のＡ−
Ａ’断面を示す図である。FIG. 1A is a plan view of a semiconductor device according to a first embodiment to which the present invention is applied, and FIG. 1B is a line A- in FIG.
It is a figure which shows an A'section.
【図２】図１（ａ）中のＢ−Ｂ’断面を示す図である。FIG. 2 is a view showing a B-B ′ cross section in FIG.
【図３】図１（ａ）中のＣ−Ｃ’断面を示す図である。FIG. 3 is a view showing a C-C ′ cross section in FIG.
【図４】従来における半導体装置の平面図である。FIG. 4 is a plan view of a conventional semiconductor device.
１…Ｎ+型基板、２…Ｎ-型層、６、１６…トレンチゲー
ト、７…Ｐ型ベース領域、８…Ｎ+型ソース領域、９…
層間絶縁膜、１０…ソース電極、１７…酸化膜、１８…
ゲート引き出し配線、１９…ゲート配線、２３…Ｐ型ｗ
ｅｌｌ領域。1 ... N + -type substrate, 2 ... N - -type layer, 6, 16 ... trench gate, 7 ... P-type base region, 8 ... N + -type source region, 9 ...
Interlayer insulating film, 10 ... Source electrode, 17 ... Oxide film, 18 ...
Gate lead-out wiring, 19 ... Gate wiring, 23 ... P-type w
ell area.
Claims (3)
しくは略円形形状であるメッシュ構造のセルを有するト
レンチゲート型半導体装置において、 半導体基板にて、ゲート引き出し配線（１８）が形成さ
れているゲート引き出し配線領域と、 前記ゲート引き出し配線領域に、前記セルにおける前記
トレンチゲート（６）と同様な形状にて形成されたトレ
ンチゲート（１６）とを備え、 前記ゲート引き出し配線領域における前記トレンチゲー
ト（１６）の終端部が、前記セルにおける前記トレンチ
ゲート（６）と同様な形状であることを特徴とする半導
体装置。1. A trench gate type semiconductor device having cells of substantially polygonal or circular shape having an internal angle of 90 ° or more, and a gate lead-out wiring (18) formed on a semiconductor substrate. And a trench gate (16) formed in the gate extraction wiring region in the same shape as the trench gate (6) in the cell, the trench in the gate extraction wiring region. A semiconductor device, characterized in that an end portion of the gate (16) has a shape similar to that of the trench gate (6) in the cell.
導体基板（３）と、 前記半導体基板（３）にて、半導体素子が形成されてい
るセル領域と、 前記半導体基板（３）にて、ゲート引き出し配線（１
８）が形成されているゲート引き出し配線領域とを備
え、 前記セル領域は、前記半導体層（２）表面における平面
構造が、各内角が９０°以上である略多角形、若しくは
略円形形状のメッシュ構造である第１トレンチ（４）及
び前記第１トレンチ（４）内に第１ゲート絶縁膜（５）
を介して形成された第１ゲート電極（６）と、 前記半導体層（２）の表層であって、前記半導体層
（２）表面にて、前記第１トレンチ（４）に囲まれたメ
ッシュ領域に形成された第２導電型のベース領域（７）
と、 前記ベース領域（７）の表層に形成された第１導電型の
ソース領域（８）と、 前記半導体層（２）表面上に形成された層間絶縁膜
（９）と、 前記層間絶縁膜（９）上に形成され、前記ソース領域
（８）と電気的に接続された第１電極（１０）と、 前記半導体基板（３）の裏側に形成された第２電極（２
１）とを有し、 前記ゲート引き出し配線領域には、前記半導体層（２）
表層にて、前記半導体層（２）表面における平面構造
が、前記第１トレンチ（４）と同形状にて形成された第
２トレンチ（１４）と、前記第２トレンチ（１４）内に
第２ゲート絶縁膜（１５）を介して形成され、前記第１
ゲート電極（６）と電気的に接続された第２ゲート電極
（１６）とを有し、且つ前記基板（３）表面のうち、前
記第２トレンチ（１４）に囲まれたメッシュ領域が前記
第１電極（１０）と電気的に絶縁されているダミーセル
が形成されており、 前記第２ゲート電極（１６）上に、前記ゲート引き出し
配線（１８）が配置され、該第２ゲート電極（１６）
と、前記ゲート引き出し配線（１８）とが電気的に接続
されていることを特徴とする半導体装置。2. A semiconductor substrate (3) having a semiconductor layer (2) of the first conductivity type, a cell region in which a semiconductor element is formed in the semiconductor substrate (3), and the semiconductor substrate (3). At the gate lead wiring (1
8) formed gate extraction wiring region, and the cell region has a substantially polygonal or substantially circular mesh in which the planar structure on the surface of the semiconductor layer (2) has an internal angle of 90 ° or more. A first trench (4) having a structure and a first gate insulating film (5) in the first trench (4)
A first gate electrode (6) formed through the first gate electrode (6), and a mesh region surrounded by the first trench (4) on the surface of the semiconductor layer (2), which is a surface layer of the semiconductor layer (2). Second conductivity type base region (7) formed in
A first conductivity type source region (8) formed on the surface of the base region (7); an interlayer insulating film (9) formed on the surface of the semiconductor layer (2); and an interlayer insulating film. A first electrode (10) formed on (9) and electrically connected to the source region (8); and a second electrode (2) formed on the back side of the semiconductor substrate (3).
1) and in the gate lead-out wiring region, the semiconductor layer (2)
In the surface layer, the planar structure on the surface of the semiconductor layer (2) has a second trench (14) formed in the same shape as the first trench (4) and a second trench in the second trench (14). The first insulating film is formed through a gate insulating film (15).
A second gate electrode (16) electrically connected to the gate electrode (6), and a mesh region surrounded by the second trench (14) on the surface of the substrate (3) is the first gate electrode (16). A dummy cell that is electrically insulated from one electrode (10) is formed, the gate lead-out wiring (18) is disposed on the second gate electrode (16), and the second gate electrode (16) is formed.
And the gate lead wiring (18) are electrically connected to each other.
導体基板（３）を用意する工程と、 前記半導体層（２）表層のうち、セル形成予定領域に、
前記半導体層（２）表面における平面構造が、各内角が
９０°以上である略多角形、若しくは略円形形状のメッ
シュ構造である第１トレンチ（４）を形成すると共に、
ゲート引き出し配線（１８）形成予定領域に、前記半導
体層（２）表面における平面構造が、第１トレンチ
（４）と同じである第２トレンチ（１４）を形成する工
程と、 前記第１トレンチ（４）内に第１ゲート絶縁膜（５）を
介して、第１ゲート電極（６）を形成すると共に、前記
第２トレンチ（１４）内に第２ゲート絶縁膜（１５）を
介して、第２ゲート電極（１６）を形成する工程と、 前記半導体層（２）表層のうち、前記セル形成予定領域
における前記第１トレンチ（４）に囲まれたメッシュ領
域にて、第２導電型のベース領域（７）を形成し、該ベ
ース領域（７）の表層に第１導電型のソース領域（８）
を形成する工程と、 前記ゲート引き出し配線形成予定領域にて、前記第２ゲ
ート電極（１６）と接続されたゲート引き出し配線（１
８）を形成する工程と、 前記セル形成予定領域及び前記ゲート引き出し配線（１
８）上に層間絶縁膜（９）を形成する工程と、 前記セル形成予定領域にて、前記層間絶縁膜（９）上
に、前記ソース領域（８）と電気的に接続された第１電
極（１０）を形成することで、セルを形成すると共に、
前記ゲート引き出し配線形成予定領域にて、前記半導体
基板（３）表面のうち、前記第２トレンチ（１４）に囲
まれた領域を前記第１電極と電気的に絶縁させること
で、ダミーセルを形成する工程と、 前記半導体基板（３）の裏面に第２電極（２１）を形成
する工程とを有することを特徴とする半導体装置の製造
方法。3. A step of preparing a semiconductor substrate (3) having a semiconductor layer (1) of the first conductivity type, and a step of forming a cell formation region in the surface layer of the semiconductor layer (2),
The planar structure on the surface of the semiconductor layer (2) forms a first trench (4) which is a substantially polygonal or substantially circular mesh structure in which each interior angle is 90 ° or more, and
Forming a second trench (14) having the same planar structure as the first trench (4) on the surface of the semiconductor layer (2) in the region where the gate lead-out wiring (18) is to be formed; 4) a first gate electrode (6) is formed in the second trench (14) through a first gate insulating film (5), and a second gate insulating film (15) is formed in the second trench (14). A step of forming the second gate electrode (16), and a base of the second conductivity type in a mesh region of the surface layer of the semiconductor layer (2) surrounded by the first trench (4) in the region where the cell is to be formed. A region (7) is formed, and a source region (8) of the first conductivity type is formed on the surface layer of the base region (7).
And a gate lead-out line (1) connected to the second gate electrode (16) in the gate lead-out line formation planned region.
8), forming the cell formation region and the gate lead wiring (1
8) a step of forming an interlayer insulating film (9) thereon, and a first electrode electrically connected to the source region (8) on the interlayer insulating film (9) in the cell formation planned region. By forming (10), a cell is formed and
A dummy cell is formed by electrically insulating a region of the surface of the semiconductor substrate (3) surrounded by the second trench (14) from the first electrode in the region where the gate lead-out wiring is to be formed. A method of manufacturing a semiconductor device, comprising: a step; and a step of forming a second electrode (21) on the back surface of the semiconductor substrate (3).
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