JP2003311537A - Polishing method, polishing device and method for producing semiconductor device - Google Patents
Polishing method, polishing device and method for producing semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、基板上に形成され
た金属膜に通電して電解研磨を行う研磨方法及び研磨装
置に関し、詳しくは上記金属膜への通電方法及び通電電
極の配置に関する。また、本発明は、上述した研磨方法
をその製造工程中に実施する半導体装置の製造方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polishing method and a polishing apparatus for conducting electropolishing by energizing a metal film formed on a substrate, and more particularly, to a method of energizing the metal film and disposing an energizing electrode. The present invention also relates to a method for manufacturing a semiconductor device, which implements the above-described polishing method during its manufacturing process.
【０００２】[0002]
【従来の技術】テレビジョン受像機、パーソナルコンピ
ュータ、携帯電話機等の電子機器に対する小型高性能
化、多機能化等の要求から、これら電子機器に使用され
るＬＳＩ（Large Scale Integration：大規模集積回
路）においてはさらなる高速化、低消費電力化が求めら
れている。このようなＬＳＩの高速化、低消費電力化に
応えるため、半導体素子では、微細化、多層構造化が行
われており、加えて材料の最適化も行われている。2. Description of the Related Art LSIs (Large Scale Integration) used for electronic devices such as television receivers, personal computers, mobile phones, etc. are demanded for their miniaturization, high performance and multi-functionality. ), Further speeding up and low power consumption are required. In order to respond to such higher speeds and lower power consumption of LSIs, semiconductor elements have been miniaturized and multilayered, and materials have also been optimized.
【０００３】微細化が進む半導体素子においては、デザ
インルールで言うところの０．１μｍ世代からその先の
世代へと移行しつつある状況にある。このような状況の
中、半導体装置の製造プロセスにおいては、微細化に伴
う露光側における焦点深度（ＤＯＦ）の限界から表面の
平坦化が必要とされており、この表面の平坦化を行うた
めに化学機械研磨（Chemical Mechanical Polishing：
以下、ＣＭＰと称して説明する）プロセスが導入され、
既に広く一般化している。例えば、デュアルダマシン法
に代表される配線形成方法においては、配線溝やコンタ
クトホール等となるトレンチやビアに金属配線となる金
属材料を埋め込むために、電解メッキ等によって半導体
ウェーハの全面にわたって金属膜を成膜している。この
とき、ボイドやピット等の表面不良を発生させずに金属
膜の成膜を完了させるために、電解メッキ液に各種工夫
された添加剤が添加されるが、この添加剤の効果によっ
て、図１３に示すように、微細配線密集部ＤＡに所定の
値以上の盛り上がり（ハンプ）Ｈや、幅広配線部ＷＴに
へこみＤＳ等の凹凸が生じてしまう。上述したＣＭＰ
は、このような金属膜の凹凸を平坦化する際に実施され
る。In the miniaturization of semiconductor devices, the 0.1 μm generation, which is a design rule, is being shifted to the next generation. Under such circumstances, in the manufacturing process of a semiconductor device, surface flattening is required due to the limit of depth of focus (DOF) on the exposure side due to miniaturization. Chemical Mechanical Polishing:
Hereinafter, the process will be described as CMP) will be introduced,
It has already become widespread. For example, in a wiring forming method typified by a dual damascene method, a metal film is formed over the entire surface of a semiconductor wafer by electroplating or the like in order to embed a metal material to be a metal wiring in trenches and vias to be wiring trenches or contact holes. The film is being formed. At this time, various devised additives are added to the electrolytic plating solution in order to complete the formation of the metal film without causing surface defects such as voids and pits. As shown in FIG. 13, bumps (humps) H of a predetermined value or more occur in the fine wiring dense area DA, and irregularities such as dents DS occur in the wide wiring area WT. CMP mentioned above
Is carried out when the unevenness of such a metal film is flattened.
【０００４】一方、配線材料の面では、素子の微細化に
よって動作遅延に占める割合が無視できないレベルにな
った配線遅延を減少させるため、配線を形成する導電性
金属材料として従来から用いられてきたアルミニウムか
ら、電気抵抗の低い銅への移行が０．１μｍ世代以降に
おいて進められている。On the other hand, in terms of the wiring material, in order to reduce the wiring delay, which has become a non-negligible ratio in the operation delay due to the miniaturization of elements, it has been conventionally used as a conductive metal material for forming wiring. The transition from aluminum to copper, which has a low electric resistance, is being promoted after the 0.1 μm generation.
【０００５】また、０．０７μｍ世代においては、上述
した銅配線とシリコン酸化膜系絶縁膜との組み合わせで
は、動作遅延に占める割合が素子トランジスタ遅延より
も配線遅延の方が大きくなってしまうことから、配線構
造の改善、特に絶縁膜の誘電率を更に小さくすることが
必須となっている。このため、半導体装置にあっては、
誘電率２以下のポーラスシリカ等の超低誘電率材料の採
用が検討されている。しかしながら、ポーラス状等の超
低誘電率材料は、いずれも機械的強度が低く、従来のＣ
ＭＰの実施時に印加される加工圧力４〜６ＰＳＩ（１Ｐ
ＳＩは約７０ｇ／ｃｍ２。したがって、２８０〜４２０
ｇ／ｃｍ２）の下では、超低誘電率材料にて成膜された
絶縁膜に圧壊やクラック、剥離等が生じ、良好な配線形
成を行うことができなくなる。また、このような圧壊等
を防ぐために、上述した材料にて成膜した絶縁膜が機械
的に耐え得る圧力１．５ＰＳＩ（１０５ｇ／ｃｍ２）以
下までＣＭＰの圧力を下げた場合には、通常の生産速度
に必要な研磨レートを得ることができない等の問題があ
る。このように、絶縁膜に超低誘電率材料を使用した場
合、半導体ウェーハ表面を平坦化するためにＣＭＰを実
施することには多くの問題点がある。Further, in the 0.07 μm generation, the combination of the above-mentioned copper wiring and the silicon oxide film-based insulating film causes the wiring delay to be larger than the element transistor delay in the ratio of the operation delay. It is essential to improve the wiring structure, especially to further reduce the dielectric constant of the insulating film. Therefore, in the semiconductor device,
The adoption of ultra-low dielectric constant materials such as porous silica having a dielectric constant of 2 or less is under consideration. However, all porous ultra-low dielectric constant materials have low mechanical strength, and the conventional C
Processing pressure applied at the time of MP execution is 4 to 6 PSI (1 P
SI is about 70 g / cm 2 . Therefore, 280-420
Under g / cm 2 ) the insulating film formed of the ultra-low dielectric constant material is crushed, cracked, peeled off, or the like, and good wiring cannot be formed. Further, in order to prevent such crushing and the like, when the CMP pressure is lowered to a pressure 1.5 PSI (105 g / cm 2 ) or less that the insulating film formed of the above material can mechanically withstand, However, there is a problem that the polishing rate necessary for the production rate cannot be obtained. As described above, when an ultra-low dielectric constant material is used for the insulating film, there are many problems in performing CMP to flatten the surface of the semiconductor wafer.
【０００６】上述したようなＣＭＰの問題点に鑑みて、
単純に電解メッキの逆電解（以下、単純逆電解と称す
る。）によって余剰な金属膜を除去する方法もある。こ
の単純逆電解によれば、加工圧力が問題とならず、した
がって超低誘電率材料にて成膜された絶縁膜に圧壊等の
問題が生じない。しかしながら、この単純逆電解は、金
属膜の表層から一様に材料溶出除去が行われるため、凹
凸を平坦化することができず、その結果研磨終了時にお
いて、その金属膜の凹凸パターンに応じて部分的に図１
４（ａ）示すような配線の消失、同図（ｂ）に示すよう
なディッシング（へこみ）、リセス（ひけ）等のオーバ
ー研磨、或いは同図（ｃ）に示すようなトレンチ上の金
属膜の凸状の残りや、この凸状残りによる隣接配線の接
触を原因とするショート、トレンチ以外の箇所に金属膜
が島状に残存するアイランド等のアンダー研磨のような
研磨不良が生じる問題がある。In view of the problems of CMP as described above,
There is also a method of simply removing excess metal film by reverse electrolysis of electrolytic plating (hereinafter referred to as simple reverse electrolysis). According to this simple reverse electrolysis, the processing pressure does not cause a problem, and therefore, the problem of crushing or the like does not occur in the insulating film formed of the ultra low dielectric constant material. However, in this simple reverse electrolysis, the material is uniformly eluted and removed from the surface layer of the metal film, so that the unevenness cannot be flattened, and as a result, at the end of polishing, the uneven pattern of the metal film is removed. Figure 1 partially
4 (a), disappearance of wiring, over-polishing such as dishing (recess), recess (recess) as shown in FIG. 4 (b), or metal film on the trench as shown in FIG. 4 (c). There is a problem that polishing defects such as under-polishing of a convex residue, a short circuit due to contact of adjacent wiring due to this convex residue, and under-polishing of an island or the like where the metal film remains in an island shape in a portion other than the trench occur.
【０００７】そこで、上述したようなＣＭＰや単純逆電
解による電解研磨ではなく、電解研磨とパッドによるワ
イピングとを同時に行うことによって、低圧力でかつ通
常の生産速度に必要な研磨レートを得ることができる研
磨方法が提案されている。この方法は、被研磨対象であ
る半導体ウェーハ表面の金属膜（例えば銅膜）に陽極と
して通電し、この半導体ウェーハと対向する位置に配置
した陰極である対向電極との間に電解液を介して電解電
圧を印加して電解電流を通電させ、電解研磨を行う。こ
の電解研磨によって、陽極として電解作用を受ける金属
膜表面が陽極酸化され、表層に酸化物被膜が形成され
る。さらに、この酸化物と電解液中に含まれる錯体形成
剤とが反応することで、金属膜表面に高電気抵抗層や不
溶性錯体被膜、不動態被膜等の変質層が形成される。そ
して、この電解研磨と同時に、上述したような変質層を
パッドによってワイピングすることで変質層の除去を行
う。このとき、凹凸を有する金属膜の凸部表層の変質層
のみが除去されて下地の金属が露出するのに対し、凹部
表層の変質層は残留する。したがって、下地金属が露出
した凸部部分のみが部分的に再電解され、さらにワイピ
ングされることによって凸部部分の研磨が進行する。こ
のようなサイクルが繰り返されることによって、半導体
ウェーハ表面の平坦化が行われる。Therefore, by performing electrolytic polishing and wiping with a pad at the same time instead of electrolytic polishing by CMP or simple reverse electrolysis as described above, it is possible to obtain a polishing rate required at a low production pressure and a normal production rate. Possible polishing methods have been proposed. In this method, a metal film (for example, a copper film) on the surface of a semiconductor wafer to be polished is energized as an anode, and an electrolytic solution is interposed between the semiconductor wafer and a counter electrode which is a cathode arranged at a position facing the semiconductor wafer. Electrolytic polishing is performed by applying an electrolytic voltage and passing an electrolytic current. By this electropolishing, the surface of the metal film that undergoes electrolytic action as an anode is anodized, and an oxide film is formed on the surface layer. Further, the oxide and the complex-forming agent contained in the electrolytic solution react with each other to form an altered layer such as a high electric resistance layer, an insoluble complex coating, or a passive coating on the surface of the metal film. Simultaneously with this electrolytic polishing, the altered layer as described above is wiped with a pad to remove the altered layer. At this time, only the deteriorated layer on the convex surface layer of the metal film having irregularities is removed to expose the underlying metal, whereas the deteriorated layer on the concave surface layer remains. Therefore, only the convex portion where the underlying metal is exposed is partially re-electrolyzed and further wiped, so that the polishing of the convex portion proceeds. By repeating such a cycle, the surface of the semiconductor wafer is flattened.
【０００８】[0008]
【発明が解決しようとする課題】上述した研磨方法にお
いては、電解研磨を行うために被研磨対象である半導体
ウェーハ表面の金属膜を陽極として通電する必要がある
が、電解研磨と同時に半導体ウェーハ表面にパッドを摺
動させるワイピングを行うため、パッドの摺動動作を阻
害するようなウェーハ表面に突出する通電電極（陽極）
を固定して設置することができない。このため、半導体
ウェーハ裏面にまで金属膜を形成し、この裏面側が接触
するウェーハチャックから通電させる方法も考えられる
が、ハンドリング時における他の装置間とのコンタミネ
ーションや、金属膜の成膜方法の変更等、半導体装置の
製造プロセスフローに与える影響が大きい。In the above-described polishing method, in order to carry out electrolytic polishing, it is necessary to energize the metal film on the surface of the semiconductor wafer to be polished as an anode. Wiping is performed by sliding the pad on the surface, so that the current-carrying electrode (anode) protruding on the wafer surface that hinders the sliding movement of the pad.
Can not be fixed and installed. For this reason, a method of forming a metal film even on the back surface of the semiconductor wafer and energizing from a wafer chuck with which the back surface side contacts is conceivable, but contamination with other devices at the time of handling and a method of forming a metal film The change has a great influence on the manufacturing process flow of the semiconductor device.
【０００９】また、電解研磨においては、研磨条件や研
磨レートが電流密度に大きく依存するため、半導体ウェ
ーハ面に安定して均等な電流密度分布となるような通電
方法が必要である。半導体ウェーハ表面の金属膜面積の
割合が研磨開始当初の全面にわたって成膜されている１
００％の状態から、余剰部分の除去を終了し配線パター
ンのみが残った状態まで減少させる場合に、不安定な電
流密度分布で電解研磨が行われると、研磨終点における
金属膜表面の腐食、荒れや電流集中によるピットの発生
等の問題が生じる。また、取り残された大きな金属残存
部や幅広配線部と独立した微細配線部との除去速度差が
微細配線への溶出レートの集中によって増大し、加速的
に微細配線部における溶出レートが上昇して、配線消失
が生じるという問題もある。このように、不安定な電流
密度分布での電解研磨では、良好な終点表面の形成が困
難であり、その結果、研磨不足による金属残りや、オー
バー研磨等の重大な欠陥によって、配線のショートやオ
ープンをも生じさせ、また表面粗度が粗く配線電気抵抗
が不安定な面が形成されてしまう。In electropolishing, the polishing conditions and the polishing rate greatly depend on the current density, so that a current-carrying method that stably and evenly distributes the current density on the semiconductor wafer surface is required. The ratio of the metal film area on the surface of the semiconductor wafer is formed over the entire surface at the beginning of polishing 1
If the electrolytic polishing is carried out with an unstable current density distribution when the removal of the excess portion is finished and only the wiring pattern is left from the state of 00%, the metal film surface is corroded and roughened at the polishing end point. And problems such as pit generation due to current concentration occur. In addition, the removal rate difference between the remaining large metal remaining part and the wide wiring part and the independent fine wiring part increases due to the concentration of the elution rate on the fine wiring, and the elution rate in the fine wiring part is accelerated. There is also a problem that wiring disappears. As described above, in electropolishing with an unstable current density distribution, it is difficult to form a good end surface, and as a result, due to metal residue due to insufficient polishing or a serious defect such as overpolishing, a wiring short circuit or a short circuit occurs. Opening also occurs, and a surface having rough surface roughness and unstable wiring electric resistance is formed.
【００１０】上述した各問題は、平坦化能力を高めるた
めに、砥粒を含むＣＭＰに用いるスラリーをベースとし
て導電性を与えた電解研磨液を電解液に代えて電解研磨
を行った場合も同様に発生し得る問題である。The above-mentioned problems also occur when electrolytic polishing is performed by replacing the electrolytic polishing solution, which has been made conductive with a slurry used for CMP containing abrasive grains, with electrolytic solution in order to enhance the flattening ability. It is a problem that can occur.
【００１１】そこで、本発明は、研磨終点まで安定した
電流密度分布で被研磨対象に通電が可能な研磨方法及び
研磨装置、さらにはこの研磨方法を製造工程中に導入
し、従来通りのメッキ装置や洗浄装置等他の装置の使用
や製造プロセスフローの実施を可能とする半導体装置の
製造方法を提供することを目的とする。Therefore, the present invention provides a polishing method and a polishing apparatus capable of energizing an object to be polished with a stable current density distribution up to the polishing end point, and further, introducing this polishing method into a manufacturing process to provide a conventional plating apparatus. An object of the present invention is to provide a method for manufacturing a semiconductor device, which enables the use of other devices such as a cleaning device and the implementation of a manufacturing process flow.
【００１２】[0012]
【課題を解決するための手段】上述した目的を達成する
本発明に係る研磨方法は、電解液中に金属膜が形成され
た基板と対向電極とを所定の間隔をもって対向配置し、
通電電極を金属膜の端部に摺接させながら通電するとと
もに、金属膜表面を研磨パッドを摺動させることにより
払拭することを特徴とする。そして、摺動する研磨パッ
ドの最大幅を金属膜の幅よりも小とし、研磨パッドから
はみ出した端部に通電電極を摺接させる。この通電電極
は、回転駆動される円形の基板の、例えば径方向両端部
において摺接している。A polishing method according to the present invention which achieves the above-mentioned object is to dispose a substrate on which a metal film is formed in an electrolytic solution and a counter electrode at a predetermined interval so as to face each other.
The present invention is characterized in that current is applied while the current-carrying electrode is in sliding contact with the end of the metal film, and the surface of the metal film is wiped by sliding the polishing pad. Then, the maximum width of the sliding polishing pad is made smaller than the width of the metal film, and the current-carrying electrode is brought into sliding contact with the end portion protruding from the polishing pad. The current-carrying electrodes are in sliding contact with, for example, both end portions in the radial direction of the circularly driven circular substrate.
【００１３】また、本発明に係る研磨装置は、金属膜が
形成された基板と、この基板と所定の間隔をもって対向
配置される対向電極と、金属膜の端部に摺接する通電電
極と、金属膜表面を摺動する研磨パッドとが電解液中に
配設されてなる。そして、通電電極により金属膜に通電
するとともに、金属膜表面を研磨パッドを摺動させるこ
とにより払拭することを特徴とする。通電電極は、摺動
する研磨パッドの最大幅を金属膜の幅よりも小とし、研
磨パッドからはみ出した、例えば回転駆動される円形の
基板の径方向両端部に通電電極を摺接させる。Further, the polishing apparatus according to the present invention includes a substrate on which a metal film is formed, a counter electrode opposed to the substrate with a predetermined gap, a current-carrying electrode slidingly contacting the end of the metal film, and a metal. A polishing pad that slides on the surface of the film is disposed in the electrolytic solution. Then, the metal film is energized by the current-carrying electrode, and the surface of the metal film is wiped by sliding the polishing pad. The energizing electrode has a maximum width of the sliding polishing pad smaller than the width of the metal film, and the energizing electrode is slidably brought into contact with the radial ends of a circular substrate, which is protruding from the polishing pad and is driven to rotate, for example.
【００１４】本発明の研磨方法及び研磨方法では、通電
電極と金属膜との接触が充分に滑らかになるように、例
えば通電電極が金属膜に摺接する面が、金属膜に比して
軟質な導電性材料により形成され、また金属膜に摺接す
る面が湾曲形状、或いは面取り部を有するように形成さ
れている。そして、金属膜との摩擦係数が、金属膜と研
磨パッドとの摩擦係数以下とされている。In the polishing method and the polishing method of the present invention, for example, the surface of the current-carrying electrode in sliding contact with the metal film is softer than that of the metal film so that the contact between the current-carrying electrode and the metal film is sufficiently smooth. It is formed of a conductive material, and the surface that is in sliding contact with the metal film is formed to have a curved shape or a chamfered portion. The coefficient of friction with the metal film is set to be equal to or less than the coefficient of friction between the metal film and the polishing pad.
【００１５】上述した本発明の研磨方法及び研磨装置
は、金属膜に充分滑らかに接触しながら摺接する通電電
極で金属膜に通電する。このため、本発明では、通電電
極と金属膜との摺接により傷つき等が生じ、この傷つき
部分に電解が集中し、先行して通電部分を溶出させるよ
うなことがない。したがって、本発明によれば、上述し
たような電解の集中のない均等な電流密度分布での通電
が行われ、研磨終点まで良好に電解研磨が進行し、金属
膜の残留やオーバー研磨等の発生が防止される。In the above-described polishing method and polishing apparatus of the present invention, the metal film is energized by the current-carrying electrode which is in sliding contact with the metal film while being in smooth contact therewith. Therefore, in the present invention, the sliding contact between the current-carrying electrode and the metal film causes scratches and the like, and the electrolysis concentrates on the scratched portion, and the current-carrying portion is not eluted in advance. Therefore, according to the present invention, energization is performed with a uniform current density distribution without concentration of electrolysis as described above, electrolytic polishing progresses satisfactorily to the polishing end point, and metal film residue or overpolishing occurs. Is prevented.
【００１６】また、本発明は、上述した金属膜への通電
とともに、金属膜表面の払拭が行われ、これにより金属
膜を研磨する。そして、この払拭時に使用する研磨パッ
ドは、最大幅が金属膜の幅よりも小とされ、この研磨パ
ッドからはみ出した部分に通電電極が配置される。した
がって、通電電極を研磨面側に配設しても研磨パッドの
動きの阻害とならず、金属膜への通電及び金属膜表面の
払拭とが同時にかつ良好に行われる。Further, according to the present invention, the surface of the metal film is wiped as the above-mentioned metal film is energized, thereby polishing the metal film. The maximum width of the polishing pad used at the time of wiping is smaller than the width of the metal film, and the current-carrying electrode is arranged in a portion protruding from the polishing pad. Therefore, even if the current-carrying electrode is disposed on the polishing surface side, the movement of the polishing pad is not hindered, and the current-carrying to the metal film and the wiping of the metal film surface are simultaneously and favorably performed.
【００１７】また、本発明に係る半導体装置の製造方法
は、電解液中に、層間絶縁膜に形成された接続孔又は配
線溝、あるいはこれらの双方を埋め込むように金属配線
材料からなる金属膜が形成されたウェーハ基板と対向電
極とを所定の間隔をもって対向配置し、通電電極を金属
膜の端部に摺接させながら通電するとともに、金属膜表
面を研磨パッドを摺動させることにより払拭することを
特徴とする。Further, in the method for manufacturing a semiconductor device according to the present invention, a metal film made of a metal wiring material is embedded in the electrolytic solution so as to fill the connection hole or the wiring groove formed in the interlayer insulating film or both of them. The formed wafer substrate and the counter electrode are arranged to face each other with a predetermined gap, and the current is applied while the current-carrying electrode is in sliding contact with the end of the metal film, and the metal film surface is wiped by sliding the polishing pad. Is characterized by.
【００１８】本発明に係る半導体装置の製造方法は、上
述した研磨方法と同様に、研磨終点まで良好に電解研磨
が進行し、金属膜の残留やオーバー研磨等の発生が防止
され、また電解研磨とワイピングとが同時にかつ良好に
行われる。この結果、本発明によれば、金属配線のショ
ートやオープン等の発生が抑制されるとともに、平滑で
配線電気抵抗が安定した面が形成される。また、例えば
ウェーハ基板の裏面側にも金属膜を成膜して、この裏面
側から通電させる場合のように、他の装置間とのコンタ
ミネーションや、金属膜の成膜方法の変更等を考慮する
必要が無く、従来から使用されている成膜装置や、研磨
後の洗浄装置を使用した従来通りの半導体装置の製造プ
ロセスフローによって半導体装置が製造可能とされる。In the method of manufacturing a semiconductor device according to the present invention, similarly to the above-described polishing method, electrolytic polishing proceeds satisfactorily to the polishing end point, the occurrence of residual metal film and overpolishing is prevented, and electrolytic polishing is performed. And wiping are performed simultaneously and satisfactorily. As a result, according to the present invention, the occurrence of short-circuiting or opening of the metal wiring is suppressed, and a smooth surface having stable wiring electric resistance is formed. Also, for example, when a metal film is formed on the back side of the wafer substrate and electricity is applied from this back side, consideration should be given to contamination with other devices and changes in the method of forming the metal film. Therefore, the semiconductor device can be manufactured by the conventional manufacturing process flow of the semiconductor device using the film forming apparatus and the cleaning apparatus after polishing which have been used conventionally.
【００１９】さらに、本発明は、通電電極が、層間絶縁
膜の破壊圧力よりも低い押し付け圧で金属膜に対して押
接される。したがって、本発明によれば、層間絶縁膜に
ポーラスシリカ等の低誘電率材料により形成された強度
の低い低誘電率膜を使用した場合でも、剥離、クラック
等の層間絶縁膜の破壊が防止され、良好な配線形成が実
現される。Further, according to the present invention, the current-carrying electrode is pressed against the metal film with a pressing pressure lower than the breaking pressure of the interlayer insulating film. Therefore, according to the present invention, even when a low-strength low-dielectric-constant film formed of a low-dielectric-constant material such as porous silica is used for the interlayer insulating film, the interlayer insulating film is prevented from being broken such as peeling or cracking. Good wiring formation is realized.
【００２０】[0020]
【発明の実施の形態】以下、本発明に係る研磨方法、研
磨装置及び半導体装置の製造方法の具体的な実施の形態
について図面を参照しながら詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Specific embodiments of a polishing method, a polishing apparatus and a method for manufacturing a semiconductor device according to the present invention will be described in detail below with reference to the drawings.
【００２１】本発明の研磨方法は、基板上に成膜された
凹凸のある金属膜、例えば銅（Ｃｕ）膜を研磨して平坦
化する際に、基板上に形成された金属膜に通電して、こ
の金属膜を被研磨対象とする電解研磨を行い、同時に金
属膜表面にパッドを摺動させて払拭するワイピングを行
うものである。なお、以下の説明においては、金属膜が
Ｃｕ膜である場合を例示して説明する。According to the polishing method of the present invention, when a metal film having irregularities formed on a substrate, for example, a copper (Cu) film is polished and flattened, the metal film formed on the substrate is energized. Then, electrolytic polishing is performed on the metal film as an object to be polished, and at the same time, wiping is performed to wipe the pad by sliding the pad on the surface of the metal film. In the following description, the case where the metal film is a Cu film will be described as an example.
【００２２】電解研磨は、図１に示すように、円盤状の
基板１上に形成される被研磨対象であり、かつ陽極とし
て通電されるＣｕ膜２と、対向電極（陰極）３とを電解
液Ｅ中に相対向させて配し、これらＣｕ膜２と対向電極
３との間で電解液Ｅを介して電解電圧を印加して電解電
流を流すことにより行われる。この電解研磨により、陽
極として電解作用を受けるＣｕ膜２表面が陽極酸化さ
れ、表層に銅酸化物被膜が形成される。そして、この酸
化物と電解液Ｅ中に含まれる銅錯体形成剤が反応する
（錯体形成する）ことで、その錯体形成剤物質により高
電気抵抗層、不溶性錯体被膜、不働態被膜等の変質層が
Ｃｕ膜２表面に形成される。本発明の研磨方法では、こ
のような電解研磨が、Ｃｕ膜２の端部に押接され、後述
する基板１の回転駆動によってＣｕ膜２上を摺接する陽
極４によってＣｕ膜２に通電して行われる。この陽極４
は、Ｃｕ膜２の径方向の端部の少なくとも一箇所に配設
される。As shown in FIG. 1, the electropolishing is performed by electrolyzing a Cu film 2 to be polished formed on a disk-shaped substrate 1 and energized as an anode and a counter electrode (cathode) 3. It is performed by arranging them in the liquid E so as to face each other, and applying an electrolytic voltage between the Cu film 2 and the counter electrode 3 via the electrolytic solution E to flow an electrolytic current. By this electrolytic polishing, the surface of the Cu film 2 that undergoes electrolytic action as an anode is anodized, and a copper oxide film is formed on the surface layer. Then, the oxide and the copper complex-forming agent contained in the electrolytic solution E react (complex-form) with each other, so that the complex-forming agent substance causes alteration layers such as a high electric resistance layer, an insoluble complex coating, and a passivation coating. Are formed on the surface of the Cu film 2. In the polishing method of the present invention, such electrolytic polishing is pressed against the end portion of the Cu film 2, and the Cu film 2 is energized by the anode 4 slidingly contacting the Cu film 2 by the rotational driving of the substrate 1 described later. Done. This anode 4
Is disposed at at least one location on the radial end of the Cu film 2.
【００２３】このように摺接状態の通電電極である陽極
４により通電する場合には、Ｃｕ膜２と陽極４とが充分
滑らかに接触するよう陽極４が形成される。具体的に
は、陽極４は、Ｃｕ膜２に摺接する面が、被研磨対象で
ある金属、本例においてはＣｕよりも軟質な導電性材料
で形成される。このような導電性材料としては、金属膜
が上述したＣｕ膜２である場合、例えば銅、銀、焼結銅
合金、カーボン等が挙げられる。また、陽極４は、陽極
４とＣｕ膜２との摩擦係数が、Ｃｕ膜２をワイピングす
るパッドとＣｕ膜２との摩擦係数以下となるように、さ
らにはＣｕ膜２との接触面が湾曲形状に、又は面取り部
を有するように形成される。When electricity is applied by means of the anode 4 which is the current-carrying electrode in the sliding contact state, the anode 4 is formed so that the Cu film 2 and the anode 4 come into contact with each other sufficiently smoothly. Specifically, the surface of the anode 4 that is in sliding contact with the Cu film 2 is formed of a metal to be polished, which is a conductive material that is softer than Cu in this example. When the metal film is the Cu film 2 described above, examples of such a conductive material include copper, silver, a sintered copper alloy, and carbon. In addition, the contact surface of the anode 4 with the Cu film 2 is curved so that the friction coefficient between the anode 4 and the Cu film 2 is equal to or less than the friction coefficient between the pad wiping the Cu film 2 and the Cu film 2. It is formed to have a shape or a chamfer.
【００２４】上述したような陽極４をＣｕ膜２に摺接さ
せることで、電解研磨において通電する際に陽極４の摺
接によって、Ｃｕ膜２におけるスクラッチ等の傷つきの
発生を防止することができる。Ｃｕ膜２にこのような傷
つきが発生した場合には、傷つき部分に電解が集中して
電流密度分布が不安定になり、全面にわたって電解研磨
を行うために研磨終点まで残しておく必要のある陽極４
とＣｕ膜２との接点部分が先行して溶出してしまうおそ
れがあり、その結果研磨不足による金属残りや、オーバ
ー研磨等の重大な欠陥が生じたり、また表面粗度が粗い
面が形成されたりするが、上述した陽極を使用した研磨
方法では、電解が一部に集中しないため安定して均等な
電流密度分布での通電が可能となるため、電解研磨を終
点まで進行させることができ、内周側におけるＣｕ残り
等を防止することができる。By sliding the anode 4 into contact with the Cu film 2 as described above, it is possible to prevent the Cu film 2 from being scratched due to the sliding contact of the anode 4 when electricity is applied in electrolytic polishing. . When the Cu film 2 is scratched as described above, the electrolysis is concentrated on the scratched portion and the current density distribution becomes unstable, so that the anode must be left until the polishing end point for electrolytic polishing over the entire surface. Four
There is a risk that the contact portion between the Cu film and the Cu film 2 will be eluted in advance, and as a result, metal residue due to insufficient polishing, serious defects such as overpolishing, and a surface with a rough surface are formed. However, in the polishing method using the anode described above, since the electrolysis is not concentrated in a part, it is possible to stably energize in a uniform current density distribution, it is possible to proceed the electrolytic polishing to the end point, Cu residue and the like on the inner peripheral side can be prevented.
【００２５】本発明の研磨方法では、電解研磨と同時
に、上述したようにパッドによるＣｕ膜２表面のワイピ
ングが行われる。このワイピングは、陽極酸化されたＣ
ｕ膜２表面にパッドを摺動させることによって、凹凸を
有するＣｕ膜２の凸部の表層に存在する変質層被膜を払
拭して除去して、下地のＣｕを露出させ、このＣｕが露
出した部分が再電解されるようにするものである。そし
て、このような電解研磨、ワイピングのサイクルを繰り
返し行うことによって基板１上に形成されたＣｕ膜２の
平坦化が進行する。In the polishing method of the present invention, the surface of the Cu film 2 is wiped by the pad as described above, simultaneously with the electrolytic polishing. This wiping is anodized C
By sliding the pad on the surface of the u film 2, the deteriorated layer film existing on the surface layer of the convex portion of the Cu film 2 having irregularities was wiped and removed to expose the underlying Cu, and the Cu was exposed. The part is to be re-electrolyzed. Then, by repeating such a cycle of electrolytic polishing and wiping, planarization of the Cu film 2 formed on the substrate 1 proceeds.
【００２６】このワイピングでは、被研磨対象である基
板１上のＣｕ膜２の幅によりも、最大幅が小さなパッド
が使用される。したがって、ワイピングは、パッドから
Ｃｕ膜２の一部が常にはみ出た状態で行われる。なお、
このパッドからはみ出たＣｕ膜２の径方向の両端部に上
述した陽極４が配設され、この陽極４の間にパッドを摺
動させてワイピングが行われる。このため、上述した研
磨方法にあっては、被研磨対象であるＣｕ膜２の研磨面
に、通電するための陽極４を配設することができ、この
研磨面上の陽極４によってワイピングにおけるパッドの
動きが阻害されることがない。In this wiping, a pad whose maximum width is smaller than that of the Cu film 2 on the substrate 1 to be polished is used. Therefore, wiping is performed with a part of the Cu film 2 always protruding from the pad. In addition,
The above-described anode 4 is disposed at both ends of the Cu film 2 protruding from the pad in the radial direction, and wiping is performed by sliding the pad between the anodes 4. Therefore, in the above-described polishing method, the anode 4 for energizing can be arranged on the polishing surface of the Cu film 2 to be polished, and the anode 4 on the polishing surface can be used for padding in wiping. The movement of is not hindered.
【００２７】また、ワイピングは、パッド自体を回転
等、駆動させながら行われる。また、ワイピング時に
は、パッドと同様に基板１も回転駆動される。Wiping is performed while driving the pad itself, such as rotating. At the time of wiping, the substrate 1 is also rotationally driven like the pad.
【００２８】上述したワイピングにおいて、基板１を回
転させることにより、基板１上に形成されたＣｕ膜２の
全面にわたって均一な研磨が行われる。すなわち、ワイ
ピングは、Ｃｕ膜２の径方向の両端部に配設された陽極
４の間にパッドを摺動させて行われるが、基板１を回転
させることで、陽極４が配設されてパッドの摺動範囲に
位置しないＣｕ膜２の端部と、パッドの摺動範囲に位置
するＣｕ膜２の端部とを順次切り換えることができるた
め、Ｃｕ膜２の全面にわたって均一な研磨を行うことが
できる。In the above-mentioned wiping, by rotating the substrate 1, the entire surface of the Cu film 2 formed on the substrate 1 is uniformly polished. That is, wiping is performed by sliding the pad between the anodes 4 arranged at both ends of the Cu film 2 in the radial direction, but by rotating the substrate 1, the anode 4 is arranged and the pad is formed. Since it is possible to sequentially switch the end portion of the Cu film 2 not located in the sliding range of the pad and the end portion of the Cu film 2 located in the sliding range of the pad, uniform polishing is performed over the entire surface of the Cu film 2. You can
【００２９】上述したような研磨方法によりＣｕ膜２の
研磨を行うことで、安定して均等な電流密度分布で通電
が行われ、良好な研磨レート、研磨条件での電解研磨を
行うことができるようになる。また、Ｃｕ膜２と陽極４
との通電部分が研磨終了前に先行して溶出するというこ
とが無く、研磨終点まで良好に電解研磨を進行させるこ
とができるようになる。したがって、上述した研磨方法
では、Ｃｕ残りやオーバー研磨等の発生を防止すること
ができる。By polishing the Cu film 2 by the above-described polishing method, current can be stably supplied with a uniform current density distribution, and electrolytic polishing can be performed under a good polishing rate and polishing conditions. Like In addition, the Cu film 2 and the anode 4
The current-carrying portion does not elute prior to the end of polishing, and electrolytic polishing can be satisfactorily advanced to the polishing end point. Therefore, with the above-described polishing method, it is possible to prevent the occurrence of Cu residue, overpolishing, and the like.
【００３０】また、上述した研磨方法は、Ｃｕ膜２の研
磨面側に陽極４を配しているが、パッドが陽極４の位置
以外のＣｕ膜２上を摺動するため、陽極４がワイピング
におけるパッドの動きを阻害することが無く、電解研磨
とワイピングとを同時にかつ良好に行うことができるよ
うになる。したがって、Ｃｕ膜２の研磨面側に陽極４を
配設することができ、例えば基板１の裏面側にもＣｕ膜
２を成膜して、この裏面側から通電させる場合のよう
に、他の装置間とのコンタミネーションや、Ｃｕ膜２の
基板１への成膜方法の変更等を考慮する必要が無い。In the above-described polishing method, the anode 4 is arranged on the polishing surface side of the Cu film 2. However, since the pad slides on the Cu film 2 other than the position of the anode 4, the anode 4 is wiped. Electrolytic polishing and wiping can be carried out simultaneously and satisfactorily without obstructing the movement of the pad in the above. Therefore, the anode 4 can be arranged on the polishing surface side of the Cu film 2, and for example, when the Cu film 2 is formed on the back surface side of the substrate 1 and the current is applied from this back surface side, the other It is not necessary to consider the contamination between the devices and the change of the film forming method of the Cu film 2 on the substrate 1.
【００３１】なお、上述した研磨方法にあっては、平坦
化能力を高めるために、砥粒を含むＣＭＰ用のスラリー
をベースとして導電性を与えた電解研磨液を電解液に代
えて使用する場合にも適用することができる。In the above-mentioned polishing method, in order to improve the flattening ability, when the electrolytic polishing liquid to which conductivity is given based on the slurry for CMP containing abrasive grains is used instead of the electrolytic solution. Can also be applied to.
【００３２】上述した研磨方法は、半導体装置の製造に
おいて、配線溝埋め込みのために成膜された金属膜の凹
凸を研磨して平坦化し、金属配線を形成する研磨工程に
適用することができる。以下、上述した研磨方法がその
製造工程中に行われる半導体装置の製造方法について説
明する。この半導体装置の製造方法は、Ｃｕからなる金
属配線を、いわゆるダマシン法を用いて形成するもので
ある。なお、以下の説明では、配線溝とコンタクトホー
ルとを同時に加工するデュアルダマシン構造におけるＣ
ｕ配線形成について説明するが、配線溝のみ又は接続孔
のみが形成されるシングルダマシン構造におけるＣｕ配
線形成についても適用し得ることは勿論である。The above-described polishing method can be applied to a polishing step of polishing a metal film formed for filling a wiring groove to flatten it by polishing a metal film in the manufacture of a semiconductor device to form a metal wiring. Hereinafter, a method for manufacturing a semiconductor device in which the above-described polishing method is performed during the manufacturing process will be described. In this semiconductor device manufacturing method, metal wiring made of Cu is formed by using a so-called damascene method. In the following description, C in the dual damascene structure in which the wiring groove and the contact hole are simultaneously processed.
Although u wiring formation will be described, it is needless to say that it can be applied to Cu wiring formation in a single damascene structure in which only wiring grooves or only connection holes are formed.
【００３３】まず、図２（ａ）に示すように、シリコン
等からなる円盤状のウェーハ基板１１上に、ポーラスシ
リカ等の低誘電率材料からなる層間絶縁膜１２が形成さ
れる。この層間絶縁膜１２は、例えば減圧ＣＶＤ（Chem
ical Vapor Deposition)法によって形成される。First, as shown in FIG. 2A, an interlayer insulating film 12 made of a low dielectric constant material such as porous silica is formed on a disk-shaped wafer substrate 11 made of silicon or the like. The interlayer insulating film 12 is formed by, for example, low pressure CVD (Chem
ical vapor deposition) method.
【００３４】次に、同図（ｂ）に示すように、ウェーハ
基板１１の不純物拡散領域（図示は省略する。）に通じ
るコンタクトホールＣＨおよび配線溝Ｍを、例えば公知
のフォトリソグラフィー技術及びエッチング技術を用い
て形成する。Next, as shown in FIG. 3B, the contact hole CH and the wiring groove M leading to the impurity diffusion region (not shown) of the wafer substrate 11 are formed, for example, by the known photolithography technique and etching technique. Are formed by using.
【００３５】次に、同図（ｃ）に示すように、バリアメ
タル膜１３が、層間絶縁膜１２上、コンタクトホールＣ
Ｈ及び配線溝Ｍ内に形成される。バリアメタル膜１３
は、例えばＴａ、Ｔｉ、Ｗ、Ｃｏ、ＴａＮ、ＴｉＮ、Ｗ
Ｎ、ＣｏＷ、ＣｏＷＰ等の材料をスパッタリング装置、
真空蒸着装置などを用いたＰＶＤ（Physical Vapor Dep
osition）法によって形成される。このバリアメタル膜
１３は、層間絶縁膜へのＣｕの拡散を防止する目的で形
成されるものである。Next, as shown in FIG. 3C, the barrier metal film 13 is formed on the interlayer insulating film 12 and the contact hole C.
H and the wiring groove M are formed. Barrier metal film 13
Is, for example, Ta, Ti, W, Co, TaN, TiN, W
Sputtering equipment for materials such as N, CoW, CoWP,
PVD (Physical Vapor Dep)
osition) method. The barrier metal film 13 is formed for the purpose of preventing the diffusion of Cu into the interlayer insulating film.
【００３６】上述したバリアメタル膜１３の形成後に、
配線溝Ｍ及びコンタクトホールＣＨに対するＣｕの埋め
込みが行われる。このＣｕの埋め込みは、従来から用い
られている種々の公知技術、例えば電解めっき法、ＣＶ
Ｄ法、スパッタリングとリフロー法、高圧リフロー法、
無電解めっき等により行うことができる。なお、成膜速
度や成膜コスト、形成される金属材料の純度、密着性な
どの観点からは、電解めっき法によりＣｕの埋め込みを
行うことが好ましい。この電解メッキ法によりＣｕの埋
め込みを行う場合には、同図（ｄ）に示すように、バリ
アメタル膜１３上に、配線形成材料と同じ材料、すなわ
ちＣｕからなるシード膜１４が、スパッタリング法等に
より形成される。このシード膜１４は、Ｃｕを配線溝Ｍ
及びコンタクトホールＣＨ内に埋め込んだ際に、銅グレ
インの成長を促すために形成される。After forming the barrier metal film 13 described above,
Cu is embedded in the wiring groove M and the contact hole CH. The embedding of Cu is carried out by various conventionally known techniques such as electrolytic plating and CV.
D method, sputtering and reflow method, high pressure reflow method,
It can be performed by electroless plating or the like. From the viewpoints of film formation speed, film formation cost, purity of the metal material to be formed, adhesion, etc., it is preferable to embed Cu by electrolytic plating. When Cu is embedded by this electrolytic plating method, as shown in FIG. 3D, a seed film 14 made of the same material as the wiring forming material, that is, Cu, is formed on the barrier metal film 13 by a sputtering method or the like. Is formed by. The seed film 14 is made of Cu and has wiring grooves M.
Also, it is formed to promote the growth of copper grains when the contact holes CH are filled.
【００３７】配線溝Ｍ及びコンタクトホールＣＨに対す
るＣｕの埋め込みは、上述した各種の方法で、同図
（ｅ）に示すように、配線溝Ｍ及びコンタクトホールＣ
Ｈ内を含む層間絶縁膜１２上の全体にわたってＣｕ膜１
５を形成することにより行われる。このＣｕ膜１５は、
少なくとも配線溝Ｍ及びコンタクトホールＣＨの深さ以
上の膜厚を有し、また配線溝Ｍ及びコンタクトホールＣ
Ｈという段差のある層間絶縁膜１２上に形成されるた
め、そのパターンに応じた段差を有する膜となる。な
お、電解メッキ法によりＣｕの埋め込みを行った場合、
バリアメタル膜１３上に形成されたシード膜１４は、Ｃ
ｕ膜１５と一体化する。Cu is filled in the wiring groove M and the contact hole CH by the various methods described above, as shown in FIG.
The Cu film 1 is formed over the entire interlayer insulating film 12 including the inside of H.
5 is formed. This Cu film 15 is
The film thickness is at least larger than the depth of the wiring groove M and the contact hole CH, and the wiring groove M and the contact hole C are formed.
Since it is formed on the interlayer insulating film 12 having a step of H, the film has a step corresponding to the pattern. When Cu is embedded by the electroplating method,
The seed film 14 formed on the barrier metal film 13 is C
It is integrated with the u film 15.
【００３８】そして、上述したＣｕ膜１５が形成された
ウェーハ基板１１に対して研磨工程が行われるが、この
研磨工程では上述した電解研磨及びパッドによるワイピ
ングを同時に行う研磨方法が実施される。すなわち、図
３（ａ）に示すように、回転駆動されるウェーハ基板の
Ｃｕ膜１５上に通電電極である陽極を所定圧力で押し付
けて摺接させ、さらにＣｕ膜１５と対向させて対向電極
１６を配設し、これらＣｕ膜１５と対向電極１６とを電
解液Ｅ中に配置する。このとき、陽極をＣｕ膜１５に押
接する圧力は、強度の低い低誘電率膜である層間絶縁膜
の破壊を防ぐために、ポーラスシリカで形成された層間
絶縁膜１２の破壊圧力である１４０ｇ／ｃｍ２以下とさ
れる。そして、同図（ｂ）に示すように、電解電流を流
してＣｕ膜１５に通電して電解研磨を行うことにより、
Ｃｕ膜１５表面を陽極酸化させ、酸化銅の不溶性錯体１
７からなる変質層を形成する。Then, the polishing process is performed on the wafer substrate 11 on which the Cu film 15 is formed. In this polishing process, the polishing method in which the electrolytic polishing and the wiping with the pad are simultaneously performed is performed. That is, as shown in FIG. 3A, an anode, which is a current-carrying electrode, is pressed against a Cu film 15 of a wafer substrate that is rotationally driven by a predetermined pressure to make a sliding contact with the Cu film 15, and the counter electrode 16 is opposed to the Cu film 15. And the Cu film 15 and the counter electrode 16 are placed in the electrolytic solution E. At this time, the pressure for pressing the anode against the Cu film 15 is 140 g / cm, which is the breaking pressure of the interlayer insulating film 12 made of porous silica in order to prevent the interlayer insulating film which is a low dielectric constant film having low strength from being broken. It is set to 2 or less. Then, as shown in FIG. 3B, an electrolytic current is passed to the Cu film 15 to carry out electrolytic polishing,
The Cu film 15 surface is anodized to form an insoluble complex of copper oxide 1
An altered layer of 7 is formed.
【００３９】同時に、同図（ｃ）に示すように、所定圧
力、具体的には陽極と同様に層間絶縁膜１２の破壊圧力
である１４０ｇ／ｃｍ２以下でパッド１８を押し付けか
つ摺動させてワイピングを行い、不溶性錯体１７からな
る変質層を払拭して除去し、Ｃｕ膜１５の下地銅を露出
させる。このパッド１８によるワイピングでは、Ｃｕ膜
１５の凸部の変質層のみが除去され、凹部の変質層はそ
のまま残存する。そして、電解研磨を進行させ、同図
（ｄ）に示すように、下地銅をさらに陽極酸化させる。
このとき、Ｃｕ膜１５の凹部には、上述したように不溶
性錯体１７からなる変質層が残存しているため、電解研
磨が進行せず、その結果Ｃｕ膜１５の凸部のみが研磨さ
れることになる。このように、電解研磨による変質層の
形成と、ワイピングによる変質層の除去とを繰り返し行
うことによってＣｕ膜１５が平坦化され、配線溝Ｍ及び
コンタクトホールＣＨ内にＣｕ配線が形成される。At the same time, as shown in FIG. 7C, the pad 18 is pressed and slid at a predetermined pressure, specifically, 140 g / cm 2 or less, which is the breaking pressure of the interlayer insulating film 12 like the anode. Wiping is performed to wipe off the deteriorated layer formed of the insoluble complex 17 to remove the underlying copper of the Cu film 15. By wiping with the pad 18, only the altered layer of the convex portion of the Cu film 15 is removed, and the altered layer of the concave portion remains as it is. Then, electrolytic polishing is advanced to further anodize the base copper as shown in FIG.
At this time, since the altered layer made of the insoluble complex 17 remains in the concave portion of the Cu film 15, the electrolytic polishing does not proceed, and as a result, only the convex portion of the Cu film 15 is polished. become. In this way, the Cu film 15 is planarized by repeatedly forming the deteriorated layer by electrolytic polishing and removing the deteriorated layer by wiping, and the Cu wiring is formed in the wiring groove M and the contact hole CH.
【００４０】半導体装置は、上述した研磨工程の後に、
バリアメタル膜１３の研磨及び洗浄が行われ、Ｃｕ配線
が形成されたウェーハ基板１１上にキャップ膜が形成さ
れる。そして、上述した層間絶縁膜１２の形成（図２
（ａ）にて図示）からキャップ膜の形成までの各工程が
繰り返されて多層化される。After the polishing process described above, the semiconductor device is
The barrier metal film 13 is polished and washed to form a cap film on the wafer substrate 11 having the Cu wiring formed thereon. Then, the formation of the above-described interlayer insulating film 12 (see FIG.
Each step from (shown in (a)) to the formation of the cap film is repeated to form a multilayer structure.
【００４１】上述したように、半導体装置の製造工程中
に電解研磨とワイピングとを行う研磨方法を行うこと
で、安定して均等な電流密度分布で通電され、良好な研
磨レート、研磨条件で研磨終点まで進行する電解研磨に
よってＣｕ膜１５の平坦化が図られるため、Ｃｕ残りや
オーバー研磨等の発生が防止される。したがって、Ｃｕ
配線のショートやオープン等の発生を抑制することがで
きるとともに、平滑で配線電気抵抗が安定した面を形成
することができる。As described above, by performing the polishing method in which the electrolytic polishing and the wiping are performed during the manufacturing process of the semiconductor device, the current is stably supplied with a uniform current density distribution, and the polishing is performed with a good polishing rate and polishing conditions. Since the Cu film 15 is planarized by the electrolytic polishing that proceeds to the end point, the occurrence of Cu residue, overpolishing, etc. is prevented. Therefore, Cu
It is possible to suppress the occurrence of short-circuiting or opening of the wiring, and to form a smooth surface with stable wiring electric resistance.
【００４２】また、Ｃｕ膜１５の研磨面側に陽極を配設
しながら電解研磨とワイピングとが同時にかつ良好に行
われるため、例えばウェーハ基板１１の裏面側にもＣｕ
膜１５を成膜して、この裏面側から通電させる場合のよ
うに、他の装置間とのコンタミネーションや、Ｃｕ膜１
５のウェーハ基板１１への成膜方法の変更等を考慮する
必要が無く、また従来から使用されているＣｕ膜の成膜
装置や、研磨後の洗浄装置を使用した従来通りの半導体
装置の製造プロセスフローにて半導体装置を製造するこ
とができる。Further, since electrolytic polishing and wiping are simultaneously and favorably performed while arranging the anode on the polishing surface side of the Cu film 15, for example, Cu is also formed on the back surface side of the wafer substrate 11.
As in the case of forming the film 15 and energizing it from the back side, contamination with other devices and Cu film 1
5, it is not necessary to consider the change of the film forming method on the wafer substrate 11, and the conventional semiconductor device manufacturing using the Cu film forming device and the cleaning device after polishing which have been conventionally used. A semiconductor device can be manufactured by the process flow.
【００４３】さらに、陽極の押接と変質層のワイピング
とは、ＣＭＰに比して低い押し付け圧力で、具体的には
ポーラスシリカ等の低誘電率材料により形成された強度
の低い層間絶縁膜１２の破壊圧力よりも低い押し付け圧
力で行われるため、剥離、クラック等の層間絶縁膜１２
の破壊が防止され、強度の低い低誘電率膜を層間絶縁膜
１２とした場合であっても良好な配線形成を行うことが
できる。Further, the pressing of the anode and the wiping of the deteriorated layer are performed with a lower pressing pressure than CMP, specifically, the low-strength interlayer insulating film 12 formed of a low dielectric constant material such as porous silica. Since the pressing pressure is lower than the breaking pressure of the interlayer insulating film 12 such as peeling or cracking.
Is prevented, and good wiring can be formed even when the low dielectric constant film having low strength is used as the interlayer insulating film 12.
【００４４】なお、上述した半導体装置の製造方法にあ
っては、平坦化能力を高めるために、上述した研磨工程
中で、砥粒を含むＣＭＰ用のスラリーをベースとして導
電性を与えた電解研磨液を電解液に代えて使用する場合
にも適用することができる。In the method of manufacturing a semiconductor device described above, in order to enhance the flattening ability, electropolishing in which conductivity is imparted in the polishing step described above based on a slurry for CMP containing abrasive grains is used. It can also be applied when the liquid is used instead of the electrolytic liquid.
【００４５】また、Ｃｕ膜上を摺接する陽極により通電
して電解研磨を行う上述した研磨方法は、半導体装置の
製造における研磨工程に限らず、金属膜を研磨する工程
を含む他のあらゆる製造工程中に実施し得ることは勿論
である。Further, the above-described polishing method in which the electrolytic polishing is performed by energizing the Cu film with the anode in sliding contact therewith is not limited to the polishing process in the manufacture of the semiconductor device, but any other manufacturing process including the process of polishing the metal film. Of course, it can be carried out inside.
【００４６】上述した研磨方法、及び半導体装置の製造
方法における研磨工程の際に使用される研磨装置につい
て説明する。A polishing apparatus used in the above-described polishing method and polishing step in the semiconductor device manufacturing method will be described.
【００４７】研磨装置２１は、図４及び図５に示すよう
に、電解液Ｅが溜められた電解槽２２内に、上述したよ
うなウェーハ基板１１上にＣｕ膜１５が成膜された半導
体ウェーハＷをチャッキングするウェーハチャック２３
が配設されている。このウェーハチャック２３は、電解
槽２２内において、図示を省略する駆動モータにより同
図中矢印Ａ方向に回転駆動される。このウェーハチャッ
ク２３においては、例えば真空吸着手段によって半導体
ウェーハＷが吸着保持される。そして、ウェーハチャッ
ク１２に吸着保持された半導体ウェーハＷも、ウェーハ
チャック１２によって矢印Ａ方向に回転駆動される。As shown in FIGS. 4 and 5, the polishing apparatus 21 is a semiconductor wafer in which the Cu film 15 is formed on the wafer substrate 11 as described above in the electrolytic bath 22 in which the electrolytic solution E is stored. Wafer chuck 23 for chucking W
Is provided. The wafer chuck 23 is rotationally driven in the electrolytic cell 22 in the direction of arrow A in the figure by a drive motor (not shown). In this wafer chuck 23, for example, the semiconductor wafer W is suction-held by vacuum suction means. Then, the semiconductor wafer W sucked and held by the wafer chuck 12 is also rotationally driven in the direction of arrow A by the wafer chuck 12.
【００４８】ウェーハチャック２３により吸着保持され
た半導体ウェーハＷのＣｕ膜１５上には、図６に示すよ
うに、その径方向の両端部に一対の陽極部２４が配設さ
れる。このように一対の陽極部２４をＣｕ膜１５端部の
所定幅Ｘ、例えば５ｍｍの通電エリア（図中斜線にて示
す。）で重なるように配設することで、その重畳部分が
接触エリア全周に対して約１０％の面積を有することに
なり、Ｃｕ膜１５に対して十分な電解電流を通電できる
ようになる。On the Cu film 15 of the semiconductor wafer W sucked and held by the wafer chuck 23, as shown in FIG. 6, a pair of anode portions 24 are arranged at both ends in the radial direction. In this way, by disposing the pair of anode portions 24 so as to overlap with each other in a current-carrying area (shown by diagonal lines in the drawing) of a predetermined width X, for example, 5 mm at the end portion of the Cu film 15, the overlapping portion is the entire contact area. Since it has an area of about 10% with respect to the circumference, a sufficient electrolytic current can be applied to the Cu film 15.
【００４９】この陽極部２４は、Ｃｕ膜１５の研磨面に
対して陽極部２４を垂直方向に移動させる第１のアーム
２５と、研磨面に対して陽極部２４を水平方向に移動さ
せる第２のアーム２６とによって支持されており、この
第２のアーム２６の先端に後述する弾性部材を介して配
設されている。また、研磨装置２１においては、半導体
ウェーハＷのウェーハチャック２３へのローディング、
アンローディング時には、第２のアーム２６によって陽
極部２４がウェーハチャック２３上を解放する退避位置
に移動される。したがって、ウェーハチャック２３上方
からのウェーハＷのローディング、アンローディングが
可能となる。The anode part 24 has a first arm 25 for moving the anode part 24 in the vertical direction with respect to the polishing surface of the Cu film 15 and a second arm 25 for moving the anode part 24 in the horizontal direction with respect to the polishing surface. Of the second arm 26, and is disposed at the tip of the second arm 26 via an elastic member described later. Further, in the polishing device 21, loading of the semiconductor wafer W onto the wafer chuck 23,
At the time of unloading, the second arm 26 moves the anode part 24 to the retracted position where the upper part of the wafer chuck 23 is released. Therefore, it is possible to load and unload the wafer W from above the wafer chuck 23.
【００５０】陽極部２４は、図７に示すように、長板状
の支持板２４ａと、この支持板２４ａに取り付けられる
陽極２４ｂとからなる。スライダ本体２４ａは、第２の
アーム２６に弾性部材、例えば同図に示すバネ２７によ
って支持されている。陽極２４ｂは、Ｃｕよりも軟質
な、例えば銅、銀、焼結銅合金、カーボン等の導電性材
料からなる板状部材であり、湾曲形状に形成されてい
る。研磨雄値２１においては、この湾曲した陽極２４ｂ
がＣｕ膜１５に対する接触面となる。As shown in FIG. 7, the anode part 24 comprises a long plate-shaped support plate 24a and an anode 24b attached to the support plate 24a. The slider body 24a is supported on the second arm 26 by an elastic member, for example, a spring 27 shown in the same figure. The anode 24b is a plate-shaped member that is softer than Cu and is made of a conductive material such as copper, silver, a sintered copper alloy, or carbon, and has a curved shape. At the polishing male value 21, this curved anode 24b
Serves as a contact surface for the Cu film 15.
【００５１】陽極部２４は、上述したようにＣｕ膜１５
の径方向の両端部の通電エリア上に、図７に示すよう
に、バネ２７を介して支持されかつＣｕ膜１５に押接さ
れた状態で配設される。この陽極部２４の押接は、半導
体ウェーハＷに層間絶縁膜として形成されたポーラスシ
リカからなる低誘電率膜の破壊圧力である１４０ｇ／ｃ
ｍ２以下の押し付け圧とされる。また、陽極部２４は、
バネ２７により、半導体ウェーハＷ表面に微細な凹凸が
あった場合でも、摺接時にその凹凸を吸収することがで
き、一定の圧力で押接された状態を維持する。As described above, the anode part 24 is formed by the Cu film 15.
As shown in FIG. 7, they are disposed on the current-carrying areas at both ends in the radial direction in the state of being supported by springs 27 and pressed against the Cu film 15. This pressing of the anode part 24 is 140 g / c which is the breaking pressure of the low dielectric constant film made of porous silica formed as an interlayer insulating film on the semiconductor wafer W.
The pressing pressure is set to m 2 or less. Further, the anode part 24 is
Even if there is fine unevenness on the surface of the semiconductor wafer W, the spring 27 can absorb the unevenness at the time of sliding contact and maintain the pressed state with a constant pressure.
【００５２】このように、研磨装置２１では、半導体ウ
ェーハＷに通電する陽極部２４を１４０ｇ／ｃｍ２以下
の押し付け圧という低い圧力で押しつけた状態で半導体
ウェーハＷ上を摺接させるため、半導体ウェーハＷにお
けるＣｕ膜１５の傷つきや層間絶縁膜の破壊等を防止す
ることができる。また、研磨装置２１では、陽極部２４
が半導体ウェーハＷと上述したような曲面で接するた
め、滑らかな摺接が可能となり、陽極部２４と半導体ウ
ェーハＷとの摩擦係数が、後述するワイピング用のパッ
ドと半導体ウェーハＷの摩擦係数以下に抑えられ、これ
によっても半導体ウェーハＷにおけるＣｕ膜１５の傷つ
きを防止することができる。したがって、傷つき部分へ
の電解の集中を無くして均等な電流密度分布で電解研磨
が行われるとともに、強度の弱い低誘電率膜を層間絶縁
膜とした場合であっても良好な配線形成を行うことがで
きるようになる。As described above, in the polishing apparatus 21, since the anode portion 24 for energizing the semiconductor wafer W is pressed with a low pressure of 140 g / cm 2 or less, which is a pressing pressure, the semiconductor wafer W is slidably contacted. It is possible to prevent the Cu film 15 from being damaged in W and the interlayer insulating film from being broken. Further, in the polishing device 21, the anode part 24
Is in contact with the semiconductor wafer W on the curved surface as described above, so that smooth sliding contact is possible, and the friction coefficient between the anode portion 24 and the semiconductor wafer W becomes equal to or less than the friction coefficient between the wiping pad and the semiconductor wafer W described later. It is suppressed, and this also prevents the Cu film 15 on the semiconductor wafer W from being damaged. Therefore, the concentration of electrolysis on the scratched part should be eliminated and the electropolishing should be performed with a uniform current density distribution, and good wiring should be formed even when the low dielectric constant film with weak strength is used as the interlayer insulating film. Will be able to.
【００５３】また、研磨装置２１には、図４及び図５に
示すように、パッド２８が電解槽２２側の面に配された
パッド保持機構２９が設けられる。パッド２８は、リン
グ状を呈してなり、半導体ウェーハＷに比して小径に形
成されている。パッド２８は、パッド保持機構２９に保
持された状態で矢印Ｂ方向に回転され、かつ陽極部２４
の配設位置以外、具体的にはＣｕ膜１５の径方向両端部
に配設された陽極部２４間のＣｕ膜１５上を摺動しなが
ら矢印Ｃ方向に往復移動するよう駆動される。また、パ
ッド保持機構２９には、パッド２８との間に対向電極３
０が配設される。研磨装置２１では、この対向電極３０
が、電解液Ｅ中で半導体ウェーハＷと所定間隔をもって
対向配置される。As shown in FIGS. 4 and 5, the polishing device 21 is provided with a pad holding mechanism 29 in which the pad 28 is arranged on the surface on the electrolysis tank 22 side. The pad 28 has a ring shape and has a smaller diameter than the semiconductor wafer W. The pad 28 is rotated in the arrow B direction while being held by the pad holding mechanism 29, and
Specifically, it is driven so as to reciprocate in the direction of arrow C while sliding on the Cu film 15 between the anode portions 24 arranged at both ends in the radial direction of the Cu film 15, other than the arrangement position. In addition, the pad holding mechanism 29 includes the counter electrode 3 between the pad holding mechanism 29 and the pad 28.
0 is allocated. In the polishing device 21, the counter electrode 30
Are opposed to the semiconductor wafer W in the electrolytic solution E with a predetermined gap.
【００５４】このような研磨装置２１では、陽極部２４
によって陽極としてＣｕ膜１５を通電させることで半導
体ウェーハＷのＣｕ膜１５を電解研磨し、この電解研磨
と同時に回転しつつ矢印Ｃ方向に移動しながらＣｕ膜１
５上を摺動するパッド２８ワイピングが行われる。この
パッド２８によるワイピングは、ポーラスシリカ等の低
誘電率材料で形成された層間絶縁膜の破壊圧力である１
４０ｇ／ｃｍ２以下の押し付け圧で行われる。In such a polishing apparatus 21, the anode part 24
The Cu film 15 as the anode is energized to electropolish the Cu film 15 of the semiconductor wafer W, and simultaneously with this electropolishing, the Cu film 1 is rotated and moved in the direction of arrow C.
Wiping of the pad 28 that slides on the 5 is performed. Wiping by the pad 28 is a breaking pressure of the interlayer insulating film formed of a low dielectric constant material such as porous silica 1
It is carried out at a pressing pressure of 40 g / cm 2 or less.
【００５５】このように、Ｃｕ膜１５への通電を、低い
押し付け圧で半導体ウェーハＷに摺接される陽極部２４
で行うことで、安定して均等な電流密度分布で通電が可
能となるため、良好な研磨レート、研磨条件での電解研
磨が行われ、Ｃｕ膜２と陽極４との通電部分が研磨終了
前に先行して溶出するということが無くなり、研磨終点
まで良好に電解研磨を進行することができるようにな
る。したがって、上述したような研磨装置３１において
は、Ｃｕ残りやオーバー研磨等の発生が防止され、Ｃｕ
配線のショートやオープン等の発生を抑制することがで
きるとともに、平滑で配線電気抵抗が安定した面を形成
することができる。In this way, the current flowing through the Cu film 15 is brought into sliding contact with the semiconductor wafer W with a low pressing pressure.
Since it is possible to stably energize with a uniform current density distribution, electropolishing is performed under a good polishing rate and polishing conditions, and the energized portion between the Cu film 2 and the anode 4 is not finished before polishing. Therefore, it is possible to satisfactorily proceed with electrolytic polishing until the polishing end point. Therefore, in the polishing apparatus 31 as described above, generation of Cu residue or overpolishing is prevented, and Cu
It is possible to suppress the occurrence of short-circuiting or opening of the wiring, and to form a smooth surface with stable wiring electric resistance.
【００５６】また、研磨装置２１は、Ｃｕ膜１５の研磨
面側に陽極４を配設しながら電解研磨とワイピングとが
同時にかつ良好に行われるため、例えばウェーハ基板１
１の裏面側にもＣｕ膜１５を成膜して、この裏面側から
通電させる場合のように、他の装置間とのコンタミネー
ションや、Ｃｕ膜１５のウェーハ基板１１への成膜方法
の変更等を考慮する必要が無く、また従来から使用され
ているＣｕ膜の成膜装置や、研磨後の洗浄装置を使用し
た従来通りの半導体装置の製造プロセスフローにて半導
体装置を製造することができる。Further, in the polishing apparatus 21, the electrolytic polishing and the wiping are simultaneously and satisfactorily performed while the anode 4 is provided on the polishing surface side of the Cu film 15, and therefore, for example, the wafer substrate 1 is used.
As in the case where the Cu film 15 is formed on the back surface side of No. 1 and electricity is applied from the back surface side, the contamination with other devices and the change of the film forming method of the Cu film 15 on the wafer substrate 11 are performed. It is not necessary to consider the above, and the semiconductor device can be manufactured by the conventional manufacturing process flow of the semiconductor device using the Cu film forming device and the cleaning device after polishing which have been used conventionally. .
【００５７】さらに、陽極部２４の押接と変質層のワイ
ピングは、低誘電率材料により形成された強度の低い層
間絶縁膜の破壊圧力よりも低い押し付け圧力で行われ
る。このため、研磨装置２１では、ＣＭＰによる研磨の
ように、剥離、クラック等の層間絶縁膜の破壊が生じる
ことがなく、その結果良好な配線形成を行うことができ
る。Further, the pressing of the anode part 24 and the wiping of the deteriorated layer are carried out at a pressing pressure lower than the breaking pressure of the low-strength interlayer insulating film formed of the low dielectric constant material. Therefore, in the polishing apparatus 21, unlike the polishing by CMP, the interlayer insulating film is not broken such as peeling or cracking, and as a result, good wiring can be formed.
【００５８】本発明の研磨装置は上述した構成に限ら
ず、以下の如きものでも良い。他の構成を有する研磨装
置について説明する。なお、以下の説明において、研磨
装置２１と同一部材である場合には、同一符号を付し、
詳細な説明は省略するものとする。The polishing apparatus of the present invention is not limited to the above-mentioned structure, but may be the following one. A polishing apparatus having another configuration will be described. In the following description, the same members as those of the polishing device 21 are designated by the same reference numerals,
Detailed description will be omitted.
【００５９】研磨装置３１は、図８（ａ）及び（ｂ）に
示すように、ウェーハチャック２３によって下向きに吸
着保持された半導体ウェーハＷを、ベルト型のパッド３
２によって研磨するものである。パッド３２は、環状と
され、一対の駆動ローラ３３によって駆動され、矢印Ｄ
方向に走行する。また、パッド３２は、半導体ウェーハ
Ｗに比して両側５mm程度幅狭に形成されている。このパ
ッド３２の走行経路上には、電解液Ｅが溜められた電解
槽２２が配されており、この電解槽２２内には、パッド
３２を挟んで半導体ウェーハＷと対向する位置に対向電
極３０が配設されている。As shown in FIGS. 8A and 8B, the polishing apparatus 31 removes the semiconductor wafer W sucked and held downward by the wafer chuck 23 from the belt-type pad 3
2 is used for polishing. The pad 32 has an annular shape, and is driven by a pair of drive rollers 33, and the arrow D
Drive in the direction. Further, the pad 32 is formed so as to have a width narrower than that of the semiconductor wafer W by about 5 mm on both sides. An electrolytic bath 22 in which an electrolytic solution E is stored is arranged on the traveling path of the pad 32. In the electrolytic bath 22, a counter electrode 30 is located at a position facing the semiconductor wafer W with the pad 32 sandwiched therebetween. Is provided.
【００６０】この研磨装置３１においては、下向きに吸
着保持された半導体ウェーハＷが、矢印Ｆ方向に回転し
ながら、走行するパッド３２に押し付けられてワイピン
グが行われる。そして、パッド３２からはみ出ている半
導体ウェーハＷの外周縁部にアーム３４に支持されて半
導体ウェーハＷに押接された陽極部２４で通電して電解
研磨が行われる。In this polishing apparatus 31, the semiconductor wafer W sucked and held downward is pressed against the traveling pad 32 while rotating in the direction of arrow F to perform wiping. Then, the outer peripheral portion of the semiconductor wafer W protruding from the pad 32 is energized by the anode portion 24 supported by the arm 34 and pressed against the semiconductor wafer W to perform electrolytic polishing.
【００６１】また、上述した研磨装置３１は、図９
（ａ）に示すように、複数のガイドロール３５を介して
走行させてもよく、さらに同図（ｂ）に示すように、パ
ッド３２を環状としてエンドレスに走行させる構成とせ
ずに、巻出しローラ３６によって巻き出し、巻取りロー
ラ３７によって巻き取るように走行させる構成とするも
のであってもよい。Further, the above-mentioned polishing apparatus 31 has the structure shown in FIG.
As shown in (a), it may be run through a plurality of guide rolls 35. Further, as shown in (b) in the figure, the unwinding roller is configured without the pad 32 being run in an endless manner. It may be configured such that it is unwound by 36, and is wound up by the winding roller 37 so as to travel.
【００６２】次に、さらに他の構成を有する研磨装置４
１について説明する。研磨装置４１は、図１０（ａ）及
び（ｂ）に示すように、ウェーハチャック２３によって
下向きに吸着保持された半導体ウェーハＷを、ドーナツ
型のパッド４２によって研磨するものである。パッド４
２は、電解液Ｅが溜められた電解槽２２内でパッド保持
機構２９に保持されかつ矢印Ｇ方向に回転駆動される。
また、パッド４２は、内周から外周までの幅が、半導体
ウェーハＷに比して両側５mm程度幅狭に形成されてい
る。パッド保持機構２９には、パッド４２との間に対向
電極３０が配設されている。Next, a polishing device 4 having still another structure.
1 will be described. As shown in FIGS. 10A and 10B, the polishing device 41 is for polishing the semiconductor wafer W, which is sucked and held downward by the wafer chuck 23, with a donut-shaped pad 42. Pad 4
No. 2 is held by the pad holding mechanism 29 in the electrolytic bath 22 in which the electrolytic solution E is stored, and is rotationally driven in the arrow G direction.
The width of the pad 42 from the inner circumference to the outer circumference is narrower than that of the semiconductor wafer W by about 5 mm on both sides. The counter electrode 30 is arranged between the pad holding mechanism 29 and the pad 42.
【００６３】この研磨装置４１においては、下向きに吸
着保持された半導体ウェーハＷが、矢印Ｈ方向に回転し
ながら、矢印Ｇ方向に回転するパッド４２に押し付けら
れてワイピングが行われる。そして、同図（ｃ）に示す
ように、パッド４２からはみ出ている半導体ウェーハＷ
の外周縁部にアーム４３に支持されて半導体ウェーハＷ
に押接された陽極部２４で通電して電解研磨が行われ
る。In the polishing apparatus 41, the semiconductor wafer W sucked and held downward is rotated in the arrow H direction and pressed against the pad 42 rotating in the arrow G direction for wiping. Then, as shown in FIG. 6C, the semiconductor wafer W protruding from the pad 42.
The semiconductor wafer W is supported by the arm 43 on the outer peripheral edge of the semiconductor wafer W.
Electrolytic polishing is carried out by energizing the anode portion 24 pressed against.
【００６４】次に、さらに他の構成を有する研磨装置５
１について説明する。研磨装置５１は、図１１（ａ）及
び（ｂ）に示すように、ウェーハチャック２３によって
下向きに吸着保持された半導体ウェーハＷを、パッド５
２によって研磨するものである。パッド５２は、電解液
Ｅが溜められた電解槽２２内でパッド保持機構２９に保
持された状態で、矢印Ｉ方向に回転しかつ小円を描くよ
うに惑星運動するよう駆動される。また、パッド５２
は、半導体ウェーハＷに比して両側５mm程度小径に形成
されている。パッド保持機構２９には、パッド５２との
間に対向電極３０が配設されている。Next, a polishing apparatus 5 having still another structure.
1 will be described. As shown in FIGS. 11A and 11B, the polishing apparatus 51 uses the pad 5 to remove the semiconductor wafer W sucked and held downward by the wafer chuck 23.
2 is used for polishing. The pad 52 is driven to rotate in the direction of arrow I and to make a planetary motion in a small circle while being held by the pad holding mechanism 29 in the electrolytic bath 22 in which the electrolytic solution E is stored. Also, the pad 52
Is formed to have a diameter smaller than that of the semiconductor wafer W by about 5 mm on both sides. The counter electrode 30 is arranged between the pad holding mechanism 29 and the pad 52.
【００６５】この研磨装置５１においては、下向きに吸
着保持された半導体ウェーハＷが、矢印Ｊ方向に回転し
ながら、矢印Ｉ方向に回転しかつ惑星運動するパッド５
２に押し付けられてワイピングが行われる。そして、パ
ッド５２からはみ出ている半導体ウェーハＷの外周縁部
にアーム５３に支持されて半導体ウェーハＷに押接され
た陽極部２４で通電して電解研磨が行われる。In this polishing apparatus 51, the semiconductor wafer W sucked and held downward is rotated in the direction of arrow J, while being rotated in the direction of arrow I, and is moved in a planetary motion.
Wiping is performed by being pressed against 2. Then, the outer peripheral edge of the semiconductor wafer W protruding from the pad 52 is energized by the anode portion 24 supported by the arm 53 and pressed against the semiconductor wafer W to perform electrolytic polishing.
【００６６】このような構成を有する研磨装置３１、４
１、５１においても、上述した研磨装置２１と同様にＣ
ｕ残りやオーバー研磨等の発生が防止され、Ｃｕ配線の
ショートやオープン等の発生を抑制することができると
ともに、平滑で配線電気抵抗が安定した面を形成するこ
とができる。また、従来から使用されているＣｕ膜の成
膜装置や、研磨後の洗浄装置を使用した従来通りの半導
体装置の製造プロセスフローにて半導体装置を製造する
ことができる。Polishing devices 31, 4 having such a configuration
Also in Nos. 1 and 51, as in the polishing device 21 described above, C
It is possible to prevent the occurrence of u residue, over-polishing, and the like, suppress the occurrence of short-circuiting and opening of the Cu wiring, and form a smooth and stable wiring electric resistance surface. Further, the semiconductor device can be manufactured by the conventional manufacturing process flow of the semiconductor device using the Cu film forming device and the cleaning device after polishing which have been used conventionally.
【００６７】なお、上述した各研磨装置にあっては、半
導体ウェーハＷに通電を行う陽極部を板状の陽極２４を
有するものとして説明したが本発明はこのような構成に
限定されるものではない。例えば、図１２（ａ）に示す
ように、カーボンからなるブラシ部６１が、弾性を有す
る材料で形成されたブラシホルダー６２によって保持さ
れる陽極部６３を上述した各研磨装置に配設するもので
あっても良い。この陽極部６３の下面、すなわち半導体
ウェーハＷと接触する面は、半導体ウェーハＷとの接触
が充分に滑らかになるように、半導体ウェーハＷの回転
方向の上流側及び下流側に位置する一対の辺部に面取り
部６１ａが形成されている。また、陽極部６３では、研
磨装置側から供給される電流が、図中矢印に示すように
ブラシホルダー６２を介して半導体ウェーハＷに接触す
るブラシ部６１に流れる。In each of the polishing apparatuses described above, the anode part for energizing the semiconductor wafer W has been described as having the plate-shaped anode 24, but the present invention is not limited to such a configuration. Absent. For example, as shown in FIG. 12A, a brush portion 61 made of carbon has an anode portion 63 held by a brush holder 62 made of a material having elasticity and is arranged in each of the above-mentioned polishing devices. It may be. The lower surface of the anode part 63, that is, the surface in contact with the semiconductor wafer W, has a pair of sides located upstream and downstream in the rotation direction of the semiconductor wafer W so that the contact with the semiconductor wafer W is sufficiently smooth. A chamfered portion 61a is formed on the portion. Further, in the anode part 63, the current supplied from the polishing apparatus side flows to the brush part 61 in contact with the semiconductor wafer W via the brush holder 62 as shown by the arrow in the figure.
【００６８】この陽極部６３は、同図（ｂ）に示すよう
に、ブラシ部６１の対向する側部に凹部６１ｂを設け、
この凹部６１ａにブラシホルダー６２に設けられた凸部
６２ａを嵌入させることによって、ブラシホルダー６２
がブラシ部６１に取り付けられる。このようにブラシホ
ルダー６２が取り付けられたブラシ部６１は、半導体ウ
ェーハＷの回転方向と平行な方向（同図中矢印にて示
す。）への動きの自由度が増し、半導体ウェーハＷと陽
極部６３との摺接時の抵抗が軽減される。また、同図
（ｃ）に示すように、ブラシ部６１の対向する側部に回
動可能にブラシホルダー６２を取り付けてもよい。この
ようにブラシホルダー６２に取り付けられたブラシ部６
１は、半導体ウェーハＷの回転方向と直交する方向（同
図中矢印にて示す。）への動きの自由度が増し、半導体
ウェーハＷと陽極部６３との摺接時の抵抗が軽減され
る。As shown in FIG. 6B, the anode portion 63 has recesses 61b provided on opposite sides of the brush portion 61.
By fitting the convex portion 62a provided on the brush holder 62 into the concave portion 61a, the brush holder 62
Is attached to the brush portion 61. As described above, the brush portion 61 to which the brush holder 62 is attached has an increased degree of freedom of movement in the direction parallel to the rotation direction of the semiconductor wafer W (indicated by the arrow in the figure), and the semiconductor wafer W and the anode portion. The resistance at the time of sliding contact with 63 is reduced. Further, as shown in FIG. 7C, the brush holder 62 may be rotatably attached to the opposite side portions of the brush portion 61. The brush part 6 attached to the brush holder 62 in this way
No. 1 increases the degree of freedom of movement in the direction orthogonal to the rotation direction of the semiconductor wafer W (indicated by the arrow in the figure), and reduces the resistance at the time of sliding contact between the semiconductor wafer W and the anode portion 63. .
【００６９】[0069]
【発明の効果】以上、詳細に説明したように、本発明の
研磨装置及び研磨方法では、金属膜に充分滑らかに接触
しながら摺接する通電電極で金属膜に通電するため、通
電電極と金属膜との摺接による傷つき等の発生を防止す
ることができる。したがって、本発明によれば、傷つき
部分への電解の集中を無くすことにより、均等な電流密
度分布での通電が行われ、良好な研磨レート、研磨条件
にて研磨終点まで良好に電解研磨を進行させて、金属膜
の残留やオーバー研磨等の発生を防止することができ
る。As described above in detail, in the polishing apparatus and the polishing method of the present invention, the metal film is energized by the current-carrying electrode which is in sliding contact with the metal film while smoothly contacting the metal film. It is possible to prevent the occurrence of scratches and the like due to sliding contact with. Therefore, according to the present invention, by eliminating the concentration of electrolysis on the scratched portion, the current is supplied with a uniform current density distribution, and the electropolishing proceeds satisfactorily to the polishing end point with a good polishing rate and polishing conditions. As a result, it is possible to prevent the metal film from remaining or the occurrence of overpolishing.
【００７０】また、本発明によれば、最大幅が金属膜の
幅よりも小とされた研磨パッドを使用し、この研磨パッ
ドからはみ出した部分に通電電極を配設することで、通
電電極を研磨面側に配設しても研磨パッドの動きの阻害
とならず、金属膜への通電及び金属膜表面の払拭とを同
時にかつ良好に行うことができる。Further, according to the present invention, a polishing pad having a maximum width smaller than the width of the metal film is used, and the current-carrying electrode is arranged at a portion protruding from the polishing pad, whereby the current-carrying electrode is provided. Even if it is arranged on the polishing surface side, it does not hinder the movement of the polishing pad, and it is possible to simultaneously and favorably energize the metal film and wipe the metal film surface.
【００７１】さらに、本発明に係る半導体装置の製造方
法によれは、上述した研磨方法と同様に、研磨終点まで
良好に電解研磨を進行させ、金属膜の残留やオーバー研
磨等の発生を防止でき、また電解研磨とワイピングとを
同時にかつ良好に行うことができる。したがって、本発
明では、金属配線のショートやオープン等の発生を抑制
することができるとともに、平滑で配線電気抵抗が安定
した面を形成することができる。そして、他の装置間と
のコンタミネーションや、金属膜の成膜方法の変更等を
考慮する必要が無く、従来から使用されている成膜装置
や、研磨後の洗浄装置を使用した従来通りの半導体装置
の製造プロセスフローによって半導体装置を製造するこ
とができる。Further, according to the method for manufacturing a semiconductor device of the present invention, similarly to the above-described polishing method, electrolytic polishing can be satisfactorily advanced to the polishing end point, and the occurrence of residual metal film, overpolishing, etc. can be prevented. Moreover, electrolytic polishing and wiping can be performed simultaneously and satisfactorily. Therefore, in the present invention, it is possible to suppress the occurrence of short-circuiting or opening of the metal wiring, and to form a smooth surface having a stable wiring electric resistance. Then, there is no need to consider contamination with other devices, changes in the film forming method of the metal film, etc., and the conventional film forming device used conventionally or a cleaning device after polishing can be used as usual. A semiconductor device can be manufactured by the manufacturing process flow of the semiconductor device.
【００７２】さらに、本発明によれば、通電電極が、層
間絶縁膜の破壊圧力よりも低い押し付け圧で金属膜に対
して押接されるため、層間絶縁膜にポーラスシリカ等の
低誘電率材料により形成された強度の低い低誘電率膜を
使用した場合でも、剥離、クラック等の層間絶縁膜の破
壊を防止でき、良好な配線形成を行うことができる。Furthermore, according to the present invention, since the current-carrying electrode is pressed against the metal film with a pressing pressure lower than the breaking pressure of the interlayer insulating film, a low dielectric constant material such as porous silica is used for the interlayer insulating film. Even when the low-dielectric-constant film having a low strength formed by is used, it is possible to prevent the interlayer insulating film from being broken such as peeling and cracking, and it is possible to form a good wiring.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明に係る研磨方法において実施される電解
研磨の電極配置を説明するための図である。FIG. 1 is a diagram for explaining an electrode arrangement for electrolytic polishing performed in a polishing method according to the present invention.
【図２】本発明に係る半導体装置の製造方法を説明する
図であり、層間絶縁膜の形成から配線溝及びコンタクト
ホールへの金属材料の埋め込みを行うＣｕ膜の形成まで
の各工程を説明するための要部縦断面図である。FIG. 2 is a diagram for explaining the method for manufacturing a semiconductor device according to the present invention, which illustrates each step from the formation of an interlayer insulating film to the formation of a Cu film for filling a metal material in wiring trenches and contact holes. FIG.
【図３】同製造方法における研磨工程を説明するための
図である。FIG. 3 is a diagram for explaining a polishing step in the manufacturing method.
【図４】本発明に係る研磨装置の側面図である。FIG. 4 is a side view of the polishing apparatus according to the present invention.
【図５】同研磨装置における陽極の配置位置及びパッド
の摺動状態を説明するための図である。FIG. 5 is a view for explaining an arrangement position of an anode and a sliding state of a pad in the polishing apparatus.
【図６】半導体ウェーハの平面図であり、Ｃｕ膜への通
電エリアを示す図である。FIG. 6 is a plan view of a semiconductor wafer, showing an energization area to a Cu film.
【図７】陽極部の半導体ウェーハへの配設状態を説明す
るための図である。FIG. 7 is a diagram for explaining how the anode part is arranged on a semiconductor wafer.
【図８】他の構成を有する研磨装置の概略構成を示す図
であり、（ａ）は側面図、（ｂ）は平面図である。FIG. 8 is a diagram showing a schematic configuration of a polishing apparatus having another configuration, in which (a) is a side view and (b) is a plan view.
【図９】（ａ）は同装置の他の構成を示す図であり、
（ｂ）は同装置のさらに他の構成を示す図である。FIG. 9A is a diagram showing another configuration of the device,
(B) is a figure showing other composition of the device.
【図１０】さらに他の構成を有する研磨装置の概略構成
を示す図であり、（ａ）は側面図、（ｂ）は平面図、
（ｃ）は（ｂ）中Ａ−Ａ線における断面図である。FIG. 10 is a diagram showing a schematic configuration of a polishing apparatus having still another configuration, (a) is a side view, (b) is a plan view,
(C) is a sectional view taken along the line AA in (b).
【図１１】さらに他の構成を有する研磨装置の概略構成
を示す図であり、（ａ）は側面図、（ｂ）は陽極部の位
置及びパッドの動きを説明するための図である。11A and 11B are diagrams showing a schematic configuration of a polishing apparatus having still another configuration, in which FIG. 11A is a side view, and FIG. 11B is a diagram for explaining the position of the anode part and the movement of the pad.
【図１２】他の構成を有する陽極部を説明するための図
であり、（ａ）は正面図、（ｂ）はブラシ部とブラシホ
ルダーとの接続状態を示す断面図、（ｃ）はブラシ部と
ブラシホルダーとの他の接続状態を示す側面図である。12A and 12B are views for explaining an anode part having another configuration, in which FIG. 12A is a front view, FIG. 12B is a sectional view showing a connection state between a brush part and a brush holder, and FIG. It is a side view which shows the other connection state of a part and a brush holder.
【図１３】ダマシン法による配線形成において、半導体
ウェーハ上に形成された金属膜の状態を示す図である。FIG. 13 is a diagram showing a state of a metal film formed on a semiconductor wafer in wiring formation by a damascene method.
【図１４】単純逆電解にて金属膜の研磨を行った場合に
生じる研磨不良の例を示す図であり、（ａ）は配線消失
が起きた状態を、（ｂ）はディッシングが生じた状態
を、（ｃ）はトレンチ上に金属膜の凸状の残りが生じた
状態を示す図であるFIG. 14 is a diagram showing an example of polishing failure that occurs when a metal film is polished by simple reverse electrolysis, where (a) shows a state where wiring disappears and (b) shows a state where dishing occurs. FIG. 3C is a diagram showing a state in which a convex-shaped residue of the metal film is formed on the trench.
１ 基板，２ 金属膜，３ 対向電極，４ 陽極，５
電解電源，１１ ウェーハ基板，１２ 層間絶縁膜，１
５ Ｃｕ膜，１６ 対向電極，１７ 不溶性錯体，１８
パッド，２１ 研磨装置，２２ 電解槽，２３ ウェ
ーハチャック，２４ 陽極部，２４ａ 支持板，２４ｂ
陽極，２５ 第１のアーム，２６ 第２のアーム，２
７ バネ，２８ パッド，２９ パッド保持機構，３０
対向電極，Ｗ 半導体ウェーハ，Ｅ 電解液1 substrate, 2 metal film, 3 counter electrode, 4 anode, 5
Electrolytic power supply, 11 wafer substrate, 12 interlayer insulating film, 1
5 Cu film, 16 counter electrode, 17 insoluble complex, 18
Pad, 21 polishing device, 22 electrolytic bath, 23 wafer chuck, 24 anode part, 24a support plate, 24b
Anode, 25 first arm, 26 second arm, 2
7 spring, 28 pad, 29 pad holding mechanism, 30
Counter electrode, W semiconductor wafer, E electrolyte
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 新吾 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 駒井 尚紀 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 田井 香織 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 堀越 浩 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 大鳥居 英 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 3C059 AA02 GB03 GC01 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Shingo Takahashi 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo Soni -Inside the corporation (72) Inventor Naoki Komai 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo Soni -Inside the corporation (72) Inventor Kaori Tai 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo Soni -Inside the corporation (72) Inventor Hiroshi Horikoshi 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo Soni -Inside the corporation (72) Inventor Hide Otorii 6-735 Kita-Shinagawa, Shinagawa-ku, Tokyo Soni -Inside the corporation F-term (reference) 3C059 AA02 GB03 GC01
Claims (18)
向電極とを所定の間隔をもって対向配置し、通電電極を
上記金属膜の端部に摺接させながら通電するとともに、 上記金属膜表面を研磨パッドを摺動させることにより払
拭することを特徴とする研磨方法。1. A substrate on which a metal film is formed in an electrolytic solution and a counter electrode are arranged so as to face each other with a predetermined gap, and the current is applied while the current-carrying electrode is slidably in contact with the end of the metal film. A polishing method characterized in that the surface is wiped by sliding a polishing pad.
金属膜の幅よりも小とし、研磨パッドからはみ出した端
部に上記通電電極を摺接させることを特徴とする請求項
１記載の研磨方法。2. The maximum width of the sliding polishing pad is smaller than the width of the metal film, and the current-carrying electrode is brought into sliding contact with the end portion protruding from the polishing pad. Polishing method.
部において上記通電電極を上記金属膜の端部に摺接させ
ることを特徴とする請求項２記載の研磨方法。3. The polishing method according to claim 2, wherein the current-carrying electrodes are brought into sliding contact with the end portions of the metal film at both end portions in the radial direction of a circular substrate which is rotationally driven.
ドを上記通電電極間において一方向に走行させることを
特徴とする請求項３記載の研磨方法。4. The polishing method according to claim 3, wherein a long polishing pad is used, and the polishing pad is run in one direction between the current-carrying electrodes.
研磨パッドを回転させながら上記通電電極間において往
復移動させることを特徴とする請求項３記載の研磨方
法。5. The polishing method according to claim 3, wherein a disk-shaped or annular polishing pad is used, and the polishing pad is reciprocated between the current-carrying electrodes while rotating.
対して付勢されていることを特徴とする請求項１記載の
研磨方法。6. The polishing method according to claim 1, wherein the current-carrying electrode is biased against the metal film by a spring.
に摺接する面が、上記金属膜に比して軟質な導電性材料
により形成されることを特徴とする請求項１記載の研磨
方法。7. The polishing method according to claim 1, wherein at least a surface of the current-carrying electrode that is in sliding contact with the metal film is formed of a conductive material that is softer than the metal film.
又はカーボンのいずれかであることを特徴とする請求項
７記載の研磨方法。8. The polishing method according to claim 7, wherein the conductive material is any one of copper, silver, a sintered copper alloy, and carbon.
面が湾曲形状に形成されていることを特徴とする請求項
１記載の研磨方法。9. The polishing method according to claim 1, wherein a surface of the current-carrying electrode that is in sliding contact with the metal film is formed in a curved shape.
る面に面取り部が形成されていることを特徴とする請求
項１記載の研磨方法。10. The polishing method according to claim 1, wherein the current-carrying electrode has a chamfered portion formed on a surface in sliding contact with the metal film.
が、上記金属膜と上記研磨パッドとの摩擦係数以下であ
ることを特徴とする請求項１記載の研磨方法。11. The polishing method according to claim 1, wherein the current-carrying electrode has a friction coefficient with a metal film equal to or less than a friction coefficient between the metal film and the polishing pad.
とする請求項１記載の研磨方法。12. The polishing method according to claim 1, wherein the metal film is a copper film.
と、 上記金属膜の端部に摺接する通電電極と、 上記金属膜表面を摺動する研磨パッドとが電解液中に配
設されてなり、 上記通電電極により上記金属膜に通電するとともに、上
記金属膜表面を研磨パッドを摺動させることにより払拭
することを特徴とする研磨装置。13. A substrate on which a metal film is formed, a counter electrode facing the substrate at a predetermined interval, a current-carrying electrode in sliding contact with an end of the metal film, and a surface of the metal film that slides. A polishing device comprising: a polishing pad disposed in an electrolytic solution; the metal film is energized by the current-carrying electrode; and the surface of the metal film is wiped by sliding the polishing pad.
記金属膜の幅よりも小とし、研磨パッドからはみ出した
端部に上記通電電極を摺接させることを特徴とする請求
項１３記載の研磨装置。14. The polishing pad according to claim 13, wherein a maximum width of the sliding polishing pad is smaller than a width of the metal film, and the energizing electrode is slidably contacted with an end portion protruding from the polishing pad. Polishing equipment.
端部において上記通電電極を上記金属膜の端部に摺接さ
せることを特徴とする請求項１４記載の研磨装置。15. The polishing apparatus according to claim 14, wherein the current-carrying electrodes are brought into sliding contact with the end portions of the metal film at both end portions in the radial direction of a circularly driven circular substrate.
接続孔又は配線溝、あるいはこれらの双方を埋め込むよ
うに金属配線材料からなる金属膜が形成されたウェーハ
基板と対向電極とを所定の間隔をもって対向配置し、通
電電極を上記金属膜の端部に摺接させながら通電すると
ともに、 上記金属膜表面を研磨パッドを摺動させることにより払
拭することを特徴とする半導体装置の製造方法。16. A wafer substrate, on which a metal film made of a metal wiring material is formed so as to fill a connection hole or a wiring groove formed in an interlayer insulating film, or both of them in an electrolytic solution, and a counter electrode are predetermined. A method for manufacturing a semiconductor device, characterized in that the electrodes are opposed to each other with an interval of, and current is applied while the current-carrying electrodes are in sliding contact with the end of the metal film, and the surface of the metal film is wiped by sliding a polishing pad. .
り形成されることを特徴とする請求項１６記載の半導体
装置の製造方法。17. The method of manufacturing a semiconductor device according to claim 16, wherein the interlayer insulating film is formed of a low dielectric constant material.
壊圧力よりも低い押し付け圧で上記金属膜に対押接され
ていることを特徴とする請求項１７記載の半導体装置の
製造方法。18. The method of manufacturing a semiconductor device according to claim 17, wherein the current-carrying electrode is pressed against the metal film with a pressing pressure lower than a breaking pressure of the interlayer insulating film.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002129173A JP2003311537A (en) | 2002-04-30 | 2002-04-30 | Polishing method, polishing device and method for producing semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JP2003311537A true JP2003311537A (en) | 2003-11-05 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2002129173A Pending JP2003311537A (en) | 2002-04-30 | 2002-04-30 | Polishing method, polishing device and method for producing semiconductor device |
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|---|---|
| JP (1) | JP2003311537A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103080658A (en) * | 2010-09-07 | 2013-05-01 | 富士通株式会社 | Air-conditioning system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001322036A (en) * | 2000-03-09 | 2001-11-20 | Sony Corp | Grinding device |
| JP2002093761A (en) * | 2000-09-19 | 2002-03-29 | Sony Corp | Polishing method, polishing system, plating method and plating system |
-
2002
- 2002-04-30 JP JP2002129173A patent/JP2003311537A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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