JP2003303132A - 半導体メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵがフラッシュメモリから読み出される
通常のプログラムを実行中にフラッシュメモリ自身を書
き換えることができ、かつ書き換えプログラムを一時的
に格納するＲＡＭを不要とする半導体メモリ制御装置を
提供する。 【解決手段】 ＣＰＵ１とフラッシュメモリＡ２とフラ
ッシュメモリＢ３は、８ビットバス幅でそれぞれ接続さ
れており、例えばフラッシュメモリＡ２内の書き換えプ
ログラムＢ２１の実行により、フラッシュメモリＢ３の
書き換えを実行する。書き換えプログラムＢ２１をフラ
ッシュメモリＡ２内に８ビットバス幅で読み出せるよう
にコンパイラとリンカにより配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
を記憶媒体とするマイクロコンピュータシステム（以
下、マイコンシステムという）に利用される半導体メモ
リ制御装置に関するものである。

【０００２】

【従来の技術】マイコンシステムは、ＣＰＵ（Central
Processing Unit）と、ＣＰＵに実行させる命令および
参照データを格納するＲＯＭ（Read OnlyMemory）およ
びＲＡＭ（Random Access Memory）とがバス接続されて
いるが、ＲＯＭおよびＲＡＭのバス幅は、一般にＣＰＵ
のバス幅と同一に構成されている。

【０００３】例として８ビットバス接続であるＣＰＵを
使用するマイコンシステムでは、８ビットバスのＲＯＭ
またはＲＡＭを１個ないし複数個接続する構成をとる。

【０００４】また、１６ビットバス接続であるＣＰＵを
使用するマイコンシステムでは、１６ビットバスのＲＯ
ＭまたはＲＡＭを１個ないし複数個接続するか、または
８ビットバスのＲＯＭまたはＲＡＭを、上位８ビットデ
ータバスに１個ないし複数個、下位８ビットデータバス
に１個ないし複数個接続する構成をとる。

【０００５】上記ＲＯＭがフラッシュメモリである場合
も、上記同様の構成をとる。

【０００６】上記のマイコンシステムにおいて、フラッ
シュメモリの書き換え処理を実施する場合（フラッシュ
メモリの消去処理及びプログラム処理を実施する場
合）、書き換え処理実行中には、フラッシュメモリの書
き換えプログラムは書き換え対象であるフラッシュメモ
リ自身に存在させることができないため、フラッシュメ
モリにおける書き換えプログラムを一時的にＲＡＭに退
避させる。そして、フラッシュメモリは通常のＲＯＭと
しての動作は行わず、ＣＰＵはＲＡＭから書き換えプロ
グラム中の命令をフェッチ、解読して、フラッシュメモ
リ書き換え専用インタフェース経由でフラッシュメモリ
の書き換えを実行する。

【０００７】すなわち、ＣＰＵは、フラッシュメモリか
ら読み出した命令の実行中に、フラッシュメモリのある
一部を書き換えるだけの場合においても、フラッシュメ
モリ自身の内部に格納されているフラッシュメモリ書き
換えプログラムをＲＡＭへ転送し、続いてフラッシュメ
モリからの命令実行を停止し、ＲＡＭから読み出される
命令をＣＰＵが実行することでフラッシュメモリを書き
換える。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の構成では、マイコンシステムは、ＣＰＵがフラッシ
ュメモリから読み出される通常のプログラムを実行中に
フラッシュメモリ自身を書き換えることができない。

【０００９】また、本来ＲＡＭが不要なマイコンシステ
ムにおいても、フラッシュメモリ書き換えのためだけに
ＲＡＭを実装する必要がある。

【００１０】そこで、本発明は、フラッシュメモリをＲ
ＯＭとして使用するマイコンシステムにおいて、中央演
算処理装置がフラッシュメモリから読み出される通常の
プログラムを実行中にフラッシュメモリ自身を書き換え
ることができ、さらにフラッシュメモリの書き換えに際
して、書き換えプログラムを一時的に格納するＲＡＭに
ついてはこれを不要化できる半導体メモリ制御装置を提
供することを目的とする。

【００１１】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明は次のような手段を講じる。すなわち、互
いに独立的に構成された複数のフラッシュメモリであっ
て、他のフラッシュメモリの書き換えプログラムを所要
の記録領域に格納する複数のフラッシュメモリと、前記
複数のフラッシュメモリのそれぞれと中央演算処理装置
との間に介挿された複数のインタフェースとを備えてい
る。このような構成の半導体メモリ制御装置において、
本発明は、前記複数のインタフェースを同時にアクセス
許可状態にする通常動作モードと単独にアクセス許可状
態にするプログラム書き換えモードとを切り換えるイン
タフェース制御手段を備える。前記のインタフェース制
御手段は、複数のフラッシュメモリのうちのあるフラッ
シュメモリの書き換えにおいて、次のような機能を有し
ている。すなわち、他のフラッシュメモリに対応したイ
ンタフェースをアクセス許可状態にして前記他のフラッ
シュメモリから前記書き換えプログラムを読み出して中
央演算処理装置に転送する。そして、この転送の後に、
書き換え対象のフラッシュメモリに対応したインタフェ
ースをアクセス許可状態にして、中央演算処理装置によ
る前記読み出した書き換えプログラムの実行に基づく前
記書き換え対象のフラッシュメモリに対する書き換えコ
ードの書き込みを行う。

【００１２】上記のように構成された本発明によれば、
中央演算処理装置は複数のフラッシュメモリから読み出
した命令を実行する通常動作モード中に、いずれかのフ
ラッシュメモリの書き換えを実施することができる。ま
た、フラッシュメモリの書き換え処理中であっても、そ
の他のＣＰＵ処理を容易に実現することができる。そし
て、フラッシュメモリ書き換え処理のためだけにマイコ
ンシステムにＲＡＭを実装しなければならないという制
約を解消することができる。

【００１３】上記の発明において好ましい態様として、
次のものを挙げることができる。それは、前記のインタ
フェース制御手段の構成についてである。すなわち、前
記複数のフラッシュメモリのいずれか一つまたは複数を
選択するためのメモリ選択レジスタを備えている。加え
て、前記各フラッシュメモリで前記書き換えプログラム
を格納している前記所要の記録領域を指定するための設
定値を設定するメモリ分割スタートアドレスレジスタを
備えている。さらに、前記中央演算処理装置から前記各
インタフェースに入力されるアドレス信号と前記メモリ
分割スタートアドレスレジスタの設定値とを比較し、比
較結果のメモリ分割アドレス判別信号を出力するアドレ
ス比較器とを備えている。インターフェース制御手段
は、上記構成のメモリ選択レジスタ、メモリ分割スター
トアドレスレジスタおよびアドレス比較器を備えて構成
されている。

【００１４】メモリ選択レジスタは、通常動作モード時
において複数のインタフェースを同時にアクセス許可状
態にし、プログラム書き換えモードにおいていずれか１
つのインタフェースを単独にアクセス許可状態にする。

【００１５】アドレス比較器は、中央演算処理装置から
与えられたアドレス信号をメモリ分割スタートアドレス
レジスタからの設定値と比較する。設定値（メモリ分割
スタートアドレス）は、フラッシュメモリにおいて書き
換えプログラムを格納している所要の記録領域を指定す
るものである。アドレス信号が書き換えプログラム記録
領域に該当しないときは通常動作モード状態を示すメモ
リ分割アドレス判別信号を出力し、アドレス信号が書き
換えプログラム記録領域に該当するときはプログラム書
き換えモード状態を示すメモリ分割アドレス判別信号を
出力する。複数のインタフェースは、アドレス比較器か
ら通常動作モード状態を示すメモリ分割アドレス判別信
号を入力したときは、すべてのインタフェースを同時に
アクセス許可状態にする。また、アドレス比較器からプ
ログラム書き換えモード状態を示すメモリ分割アドレス
判別信号を入力したときは、各フラッシュメモリを個別
的にアクセス許可状態にする。

【００１６】本発明にかかわる半導体メモリ制御装置
は、別の観点から次のようにいうことができる。すなわ
ち、前記複数のフラッシュメモリ各々に配置される命令
コードのプログラムのソースファイルを中間ファイルに
翻訳するコンパイラと、前記中間ファイルを実行ファイ
ルに変換するリンカとを具備する。そして、前記コンパ
イラは、前記ソースファイルに記載される前記複数のフ
ラッシュメモリ各々への配置命令を解読し、前記複数の
フラッシュメモリ全てに配置されるべき中間ファイル
と、前記複数のフラッシュメモリ各々に配置されるべき
中間ファイルを生成する。また、前記リンカは、前記中
間ファイルから前記複数のフラッシュメモリ各々に最終
的に配置される命令コードを生成する。

【００１７】コンパイラがソースファイルから中間ファ
イルを生成するときに、すべてのフラッシュメモリに配
置される中間ファイルと、個別のフラッシュメモリに配
置される中間ファイルとに区分して生成する。リンカ
は、各中間ファイルから実行ファイルを生成するとき
に、前記のすべてのフラッシュメモリに配置される中間
ファイルについては、すべてのフラッシュメモリにわた
る命令配置領域に展開する状態で命令コードを生成し、
また、前記の個別のフラッシュメモリに配置される中間
ファイルについては、個々のフラッシュメモリで個別の
命令配置領域に展開する状態で命令コードを生成する。

【００１８】以上を要するに、本発明の半導体メモリ制
御装置によれば、中央演算処理装置はフラッシュメモリ
から読み出した命令を実行中に、フラッシュメモリ自身
の書き換えを実施でき、かつフラッシュメモリの書き換
え処理中であっても、その他のＣＰＵ処理を容易に実現
できるという作用が得られる。また、フラッシュメモリ
書き換え処理のためだけにマイコンシステムにＲＡＭを
実装する必要が無くなるという作用が得られる。

【００１９】

【発明の実施の形態】以下、本発明にかかわる半導体メ
モリ制御装置の実施の形態について図面に基づいて詳細
に説明する。

【００２０】図１は本発明の実施の形態における半導体
メモリ制御装置の構成を示すブロック図、図２はフラッ
シュメモリ内の命令コード配置を示す概念図、図３はフ
ラッシュメモリインタフェースの内部の構成を示すブロ
ック図である。

【００２１】図１において、１は中央演算処理装置（Ｃ
ＰＵ）であり、本実施の形態では、ＣＰＵ１を１６ビッ
トバス幅のＣＰＵであるとして説明する。２および３は
互いに独立的に構成されたフラッシュメモリＡとフラッ
シュメモリＢであり、フラッシュメモリＡ２にはフラッ
シュメモリＢ３を書き換えるための書き換えプログラム
Ｂ２１が所要の記録領域に格納され、フラッシュメモリ
Ｂ３にはフラッシュメモリＡ２を書き換えるための書き
換えプログラムＡ２２が所要の記録領域に格納されてい
る。ＣＰＵ１は、フラッシュメモリＡ２とフラッシュメ
モリＢ３に対して、フラッシュメモリインタフェース４
を介して接続されている。

【００２２】ＣＰＵ１とフラッシュメモリインタフェー
ス４とは、アドレス信号５、リード信号６、下位ライト
信号７、上位ライト信号８、下位データバス９、上位デ
ータバス１０、ＬＢＹＴＥ信号１０５およびＨＢＹＴＥ
信号１０６で接続されている。

【００２３】フラッシュメモリインタフェース４とフラ
ッシュメモリＡ２とは、アドレスバスＡ１１、選択信号
Ａ１２、リード信号Ａ１３、ライト信号Ａ１４および８
ビット幅のデータバスＡ１５で接続されている。また、
フラッシュメモリインタフェース４とフラッシュメモリ
Ｂ３とは、アドレスバスＢ１６、選択信号Ｂ１７、リー
ド信号Ｂ１８、ライト信号Ｂ１９および８ビット幅のデ
ータバスＢ２０で接続されている。

【００２４】フラッシュメモリ内の命令コード配置を示
す図２において、フラッシュメモリＡ２は８ビットバス
幅でデータバスＡ１５に接続され、フラッシュメモリＢ
３は８ビットバス幅でデータバスＢ２０に接続されてい
る。

【００２５】３０はフラッシュメモリＡ２とフラッシュ
メモリＢ３とにわたって構築される１６ビット単位での
命令配置領域である。フラッシュメモリＡ２とフラッシ
ュメモリＢ３とに８ビットデータ単位で交互に配置さ
れ、合わせて１６ビット単位となる。この１６ビット単
位での命令配置領域３０は、メモリ分割スタートアドレ
ス４０より値の小さいアドレス範囲に構築され、１６ビ
ットバス幅で通常動作する際の命令コードの集合である
通常動作のプログラムが配置されている。

【００２６】５０はフラッシュメモリＡ２に単独に構築
される８ビット単位での命令配置領域である。この８ビ
ット単位での命令配置領域Ａ５０は、メモリ分割スター
トアドレス４０以降のアドレス範囲に構築され、フラッ
シュメモリＢ３を書き換えるための書き換えプログラム
Ｂ２１が配置されている。

【００２７】６０はフラッシュメモリＢ３に単独に構築
される８ビット単位での命令配置領域である。この８ビ
ット単位での命令配置領域Ｂ６０は、メモリ分割スター
トアドレス４０以降のアドレス範囲に構築され、フラッ
シュメモリＡ２を書き換えるための書き換えプログラム
Ａ２２が配置されている。

【００２８】図３に示すように、フラッシュメモリイン
タフェース４は、フラッシュメモリＡ２に対応したメモ
リＡインタフェース１０３、フラッシュメモリＢ３に対
応したメモリＢインタフェース１０４、メモリ選択レジ
スタ１００、アドレス比較器１０７およびメモリ分割ス
タートアドレスレジスタ１０８を備えている。メモリ選
択レジスタ１００、アドレス比較器１０７およびメモリ
分割スタートアドレスレジスタ１０８がインタフェース
制御手段１１０を構成している。

【００２９】インタフェース制御手段１１０におけるメ
モリ選択レジスタ１００は、その設定値をメモリＡ選択
信号１０１としてメモリＡインタフェース１０３に出力
し、同じくその設定値をメモリＢ選択信号１０２として
メモリＢインタフェース１０４に出力する。メモリＡ選
択信号１０１がアクティブのときは、メモリＡインタフ
ェース１０３においてフラッシュメモリＡ２への命令読
み出しアクセスが許可される。また、メモリＢ選択信号
１０２がアクティブのときは、メモリＢインタフェース
１０４においてフラッシュメモリＢ３への命令読み出し
アクセスが許可される。

【００３０】また、メモリＡ選択信号１０１がアクティ
ブのときは、インタフェース制御手段１１０はＣＰＵ１
に対するＬＢＹＴＥ信号１０５をアクティブにし、下位
データバス９に８ビットバス幅でフラッシュメモリＡ２
から読み出した命令を出力する。また、メモリＢ選択信
号１０２がアクティブのときは、インタフェース制御手
段１１０はＣＰＵ１に対するＨＢＹＴＥ信号１０６をア
クティブにし、上位データバス１０に８ビットバス幅で
フラッシュメモリＢ３から読み出した命令を出力する。

【００３１】インタフェース制御手段１１０におけるメ
モリ分割スタートアドレスレジスタ１０８は、図２に示
すメモリ分割スタートアドレス４０を設定するものであ
る。

【００３２】アドレス比較器１０７は、ＣＰＵ１からの
アドレス信号５とメモリ分割スタートアドレスレジスタ
１０８からのメモリ分割スタートアドレス４０とを入力
し、アドレス信号５が示すアドレスとメモリ分割スター
トアドレス４０とを比較する。比較の結果、アドレス信
号５で示されるアドレスがメモリ分割スタートアドレス
４０以降の場合、アクティブを指示するメモリ分割アド
レス判別信号１０９をメモリＡインタフェース１０３及
びメモリＢインタフェース１０４に出力する。また、比
較の結果、アドレス信号５で示されるアドレスがメモリ
分割スタートアドレス４０よりも小さい場合、インアク
ティブを指示するメモリ分割アドレス判別信号１０９を
メモリＡインタフェース１０３及びメモリＢインタフェ
ース１０４に出力する。

【００３３】メモリＡインタフェース１０３は、プログ
ラム書き換えモード時にメモリ分割アドレス判別信号１
０９とメモリＡ選択信号１０１が両方ともアクティブの
場合、フラッシュメモリＡ２への読み出しアクセスを実
施する。メモリＢインタフェース１０４は、プログラム
書き換えモード時にメモリ分割アドレス判別信号１０９
とメモリＢ選択信号１０２が両方ともアクティブの場
合、フラッシュメモリＢ３への読み出しアクセスを実施
する。

【００３４】ＲＯＭデータ配置手段を示す図４におい
て、ソースファイル２００の作成時に、フラッシュメモ
リＡ２及びフラッシュメモリＢ３に１６ビット単位で配
置される命令データとしてのプログラムを１６ビット配
置命令２０１とし、フラッシュメモリＡ２のみに配置さ
れる命令データとしてのプログラムを下位８ビット配置
命令２０２とし、フラッシュメモリＢ３のみに配置され
る命令データとしてのプログラムを上位８ビット配置命
令２０３としてラベルをつけて区別しておく。

【００３５】前記ソースファイル２００をコンパイラ部
２１０で中間ファイル２２０に翻訳する際に、１６ビッ
ト配置命令２０１、下位８ビット配置命令２０２、上位
８ビット配置命令２０３の３種類の命令コードをそれぞ
れ切り出して、１６ビット配置命令コード２２１、下位
８ビット配置命令コード２２２、上位８ビット配置命令
コード２２３として作成する。中間ファイルである１６
ビット配置命令コード２２１内には配置オプションデー
タ“０”、下位８ビット配置命令コード２２２内には配
置オプションデータ“Ａ”、上位８ビット配置命令コー
ド２２３内には配置オプションデータ“Ｂ”を追加して
おく。

【００３６】中間ファイル２２０は、リンカ部２３０で
実行ファイル２４０としてＣＰＵ１が解読可能な命令コ
ードにまとめられるが、中間ファイル２２０の段階で配
置オプションデータ“０”の命令コードは１６ビット単
位での命令配置領域３０にマッピングし、配置オプショ
ンデータ“Ａ”の命令コードは８ビット単位での命令配
置領域Ａ５０にマッピングし、配置オプションデータ
“Ｂ”の命令コードは８ビット単位での命令配置領域Ｂ
６０にマッピングする。

【００３７】８ビット単位での命令配置領域Ａ５０と８
ビット単位での命令配置領域Ｂ６０のメモリ分割スター
トアドレス４０は、１６ビット単位での命令配置領域３
０内の命令コードに含まれるメモリ分割スタートアドレ
スレジスタ１０８の設定値により決定される。

【００３８】前記コンパイラ部２１０、リンカ部２３０
で使用されるコンパイラ及びリンカの動作は、通常使用
されるコンパイラ及びリンカと同じものであるので、こ
こで説明は割愛する。

【００３９】次に、上記のように構成された半導体メモ
リ制御装置の動作を説明する。

【００４０】図５（ａ）は、フラッシュメモリＢ３の書
き換えの処理の流れを示すフロー図である。ＣＰＵ１
は、通常動作モード時は、１６ビットバス幅でフラッシ
ュメモリＡ２とフラッシュメモリＢ３の両方から命令を
読み出し、通常プログラムを実行している（ステップＳ
１０１）。フラッシュメモリＢ３を書き換える場合、ま
ずＣＰＵ１は、命令実行ＲＯＭとしてフラッシュメモリ
Ａ２のみを選択する。すなわち、命令読み出しを下位デ
ータバス９から下位８ビットバスで行う選択をする（ス
テップＳ１０２）。次いで、フラッシュメモリＡ２から
読み出された書き換えプログラムＢ２１により、フラッ
シュメモリＢ３の書き換えを上位８ビットバス幅で行う
（ステップＳ１０３）。フラッシュメモリＢ３の書き換
えが完了すれば、ＣＰＵ１は、命令実行ＲＯＭとしてフ
ラッシュメモリＡ２とフラッシュメモリＢ３の両方を選
択する。すなわち、１６ビットバス幅でフラッシュメモ
リＡ２とフラッシュメモリＢ３の両方から命令を読み出
す選択をし（ステップＳ１０４）、次いで、通常動作に
復帰する（ステップＳ１０５）。

【００４１】図５（ｂ）は、フラッシュメモリＡ２の書
き換えの処理の流れを示すフロー図である。ＣＰＵ１
は、通常動作モード時は、１６ビットバス幅でフラッシ
ュメモリＡ２とフラッシュメモリＢ３の両方から命令を
読み出し、通常プログラムを実行している（ステップＳ
２０１）。フラッシュメモリＡ２を書き換える場合、ま
ずＣＰＵ１は、命令実行ＲＯＭとしてフラッシュメモリ
Ｂ３のみを選択する。すなわち、命令読み出しを上位デ
ータバス１０から上位８ビットバスで行う選択をする
（ステップＳ２０２）。次いで、フラッシュメモリＢ３
から読み出された書き換えプログラムＡ２２により、フ
ラッシュメモリＡ２の書き換えを下位８ビットバス幅で
行う（ステップＳ２０３）。フラッシュメモリＡ２の書
き換えが完了すれば、ＣＰＵ１は、命令実行ＲＯＭとし
てフラッシュメモリＡ２とフラッシュメモリＢ３の両方
を選択する。すなわち、１６ビットバス幅でフラッシュ
メモリＡ２とフラッシュメモリＢ３の両方から命令を読
み出す選択をし（ステップＳ２０４）、次いで、通常動
作に復帰する（ステップＳ２０５）。

【００４２】以下、各動作モードをより具体的レベルで
説明する。

【００４３】（１）通常動作モード時 通常動作モード時においては、ＣＰＵ１は、メモリ分割
スタートアドレス４０よりも小さいアドレス範囲でアド
レス信号５を順次に更新して出力する。フラッシュメモ
リインタフェース４は、アドレス比較器１０７におい
て、入力したアドレス信号５をメモリ分割スタートアド
レスレジスタ１０８からのメモリ分割スタートアドレス
４０と比較し、通常動作モード時では前者は後者よりも
小さいことから、メモリ分割アドレス判別信号１０９を
インアクティブにする。メモリＡインタフェース１０３
およびメモリＢインタフェース１０４は、メモリ分割ア
ドレス判別信号１０９がインアクティブであるので、フ
ラッシュメモリＡ２からフラッシュメモリＢ３にかけて
の１６ビット単位での命令配置領域３０への読み出しア
クセスを許可する。１６ビット単位での命令配置領域３
０には、１６ビットバス幅で通常動作する際の命令コー
ドが格納されている。

【００４４】１６ビット単位での命令配置領域３０から
命令コードを順次に読み出すときの動作は次のとおりで
ある。

【００４５】フラッシュメモリＡ２及びフラッシュメモ
リＢ３の両方における１６ビット単位での命令配置領域
３０に対する命令読み出しアクセスが許可され、命令コ
ード０，１がそれぞれデータバスＡ１５およびデータバ
スＢ２０に読み出され、それぞれ下位データバス９、上
位データバス１０に出力し、ＣＰＵ１はこの命令コード
０，１を受け取る。

【００４６】命令コード０，１を受け取ったＣＰＵ１
は、その１６ビットの命令コードによる命令を実行す
る。以下同様にして、命令コード２，３を読み出し、命
令を実行し、次の命令コード４，５の読み出しへ進む。
すなわち、ＣＰＵ１は、１６ビットバス幅でフラッシュ
メモリインタフェース４を介してフラッシュメモリＡ２
とフラッシュメモリＢ３の両方から命令を読み出し、通
常プログラムを実行する。

【００４７】上記において、下位データバスへのリード
アクセス時には、メモリＡインタフェース１０３は、フ
ラッシュメモリＡ２に対するアドレスバスＡ１１、選択
信号Ａ１２、リード信号Ａ１３を生成する。データバス
Ａ１５にはリードアクセス時はフラッシュメモリＡ２か
らのデータが読み出される。また、上記において、上位
データバスへのリードアクセス時には、メモリＢインタ
フェース１０４は、フラッシュメモリＢ３に対するアド
レスバスＢ１６、選択信号Ｂ１７、リード信号Ｂ１８を
生成する。データバスＢ２０にはリードアクセス時はフ
ラッシュメモリＢ３からのデータが読み出される。

【００４８】このようにして、フラッシュメモリＡ２及
びフラッシュメモリＢ３に対するアクセスが同時に実行
されることになる（１６ビットアクセス）。

【００４９】（２）フラッシュメモリＡ書き換え動作モ
ード時 フラッシュメモリＡ２を書き換える場合には、フラッシ
ュメモリＢ３に対するリードアクセスによりフラッシュ
メモリＢ３の内部に存在する書き換えプログラムＡ２２
をＣＰＵ１がフェッチして実行する。そして、フラッシ
ュメモリＡ２に対するライトアクセスにより、フラッシ
ュメモリＡ２の書き換えを実行する。以下、具体的に説
明する。

【００５０】ＣＰＵ１に対してフラッシュメモリＡ２を
書き換える命令が与えられると、ＣＰＵ１は、メモリ選
択レジスタ１００に対してメモリＡ選択信号１０１をイ
ンアクティブにする。

【００５１】フラッシュメモリインタフェース４は、ア
ドレス比較器１０７において、入力したアドレス信号５
をメモリ分割スタートアドレスレジスタ１０８からのメ
モリ分割スタートアドレス４０と比較し、書き換えモー
ド時では前者は後者以上であるから、メモリ分割アドレ
ス判別信号１０９をアクティブにする。メモリＡインタ
フェース１０３でのアクセス許可はコード書き換えアク
セスにかかわるものであり、メモリＢインタフェース１
０４でのアクセス許可は命令読み出しアクセスにかかわ
るものである。具体的には次のとおりである。

【００５２】メモリＢ選択信号１０２がアクティブに、
メモリＡ選択信号１０１がインアクティブにされ、フラ
ッシュメモリＢ３における８ビット単位での命令配置領
域Ｂ６０に対する命令読み出しアクセスが許可され、命
令コードＢ０が上位８ビットバス幅のデータバスＢ２０
に読み出される。そして、メモリＢ選択信号１０２がア
クティブであるので、フラッシュメモリインタフェース
４はＨＢＹＴＥ信号１０６をアクティブにし、８ビット
バス幅の上位データバス１０に前記の読み出した命令コ
ードＢ０を出力し、ＣＰＵ１はこの命令コードＢ０を受
け取る。以下、同様の動作を繰り返し実行して、命令コ
ードＢ１，Ｂ２…を命令配置領域Ｂ６０からＣＰＵ１に
転送する。

【００５３】次に、命令コードＢ０，Ｂ１…をＣＰＵ１
が実行することで、８ビットバス幅の下位データバス９
に書き換えコードを出力する。この書き換えコードはメ
モリＡインタフェース１０３、データバスＡ１５を介し
てフラッシュメモリＡ２の所要のアドレスに書き込まれ
る。

【００５４】（３）フラッシュメモリＢ書き換え動作モ
ード時 フラッシュメモリＢ３を書き換える場合には、フラッシ
ュメモリＡ２に対するリードアクセスによりフラッシュ
メモリＡ２の内部に存在する書き換えプログラムＢ２１
をＣＰＵ１がフェッチして実行する。そして、フラッシ
ュメモリＢ３に対するライトアクセスにより、フラッシ
ュメモリＢ３の書き換えを実行する。以下、具体的に説
明する。

【００５５】ＣＰＵ１に対してフラッシュメモリＢ３を
書き換える命令が与えられると、ＣＰＵ１は、メモリ選
択レジスタ１００に対してメモリＢ選択信号１０２をイ
ンアクティブにする。

【００５６】フラッシュメモリインタフェース４は、ア
ドレス比較器１０７において、入力したアドレス信号５
をメモリ分割スタートアドレスレジスタ１０８からのメ
モリ分割スタートアドレス４０と比較し、書き換えモー
ド時では前者は後者以上であるから、メモリ分割アドレ
ス判別信号１０９をアクティブにする。メモリＡインタ
フェース１０３でのアクセス許可は命令読み出しアクセ
スにかかわるものであり、メモリＢインタフェース１０
４でのアクセス許可はコード書き換えアクセスにかかわ
るものである。具体的には次のとおりである。

【００５７】メモリＡ選択信号１０１がアクティブに、
メモリＢ選択信号１０２がインアクティブにされ、フラ
ッシュメモリＡ２における８ビット単位での命令配置領
域Ａ５０に対する命令読み出しアクセスが許可され、命
令コードＡ０が下位８ビットバス幅のデータバスＡ１５
に読み出される。そして、メモリＡ選択信号１０１がア
クティブであるので、フラッシュメモリインタフェース
４はＬＢＹＴＥ信号１０５をアクティブにし、８ビット
バス幅の下位データバス９に前記の読み出した命令コー
ドＡ０を出力し、ＣＰＵ１はこの命令コードＡ０を受け
取る。以下、同様の動作を繰り返し実行して、命令コー
ドＡ１，Ａ２…を命令配置領域Ａ５０からＣＰＵ１に転
送する。

【００５８】次に、命令コードＡ０，Ａ１…をＣＰＵ１
が実行することで、８ビットバス幅の上位データバス１
０に書き換えコードを出力する。この書き換えコードは
メモリＢインタフェース１０４、データバスＢ２０を介
してフラッシュメモリＢ３の所要のアドレスに書き込ま
れる。

【００５９】以上説明したように、ＣＰＵ１が両フラッ
シュメモリＡ２，Ｂ３の１６ビット単位での命令配置領
域３０から読み出した通常のプログラムを実行中に、フ
ラッシュメモリＡ２の８ビット単位での命令配置領域Ａ
５０から読み出した書き換えプログラムＢ２１によっ
て、フラッシュメモリＢ３を書き換えることができ、あ
るいは、フラッシュメモリＢ３の８ビット単位での命令
配置領域Ｂ６０から読み出した書き換えプログラムＡ２
２によって、フラッシュメモリＡ２を書き換えることが
できる。そして、フラッシュメモリの書き換えに際し
て、書き換えプログラムを一時的に格納するＲＡＭを不
要化することができる。

【００６０】

【発明の効果】以上説明したように、本発明の半導体メ
モリ制御装置によれば、フラッシュメモリをＲＯＭとし
て使用するマイコンシステムにおいて、中央演算処理装
置がフラッシュメモリから読み出される通常のプログラ
ムを実行中にフラッシュメモリ自身を書き換えることが
でき、さらにフラッシュメモリの書き換えに際して、書
き換えプログラムを一時的に格納するＲＡＭを不要とす
ることができる効果が得られる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態における半導体メモリ
制御装置の構成を示すブロック図

【図２】 本発明の実施の形態におけるフラッシュメモ
リ内の命令コード配置を示す概念図

【図３】 本発明の実施の形態におけるフラッシュメモ
リインタフェース内部の構成を示すブロック図

【図４】 本発明の実施の形態におけるＲＯＭデータ配
置手段の説明図

【図５】 本発明の実施の形態におけるフラッシュメモ
リ書き換えの処理の流れを示すフロー図

【符号の説明】

１ ＣＰＵ ２ フラッシュメモリＡ ３ フラッシュメモリＢ ４ フラッシュメモリインタフェース ５ アドレス信号 ６ リード信号 ７ 下位ライト信号 ８ 上位ライト信号 ９ 下位データバス １０ 上位データバス １１ アドレスバスＡ １２ 選択信号Ａ １３ リード信号Ａ １４ ライト信号Ａ １５ データバスＡ １６ アドレスバスＢ １７ 選択信号Ｂ １８ リード信号Ｂ １９ ライト信号Ｂ ２０ データバスＢ ２１ 書き換えプログラムＢ ２２ 書き換えプログラムＡ ３０ １６ビット単位での命令配置領域 ４０ メモリ分割スタートアドレス ５０ ８ビット単位での命令配置領域 ６０ ８ビット単位での命令配置領域 １００ メモリ選択レジスタ １０１ メモリＡ選択信号 １０２ メモリＢ選択信号 １０３ メモリＡインタフェース １０４ メモリＢインタフェース １０５ ＬＢＹＴＥ信号 １０６ ＨＢＹＴＥ信号 １０７ アドレス比較器 １０８ メモリ分割スタートアドレスレジスタ １０９ メモリ分割アドレス判別信号 １１０ インタフェース制御手段 ２００ ソースファイル ２０１ １６ビット配置命令 ２０２ 下位８ビット配置命令 ２０３ 上位８ビット配置命令 ２１０ コンパイラ部 ２２０ 中間ファイル ２２１ １６ビット配置命令コード ２２２ 下位８ビット配置命令コード ２２３ 上位８ビット配置命令コード ２３０ リンカ部 ２４０ 実行ファイル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 互いに独立的に構成された複数のフラッ
   シュメモリであって、他のフラッシュメモリの書き換え
   プログラムを所要の記録領域に格納する複数のフラッシ
   ュメモリと、 前記複数のフラッシュメモリのそれぞれと中央演算処理
   装置との間に介挿された複数のインタフェースと、 前記複数のインタフェースを同時にアクセス許可状態に
   する通常動作モードと単独にアクセス許可状態にするプ
   ログラム書き換えモードとを切り換えるインタフェース
   制御手段とを備え、 前記インタフェース制御手段は、 前記複数のフラッシュメモリのうちのあるフラッシュメ
   モリの書き換えにおいて、 他のフラッシュメモリに対応した前記インタフェースを
   アクセス許可状態にして前記他のフラッシュメモリから
   前記書き換えプログラムを読み出して前記中央演算処理
   装置に転送した後に、 前記書き換え対象のフラッシュメモリに対応したインタ
   フェースをアクセス許可状態にして前記中央演算処理装
   置による前記読み出した書き換えプログラムの実行に基
   づく前記書き換え対象のフラッシュメモリに対する書き
   換えコードの書き込みを行うように構成されている半導
   体メモリ制御装置。
2. 【請求項２】 前記インタフェース制御手段は、 前記複数のフラッシュメモリのいずれか一つまたは複数
   を選択するためのメモリ選択レジスタと、 前記各フラッシュメモリで前記書き換えプログラムを格
   納している前記所要の記録領域を指定するための設定値
   を設定するメモリ分割スタートアドレスレジスタと、 前記中央演算処理装置から前記各インタフェースに入力
   されるアドレス信号と前記メモリ分割スタートアドレス
   レジスタの設定値とを比較し、比較結果のメモリ分割ア
   ドレス判別信号を出力するアドレス比較器とを備えてい
   ることを特徴とする請求項１に記載の半導体メモリ制御
   装置。
3. 【請求項３】 さらに、前記複数のフラッシュメモリ各
   々に配置される命令コードのプログラムのソースファイ
   ルを中間ファイルに翻訳するコンパイラと、前記中間フ
   ァイルを実行ファイルに変換するリンカとを具備し、 前記コンパイラは、前記ソースファイルに記載される前
   記複数のフラッシュメモリ各々への配置命令を解読し、
   前記複数のフラッシュメモリ全てに配置されるべき中間
   ファイルと、前記複数のフラッシュメモリ各々に配置さ
   れるべき中間ファイルを生成し、 前記リンカは、前記中間ファイルから前記複数のフラッ
   シュメモリ各々に最終的に配置される命令コードを生成
   することを特徴とする請求項１または請求項２に記載の
   半導体メモリ制御装置。