JP2003296104A - プロセッサおよびアセンブラ／コンパイラ - Google Patents

Abstract

(57)【要約】 【課題】プロセッサの性能を劣化させることなく、メモ
リに格納されたプログラムデータの解析、改変造を防
ぎ、設計者の意図したプログラムのみ処理を行う。 【解決手段】プログラムデータの格納されたメモリに対
し出力するアドレスを、不連続かつ一定の規則に従った
順序で発生し、命令およびオペランドのフェッチを行う
プロセッサと、ソースコードをオブジェクトコードに翻
訳した後、上記順序に対応する順序に並べ替えることで
最終的なプログラムデータを生成するアセンブラ／コン
パイラ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリに格納され
たプログラムデータの解析、改変造を防ぎ、設計者の意
図したプログラムのみ処理を行うプロセッサと、上記プ
ロセッサに所望のプログラムを実行させるためのアセン
ブラ／コンパイラに関する。

【０００２】

【従来の技術】プロセッサは、プログラムデータを格納
するメモリにアドレスを出力し、命令およびオペランド
のフェッチを行う。従来、上記アドレスは、プロセッサ
内部に用意したメモリへのアクセスごとに１ずつ加算さ
れる、プログラムカウンタの値を使用している。この方
法では、プログラムデータが実行順にメモリ内に整列す
るため、容易にプログラムデータの解析、改変造が行わ
れるおそれがあった。

【０００３】上記の問題点に対し、特開平１０−２０９
５６においては、メモリ内のプログラムデータを暗号化
する一方、プロセッサ内に上記暗号化に対応する復号化
回路を用意しておき、プロセッサは命令およびオペラン
ドのフェッチごとに、フェッチしたデータを復号化しな
がらプログラムを実行するという技術が提案されてい
る。

【０００４】この従来技術によると、メモリ内のプログ
ラムデータが暗号化されているため、プログラムデータ
の解析、改変造を防ぐことができる。しかし、上記従来
技術では、フェッチごとに復号化のための演算処理時間
が必要となるため、プロセッサの処理速度・性能が劣化
する。また、プロセッサ内に専用の復号化回路を用意す
る必要があり、回路規模および消費電力の増大を招いて
いた。

【０００５】

【発明が解決しようとする課題】本発明の目的は、上述
の問題点に対してプロセッサの性能を劣化させることな
く、メモリに格納されたプログラムデータの解析、改変
造を防ぎ、設計者の意図したプログラムのみ処理を行う
プロセッサと、上記プロセッサに所望のプログラムを実
行させるためのアセンブラ／コンパイラを提供すること
にある。

【０００６】

【課題を解決するための手段】上記課題を解決するため
の本発明のプロセッサは、プログラムデータが格納され
たメモリに対して出力するアドレスの生成手段を備え、
上記アドレス生成手段はアドレスを不連続かつ一定の規
則に従った順序で発生するアドレス生成手段であること
を特徴とする。

【０００７】また、上記プロセッサにおいて、上記アド
レス生成手段は現在のアドレス値に対しガロア体上の乗
算を行うことで次のアドレス値を生成するアドレス生成
手段であることを特徴とする。

【０００８】また、本発明において、メモリへのプログ
ラムデータの格納方法は、上記アドレス生成手段により
生成されないアドレスにダミーデータを埋め込むことを
特徴とする。

【０００９】また、本発明において、アセンブラ／コン
パイラは、ソースコードをオブジェクトコードに翻訳し
た後、不連続かつ一定の規則に従った順序に並べ替える
ことで最終的なプログラムデータを生成するアセンブル
／コンパイル手段を備えたことを特徴とする。

【００１０】また、上記アセンブラ／コンパイラにおい
て、上記アセンブル／コンパイル手段は、ソースコード
をオブジェクトコードに翻訳した後、プログラムデータ
の格納されるメモリのプログラムデータの格納される先
頭アドレス値に対しガロア体上の乗算を繰り返すことで
得られる数列の順序に並べ替えることで最終的なプログ
ラムデータを生成することを特徴とする。

【００１１】また、上記アセンブラ／コンパイラにおい
て、上記アセンブル／コンパイル手段は、不連続かつ一
定の規則に従った順序に並べ替えた後、プログラムデー
タの格納されるメモリのプログラムデータが格納されな
いアドレスにダミーデータを埋め込んで最終的なプログ
ラムデータを生成することを特徴とする。

【００１２】上記本発明の構成によれば、プロセッサ
は、プログラムデータの格納されたメモリに対し出力す
るアドレスを不連続な一定の規則に従った順序で発生
し、命令およびオペランドのフェッチを行い、アセンブ
ラ／コンパイラはソースコードをオブジェクトコードに
翻訳した後、上記順序に対応する順序に並べ替えること
で最終的なプログラムデータを生成する。これらのプロ
セッサおよびアセンブラ／コンパイラを使用すること
で、プログラムデータを不連続にメモリ内に格納するこ
とができる。

【００１３】アドレスを不連続な一定の規則に従った順
序で発生する手段の一例を以下に示す。アドレスバス幅
をｍｂｉｔとすると、プログラムデータの格納される先
頭アドレス値に対し、位数２^ｍのガロア体（以下、ＧＦ
（２^ｍ）と表記する）上で原始多項式の根αの乗算を繰
り返すことで、０ｈを除く全てのアドレスを不連続に発
生することができる。すなわち、現在のアドレス値に対
し上記αを乗算することで、次のアドレス値を生成する
ことができる。

【００１４】ガロア体上で上記αを乗算する回路は、一
般に使用されている線形シフトレジスタ（Ｌｉｎｅａｒ
Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ；以下、ＬＳＲと記
す）で実現可能であり、その処理速度および回路規模
は、従来のプログラムカウンタと同等である。さらに、
ＧＦ（２^ｍ）の原始多項式およびプログラムデータの格
納される先頭アドレス値を選定することで、異なる順序
でアドレスを発生することができるため、仮にプログラ
ムデータが不連続にメモリ内に格納されていることがわ
かったとしても、プログラムデータの解析、改変造は困
難である。ただし、プログラムデータの格納される先頭
アドレス値に０ｈを選定することはできない。

【００１５】上記の例では、プロセッサにおいてプログ
ラムカウンタの代わりにガロア体上の乗算器を用い、一
方、アセンブラ／コンパイラにおいてガロア体上の乗算
によって得た順序にオブジェクトコードを並べ替えるこ
とで、プログラムデータを不連続にメモリ内に格納する
ことができる。

【００１６】上記の例の他に、アドレスを不連続な一定
の規則に従った順序で発生する手段としては、乱数発生
器として一般に使用されているＭ系列発生器などを用い
ることもできる。

【００１７】このように本発明では、プログラムデータ
を不連続にメモリ内に格納するため、プロセッサの性能
を劣化させることなく、プログラムデータの解析、改変
造を困難にし、設計者の意図したプログラムのみ処理を
行うプロセッサおよびアセンブラ／コンパイラを提供す
ることができる。

【００１８】

【発明の実施の形態】図１に本発明の一実施例のプロセ
ッサ構成例を示す。プロセッサ１は、不連続アドレス生
成部１１、フェッチ部１２、命令解読部１３、演算部１
４から構成される。また、データバス４およびアドレス
バス５にて、外部にあってプログラムデータ７を格納す
るメモリ３と接続される。上記プログラムデータ７は、
メモリ格納前にアセンブラ／コンパイラ２によりソース
コード６からアセンブル／コンパイルされたオブジェク
トコードである。

【００１９】不連続アドレス生成部１１は、命令解読部
１３もしくは演算部１４の指示により、次にフェッチす
べきアドレスを生成し、アドレスバス５上に出力する。
フェッチ部１２は、メモリ３からアドレスバス５上のア
ドレスにより読み出されたデータバス４上の命令コード
もしくはオペランドをフェッチし、命令コードは命令解
読部１３に、また、オペランドは演算部１４に受け渡
す。命令解読部１３は、フェッチした命令コードを解読
し、不連続アドレス生成部１１および演算部１４に対
し、命令コードに応じた所定の指示を与える。演算部１
４は、命令解読部１３の指示により、内部のレジスタ、
オペランド、アドレスを用いて所定の演算を行い、ま
た、不連続アドレス生成部１１に対して、次のアドレス
の生成を指示する。

【００２０】このプロセッサ１は、一般的なプロセッサ
のプログラムカウンタを、不連続アドレス生成部１１に
変更することで実現可能である。図２〜８に不連続アド
レス生成部１１におけるアドレス生成方法の一例を示
す。

【００２１】図２にアドレス生成フローを示す。アドレ
スバス幅をｍｂｉｔとすると、プログラムの格納される
先頭アドレス値Ａ_０（２１）に対し、ＧＦ（２^ｍ）上で
原始多項式Ｈ（ｘ）の根αの乗算２２を繰り返すこと
で、０Ｈを除く全てのアドレスを不連続に発生すること
ができる。そこで、プログラムカウンタのインクリメン
トに、上記αの乗算を対応させ、現在のアドレス値に対
し上記αを乗算することで、次のアドレス値を生成す
る。すなわち、プログラムカウンタをｘだけインクリメ
ントする操作は、現在のアドレス値に対し上記αをｘ回
乗算することに相当する。この演算は、一般に使用され
ているＬＳＲで実現可能である。

【００２２】図３にＬＳＲの構成例を示す。ＬＳＲ３１
は、１タイムスロットの遅延素子３２が直接もしくはＧ
Ｆ（２^ｍ）上の加算器、すなわち、排他的論理和（ＸＯ
Ｒ）演算器３３で連結された回路であり、ＸＯＲ演算器
３３の位置はＨ（ｘ）により決まる。例えば、アドレス
バス幅が８ｂｉｔの場合、ガロア体はＧＦ（２^８）を用
い、Ｈ（ｘ）はｘ^８＋ｘ^４＋ｘ^３＋ｘ^２＋１，ｘ^８＋ｘ
^６＋ｘ^５＋ｘ^３＋１などから選択できる。先頭アドレス
値Ａ_０を０１ｈとすると、Ｈ（ｘ）＝ｘ^８＋ｘ ^４＋ｘ^３
＋ｘ^２＋１の場合、生成されるアドレス列は０１ｈ，０
２ｈ，０４ｈ，０８ｈ，１０ｈ，２０ｈ，４０ｈ，８０
ｈ，１Ｄｈ，３Ａｈ，…となり、不連続にアドレスが生
成される。

【００２３】Ｈ（ｘ）は、プロセッサが固有の原始多項
式を持ち、常にそれを用いてもよいし、外部からの設定
により、プログラムごとにいくつかの原始多項式の中か
ら任意に選択できるようにしてもよい。

【００２４】図４に上記後者の場合のＬＳＲ構成例を示
す。ＬＳＲ３１の全遅延素子３２間に、ＸＯＲ演算器３
３と、ＸＯＲとスルーを選択するセレクタ４２を用意し
ておく。どの遅延素子間でＸＯＲを行うかを、用いるＨ
（ｘ）に従いセレクタ４２に対し設定することで、プロ
グラムごとに原始多項式を変更することが可能である。

【００２５】また、原始多項式が同一の場合でも、先頭
アドレス値Ａ_０を任意のアドレスに設定することによ
り、ＬＳＲが発生する系列の位相を変えることができ
る。例として、アドレスバス幅が４ｂｉｔの場合につい
て、図５を用いて説明する。原始多項式Ｈ（ｘ）＝ｘ^４
＋ｘ＋１とすると、先頭アドレス値Ａ_０＝１ｈのときＬ
ＳＲが発生する系列５１と、先頭アドレス値Ａ_０＝Ｂｈ
のときＬＳＲが発生する系列５２は、位相が異なる。こ
の結果、見掛け上異なるアドレス順序となり、よりプロ
グラムデータの解析を困難とすることができる。ただ
し、有限体の性質上、プログラムの格納される先頭アド
レス値に０Ｈを選定することはできない。

【００２６】Ｈ（ｘ）として、原始多項式ではない既約
多項式を用いてもよい。原始多項式ではない既約多項式
を用いた場合、ＬＳＲが発生する系列が、原始多項式を
用いた場合に比べより短い周期となり、生成されないア
ドレスが生ずる。例として、アドレスバス幅が４ｂｉｔ
の場合について、図６を用いて説明する。ＧＦ（２４）
の既約多項式は、ｘ^４＋ｘ＋１，ｘ^４＋ｘ^３＋１，ｘ^４
＋ｘ^３＋ｘ^２＋ｘ＋１，ｘ^２＋ｘ＋１の４つである。こ
のうち、ｘ^４＋ｘ＋１，ｘ^４＋ｘ^３＋１は原始多項式で
あり、ＬＳＲが発生する系列６１の周期は２^４−１＝１
５である。

【００２７】一方、原始多項式でない既約多項式ｘ^４＋
ｘ^３＋ｘ^２＋ｘ＋１を用いた場合、ＬＳＲが発生する系
列６２の周期は５であり、生成されないアドレス６３が
生ずる。従って、原始多項式ではない既約多項式を用い
た場合、プログラムデータの長さが、発生系列の周期よ
り短くなくてはならない。しかし、プログラムの格納さ
れる先頭アドレス値により発生系列が異なるため、使用
しないアドレスにダミーデータを埋め込むことで、より
プログラムデータの解析を困難とすることができる。

【００２８】例として、アドレスバス幅が４ｂｉｔの場
合について、図７、８を用いて説明する。原始多項式で
ない既約多項式ｘ^４＋ｘ^３＋ｘ^２＋ｘ＋１をＨ（ｘ）に
用いて、先頭アドレス値Ａ_０＝１ｈのときＬＳＲが発生
する系列７１と、先頭アドレス値Ａ_０＝３ｈのときＬＳ
Ｒが発生する系列７２とでは、発生するアドレスが異な
る。従って、先頭アドレス値Ａ_０＝１ｈのプログラムデ
ータ８１と、先頭アドレス値Ａ_０＝１ｈのプログラムデ
ータ８２のように、プログラムごとに先頭アドレス値Ａ
_０を変え、かつ、使用しないアドレスにダミーデータ８
４を埋め込むことで、アドレス生成に使用する既約多項
式および先頭アドレスの秘匿性を高め、よりプログラム
データの解析を困難とすることができる。

【００２９】ダミーデータ８４は、ランダムデータでも
よいが、適度に命令コードを混ぜるなどして実際のプロ
グラムデータに似たデータとすると、よりプログラムデ
ータの解析を困難とすることができる。なお、ダミーデ
ータ８４の埋め込みは、プログラムデータ生成時にアセ
ンブラ／コンパイラにより行ってもよいし、人手で行っ
てもよい。また、プログラムごとに先頭アドレス値Ａ_０
を変えることで、メモリに同時に複数格納されたプログ
ラムデータ８３を扱うことも可能となる。

【００３０】本実施例で用いるＬＳＲは、アドレスバス
と同ｂｉｔのレジスタであり、一般的なプロセッサに用
いられるプログラムカウンタと、レジスタのｂｉｔ数は
同一である。他にアドレスバスのｂｉｔ数以下のＸＯＲ
演算器が必要となるが、これは、プログラムカウンタを
インクリメントするための整数加算器より小さな回路規
模である。また、ＬＳＲによる新たなアドレスの生成は
１タイムスロットで行われるため、処理速度に関しても
プログラムカウンタのインクリメントと同等である。こ
のように本実施例によれば、プロセッサの性能を劣化さ
せることなく、一般的なプロセッサのプログラムカウン
タを不連続アドレス生成部１１に変更することが可能で
ある。

【００３１】本実施例に挙げたアドレス生成方法はあく
まで一例であり、その他不連続な一定の規則に従った順
序でアドレスを生成する方法であれば、不連続アドレス
生成部１１におけるアドレス生成方法として適用可能で
ある。例えば、ガロア体上で上記αを乗算する回路であ
るＬＳＲの代わりに、乱数発生器として一般に使用され
ている、同じくガロア体上の演算により不連続系列を発
生するＭ系列発生器などを用いることもできる。

【００３２】図９に、上記のプロセッサ１が実行するプ
ログラムデータ７をソースコード６から変換するアセン
ブラ／コンパイラ２のフローチャートを示す。

【００３３】ステップ１０１にて、一般のアセンブラ／
コンパイラと同様に、ソースコード６をオブジェクトコ
ードに変換する。ステップ１０２にて、プロセッサ１の
持つ不連続アドレス生成部１１におけるアドレス生成方
法と同一の方法にて、アドレス系列を生成する。アドレ
ス生成方法で用いる演算は、ソフトウェアによる実現で
よい。ステップ１０３にて、オブジェクトコードを、ス
テップ１０２で生成したアドレス系列の順序にソート
し、結果をプログラムデータ７とする。

【００３４】以上、本発明を実施例に基づき具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能である。

【００３５】

【発明の効果】本発明によれば、プロセッサの性能を劣
化させることなく、メモリに格納されたプログラムデー
タの解析、改変造を防ぎ、設計者の意図したプログラム
のみ処理を行うプロセッサと、上記プロセッサに所望の
プログラムを実行させるためのアセンブラ／コンパイラ
を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるプロセッサの構成を
示すブロック図。

【図２】本発明の一実施例におけるアドレス生成方法を
示したフロー図。

【図３】本発明の一実施例におけるＬＳＲの一例を示し
たブロック図。

【図４】本発明の一実施例におけるＬＳＲの一例を示し
たブロック図。

【図５】本発明の一実施例におけるＬＳＲが発生するア
ドレスの説明図。

【図６】本発明の一実施例におけるＬＳＲが発生するア
ドレスの説明図。

【図７】本発明の一実施例におけるＬＳＲが発生するア
ドレスの説明図。

【図８】本発明の一実施例におけるメモリに格納された
プログラムデータの説明図。

【図９】本発明の一実施例によるアセンブラ／コンパイ
ラの動作例を示したフロー図。

【符号の説明】

１…プロセッサ、２…アセンブラ／コンパイラ、３…メ
モリ、４…データバス、５…アドレスバス、６…ソース
コード、７…プログラムデータ、１１…不連続アドレス
生成部、１２…フェッチ部、１３…命令解読部、１４…
演算部、２１…先頭アドレス、２２…ＧＦ（２^ｍ）の原
始多項式Ｈ（ｘ）の根αとの乗算、３１…ＬＳＲ、３２
…１タイムスロットの遅延素子、３３…ＧＦ（２）上の
加算器、４２…セレクタ、５１…先頭アドレス値Ａ_０＝
１ｈのときＬＳＲが発生する系列、５２…先頭アドレス
値Ａ_０＝ＢｈのときＬＳＲが発生する系列、６１…Ｈ
（ｘ）＝ｘ^４＋ｘ＋１のときＬＳＲが発生する系列、６
２…Ｈ（ｘ）＝ｘ^４＋ｘ^３＋ｘ ^２＋ｘ＋１のときＬＳＲ
が発生する系列、６３…Ｈ（ｘ）＝ｘ^４＋ｘ^３＋ｘ^２＋
ｘ＋１のとき生成されないアドレス、７１…先頭アドレ
ス値Ａ_０＝１ｈのときＬＳＲが発生する系列、７２…先
頭アドレス値Ａ_０＝３ｈのときＬＳＲが発生する系列、
８１…先頭アドレス値Ａ_０＝１ｈのプログラムデータ、
８２…先頭アドレス値Ａ_０＝３ｈのプログラムデータ、
８３…メモリに複数格納されたプログラムデータ、８４
…ダミーデータ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】プログラムデータの格納されたメモリに対
   し出力するアドレスの生成手段を備え、上記アドレス生
   成手段はアドレスを不連続かつ一定の規則に従った順序
   で発生するアドレス生成手段であることを特徴とするプ
   ロセッサ。
2. 【請求項２】上記アドレス生成手段は、現在のアドレス
   値に対しガロア体上の乗算を行うことで次のアドレス値
   を生成するアドレス生成手段であることを特徴とする請
   求項１記載のプロセッサ。
3. 【請求項３】請求項１または２に記載のプロセッサによ
   る上記アドレス生成手段により生成されないアドレス
   に、ダミーデータを埋め込むことを特徴とするメモリへ
   のプログラムデータ格納方法。
4. 【請求項４】ソースコードをオブジェクトコードに翻訳
   した後、不連続かつ一定の規則に従った順序に並べ替え
   ることで最終的なプログラムデータを生成するアセンブ
   ル／コンパイル手段を備えたことを特徴とするアセンブ
   ラ／コンパイラ。
5. 【請求項５】上記アセンブル／コンパイル手段は、ソー
   スコードをオブジェクトコードに翻訳した後、プログラ
   ムデータの格納されるメモリのプログラムデータの格納
   される先頭アドレス値に対しガロア体上の乗算を繰り返
   すことで得られる数列の順序に並べ替えることで最終的
   なプログラムデータを生成するアセンブル／コンパイル
   手段であることを特徴とする請求項４記載のアセンブラ
   ／コンパイラ。
6. 【請求項６】上記アセンブル／コンパイル手段は、不連
   続かつ一定の規則に従った順序に並べ替えた後、プログ
   ラムデータの格納されるメモリのプログラムデータが格
   納されないアドレスにダミーデータを埋め込んで最終的
   なプログラムデータを生成するアセンブル／コンパイル
   手段であることを特徴とする請求項４記載のアセンブラ
   ／コンパイラ。