JP2003282829A - Ferroelectric memory element and method and device for manufacturing it - Google Patents

Ferroelectric memory element and method and device for manufacturing it

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JP2003282829A
JP2003282829A JP2002089808A JP2002089808A JP2003282829A JP 2003282829 A JP2003282829 A JP 2003282829A JP 2002089808 A JP2002089808 A JP 2002089808A JP 2002089808 A JP2002089808 A JP 2002089808A JP 2003282829 A JP2003282829 A JP 2003282829A
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JP
Japan
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film
pattern
forming
electrode
surface modification
Prior art date
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Application number
JP2002089808A
Other languages
Japanese (ja)
Inventor
Atsushi Takakuwa
敦司 高桑
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Seiko Epson Corp
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Seiko Epson Corp
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing ferroelectric memory element by which a capacitor portion can be formed on the surface of a substrate with high shape accuracy and which can cope with an increase in area of the substrate. <P>SOLUTION: The ferroelectric memory element manufactured by this method is provided with a capacitor portion having a laminated structure of a first electrode 32, a ferroelectric film 34, and a second electrode 36 on a substrate 25. The first electrode 32, the ferroelectric film 34, and the second electrode 36 are formed one after another after the pattern of a surface modifying film 30 having such a surface characteristic that hardly causes the material constituting the capacitor portion to deposit on the surface of the film 30 is formed in an area except the forming area of the first electrode 32. The surface modifying film 30 formed on one substrate 25 is divided into a plurality of partial patterns and each partial pattern is formed by micro-contact printing. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、強誘電体メモリ素
子、強誘電体メモリ素子の製造方法、および強誘電体メ
モリ素子の製造装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory element, a method of manufacturing a ferroelectric memory element, and a manufacturing apparatus of a ferroelectric memory element.

【0002】[0002]

【従来の技術】強誘電体メモリ素子(FeRAM)は、
キャパシタ部分に強誘電体膜を用い、その自発分極によ
りデータを保持するものである。強誘電体メモリ素子の
キャパシタ部分は、基材上に、第1電極、強誘電体膜、
及び第2電極の積層構造を形成してなるもので、かかる
積層構造は、従来、レジストパターンをエッチングマス
クとし、反応性ガスを利用したドライエッチングによっ
て形成されていた。しかし、従来の技術では、キャパシ
タ部分を構成する材料、特に、電極材料として好適に用
いられる白金(Pt)やイリジウム(Ir)は、エッチ
ングに用いられるガスに対しての反応性が低いため、通
常、物理的作用を高めたエッチング(スパッタエッチン
グ)によりエッチングを行っている。この場合、エッチ
ングにより生じる二次生成物は気相中に除去されずに、
レジストパターンの側壁に再付着してしまう。この再付
着物を除去することは非常に困難であり、構造物として
残ってしまい、結果的に形状精度が悪くなるという問題
があった。これを回避するための方法の一つとして、レ
ジストを後退させながらエッチングを進行させると、レ
ジストパターンの側壁への二次生成物の再付着が発生し
ない。しかし、このようなエッチング法では側壁が傾斜
したキャパシタ部分となってしまうため、高集積化が困
難となる。
2. Description of the Related Art Ferroelectric memory devices (FeRAM) are
A ferroelectric film is used for the capacitor part, and data is retained by its spontaneous polarization. The capacitor portion of the ferroelectric memory device has a first electrode, a ferroelectric film, and
And a laminated structure of the second electrode, which has been conventionally formed by dry etching using a reactive gas with a resist pattern as an etching mask. However, in the conventional technique, the material forming the capacitor portion, in particular, platinum (Pt) or iridium (Ir), which is preferably used as an electrode material, has a low reactivity with the gas used for etching, and thus is usually used. Etching is performed by etching (sputter etching) with an enhanced physical action. In this case, the secondary products generated by etching are not removed in the gas phase,
It is reattached to the sidewall of the resist pattern. It is very difficult to remove this reattachment, and it remains as a structure, resulting in a problem that the shape accuracy is deteriorated. As one of the methods for avoiding this, when the etching is advanced while the resist is receding, the re-adhesion of secondary products to the sidewall of the resist pattern does not occur. However, such an etching method makes it difficult to achieve high integration because the side wall becomes a capacitor portion having an inclined side wall.

【0003】また、通常は1枚の基材の面上にチップ複
数個分のキャパシタ部分に対応する前記積層構造等を形
成し、最後に個々のチップ毎に切り分ける方法が用いら
れるが、近年は、製造効率を上げるために、基材を大面
積化して、1枚の基材の面上に形成するチップの個数を
増大させることが要望されている。
Further, usually, a method is used in which the above-mentioned laminated structure corresponding to a capacitor portion for a plurality of chips is formed on the surface of one substrate, and finally cut into individual chips. In order to increase the manufacturing efficiency, it is required to increase the area of the base material and increase the number of chips formed on the surface of one base material.

【0004】[0004]

【発明が解決しようとする課題】本発明は上記事情に鑑
みてなされたもので、基材上にキャパシタ部分を形状精
度良く形成することができ、基材の大面積化にも対応で
きる強誘電体メモリ素子の製造方法および製造装置、な
らびにその方法により得られる強誘電体素子を提供する
ことを目的とする。
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and it is possible to form a capacitor portion on a base material with a high shape accuracy, and it is possible to cope with an increase in the area of the base material. An object of the present invention is to provide a method and an apparatus for manufacturing a body memory element, and a ferroelectric element obtained by the method.

【0005】[0005]

【課題を解決するための手段】本発明の第1の強誘電体
素子の製造方法は、基材上に、第1電極、強誘電体膜、
及び第2電極の積層構造を有するキャパシタ部分を備え
た強誘電体メモリ素子の製造方法であって、前記第1電
極、強誘電体膜、または第2電極のいずれかをなす薄膜
パターンを形成する工程が、該薄膜パターンの形成領域
を除く領域に表面修飾膜のパターンを形成する工程と、
前記薄膜パターンの形成領域に前記薄膜パターンを形成
する工程を有しており、前記表面修飾膜のパターンを形
成する工程において、1枚の基材上に形成される前記表
面修飾膜のパターンを複数の部分パターンに分割し、各
部分パターンをマイクロコンタクトプリンティングによ
りそれぞれ形成することを特徴とする。あるいは、前記
薄膜パターンを形成する際に、該薄膜パターンの形成領
域に表面修飾膜のパターンを形成した後、前記表面修飾
膜上に前記薄膜パターンを形成してもよい。
According to a first method of manufacturing a ferroelectric element of the present invention, a first electrode, a ferroelectric film, and
And a method of manufacturing a ferroelectric memory device having a capacitor portion having a laminated structure of a second electrode, wherein a thin film pattern forming either the first electrode, the ferroelectric film or the second electrode is formed. A step of forming a pattern of the surface modification film in a region excluding the formation region of the thin film pattern,
The method has a step of forming the thin film pattern in a formation region of the thin film pattern, and in the step of forming the pattern of the surface modification film, a plurality of patterns of the surface modification film formed on one substrate are formed. It is characterized in that it is divided into partial patterns and each partial pattern is formed by microcontact printing. Alternatively, when forming the thin film pattern, the pattern of the surface modification film may be formed in the formation region of the thin film pattern, and then the thin film pattern may be formed on the surface modification film.

【0006】この製造方法によれば、前記表面修飾膜の
表面が、薄膜パターンの形成領域の表面に比べて、前記
薄膜パターンを形成するための材料が堆積され難い表面
特性を有するように構成して、前記表面修飾膜のパター
ンが形成されていない領域、すなわち薄膜パターンの形
成領域の表面上に薄膜パターンを、エッチングを行なわ
ずに、精度良く形成することができる。または、前記表
面修飾膜の表面が、薄膜パターンが形成されない領域の
表面に比べて、前記薄膜パターンを形成するための材料
が堆積され易い表面特性を有するように構成して、前記
表面修飾膜のパターン上に薄膜パターンを、エッチング
を行なわずに、精度良く形成することができる。また、
1枚の基材上に形成される前記表面修飾膜のパターンを
複数の部分パターンに分割して、各部分パターンをマイ
クロコンタクトプリンティングによりそれぞれ形成する
ことにより、基材に多少の反りが生じていても、形状精
度に優れた表面修飾膜のパターンを、再現性良く形成す
ることができる。従って、面積が大きい領域に対して
も、前記薄膜パターンを精度良く製造することができる
ので、信頼性に優れた強誘電体メモリ素子が得られる。
また、基材の面全体に対して一括的に、マイクロコンタ
クトプリンティングで表面修飾膜を形成する場合に比べ
て、製造装置の小型化を達成することができるほか、材
料の無駄を少なくして材料の使用効率を向上させること
ができ、コストの削減を図ることができる。
According to this manufacturing method, the surface of the surface modification film has surface characteristics such that the material for forming the thin film pattern is less likely to be deposited than the surface of the thin film pattern forming region. Thus, the thin film pattern can be accurately formed on the surface of the region where the pattern of the surface modification film is not formed, that is, the region where the thin film pattern is formed, without etching. Alternatively, the surface of the surface modification film is configured to have a surface property that a material for forming the thin film pattern is more likely to be deposited than the surface of a region where the thin film pattern is not formed, A thin film pattern can be accurately formed on the pattern without etching. Also,
By dividing the pattern of the surface modification film formed on one substrate into a plurality of partial patterns and forming each partial pattern by microcontact printing, the substrate is slightly warped. Also, it is possible to form the pattern of the surface modification film having excellent shape accuracy with good reproducibility. Therefore, the thin film pattern can be accurately manufactured even in a region having a large area, so that a ferroelectric memory device having excellent reliability can be obtained.
In addition, it is possible to achieve miniaturization of the manufacturing apparatus and reduce the waste of materials compared to the case where the surface modification film is formed on the entire surface of the base material collectively by microcontact printing. It is possible to improve the use efficiency of the, and reduce the cost.

【0007】本発明の第2の強誘電体メモリ素子の製造
方法は、基材上に、第1電極、強誘電体膜、及び第2電
極の積層構造を有するキャパシタ部分を備えた強誘電体
メモリ素子の製造方法であって、前記第1電極、強誘電
体膜、または第2電極のいずれかをなす薄膜パターンを
形成する工程が、前記基材上の全面に、放射線の照射に
よって前記薄膜パターンの下層との結合が切れる性質を
有する表面修飾膜を形成する工程と、該表面修飾膜上に
マスクおよび放射線透過性を有する重し層を順に積層さ
せた状態で、前記表面修飾膜に対して放射線照射を行な
って該表面修飾膜をパターニングすることによって、前
記薄膜パターンの形成領域を除く領域に表面修飾膜のパ
ターンを形成する工程と、該薄膜パターンの形成領域に
前記薄膜パターンを形成する工程を有しており、前記表
面修飾膜のパターンを形成する工程において、1枚の基
材上に積層される前記重し層を複数の部分重し層に分割
して設け、該部分重し層が設けられている領域に前記放
射線の照射を行なう工程を有することを特徴とする。あ
るいは、前記表面修飾膜に対して放射線照射を行なって
該表面修飾膜をパターニングする際に、前記薄膜パター
ンの形成領域に表面修飾膜のパターンを形成した後、該
表面修飾膜上に前記薄膜パターンを形成してもよい。
According to a second method of manufacturing a ferroelectric memory device of the present invention, a ferroelectric having a capacitor portion having a laminated structure of a first electrode, a ferroelectric film and a second electrode on a base material. In the method of manufacturing a memory element, the step of forming a thin film pattern forming any one of the first electrode, the ferroelectric film, and the second electrode includes the step of forming a thin film by irradiating the entire surface of the base material with radiation. A step of forming a surface modification film having a property of breaking the bond with the lower layer of the pattern, and a state in which a mask and a weight layer having radiation transparency are sequentially laminated on the surface modification film, with respect to the surface modification film. Forming a pattern of the surface modification film in an area other than the area where the thin film pattern is formed by irradiating radiation to pattern the surface modification film, and the thin film pattern is formed in the area where the thin film pattern is formed. The step of forming the pattern of the surface modification film, the weight layer laminated on one base material is provided by being divided into a plurality of partial weight layers. The method is characterized by including the step of irradiating the region where the weight layer is provided with the radiation. Alternatively, when the surface modification film is irradiated with radiation to pattern the surface modification film, a pattern of the surface modification film is formed in a region where the thin film pattern is formed, and then the thin film pattern is formed on the surface modification film. May be formed.

【0008】この製造方法によれば、前記表面修飾膜の
表面が、薄膜パターンの形成領域の表面に比べて、前記
薄膜パターンを形成するための材料が堆積され難い表面
特性を有するように構成して、前記表面修飾膜のパター
ンが形成されていない領域、すなわち薄膜パターンの形
成領域の表面上に薄膜パターンを、エッチングを行なわ
ずに、精度良く形成することができる。または、前記表
面修飾膜の表面が、薄膜パターンが形成されない領域の
表面に比べて、前記薄膜パターンを形成するための材料
が堆積され易い表面特性を有するように構成して、前記
表面修飾膜のパターン上に薄膜パターンを、エッチング
を行なわずに、精度良く形成することができる。また、
表面修飾膜をパターニングする際に、該表面修飾膜上に
マスクを積層させ、その上に、基材の面よりも小面積の
部分重し層を設けた状態で放射線照射を行なうことによ
り、基材の面全体と略同じ大きさの重し層を用いる場合
に比べて、マスクと表面修飾膜との密着性が向上し、パ
ターン形状の精度をより高めることができる。
According to this manufacturing method, the surface of the surface modification film has surface characteristics in which the material for forming the thin film pattern is less likely to be deposited than the surface of the region where the thin film pattern is formed. Thus, the thin film pattern can be accurately formed on the surface of the region where the pattern of the surface modification film is not formed, that is, the region where the thin film pattern is formed, without etching. Alternatively, the surface of the surface modification film is configured to have a surface property that a material for forming the thin film pattern is more likely to be deposited than the surface of a region where the thin film pattern is not formed, A thin film pattern can be accurately formed on the pattern without etching. Also,
When the surface modification film is patterned, a mask is laminated on the surface modification film, and a partial weight layer having a smaller area than the surface of the base material is provided on the mask to perform radiation irradiation, thereby The adhesion between the mask and the surface modification film is improved, and the accuracy of the pattern shape can be further improved, as compared with the case where a weight layer having substantially the same size as the entire surface of the material is used.

【0009】本発明の強誘電体メモリ素子の製造装置
は、基材を保持する保持手段と、該保持手段に保持され
た前記基材の面に対向して設けられた、前記基材の面よ
りも面積が小さいパターン形状を有するスタンプと、該
スタンプを表面修飾膜を形成し得る溶液で濡らす手段
と、前記スタンプと前記基材との相対位置を該基材の面
に平行な方向に移動させる手段と、前記スタンプを前記
基材の面に接触させる手段を具備することを特徴とす
る。
According to another aspect of the present invention, there is provided a manufacturing apparatus of a ferroelectric memory device, a holding means for holding a base material, and a surface of the base material provided facing the surface of the base material held by the holding means. A stamp having a pattern shape having a smaller area than that, means for wetting the stamp with a solution capable of forming a surface modification film, and moving the relative position of the stamp and the base material in a direction parallel to the surface of the base material. And a means for bringing the stamp into contact with the surface of the base material.

【0010】この製造装置によれば、1枚の基材上に形
成される表面修飾膜のパターンを複数の部分パターンに
分割して、各部分パターンをマイクロコンタクトプリン
ティングによりそれぞれ形成する工程を実施することが
できるので、面積が大きい領域に対して、形状精度に優
れた表面修飾膜のパターンを再現性良く形成することが
できる。また、スタンプの大きさは、基材の面よりも小
さくて済むので、装置の小型化、材料の使用効率の向
上、およびコストの削減を図ることができる。
According to this manufacturing apparatus, the step of dividing the pattern of the surface modification film formed on one substrate into a plurality of partial patterns and forming each partial pattern by microcontact printing is carried out. Therefore, it is possible to form a pattern of the surface modification film having excellent shape accuracy with good reproducibility in a region having a large area. Further, since the size of the stamp is smaller than that of the surface of the base material, it is possible to reduce the size of the apparatus, improve the efficiency of using the material, and reduce the cost.

【0011】また本発明は、本発明の製造方法により得
られる強誘電体メモリ素子を提供するものである。
The present invention also provides a ferroelectric memory device obtained by the manufacturing method of the present invention.

【0012】[0012]

【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照して説明する。 (第1の実施の形態)図1〜図6を参照しながら、本発
明の第1の実施の形態に係る強誘電体メモリ素子の製造
方法を説明する。強誘電体メモリ素子は、不揮発性半導
体記憶装置である。情報の記憶の最小単位は、メモリセ
ルであり、例えば一つのトランジスタと一つのキャパシ
タ部分が組み合わされてメモリセルが構成されている。
そして、このような複数のメモリセルが並べられてメモ
リアレイが構成される。この場合、複数のメモリセルは
規則正しく、複数行複数列で並べることができる。
BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) A method of manufacturing a ferroelectric memory device according to a first embodiment of the present invention will be described with reference to FIGS. The ferroelectric memory element is a non-volatile semiconductor memory device. The minimum unit for storing information is a memory cell, and for example, a memory cell is configured by combining one transistor and one capacitor portion.
Then, such a plurality of memory cells are arranged to form a memory array. In this case, the plurality of memory cells can be regularly arranged and arranged in a plurality of rows and a plurality of columns.

【0013】図中符号10は半導体ウェハ等からなる基
板である。基板10は、一方の面10aを多数の領域に
分け、各領域にそれぞれチップ構造を形成した後、個々
のチップ毎に切断されるものである。例えば基板10は
直径100mm〜300mmの略円形で、1枚の基板1
0から矩形のチップが例えば10個〜1000個程度切
り出される。
Reference numeral 10 in the figure denotes a substrate made of a semiconductor wafer or the like. The substrate 10 is one in which one surface 10a is divided into a large number of regions, a chip structure is formed in each region, and then cut into individual chips. For example, the substrate 10 has a substantially circular shape with a diameter of 100 mm to 300 mm, and one substrate 1
For example, about 10 to 1000 rectangular chips are cut out from 0.

【0014】(トランジスタ形成工程)まず、図1に示
すように、基板10に、強誘電体メモリ素子の制御を行
うトランジスタ12を形成する。この基板10に、必要
に応じてトランジスタのような機能デバイスを設けた構
造物が、本発明における基材25に相当する。トランジ
スタ12は、公知の構成を適用すればよく、薄膜トラン
ジスタ(TFT)であってもよい。MOSFETであれ
ば、トランジスタ12は、ドレイン及びソース14、1
6と、ゲート電極18とを含む。ゲート電極18は、ワ
ード線44(図7参照)に接続されている。ドレイン及
びソースの一方14に接続される電極20は、ビット線
42(図7参照)に接続される。ドレイン及びソースの
他方16に接続される電極(プラグ)22は、強誘電体
メモリ素子のキャパシタ部分の第1電極32(図5
(C)参照)に接続される。なお、各メモリセルは、L
OCOS(Loca1 Oxidation ofSil
icon)17で分離され、トランジスタ12上にはS
iO2等からなる層間絶縁膜19が形成されている。
(Transistor Forming Step) First, as shown in FIG. 1, a transistor 12 for controlling a ferroelectric memory element is formed on a substrate 10. A structure in which a functional device such as a transistor is provided on the substrate 10 as necessary corresponds to the base material 25 in the present invention. The transistor 12 may have a known structure and may be a thin film transistor (TFT). If it is a MOSFET, the transistor 12 has a drain and a source 14, 1
6 and a gate electrode 18. The gate electrode 18 is connected to the word line 44 (see FIG. 7). The electrode 20 connected to one of the drain and source 14 is connected to the bit line 42 (see FIG. 7). The electrode (plug) 22 connected to the other one of the drain and source 16 is the first electrode 32 (see FIG. 5) of the capacitor portion of the ferroelectric memory element.
(See (C)). Each memory cell has an L
OCOS (Loca 1 Oxidation of Sil
icon) 17 and S on the transistor 12.
An interlayer insulating film 19 made of iO 2 or the like is formed.

【0015】(キャパシタ部分の形成工程)次に、キャ
パシタ部分の形成を行う。まず、図2に示すように、基
材25の表面上に、表面修飾膜30のパターンを形成す
ることによって、基材25の表面特性に選択性を付与す
る。ここで、基材25の表面特性に選択性を付与すると
は、基材25の表面の、当該表面に堆積させるための材
料に対するぬれ性等の表面特性の異なる領域を形成する
ことである。本実施の形態において、具体的には、基板
10に形成された層間絶縁膜19及び電極(プラグ)2
2が露出した表面であって、キャパシタ部分が形成され
る領域を除く領域に、キャパシタ部分を構成する部材を
形成するための材料(後述の第1電極32の材料、強誘
電体膜34の材料、および第2電極36の材料)が堆積
され難い表面修飾膜30を形成する。その後、図5
(A)〜(C)に示すように、表面修飾膜30が形成さ
れていない領域に、キャパシタ部分の第1電極32、強
誘電体膜34、および第2電極36を順に、例えば化学
的気相成長法(CVD)、物理的気相成長法、又は液相
法を用いて形成する。
(Capacitor Portion Forming Step) Next, the capacitor portion is formed. First, as shown in FIG. 2, by forming a pattern of the surface modification film 30 on the surface of the base material 25, selectivity is given to the surface characteristics of the base material 25. Here, imparting selectivity to the surface characteristics of the base material 25 means forming areas on the surface of the base material 25 having different surface characteristics such as wettability with a material to be deposited on the surface. In the present embodiment, specifically, the interlayer insulating film 19 and the electrode (plug) 2 formed on the substrate 10
2 is an exposed surface and is a material for forming a member forming the capacitor portion (a material for a first electrode 32 and a material for a ferroelectric film 34, which will be described later) in a region other than a region where the capacitor portion is formed. , And the material of the second electrode 36) is formed, the surface modification film 30 is formed. After that, FIG.
As shown in (A) to (C), the first electrode 32, the ferroelectric film 34, and the second electrode 36 of the capacitor portion are sequentially formed in a region where the surface modification film 30 is not formed, for example, by chemical vapor deposition. It is formed by a phase growth method (CVD), a physical vapor deposition method, or a liquid phase method.

【0016】(表面修飾膜形成工程)本実施の形態にお
いて、表面修飾膜30は、マイクロコンタクトプリンテ
ィングにより形成される。マイクロコンタクトプリンテ
ィングを用いて表面修飾膜30を形成するには、図2に
示すように、ポリジメチルシロキサンなどで形成された
スタンプ61に、表面修飾膜30を構成する物質を溶媒
に溶かしてなる溶液をしみこませた後、スタンプ61を
基材25の表面に接触させて、表面修飾膜30を構成す
る物質を転写する。表面修飾膜30を構成する物質とし
ては、例えば、シランカップリング剤(有機ケイ素化合
物)やチオール化合物を使用することができる。ここ
で、チオール化合物とは、メルカプト基(−SH)を持
つ有機化合物(R1−SH;R1はアルキル基等の置換可
能な炭化水素基)の総称をいう。これらの化合物を、例
えば、ジクロロメタン、トリクロロメタン等の有機溶剤
に溶かして0.1〜10mM程度の溶液とする。また、
シランカップリング剤とは、R2 nSiX4-n(nは自然
数、R2はH、アルキル基等の置換可能な炭化水素基)
で表される化合物であり、Xは−OR3、−COOH、
−OOCR3、−NH3-n3n、−OCN、ハロゲン等
である(R3はアルキル基等の置換可能な炭化水素
基)。これらシランカップリング剤及びチオール化合物
の中で、特にR1やR3がCn2n+1m2m(n、mは自
然数)であるようなフッ素原子を有する化合物は、表面
自由エネルギーが小さく、他の材料との親和性が小さい
ので好ましく用いられる。または、メルカプト基や−C
OOH基を有する化合物からなる膜も用いることができ
る。以上の材料による表面修飾膜30は、単分子膜でも
よく、その累積膜の形で用いることもできる。
(Surface Modification Film Forming Step) In the present embodiment, the surface modification film 30 is formed by microcontact printing. To form the surface modification film 30 by using microcontact printing, as shown in FIG. 2, a solution obtained by dissolving a substance forming the surface modification film 30 in a solvent on a stamp 61 formed of polydimethylsiloxane or the like. After soaking, the stamp 61 is brought into contact with the surface of the base material 25 to transfer the substance forming the surface modification film 30. As the substance forming the surface modification film 30, for example, a silane coupling agent (organosilicon compound) or a thiol compound can be used. Here, the thiol compound is a general term for organic compounds having a mercapto group (—SH) (R 1 —SH; R 1 is a substitutable hydrocarbon group such as an alkyl group). These compounds are dissolved in an organic solvent such as dichloromethane or trichloromethane to give a solution of about 0.1 to 10 mM. Also,
The silane coupling agent is R 2 n SiX 4-n (n is a natural number, R 2 is H, a substitutable hydrocarbon group such as an alkyl group)
X is -OR 3 , -COOH,
-OOCR 3, an -NH 3-n R 3 n, -OCN, halogen, etc. (R 3 are replaceable hydrocarbon group such as an alkyl group). Among these silane coupling agents and thiol compounds, compounds having a fluorine atom such that R 1 and R 3 are C n F 2n + 1 C m H 2m (n and m are natural numbers) are particularly preferable for the surface free energy. Is small and its affinity with other materials is small, so that it is preferably used. Alternatively, a mercapto group or -C
A film made of a compound having an OOH group can also be used. The surface modification film 30 made of the above materials may be a monomolecular film or may be used in the form of a cumulative film thereof.

【0017】また、表面修飾膜30を形成する際には、
図3に示すように、1枚の基材25上に形成すべき表面
修飾膜30を複数の部分パターン30aに分割し、1個
のスタンプ61には1つの部分パターン30aに対応す
る形状の凸部を設けて、該スタンプ61を複数回、基材
25上の異なる領域に接触させることにより該基材25
上に表面修飾膜30を形成する。1枚の基材25に対し
て複数個のスタンプ61を使用してもよい。1つの部分
パターン30aは、1個〜複数個のチップに相当するパ
ターンとすれば、部分パターンと部分パターンとの境目
がチップ上に存在するのを避けることができるのでより
好ましい。1個のスタンプ61で形成される1つの部分
パターン30aの大きさ(面積)が大きすぎると、基材
25に反りが生じている場合などに部分パターン30a
の形状精度が悪くおそれがある。一方、1つの部分パタ
ーン30aの大きさ(面積)が小さすぎると製造効率が
悪くなるので、0.5cm2〜20cm2程度の面積とす
るのが好ましい。
When forming the surface modification film 30,
As shown in FIG. 3, the surface modification film 30 to be formed on one substrate 25 is divided into a plurality of partial patterns 30a, and one stamp 61 has a convex shape corresponding to one partial pattern 30a. Part is provided and the stamp 61 is brought into contact with different regions of the base material 25 a plurality of times.
The surface modification film 30 is formed on top. A plurality of stamps 61 may be used for one substrate 25. One partial pattern 30a is preferably a pattern corresponding to one to a plurality of chips because it is possible to avoid the boundary between the partial patterns from existing on the chip. If the size (area) of one partial pattern 30a formed by one stamp 61 is too large, the partial pattern 30a may be warped when the base material 25 is warped.
There is a possibility that the shape accuracy of is poor. On the other hand, since the size (area) is too and production efficiency small one partial pattern 30a is deteriorated, preferably in the 0.5 cm 2 to 20 cm 2 approximately area.

【0018】図4は、かかる表面修飾膜30の形成に好
適に用いられる装置の例を示したものである。図中符号
61はスタンプ、25は基材を示す。基材25は保持手
段220に保持されている。スタンプ61は基材25の
一方の面25aに対向するように設けられており、スタ
ンプ位置制御機構230により、光透過性基板25の一
方の面25aに垂直なZ方向と、該Z方向に垂直なX方
向およびY方向に移動可能に構成されている。また、図
示していないが、スタンプ61を、例えばディッピング
法やスピンコート法などの適宜の塗布方法により、表面
修飾膜30を構成する物質を含む溶液で濡らす手段が設
けられている。
FIG. 4 shows an example of an apparatus preferably used for forming the surface modification film 30. In the figure, reference numeral 61 indicates a stamp, and 25 indicates a base material. The base material 25 is held by the holding means 220. The stamp 61 is provided so as to face one surface 25a of the base material 25, and the stamp position control mechanism 230 allows the stamp 61 to be perpendicular to the one surface 25a of the light transmissive substrate 25 and to be perpendicular to the Z direction. It is configured to be movable in various X and Y directions. Further, although not shown, means for wetting the stamp 61 with a solution containing a substance forming the surface modification film 30 is provided by an appropriate coating method such as a dipping method or a spin coating method.

【0019】かかる構成の装置を用いて、マイクロコン
タクトプリンティングにより表面修飾膜30を形成する
には、まず、スタンプ61を表面修飾膜30を構成する
物質を含む溶液で濡らした後、スタンプ位置制御機構2
30により基材25をX方向および/またはY方向に移
動させて、スタンプ位置の上方に位置させ、次いでZ方
向に移動させてスタンプ61を基材25に接触させる。
さらに、スタンプ61をX方向および/またはY方向に
移動させて他のスタンプ位置の上方に位置させた後、Z
方向に移動させて基材25に接触させる動作を繰り返
す。また、この例では、スタンプ61が2個設けられて
おり、該2個のスタンプ61の移動がそれぞれ独立して
制御されるように構成されている。
In order to form the surface modification film 30 by microcontact printing using the apparatus having such a structure, first, the stamp 61 is wetted with a solution containing the substance forming the surface modification film 30 and then the stamp position control mechanism. Two
The base material 25 is moved in the X direction and / or the Y direction by 30 to be positioned above the stamp position, and then moved in the Z direction to bring the stamp 61 into contact with the base material 25.
Further, after moving the stamp 61 in the X direction and / or the Y direction to position it above the other stamp positions, Z
The operation of moving in the direction and contacting the base material 25 is repeated. Further, in this example, two stamps 61 are provided, and the movements of the two stamps 61 are independently controlled.

【0020】(第1電極形成工程)このようにして、基
材25上に表面修飾膜30のパターンを形成した後、図
5(A)に示すように、キャパシタ部分の形成領域、す
なわち表面修飾膜30が形成されていない領域に、強誘
電体メモリ素子のキャパシタ部分の下部電極となる第1
電極32を形成する。ここで、第1電極32の平面形状
とプラグ22の平面形状とは完全に一致しなくてもよ
い。本実施の形態において、表面修飾膜30が形成され
ている領域を第2の領域26といい、それ以外の領域を
第1の領域24という。
(Step of Forming First Electrode) After the pattern of the surface modification film 30 is formed on the base material 25 in this manner, as shown in FIG. In the region where the film 30 is not formed, a first electrode which becomes a lower electrode of the capacitor portion of the ferroelectric memory device is formed.
The electrode 32 is formed. Here, the planar shape of the first electrode 32 and the planar shape of the plug 22 do not have to be completely the same. In the present embodiment, the region where the surface modification film 30 is formed is called the second region 26, and the other region is called the first region 24.

【0021】具体的には、基板10にトランジスタ12
等が形成された基材25の表面の全体に対して、例えば
気相法による成膜工程を行う。このとき、第2の領域2
6では成膜がされ難いので、第1の領域24に選択的に
成膜がされ、第1の領域24のみに第1電極32が形成
される。気相法としては、CVD、特にMOCVD(M
etal Organic Chemical Vapo
r Deposition)を適用することが好ましい。
第2の領域26では、全く成膜されないことが好ましい
が、第1の領域24での成膜よりも、成膜スピードにお
いて2桁以上遅ければよい。また、第1電極32の形成
には、その材料の溶液を液相の状態で第1の領域24に
選択的に供給する方法、又はその材料の溶液を超音波等
によりミスト化して第1の領域24に選択的に供給する
ミストデポジション法を採用することも好ましい。第1
電極32を構成する材料としては、例えばPt、Ir等
を用いることができる。基材25上に第1の領域24
と、前述したような材料を含む表面修飾膜30(第2の
領域26)とを形成することによって表面特性の選択性
を形成した場合、Ptについては、例えば(C5
722Pt、(C5HFO22Pt、(C35)(C5
5)Ptを電極を形成するための材料として、Irに
ついては、例えば(C353Irを電極を形成するた
めの材料として用いて、選択的に堆積させることができ
る。
Specifically, the transistor 12 is formed on the substrate 10.
A film forming process by, for example, a vapor phase method is performed on the entire surface of the base material 25 on which the above are formed. At this time, the second area 2
Since it is difficult to form a film in No. 6, the film is selectively formed in the first region 24, and the first electrode 32 is formed only in the first region 24. As the vapor phase method, CVD, especially MOCVD (M
etal Organic Chemical Vapo
It is preferable to apply r Deposition).
It is preferable that no film is formed in the second region 26, but the film forming speed may be two or more orders of magnitude slower than the film forming in the first region 24. Further, in forming the first electrode 32, a method of selectively supplying a solution of the material in a liquid phase state to the first region 24, or a method of forming a mist of the solution of the material by ultrasonic waves or the like It is also preferable to employ the mist deposition method of selectively supplying to the region 24. First
As a material forming the electrode 32, for example, Pt, Ir or the like can be used. First region 24 on substrate 25
And the surface modification film 30 (second region 26) containing the material as described above is formed to form the selectivity of the surface characteristics, for Pt, for example, (C 5 H
7 O 2 ) 2 Pt, (C 5 HFO 2 ) 2 Pt, (C 3 H 5 ) (C 5
H 5 ) Pt may be used as a material for forming an electrode, and Ir may be selectively deposited by using, for example, (C 3 H 5 ) 3 Ir as a material for forming an electrode.

【0022】(強誘電体膜形成工程)第1電極32を形
成した後、図5(B)に示すように、第1電極32上に
強誘電体膜34を形成する。具体的には、基材25の表
面の全体に対して、例えば気相法による成膜工程を行う
ことにより、第1電極32上では成膜がされ、第2の領
域26では成膜がされにくいので、第1電極32上のみ
に強誘電体謨34が形成される。気相法としてはCV
D、特にMOCVDを好適に用いることができる。ま
た、強誘電体膜34の形成には、その材料の溶液を液相
の状態で第2の領域26を除く領域、すなわち第1電極
32上にインクジェット法等で選択的に供給する方法、
又はその材料の溶液を超音波等によりミスト化して第1
電極32上に選択的に供給するミストデポジション法を
採用することも好ましい。強誘電体膜34の組成は、強
誘電性を示してキャパシタ絶縁膜として使用でき、かつ
CVDによる成膜が可能であれば、任意の組成とするこ
とができる。例えば、PZT系圧電材料の他、ニオブや
酸化ニッケル、酸化マグネシウム等の金属酸化物を添加
したもの等が適用できる.具体的には、チタン酸鉛(P
bTiO3)、ジルコン酸チタン酸鉛(Pb(Zr,T
i)O3)、ジルコン酸鉛(PbZrO3)、チタン酸鉛
ランタン((Pb,La),(TiO3)、ジルコン酸
チタン酸鉛ランタン((Pb,La)(Zr,Ti)O
3)又はマグネシウムニオブ酸ジルコニウムチタン酸鉛
(Pb(Zr,Ti)(Mg,Nb)O3)等を使用す
ることができる。あるいは、Sr、Bi、Taを構成元
素として有するSBTを使用することもできる。
(Ferroelectric Film Forming Step) After forming the first electrode 32, a ferroelectric film 34 is formed on the first electrode 32, as shown in FIG. 5B. Specifically, the film is formed on the first electrode 32 and the film is formed on the second region 26 by performing a film forming process by, for example, a vapor phase method on the entire surface of the substrate 25. Since it is difficult, the ferroelectric layer 34 is formed only on the first electrode 32. CV as a vapor phase method
D, especially MOCVD can be preferably used. Further, in forming the ferroelectric film 34, a method of selectively supplying a solution of the material in a liquid state onto a region excluding the second region 26, that is, the first electrode 32 by an inkjet method or the like,
Or the solution of the material is made into mist by ultrasonic waves, etc.
It is also preferable to employ a mist deposition method in which the electrode 32 is selectively supplied. The composition of the ferroelectric film 34 can be any composition as long as it exhibits ferroelectricity and can be used as a capacitor insulating film and can be formed by CVD. For example, in addition to the PZT-based piezoelectric material, a material to which a metal oxide such as niobium, nickel oxide or magnesium oxide is added can be applied. Specifically, lead titanate (P
bTiO 3 ), lead zirconate titanate (Pb (Zr, T
i) O 3 ), lead zirconate (PbZrO 3 ), lead lanthanum titanate ((Pb, La), (TiO 3 ), lead lanthanum zirconate titanate ((Pb, La) (Zr, Ti) O)
3 ) or lead zirconium titanate magnesium niobate (Pb (Zr, Ti) (Mg, Nb) O 3 ) or the like can be used. Alternatively, SBT having Sr, Bi, or Ta as a constituent element can be used.

【0023】上述した強誘電体膜34の材料は、基材2
5上に第1の領域24と前述したような材料を含む表面
修飾膜30(第2の領域26)を形成し、表面特性の選
択性を形成した際に、例えばPZTの場合、Pbについ
てはPb(C254、(C253PbOCH2C(C
33、Pb(C111922等を、Zrについては、
Zr(n−OC494、Zr(t−OC494、Zr
(C111924、Zr(C111924等を、Tiに
ついてはTi(i−C374等をそれぞれ強誘電体膜
34を形成するための材料として用い、SBTの場合、
SrについてはSr(C111922等を、Biについ
てはBi(C653等を、TaについてはTa(OC2
55等をそれぞれ強誘電体膜34を形成するための材
料として用いることが好ましい。
The material of the ferroelectric film 34 is the base material 2
When the first region 24 and the surface modification film 30 (second region 26) containing the material as described above are formed on the surface 5 to form the selectivity of the surface characteristics, for example, in the case of PZT, for Pb, Pb (C 2 H 5 ) 4 , (C 2 H 5 ) 3 PbOCH 2 C (C
H 3 ) 3 , Pb (C 11 H 19 O 2 ) 2, etc., and for Zr,
Zr (n-OC 4 H 9 ) 4, Zr (t-OC 4 H 9) 4, Zr
(C 11 H 19 O 2) 4, Zr (C 11 H 19 O 2) 4 or the like, materials for forming the respective ferroelectric film 34 Ti (i-C 3 H 7) 4 or the like for Ti And in the case of SBT,
Sr (C 11 H 19 O 2 ) 2 etc. for Sr, Bi (C 6 H 5 ) 3 etc. for Bi, Ta (OC 2
It is preferable to use H 5 ) 5 or the like as a material for forming the ferroelectric film 34, respectively.

【0024】(第2電極形成工程)強誘電体膜34を形
成した後、図5(C)に示すように、強誘電体膜34上
に第2電極36を形成する。具体的には、基材25の表
面の全体に対して、例えば気相法による成膜工程を行う
ことにより、強誘電体膜34上では成膜がされ、第2の
領域26では成膜がされにくいので、強誘電体膜34上
のみに第2電極36が形成される。気相法としてはCV
D、特にMOCVDを好適に用いることができるまた、
第2電極36の形成には、その材料の溶液を液相の状態
で第2の領域26以外の領域に形成された強誘電体膜3
4上にインクジェット法等で選択的に供給する方法、又
はその材料の溶液を超音波等によりミスト化して第2の
領域26以外の部分に選択的に供給するミストデポジシ
ョン法を採用することも好ましい。なお、第2電極36
の構成材料は、前述した第1電極32と同様の材料を用
いることができる。
(Second Electrode Forming Step) After forming the ferroelectric film 34, a second electrode 36 is formed on the ferroelectric film 34, as shown in FIG. Specifically, a film forming process is performed on the entire surface of the base material 25 by, for example, a vapor phase method to form a film on the ferroelectric film 34 and a film on the second region 26. The second electrode 36 is formed only on the ferroelectric film 34 because it is difficult to be formed. CV as a vapor phase method
D, especially MOCVD can be preferably used.
To form the second electrode 36, the ferroelectric film 3 formed in a region other than the second region 26 in a liquid state of a solution of the material.
It is also possible to adopt a method of selectively supplying the liquid onto the surface 4 by an inkjet method or the like, or a mist deposition method of forming a solution of the material into mist by ultrasonic waves and selectively supplying it to a portion other than the second region 26. preferable. The second electrode 36
The same material as that of the above-mentioned first electrode 32 can be used as the constituent material of the above.

【0025】(表面修飾膜等の除去工程)このようにし
て、第1電極32、強誘電体膜34、及び第2電極36
を積層させてキャパシタ部分を形成した後、図6に示す
ように、第2の領域26の表面修飾膜30を除去しても
よい。表面修飾膜30の除去は、該表面修飾膜30とし
て例えばシランカップリング剤を使用した場合、光を当
てることで、層間絶縁膜19との界面で分子の結合が切
れるので、これにより表面修飾膜30を除去することが
できる。あるいは、レーザ、電子線又はイオンビームな
どを照射することによっても除去することが可能であ
る。表面修飾膜30を除去するときに、その上に付着し
た物質も除去することが好ましい。例えば、表面修飾膜
30上に、第1電極32、強誘電体膜34又は第2電極
36の材料が付着したときに、これらを除去してもよ
い。なお、表面修飾膜30を除去する工程は、本発明の
必須要件ではなく、表面修飾膜30を残してもよい。ま
た、第1電極32の側面に強誘電体膜34が形成されて
いたり、第1電極32及び強誘電体膜34の少なくとも
一方の側面に第2電極36が形成されている場合には、
これらを除去することが好ましい。除去工程では、例え
ば、ドライエッチングを適用することができる。
(Step of Removing Surface Modification Film, etc.) In this way, the first electrode 32, the ferroelectric film 34, and the second electrode 36 are formed.
After forming the capacitor portion by stacking the above, the surface modification film 30 in the second region 26 may be removed as shown in FIG. When the surface modification film 30 is formed of, for example, a silane coupling agent, the surface modification film 30 can be removed by exposing the surface modification film 30 to light because the bonding of molecules is broken at the interface with the interlayer insulating film 19. 30 can be removed. Alternatively, it can be removed by irradiating a laser, an electron beam or an ion beam. When removing the surface modification film 30, it is preferable to also remove the substance adhering to it. For example, when the material of the first electrode 32, the ferroelectric film 34, or the second electrode 36 adheres to the surface modification film 30, they may be removed. The step of removing the surface modification film 30 is not an essential requirement of the present invention, and the surface modification film 30 may be left. Further, when the ferroelectric film 34 is formed on the side surface of the first electrode 32 or the second electrode 36 is formed on at least one side surface of the first electrode 32 and the ferroelectric film 34,
It is preferable to remove these. In the removing step, for example, dry etching can be applied.

【0026】(強誘電体メモリ素子の構造)以上の工程
により、強誘電体メモリ素子を製造することができる。
本実施の形態によれば、エッチングマスクを介したエッ
チングを行うことなく、第1電極32、強誘電体膜3
4、及び第2電極36を形成することができる。得られ
た強誘電体メモリ素子は、第1の領域24に形成された
第1電極32からなる下部電極と、第1電極32上に形
成された強誘電体膜34と、強誘電体膜34上に形成さ
れた第2電極36からなる上部電極と、を含むキャパシ
タ部分を備える。また、第1の領域24を除いた第2の
領域26に、基材25の表面よりもキャパシタ部分を形
成するための材料が気相又は液相で堆積されにくい表面
修飾膜30が形成されていてもよい。
(Structure of Ferroelectric Memory Element) A ferroelectric memory element can be manufactured by the above steps.
According to this embodiment, the first electrode 32 and the ferroelectric film 3 are not etched through the etching mask.
4 and the second electrode 36 can be formed. The obtained ferroelectric memory device includes a lower electrode composed of the first electrode 32 formed in the first region 24, a ferroelectric film 34 formed on the first electrode 32, and a ferroelectric film 34. A capacitor portion including an upper electrode formed of the second electrode 36 formed above is provided. Further, in the second region 26 excluding the first region 24, the surface modification film 30 in which the material for forming the capacitor portion is less likely to be deposited in the vapor phase or the liquid phase than the surface of the base material 25 is formed. May be.

【0027】図7は、本実施の形態に係る強誘電体メモ
リ素子を例示する平面図である。この図に示す強誘電体
メモリ素子のセル構造は、2T ・ 2C (2トランジ
スタ,2キャパシタ)型である。トランジスタ12は、
領域40に形成されている。ドレイン及びソースの一方
14(図6参照)に接続された電極20は、図7に示す
ピット線42に接続されている。ゲート電極18(図6
参照)は、図7に示すワード線44に接続されている。
ドレイン及びソースの他方16(図6参照)に接続され
た電極22は、図7に示すドライブ線46に接続されて
いる。電極22の上に、第1電極32を介して強誘電体
膜34が形成されている。
FIG. 7 is a plan view illustrating a ferroelectric memory device according to this embodiment. The cell structure of the ferroelectric memory device shown in this figure is a 2T · 2C (2 transistors, 2 capacitors) type. The transistor 12 is
It is formed in the region 40. The electrode 20 connected to one of the drain and source 14 (see FIG. 6) is connected to the pit line 42 shown in FIG. 7. Gate electrode 18 (FIG. 6)
(Refer to FIG. 7) is connected to the word line 44 shown in FIG.
The electrode 22 connected to the other one of the drain and source 16 (see FIG. 6) is connected to the drive line 46 shown in FIG. 7. A ferroelectric film 34 is formed on the electrode 22 via the first electrode 32.

【0028】本実施の形態によれば、第2の領域26に
表面修飾膜30を設けることにより、第1の領域24よ
りも第2の領域26の方が、キャパシタ部分を形成する
材料が堆積され難い表面特性としたので、第1電極3
2、強誘電体膜34及び第2電極36の3つの薄膜パタ
ーンを、いずれも前述のような選択堆積プロセスで形成
することができる。したがって、従来のエッチングマス
クを用いたエッチング工程を行なわずに、キャパシタ部
分を精度良く形成することができる。また、1枚の基材
25上に形成すべき表面修飾膜30を複数の部分パター
ン30aに分割し、各部分パターン30aをマイクロコ
ンタクトプリンティングによりそれぞれ形成するので、
表面修飾膜30を再現性良く、また信頼性良く形成する
ことができる。従って、第1の領域24上に形成される
第1電極32、強誘電体膜34及び第2電極36の形状
精度が高くなる。さらに、比較的小面積の部分パターン
30aを備えたスタンプ61を用いるので、仮に基材2
5に多少の反りが生じている場合でも、スタンプ61と
基材25との接触状態における面内均一性が良好とな
り、表面修飾膜30の形状精度に優れる。またスタンプ
61の面積が小さいほど、表面修飾膜30を構成する材
料を含む溶液を無駄に使用する量が少なくて済むので、
材料の使用効率を向上させることができ、コストの削減
を図ることができる。また、本実施の形態の製造装置に
よれば、スタンプ61の面積を小さくすることができる
ので、スタンプ61に表面修飾膜30を構成する物質を
含む溶液を付与するための手段も小さく構成することが
でき、製造装置の小型化を図ることができる。
According to the present embodiment, by providing the surface modification film 30 in the second region 26, the material forming the capacitor portion is deposited in the second region 26 more than in the first region 24. Since the surface characteristics of the first electrode 3 are difficult
2. The three thin film patterns of the ferroelectric film 34 and the second electrode 36 can all be formed by the selective deposition process as described above. Therefore, the capacitor portion can be accurately formed without performing the conventional etching process using the etching mask. Further, since the surface modification film 30 to be formed on one substrate 25 is divided into a plurality of partial patterns 30a and each partial pattern 30a is formed by microcontact printing,
The surface modification film 30 can be formed with good reproducibility and reliability. Therefore, the shape accuracy of the first electrode 32, the ferroelectric film 34, and the second electrode 36 formed on the first region 24 becomes high. Further, since the stamp 61 having the partial pattern 30a having a relatively small area is used, the base material 2 is temporarily used.
Even if there is some warpage in 5, the in-plane uniformity in the contact state between the stamp 61 and the base material 25 is good, and the shape accuracy of the surface modification film 30 is excellent. Further, the smaller the area of the stamp 61 is, the less the amount of the solution containing the material forming the surface modification film 30 is wasted is used.
The material usage efficiency can be improved, and the cost can be reduced. Further, according to the manufacturing apparatus of the present embodiment, the area of the stamp 61 can be reduced, so that the means for applying the solution containing the substance forming the surface modification film 30 to the stamp 61 can also be configured small. Therefore, the manufacturing apparatus can be downsized.

【0029】(第2の実施の形態)次に、本発明の製造
方法の第2の実施の形態を説明する。図8(A)〜
(C)は、本発明の第2の実施の形態に係る強誘電体メ
モリ素子の製造方法を工程順に説明する図である。本実
施の形態が前記第1の実施の形態と大きく異なる点は、
表面修飾膜30をマイクロコンタクトプリンティングに
よらず、まず基材25の全面に表面修飾膜30bを形成
した後、これをパターニングすることによって形成する
点である。図8において図1と同じ構成要素には同一の
符号を付してその説明を省略する。
(Second Embodiment) Next, a second embodiment of the manufacturing method of the present invention will be described. FIG. 8 (A)-
FIG. 6C is a diagram illustrating a method of manufacturing the ferroelectric memory element according to the second embodiment of the present invention in the order of steps. The major difference of this embodiment from the first embodiment is that
The point is that the surface modification film 30 is formed not by microcontact printing but by first forming the surface modification film 30b on the entire surface of the base material 25 and then patterning this. 8, the same components as those in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.

【0030】まず、前記第1の実施の形態と同様にし
て、基板10上にトランジスタ12等が形成された基材
25を作成した後、図8(A)に示すように、基材25
の表面全面に、表面修飾膜30bを形成する。表面修飾
膜30bを構成する材料は、基材25の表面よりもキャ
パシタ部分を形成する材料が堆積され難い表面特性を発
現し得るもので、かつ紫外線などの放射線の照射によっ
て、該表面修飾膜30bの下層との結合、本実施の形態
では基材25との結合が切れる性質を有するものが用い
られる。そのような表面修飾膜22bを構成する物質と
しては、トリデカフルオロテトラヒドロオクチルトリエ
トキシシラン(フッ化アルキルシラン)、オクタデシル
トリメトキシシラン、オクタデシルトリクロロシランな
どが使用できる。
First, as in the first embodiment, a base material 25 having the transistors 12 and the like formed on the substrate 10 is formed, and then the base material 25 is formed as shown in FIG. 8 (A).
A surface modification film 30b is formed on the entire surface of the. The material forming the surface modification film 30b is capable of exhibiting surface characteristics in which the material forming the capacitor portion is less likely to be deposited than the surface of the base material 25, and the surface modification film 30b is irradiated with radiation such as ultraviolet rays. A material having a property of breaking the bond with the lower layer, in this embodiment, the bond with the base material 25 is used. As a substance forming such a surface modification film 22b, tridecafluorotetrahydrooctyltriethoxysilane (fluoroalkylsilane), octadecyltrimethoxysilane, octadecyltrichlorosilane, or the like can be used.

【0031】次いで、図8(B)に示すように、表面修
飾膜30b上に、フォトマスク71および重し層72を
順に積層させた状態で、表面修飾膜30bに対して放射
線を照射することによって表面修飾膜30bをパターニ
ングする。この場合、レジストを使用しないので、レジ
スト除去は不要である。なお、本発明は、フォトレジス
ト工程を適用して表面修飾膜30bをパターニングする
ことを除外するものではない。フォトマスク71は、キ
ャパシタ部分の形成領域で放射線を透過させるように構
成し、図8(C)に示すように、放射線の照射によりパ
ターニングされた表面修飾膜30がキャパシタ部分の形
成領域を除く領域(第2の領域26)に残るようにす
る。
Next, as shown in FIG. 8B, the surface modification film 30b is irradiated with radiation while a photomask 71 and a weight layer 72 are sequentially stacked on the surface modification film 30b. The surface modification film 30b is patterned by. In this case, since the resist is not used, the resist removal is unnecessary. Note that the present invention does not exclude patterning the surface modification film 30b by applying a photoresist process. The photomask 71 is configured to transmit radiation in the formation region of the capacitor portion, and as shown in FIG. 8C, the surface modification film 30 patterned by irradiation of radiation is a region other than the formation region of the capacitor portion. It is left in the (second region 26).

【0032】重し層72は前記放射線を透過する材料で
構成され、例えばガラス板、石英等が用いられる。ま
た、フォトマスク71上に重し層72を設けて放射線を
照射する際には、図9に示すように、1枚の基材25を
複数の領域に分割し、1つの領域に対応する部分重し層
72aを、フォトマスク71上に1または複数設けた状
態で、該部分重し層72aが設けられている領域に対し
て放射線を照射する。そして、部分重し層72aを設け
る位置を移動させて放射線を照射する操作を繰り返すこ
とにより、表面修飾膜30bの全領域に対してパターン
ニングを行なう。1つの部分重し層72aを設ける領域
を、1個〜複数個のチップが形成される領域とすれば、
部分重し層72aと部分重し層72aとの境目がチップ
上に存在するのを避けることができるのでより好まし
い。1つの部分重し層72aの大きさ(面積)は、大き
すぎると、基材25に反りが生じている場合などに、表
面修飾膜30bのパターニング精度が悪くなるおそれが
あり、小さすぎると製造効率が悪くなるので、0.5c
2〜20cm2程度とするのが好ましい。
The weight layer 72 is made of a material that transmits the above-mentioned radiation, and for example, a glass plate or quartz is used. Further, when the weight layer 72 is provided on the photomask 71 and the radiation is applied, as shown in FIG. 9, one base material 25 is divided into a plurality of regions, and a portion corresponding to one region is divided. With one or more weight layers 72a provided on the photomask 71, the region where the partial weight layers 72a are provided is irradiated with radiation. Then, by repeating the operation of moving the position where the partial weight layer 72a is provided and irradiating with radiation, patterning is performed on the entire region of the surface modification film 30b. If the region where one partial weight layer 72a is provided is a region where one to a plurality of chips are formed,
It is more preferable that the boundary between the partial weight layer 72a and the partial weight layer 72a can be prevented from existing on the chip. If the size (area) of one partial weight layer 72a is too large, the patterning accuracy of the surface modification film 30b may be deteriorated when the substrate 25 is warped, etc. 0.5c because the efficiency becomes poor
It is preferably m 2 to 20 cm 2 .

【0033】このようにして、基材25上の第2の領域
26に表面修飾膜30を形成した後、前記第1の実施の
形態と同様にして、第1電極32、強誘電体膜34、及
び第2電極36を積層させてキャパシタ部分を形成す
る。さらに、キャパシタ部分を形成した後に、第2の領
域26の表面修飾膜30を除去してもよい。本実施の形
態で得られる強誘電体メモリ素子は、前記第1の実施の
形態で得られる強誘電体メモリ素子と同様の構成を有す
る。
In this way, after the surface modification film 30 is formed on the second region 26 on the base material 25, the first electrode 32 and the ferroelectric film 34 are formed in the same manner as in the first embodiment. , And the second electrode 36 are stacked to form a capacitor portion. Furthermore, the surface modification film 30 in the second region 26 may be removed after forming the capacitor portion. The ferroelectric memory element obtained in this embodiment has the same structure as the ferroelectric memory element obtained in the first embodiment.

【0034】本実施の形態によれば、第1電極32、強
誘電体膜34、及び第2電極36の3つの薄膜パターン
を、いずれも選択堆積プロセスで形成することができ
る。したがって、従来のエッチングマスクを用いたエッ
チング工程を行なわずに、キャパシタ部分を精度良く形
成することができる。また表面修飾膜30bをパターニ
ングする際には、基材25よりも小面積の部分重し層7
2aを用いることにより、大面積の重し層を用いる場合
に比べて、マスク71と表面修飾膜30bとの密着性を
向上させることができる。これにより、表面修飾膜30
を精度良くパターニングすることができるので、表面修
飾膜30上に形成されるキャパシタ部分の形状精度が良
好となる。
According to the present embodiment, the three thin film patterns of the first electrode 32, the ferroelectric film 34, and the second electrode 36 can all be formed by the selective deposition process. Therefore, the capacitor portion can be accurately formed without performing the conventional etching process using the etching mask. When patterning the surface modification film 30b, the partial weight layer 7 having a smaller area than the base material 25 is formed.
By using 2a, it is possible to improve the adhesion between the mask 71 and the surface modification film 30b, as compared with the case of using a large-area weight layer. Thereby, the surface modification film 30
Can be patterned with high accuracy, so that the shape accuracy of the capacitor portion formed on the surface modification film 30 becomes good.

【0035】なお、上記第1の実施の形態では、第1電
極32をなす薄膜パターン、強誘電体膜34をなす薄膜
パターン、及び第2電極36をなす薄膜パターンの全て
を、前述のような選択堆積プロセスで形成したが、これ
ら3つの薄膜パターンのうち少なくとも一つを選択堆積
プロセスで形成すればよく、該選択堆積プロセスを用い
た工程においてエッチングを行なわなくて済むので、従
来の全ての薄膜パターンをエッチングを用いて形成して
いた方法に比べて、形状精度を向上させることができ
る。例えば、第1電極32を、成膜後、パターニングす
る方法等により形成した後に、第2の領域に表面修飾層
30を設ければ、強誘電体膜34及び第2電極36を選
択堆積プロセスにより形成することができる。また、第
1電極32及び強誘電体膜34を、成膜後、パターニン
グする方法等により形成した後に、第2の領域に表面修
飾層30を設ければ、第2電極36を選択堆積プロセス
により形成することができる。強誘電体膜34のパター
ニングは第2電極36を形成した後に行なってもよい。
特に、第2電極36を形成するときに選択堆積プロセス
を適用すれば、エッチングを行わないので強誘電体膜3
4の特性劣化が生じないので好ましい。
In the first embodiment, the thin film pattern forming the first electrode 32, the thin film pattern forming the ferroelectric film 34, and the thin film pattern forming the second electrode 36 are all as described above. Although it is formed by the selective deposition process, at least one of these three thin film patterns may be formed by the selective deposition process, and etching need not be performed in the steps using the selective deposition process. The shape accuracy can be improved as compared with the method in which the pattern is formed by etching. For example, if the surface modification layer 30 is provided in the second region after the first electrode 32 is formed by a method such as film formation and then patterning, the ferroelectric film 34 and the second electrode 36 are formed by a selective deposition process. Can be formed. In addition, if the surface modification layer 30 is provided in the second region after the first electrode 32 and the ferroelectric film 34 are formed by a method such as patterning after film formation, the second electrode 36 is formed by the selective deposition process. Can be formed. The patterning of the ferroelectric film 34 may be performed after forming the second electrode 36.
In particular, if the selective deposition process is applied when forming the second electrode 36, etching is not performed, so the ferroelectric film 3
It is preferable because the characteristic deterioration of No. 4 does not occur.

【0036】また、上記第1の実施の形態では、キャパ
シタ部分の形成領域以外の領域(第2の領域26)に表
面修飾膜30を形成し、第1の領域24にキャパシタ部
分を形成したが、その変形例として、表面修飾膜30を
第1の領域24、すなわちキャパシタ部分の形成領域に
形成してもよい。この場合は、該表面修飾膜30の表面
特性が、第1電極32の材料、強誘電体膜34の材料、
及び/又は第2電極36の材料が優先的に堆積される特
性とし、表面修飾膜30上に第1電極32、強誘電体膜
34又は第2電極36を選択的に形成する。そのような
キャパシタ部分の材料が体積され易い表面修飾膜を形成
するのに好適な材料としては、例えばアミノプロピルト
リエトキシシラン、アミノプロピルトリメトキシシラ
ン、アミノプロピルジメチルエトキシシラン、アミノプ
ロピルメチルジエトキシシラン、アミノフェニルトリメ
トキシシラン、メルカプトプロピルトリエトキシシラ
ン、フェニルトリクロロシラン等が挙げられる。
Further, in the first embodiment, the surface modification film 30 is formed in the region (second region 26) other than the region where the capacitor portion is formed, and the capacitor portion is formed in the first region 24. As a modification thereof, the surface modification film 30 may be formed in the first region 24, that is, the formation region of the capacitor portion. In this case, the surface characteristics of the surface modification film 30 are such that the material of the first electrode 32, the material of the ferroelectric film 34,
And / or the material of the second electrode 36 is preferentially deposited, and the first electrode 32, the ferroelectric film 34, or the second electrode 36 is selectively formed on the surface modification film 30. Suitable materials for forming a surface modified film in which the material of such a capacitor portion is likely to be volume are, for example, aminopropyltriethoxysilane, aminopropyltrimethoxysilane, aminopropyldimethylethoxysilane, aminopropylmethyldiethoxysilane. , Aminophenyltrimethoxysilane, mercaptopropyltriethoxysilane, phenyltrichlorosilane and the like.

【0037】[0037]

【発明の効果】本発明によれば、従来のレジストパター
ンからなるエッチングマスクを用いてキャパシタ部分の
第1電極、強誘電体膜、及び第2電極をなす薄膜パター
ンを形成する方法に比べて、キャパシタ部分を精度良く
形成することができる。しかも、基材に多少の反りが生
じていても、良好な形状精度でキャパシタ部分を形成す
ることができるので、基材の大面積化にも対応すること
ができ、信頼性の高い強誘電体メモリ素子が得られる。
According to the present invention, as compared with the conventional method of forming the thin film pattern forming the first electrode, the ferroelectric film and the second electrode of the capacitor portion by using the etching mask having the resist pattern, The capacitor portion can be formed with high precision. Moreover, even if the base material is warped to some extent, the capacitor portion can be formed with good shape accuracy, so that it is possible to cope with an increase in the area of the base material and a highly reliable ferroelectric material. A memory device is obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の製造方法に係る第1の実施の形態
を示すもので、基材を製造する工程を示す断面図であ
る。
FIG. 1 shows a first embodiment of a manufacturing method of the present invention and is a cross-sectional view showing a step of manufacturing a base material.

【図2】 本発明の製造方法に係る第1の実施の形態
を示すもので、表面修飾膜を形成する工程を示す断面図
である。
FIG. 2 shows a first embodiment according to the manufacturing method of the present invention and is a cross-sectional view showing a step of forming a surface modification film.

【図3】 本発明の製造方法に係る第1の実施の形態
を示すもので、表面修飾膜を形成する工程を説明するた
めの概略平面図である。
FIG. 3 shows a first embodiment according to the manufacturing method of the present invention, and is a schematic plan view for explaining a step of forming a surface modification film.

【図4】 本発明の製造装置の一実施形態を示す概略
構成図である。
FIG. 4 is a schematic configuration diagram showing an embodiment of a manufacturing apparatus of the present invention.

【図5】 本発明の製造方法に係る第1の実施の形態
を示すもので、キャパシタ部分を形成する工程を示す断
面図である。
FIG. 5 shows a first embodiment according to the manufacturing method of the present invention, and is a cross-sectional view showing a step of forming a capacitor portion.

【図6】 本発明の製造方法に係る第1の実施の形態
を示すもので、表面修飾膜を除去する工程を示す断面図
である。
FIG. 6 is a cross-sectional view showing the first embodiment according to the manufacturing method of the present invention, showing the step of removing the surface modification film.

【図7】 本発明に係る強誘電体メモリ素子の実施の
形態を示す平面図である。
FIG. 7 is a plan view showing an embodiment of a ferroelectric memory element according to the present invention.

【図8】 本発明の製造方法に係る第2の実施の形態
を示すもので、表面修飾膜を形成する工程を示す断面図
である。
FIG. 8 shows a second embodiment of the manufacturing method of the present invention, and is a cross-sectional view showing a step of forming a surface modification film.

【図9】 本発明の製造方法に係る第2の実施の形態
を示すもので、キャパシタ部分を形成する工程を説明す
るための概略平面図である。
FIG. 9 shows a second embodiment according to the manufacturing method of the present invention, and is a schematic plan view for explaining a step of forming a capacitor portion.

【符号の説明】[Explanation of symbols]

10 基板 25 基材 30 表面修飾膜 30a 部分パターン 32 第1電極(薄膜パターン) 34 強誘電体膜(薄膜パターン) 36 第2電極(薄膜パターン) 61 スタンプ 71 マスク 72 重し層 72a 部分重し層 10 substrates 25 base material 30 Surface modified film 30a partial pattern 32 first electrode (thin film pattern) 34 Ferroelectric film (thin film pattern) 36 Second electrode (thin film pattern) 61 stamps 71 mask 72 layers 72a Partial weight layer

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 基材上に、第1電極、強誘電体膜、及び
第2電極の積層構造を有するキャパシタ部分を備えた強
誘電体メモリ素子の製造方法であって、 前記第1電極、強誘電体膜、または第2電極のいずれか
をなす薄膜パターンを形成する工程が、該薄膜パターン
の形成領域を除く領域に表面修飾膜のパターンを形成す
る工程と、前記薄膜パターンの形成領域に前記薄膜パタ
ーンを形成する工程を有しており、 前記表面修飾膜のパターンを形成する工程において、1
枚の基材上に形成される前記表面修飾膜のパターンを複
数の部分パターンに分割し、各部分パターンをマイクロ
コンタクトプリンティングによりそれぞれ形成すること
を特徴とする強誘電体メモリ素子の製造方法。
1. A method of manufacturing a ferroelectric memory device comprising a capacitor portion having a laminated structure of a first electrode, a ferroelectric film, and a second electrode on a substrate, the first electrode comprising: The step of forming a thin film pattern forming either the ferroelectric film or the second electrode includes the step of forming a pattern of the surface modification film in a region excluding the formation region of the thin film pattern, and the formation region of the thin film pattern. The method includes the step of forming the thin film pattern, and in the step of forming the pattern of the surface modification film, 1
A method of manufacturing a ferroelectric memory device, characterized in that the pattern of the surface modification film formed on a single substrate is divided into a plurality of partial patterns, and each partial pattern is formed by microcontact printing.
【請求項2】 基材上に、第1電極、強誘電体膜、及び
第2電極の積層構造を有するキャパシタ部分を備えた強
誘電体メモリ素子の製造方法であって、 前記第1電極、強誘電体膜、または第2電極のいずれか
をなす薄膜パターンを形成する工程が、該薄膜パターン
の形成領域に表面修飾膜のパターンを形成する工程と、
前記表面修飾膜上に前記薄膜パターンを形成する工程を
有しており、 前記表面修飾膜のパターンを形成する工程において、1
枚の基材上に形成される前記表面修飾膜のパターンを複
数の部分パターンに分割して、各部分パターンをマイク
ロコンタクトプリンティングによりそれぞれ形成するこ
とを特徴とする強誘電体メモリ素子の製造方法。
2. A method of manufacturing a ferroelectric memory device comprising a capacitor portion having a laminated structure of a first electrode, a ferroelectric film, and a second electrode on a substrate, the first electrode comprising: A step of forming a thin film pattern forming either the ferroelectric film or the second electrode, a step of forming a pattern of the surface modification film in a formation region of the thin film pattern,
The method has a step of forming the thin film pattern on the surface modification film, and in the step of forming the pattern of the surface modification film, 1
A method of manufacturing a ferroelectric memory device, characterized in that the pattern of the surface modification film formed on a single substrate is divided into a plurality of partial patterns, and each partial pattern is formed by microcontact printing.
【請求項3】 基材上に、第1電極、強誘電体膜、及び
第2電極の積層構造を有するキャパシタ部分を備えた強
誘電体メモリ素子の製造方法であって、 前記第1電極、強誘電体膜、または第2電極のいずれか
をなす薄膜パターンを形成する工程が、前記基材上の全
面に、放射線の照射によって前記薄膜パターンの下層と
の結合が切れる性質を有する表面修飾膜を形成する工程
と、該表面修飾膜上にマスクおよび放射線透過性を有す
る重し層を順に積層させた状態で、前記表面修飾膜に対
して放射線照射を行なって該表面修飾膜をパターニング
することによって、前記薄膜パターンの形成領域を除く
領域に表面修飾膜のパターンを形成する工程と、該薄膜
パターンの形成領域に前記薄膜パターンを形成する工程
を有しており、 前記表面修飾膜のパターンを形成する工程において、1
枚の基材上に積層される前記重し層を複数の部分重し層
に分割して設け、該部分重し層が設けられている領域に
前記放射線の照射を行なう工程を有することを特徴とす
る強誘電体メモリ素子の製造方法。
3. A method of manufacturing a ferroelectric memory device comprising a capacitor portion having a laminated structure of a first electrode, a ferroelectric film, and a second electrode on a substrate, the first electrode comprising: The surface modification film having a property that the step of forming a thin film pattern forming either the ferroelectric film or the second electrode has the property of breaking the bond with the lower layer of the thin film pattern by irradiation of radiation on the entire surface of the substrate. And a step of forming a mask and a radiation-transmitting weight layer on the surface modification film in this order, and irradiating the surface modification film with radiation to pattern the surface modification film. The step of forming a pattern of the surface modification film in a region excluding the formation region of the thin film pattern, and the step of forming the thin film pattern in the formation region of the thin film pattern, In the step of forming the turn, 1
The method further comprises a step of dividing the weight layer to be laminated on a base material into a plurality of partial weight layers, and irradiating the region where the partial weight layers are provided with the radiation. And method for manufacturing a ferroelectric memory device.
【請求項4】 基材上に、第1電極、強誘電体膜、及び
第2電極の積層構造を有するキャパシタ部分を備えた強
誘電体メモリ素子の製造方法であって、 前記第1電極、強誘電体膜、または第2電極のいずれか
をなす薄膜パターンを形成する工程が、前記基材上の全
面に、放射線の照射によって前記薄膜パターンの下層と
の結合が切れる性質を有する表面修飾膜を形成する工程
と、該表面修飾膜上にマスクおよび放射線透過性を有す
る重し層を順に積層させた状態で、前記表面修飾膜に対
して放射線照射を行なって該表面修飾膜をパターニング
することによって、前記薄膜パターンの形成領域に表面
修飾膜のパターンを形成する工程と、該表面修飾膜上に
前記薄膜パターンを形成する工程とを有しており、 前記表面修飾膜のパターンを形成する工程において、1
枚の基材上に積層される前記重し層を複数の部分重し層
に分割して設け、該部分重し層が設けられている領域に
前記放射線の照射を行なう工程を有することを特徴とす
る強誘電体メモリ素子の製造方法。
4. A method of manufacturing a ferroelectric memory device, comprising: a substrate, and a capacitor portion having a laminated structure of a first electrode, a ferroelectric film, and a second electrode, the first electrode comprising: The surface modification film having a property that the step of forming a thin film pattern forming either the ferroelectric film or the second electrode has the property of breaking the bond with the lower layer of the thin film pattern by irradiation of radiation on the entire surface of the substrate. And a step of forming a mask and a radiation-transmitting weight layer on the surface modification film in this order, and irradiating the surface modification film with radiation to pattern the surface modification film. The step of forming a pattern of the surface modification film on the formation region of the thin film pattern, and the step of forming the thin film pattern on the surface modification film, thereby forming the pattern of the surface modification film. In extent, 1
The method further comprises a step of dividing the weight layer to be laminated on a base material into a plurality of partial weight layers, and irradiating the region where the partial weight layers are provided with the radiation. And method for manufacturing a ferroelectric memory device.
【請求項5】 基材を保持する保持手段と、該保持手段
に保持された前記基材の面に対向して設けられた、前記
基材の面よりも面積が小さいパターン形状を有するスタ
ンプと、該スタンプを表面修飾膜を形成し得る溶液で濡
らす手段と、前記スタンプと前記基材との相対位置を該
基材の面に平行な方向に移動させる手段と、前記スタン
プを前記基材の面に接触させる手段を具備することを特
徴とする強誘電体メモリ素子の製造装置。
5. A holding means for holding a base material, and a stamp having a pattern shape having an area smaller than the surface of the base material, the stamp being provided so as to face the surface of the base material held by the holding means. A means for wetting the stamp with a solution capable of forming a surface modification film, a means for moving the relative position of the stamp and the base material in a direction parallel to the surface of the base material, and a means for moving the stamp to the base material. An apparatus for manufacturing a ferroelectric memory device, comprising means for contacting a surface.
【請求項6】請求項1〜4のいずれかに記載の製造方法
により得られる強誘電体メモリ素子。
6. A ferroelectric memory device obtained by the manufacturing method according to claim 1.
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* Cited by examiner, † Cited by third party
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JP2008098645A (en) * 2006-10-13 2008-04-24 Samsung Electronics Co Ltd Method of manufacturing phase-change memory element, including surface preparation process for phase-change layer

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