JP2003280984A - マップテーブルを使用して入出力モジュールにアクセスする方法 - Google Patents

Abstract

(57)【要約】 【課題】マップテーブルを使用して入出力モジュールに
アクセスする方法を提供すること。 【解決手段】連続した論理アドレス空間を使用して、複
数のメモリにインタリーブ方式でアクセスし、複数の入
出力モジュールにアクセスする本方法は、複数のエント
リを含むマップテーブルを設ける。エントリは、メモリ
タイプエントリか入出力タイプエントリのエントリタイ
プ識別子、またはモジュール識別子のエントリ項目を含
む。つぎに第１の論理アドレスを受信し、アドレスビッ
トの第１のセットに基づいてエントリのタイプを決定す
る。エントリタイプ識別子が入出力タイプエントリを示
す場合、第２のセットに基づいて識別されたエントリの
エントリ項目を識別し、メモリタイプエントリを示す場
合、第３のセットに基づいて識別されたエントリのエン
トリ項目を識別し、識別されたモジュールにアクセスす
る。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は概して、コンピュー
タシステムのセルマップに関する。本発明は特に、セル
マップを使用して入出力モジュールを仮想化するととと
もにメモリをインタリーブするシステムおよび方法に関
する。 【０００２】 【従来の技術】本願は、２０００年４月２９日付けで出
願された「MEMORY ADDRESS INTERLEAVING AND OFFSET B
ITS FOR CELL INTERLEAVING OF MEMORY」と題する、下
に示す特許文献１の米国特許出願に関連する。 【０００３】歴史的に見て、主メモリは物理的に中央バ
ス上に配置されてきた。この種のシステム内では、完全
な物理アドレスからなるメモリ要求がメモリサブシステ
ムに転送され、データが戻される。分散メモリシステム
では、主メモリは多くの異なるセルにわたって物理的に
分散される。セルはいくつかのプロセッサ、入出力（Ｉ
／Ｏ）装置、セルコントローラ、およびメモリからなり
得る。 【０００４】分散システムでは、メモリをインタリーブ
してもしなくてもよい。従来技術によるメモリをインタ
リーブするシステムおよび方法は、たとえば、下に示す
特許文献２のWilliams他に１９９６年６月２５日付けで
発行された「METHODS AND APPARATUS FOR INTERLEAVING
MEMORY TRANSACTIONS INTO AN ARBITRARY NUMBER OFBA
NKS」、および特許文献３のBrockmann他に１９９４年３
月８日付けで発行された「FLEXIBLE N-WAY MEMORY INTE
RLEAVING」に説明および記載されており、これらは本発
明の所有者に譲渡されている。メモリが複数の物理的な
セルに分割される、または複数の物理的なセルにわたっ
て分割される非インタリーブアクセス方法では、まず第
１のセルのすべてのメモリに順次アクセスし、次いで第
２のセル中の利用可能なすべてのメモリに順次アクセス
し、以下同様を行うことにより、連続したメモリ空間が
１つにまとめられたブロックとしてアドレス指定され
る。各セルが可能な限りの最大メモリ量で構成されてい
た場合、システムからそのメモリは１つの連続したメモ
リブロックのように見え、１つの連続したメモリブロッ
クとしてアドレス指定される。しかし、すべてのセルが
最大メモリ容量に構成されているわけではない場合、こ
の非インタリーブ方式では、セル内のメモリブロックの
損失に対応してメモリ空間内に穴が生じうる。また、非
インタリーブメモリでは、命令およびデータの双方が順
次使用される傾向があるため、特定のセルへの複数の順
次アクセスが必要である。ローカルに格納される場合に
は恩恵を受けるが、別のセルにおけるリモートメモリに
連続してもしくは頻繁にアクセスするプロセッサは、ロ
ーカルセルおよびリモートセルの双方、ならびに接続ネ
ットワークにおける処理リソースおよび通信リソースを
含む相当なオーバヘッドを消費する。かなり続くと、こ
れらリソースが他の処理に利用できなくなり、システム
パフォーマンスが劣化することになり得る。 【０００５】代替として、分散メモリシステム内のメモ
リにインタリーブプロトコルを介してアクセスすること
ができる。いくつかのセルにわたりメモリをインタリー
ブすると、より均等にメモリにアクセスすることができ
る。たとえば、システムがバスシステムを介して共に接
続された２個のセルを含み、各セルがメモリおよび４個
の別個のプロセッサを含む場合、セル１におけるメモリ
をセル２におけるメモリでインタリーブすることによ
り、システム中の８個すべてのプロセッサがより均等に
各メモリロケーションにアクセスする。２個のセルにメ
モリをインタリーブすることはまた、メモリロケーショ
ンにアクセスする際の各プロセッサの待ち時間遅延が一
貫するように保証する。２つのメモリロケーションにメ
モリをインタリーブすると、プロセッサがメモリにアク
セスしようと試みるか、またはメモリから情報を検索し
ようと試みる場合のボトルネックの可能性も減少する。 【０００６】インタリーブの一例として、システムに包
含されるメモリが０、１、２、および３とラベルの付い
た４個のセルに分散するものと仮定する。さらに、セル
０およびセル１はそれぞれ８ギガバイト（ＧＢ）のメモ
リを含み、セル２およびセル３はそれぞれ４ＧＢのメモ
リを含むものと仮定する。したがって、システム全体と
しては２４ＧＢのメモリを含む。分散メモリは以下のよ
うにインタリーブすることができる。４個のセルはそれ
ぞれ少なくとも４ＧＢのメモリを含むため、最初のイン
タリーブエントリであるエントリ０は、セル０、１、
２、および３それぞれからの４ＧＢのメモリ、総計で１
６ＧＢのメモリを含む。ここで、セル２およびセル３で
利用可能なすべてのメモリがインタリーブエントリ０に
使用されてしまった。セル０およびセル１それぞれは４
ＧＢの未使用メモリを含む。インタリーブエントリ１
は、セル０からの４ＧＢのメモリを含むとともにセル１
からの４ＧＢのメモリを含む。したがって、インタリー
ブエントリ１は、セル０から４ＧＢかつセル１から４Ｇ
Ｂで、８ＧＢのメモリを含む。ここで、４個のセルにお
ける２４ＧＢのメモリが２個のインタリーブエントリに
分割された。ここで４個のセルからの２４ＧＢのメモリ
は、以下のような１つの連続ブロックとして見ることが
できる。ＧＢ０〜１５はセル０、１、２、および３の下
半分に配置され、ＧＢ１６〜２３はセル０〜１の上部分
に配置される。このインタリーブはキャッシュラインレ
ベルで行われる。プロセッサからは、２４ＧＢの情報は
１つの連続したブロックに見える。２４ＧＢの情報は、
１つの連続したブロックとして見えるが、物理的には４
個の異なるセルに分散されている。 【０００７】大型コンピュータシステムは、セルマップ
を使用してプロセッサアクセスを分散させてホットスポ
ットを回避している。セルマップは、セル／ノードベー
スのシステムについて宛先モジュールを見つけるために
使用されている。セルマップを使用してメモリをセルに
インタリーブし、より均等なアクセスパターンをメモリ
に提供している。セルマップエントリは、１、２、４、
８、１６、３２、および６４ウェイインタリーブを提供
するために使用されてきた。セルマップエントリのサイ
ズが、メモリがインタリーブされるウェイ数を決める。 【０００８】上述したいくつかの従来のシステムは、セ
ルマップを使用して仮想化およびメモリのインタリーブ
を実施していた。メモリのインタリーブは概して細粒で
あり、隣接するキャッシュラインへの２つのアドレスが
異なるモジュールに行く。このような細粒度アクセスは
通常、入出力（Ｉ／Ｏ）仮想化には必要ない。 【０００９】従来のシステムでは、メモリのマッピング
およびＩ／Ｏのマッピングに別個のリソースが使用され
ていた。システムのトポロジおよびアーキテクチャに応
じて、またシステムの現在のニーズに応じて、システム
が“フリップフロップ”して所望のメモリまたはＩ／Ｏ
オペレーションを提供していた。また、インタリーブド
メモリのプログラミングモデルとＩ／Ｏモジュールをマ
ッピングするプログラミングモデルは全く異なってい
る。 【００１０】 【特許文献１】米国特許出願第０９／５６３，０１８号 【特許文献２】米国特許第５，５３０，８３７号 【特許文献３】米国特許第５，２９３，６０７号 【００１１】 【発明が解決しようとする課題】単一のセルマップ構造
を使用してメモリのインタリーブおよびＩ／Ｏモジュー
ルの仮想化を提供することが望ましい。 【００１２】 【課題を解決するための手段】本発明の一形態は、連続
した論理アドレス空間を使用してインタリーブされた複
数のメモリおよび複数の入出力モジュールにアクセスす
る方法を提供する。少なくとも１つのマップテーブルが
設けられる。少なくとも１つのマップテーブルは複数の
エントリを含む。各エントリは、エントリタイプ識別子
および複数のエントリ項目を含む。各エントリ項目はモ
ジュール識別子を含む。各エントリは、メモリタイプエ
ントリおよび入出力タイプエントリのうちの一方であ
る。最初の論理アドレスを受信する。最初の論理アドレ
スは複数のアドレスビットを含む。アドレスビットの第
１の組に基づいて少なくとも１つのマップテーブルにお
けるエントリが識別される。識別されたエントリのエン
トリタイプ識別子に基づいて、識別されたエントリのタ
イプが決定される。エントリタイプ識別子が入出力タイ
プエントリを示す場合には、アドレスビットの第２の組
に基づいて、識別されたエントリのエントリ項目が識別
される。エントリタイプ識別子がメモリタイプエントリ
を示す場合には、アドレスビットの第３の組に基づい
て、識別されたエントリのエントリ項目が識別される。
識別されたエントリ項目のモジュール識別子によって識
別されるモジュールがアクセスされる。 【００１３】 【発明の実施の形態】以下の好ましい実施形態の詳細な
説明では、本発明の一部をなし、本発明を実施し得る特
定の実施形態を例として示す添付図面を参照する。本発
明の範囲から逸脱することなく他の実施形態を利用する
ことができるとともに、構造的または論理的な変更を行
い得ることを理解されたい。したがって以下の詳細な説
明は、限定を意味するものと解釈すべきではなく、本発
明の範囲は併記の特許請求の範囲によって定義される。 【００１４】図１は、クロスバー１２５を介して接続さ
れた４個のセル１０５、１１０、１１５、および１２０
を含む処理システムまたはノード１００を示すブロック
図である。各セルは対応するメモリブロックを有する。
すなわち、セル１０５にはメモリ１３０、セル１１０に
はメモリ１３５、セル１１５にはメモリ１４０、またセ
ル１２０にはメモリ１４５がある。各セルはまた、４個
のプロセッサ（セル１０５の場合、１５０、１５５、１
６０、および１６５と符号が付与される）と、入出力
（Ｉ／Ｏ）モジュール（セル１０５の場合では１７０と
符号が付与される）と、セルコントローラ（セル１０５
では１７５と符号が付与される）とを備える。 【００１５】４個のプロセッサ１５０〜１６５それぞれ
およびＩ／Ｏモジュール１７０は、メモリ１３０へのア
クセスを要求する。セルコントローラ１７５は、Ｉ／Ｏ
モジュール１７０およびプロセッサ１５０〜１６５の双
方とメモリ１３０との間のインタフェースである。メモ
リアクセスデバイス（たとえば、プロセッサ１５０〜１
６５のいずれか、またはＩ／Ｏモジュール１７０）がメ
モリの正確な部分にアクセスするために、セルコントロ
ーラ１７５が、メモリアクセスデバイスが知っている論
理メモリアドレスを物理アドレスに変換する。物理アド
レスは、セルコントローラ１７５にメモリ要求のルーテ
ィング方法がわかるようにする。セル１中の任意のメモ
リアクセスデバイスは、セル１１５のメモリ１４０、セ
ル１２０のメモリ１４５、またはセル１１０のメモリ１
３５にもアクセスすることができる。セルコントローラ
１７５は、セルマップを使用して、メモリアクセスデバ
イスからの論理メモリアドレスを変換して、適切なメモ
リにアクセスするために使用することのできる適切な物
理アドレスにする。一実施形態では、セルコントローラ
１７５は、各メモリアクセスデバイスごとに異なるセル
マップを含む。図１に示す実施形態では、セルコントロ
ーラ１７５は、取り付けられたメモリアクセスデバイス
ごとに１つずつ、合わせて５つの異なるセルマップを含
む。 【００１６】セルマップの一実施形態は、複数の行およ
び複数の列を有するテーブルであり、各行がインタリー
ブエントリに対応し、行中の各列がシステムにおけるセ
ルの１つを識別するエントリ項目に対応する。 【００１７】図２は、４個のセル：セル０、セル１、セ
ル２、およびセル３にメモリが分散した分散メモリシス
テム２００を示す。セル０は総計で８ギガバイト（Ｇ
Ｂ）のメモリを含み、セル１は６ＧＢのメモリを含み、
セル２は４ＧＢのメモリを含み、セル３は２ＧＢのメモ
リを含む。一実施形態では、これら４個のセルへのイン
タリーブは、以下のようにして達成される。まず、イン
タリーブに利用可能なメモリ量が最小なのはどのセルか
について査定を行う。この場合、セル３は２ＧＢのメモ
リしか含まない。したがって、インタリーブエントリ０
は、セル０、１、２、および３から２ＧＢのメモリ、総
計で８ＧＢのメモリをインタリーブする。その結果得ら
れるインタリーブエントリを図３の行３０５に示す。図
３中、各行は最大８個のセルメモリを識別する。行３０
５の上には、３ビットの８つの組み合わせがあり、３ビ
ットの各組み合わせが行３０５（および行３１０）にお
ける８つのエントリ項目の１つに関連付けられる。３ビ
ットのこれら組み合わせを使用して特定のエントリ項目
を識別するが、これについてさらに詳細に後述する。 【００１８】次に、査定を行って、利用可能な任意のセ
ルに残っている最小のメモリ量を決定する。この場合、
セル２における２ＧＢである。セル０、セル１、および
セル２にわたるインタリーブは、図４に示す３つのイン
タリーブエントリを使用することによって提供される。
インタリーブエントリ１、２、および３（図４中の３ビ
ット組み合わせの下にある最初の３行それぞれ）は、セ
ル０の二番目の２ＧＢブロック、セル１の二番目の２Ｇ
Ｂブロック、およびセル２の一番上の２ＧＢ部分に使用
される。この時点において、インタリーブエントリ０
は、総計８ＧＢの情報をアドレス指定するが、インタリ
ーブエントリ１、２、および３はそれぞれ２ＧＢの情報
を含む。セル３のメモリリソースは、インタリーブエン
トリ０で完全に使用されてしまった。セル２のメモリリ
ソースは、インタリーブエントリ３の完成を通して使い
尽くされた。 【００１９】本プロセスにおける次のステップは、割り
当てられずに残っている任意のセルのメモリを識別する
ことである。この場合、セル１に２ＧＢのメモリが残っ
ている。インタリーブエントリ４は、通常であれば、セ
ル０からの２ＧＢのメモリおよびセル１からの２ＧＢの
メモリを含むことになろう。この配列により、すでにマ
ッピングされた１４ＧＢに４ＧＢが追加され、総計で１
８ＧＢになる。しかし、一実施形態では、各テーブルエ
ントリがグループサイズの整数倍で、すなわち１６ＧＢ
で始まることが好ましい。したがって、セル０およびセ
ル１における４ＧＢが１つのインタリーブエントリを占
めることができるようにするには、次に２ＧＢを追加す
る必要がある。このため、インタリーブエントリ４（図
示せず）は、セル０にある一番上の２ＧＢを表し、マッ
ピングする。ここで、今までに定義されたインタリーブ
エントリ（０、１、２、３、および４）は１６ＧＢのメ
モリを含むことになる。インタリーブエントリ５（図示
せず）は、セル１にある残りの２ＧＢおよびセル０にお
ける残りの２ＧＢをマッピングする。これは、これまで
にエントリ０、１、２、３、および４に割り当てられた
１６ＧＢが４ＧＢの倍数であるため差し支えない。要約
すると、セル０〜セル３に含まれる２０ＧＢのメモリは
ここで、６つのインタリーブエントリに含められる。最
初のインタリーブエントリは、４個のセルそれぞれから
２ＧＢずつ、合わせて８ＧＢの情報を含む。インタリー
ブエントリ１、２、３、および４は２ＧＢを含み、イン
タリーブエントリ５は４ＧＢを有する。 【００２０】インタリーブグループは、所与のメモリ範
囲でのインタリーブに制限される同量のメモリを有する
複数のセルのユニットとして定義される。インタリーブ
グループは１つまたは複数のインタリーブエントリで構
成される。インタリーブグループ０は、インタリーブエ
ントリ０内にある８ＧＢ、換言すれば４個のセルそれぞ
れからの２ＧＢで構成される。インタリーブグループ１
は、インタリーブエントリ１、２、および３内にある６
ＧＢ、換言すればセル０からの２ＧＢ、セル１からの２
ＧＢ、およびセル２からの２ＧＢで構成される。インタ
リーブグループ２は、セル０の一番上の２ＧＢ（すなわ
ち、インタリーブエントリ４）で構成される。インタリ
ーブグループ３は、セル０およびセル１それぞれからの
２ＧＢで構成される（すなわち、インタリーブエントリ
５）。 【００２１】所望の物理メモリが配置されている特定の
セルを識別するには、入力メモリアドレスからの第１の
アドレスビットの組を使用してセルマップの行を識別
し、入力メモリアドレスからの第２のアドレスビットの
組を使用して識別された行にインデックスを付け、エン
トリ項目を識別する。一実施形態では、４４ビットメモ
リアドレスが使用され、アドレスビット２９〜４３が第
１のアドレスビットの組に対応し、ビット６〜８が第２
のアドレスビットの組に対応する。３ビット（たとえ
ば、ビット６〜８）を使用して、８列すなわち８個のエ
ントリ項目を有するエントリにインデックスを付ける。
１６エントリ項目を有するエントリの場合には、４ビッ
ト（たとえば、ビット６〜９）をインデックス付けに使
用する。同様に、エントリサイズが倍になるごとに、追
加のインデックス付けビットを１個使用する。 【００２２】インタリーブは、アクセスされた連続メモ
リ量が少なく保たれる場合に最も効果的である。キャッ
シュラインインタリーブでは、セルマップはキャッシュ
ラインが配置されるセルを示す。このため、インタリー
ブエントリ０（図３における行３０５）を再び参照する
と、キャッシュラインがセル０、１、２、および３の間
でインタリーブされた場合、行３０５はどのようにセル
がテーブル内で表されるかを示す。一実施形態では、行
３０５の上にある複数の３ビット組み合わせでの３ビッ
トは、入力論理メモリアドレスのアドレスビット６〜８
に対応する。入力アドレスのこれら３ビットを使用し
て、行にインデックスを付け、エントリ項目の１つを識
別する。行３０５における各エントリ項目は、４個のセ
ルの１つを識別する。図３に示すように、メモリアドレ
スのビット６〜８が０００である場合、これは、メモリ
の物理アドレスがセル０にあることをセルコントローラ
に示す。メモリアドレスのビット６〜８の値が００１で
ある場合、これはメモリの物理アドレスがセル１にある
ことをセルコントローラに示す。同様に、セルコントロ
ーラは、メモリアドレスのビット６〜８について可能な
他の６つの値それぞれを使用して、テーブルからのセル
を識別する。 【００２３】再び図１を参照して、４個のセルを有する
単一ノードを示す。各セルはそれぞれのメモリデバイス
を有する。しかし、システム全体が２個の４セルノード
を有する場合には、それぞれメモリを有する８個のセル
が利用可能である。これらセルにセル０〜セル７とラベ
ルを付ける場合、メモリを８個すべてのセルにわたって
インタリーブすることができるであろう。図３の行３１
０は、どのようにメモリを８個すべてのセルにインタリ
ーブすることができるかを示す。この場合、３ビット指
示子（メモリアドレスのビット６〜８）は、８個のセル
のうちいずれがメモリの物理アドレスを含むかを示す。
したがって、行３１０は８ウェイインタリーブを示し、
行３０５は４ウェイインタリーブを示す。 【００２４】システムが３セル構成を有する場合、セル
マップは、３ウェイインタリーブを示す図４に示すよう
になる。３個のセルは、セルマップにおいて３行にわた
って効率的にマッピングされる。１行目の１列目は、セ
ル０の値を含む。１行目の２列目は、セル１の値を含
む。１行目の３列目は、セル２の値を含む。このシーケ
ンスは、最後のセルが３行目の最後の列で終わるまで繰
り返される。 【００２５】セルマップの行は、マスク、コンパレー
タ、およびメモリアクセスデバイスからのメモリアドレ
スビットの組み合わせを介してセルコントローラによっ
て識別される。マスクを使用して、適切な行の決定に関
係のないアドレスのビットをマスクする。コンパレータ
は、マスクしたアドレス部分を整合値と比較して、セル
マップの対応する行を識別する。 【００２６】図５は、シングルキャッシュラインインタ
リーブの場合の６４ウェイインタリーブドセルマップエ
ントリを示すブロック図である。図５におけるセルマッ
プエントリは６４ウェイインタリーブであるため、メモ
リアドレスの６ビット（たとえば、ビット６〜１１）を
エントリへのインデックス付けに使用する。エントリイ
ネーブルブロック５１０は、入力メモリアドレスのビッ
ト２９〜ビット４３を含むアドレス部分５０５を使用し
てセルマップの適切な行を識別する。アドレス範囲は、
行選択に使用するアドレス部分５０５から決定される。
図５に示すように、エントリイネーブルブロック５１０
は、以下の式Iを実行する。 【００２７】 【数1】 Ｅｎｔｒｙ＿ｅｎａｂｌｅ＝（（ＡＤＤＲ ＡＮＤ ＭＡＳＫ）＝＝ｃｍｐ） 式I 【００２８】式Iに示すように、エントリイネーブルブ
ロック５１０は、アドレス部分５０５をマスクしてアド
レスの最下位ビットを破棄し、マスクされたアドレスを
その行の比較値または整合値である「ｃｍｐ」と比較す
る。比較における値が等しい場合、Ｅｎｔｒｙ＿ｅｎａ
ｂｌｅに、マッチする行を示す論理的に真の値が割り当
てられる。値が等しくない場合、Ｅｎｔｒｙ＿ｅｎａｂ
ｌｅに、マッチしない行であることを示す偽の論理値が
割り当てられる。 【００２９】行が選択されると、メモリアドレスのビッ
ト６〜１１を使用して、セルマップのその行内の６４個
のエントリ項目の１つを識別し、「ＣＥＬＬ」および
「Ｃｅｌｌ＿Ａｄｄｒ」が決定され、出力される。「Ｃ
ＥＬＬ」は、セルを一意に識別するセルＩＤを表し、
「Ｃｅｌｌ＿Ａｄｄｒ」はセルアドレスを表し、これに
ついてさらに詳細に後述する。図５に示すように、アド
レス部分５１５は、アドレスビット６〜１１および２９
〜４２を含み、アドレスビット６〜１１および２９〜４
２を使用して適切なセルＩＤおよびセルアドレスを決定
する。アドレス入力５２０に示すように、さらなる入力
によってさらなるテーブルエントリ項目を選択すること
ができる。図５に示すように、以下の式IIに示すような
比較を行うことによって列が選択される。 【００３０】 【数2】 Ｃｏｌｕｍｎ＿Ｓｅｌｅｃｔ＝（ＡＤＤＲ[１１：６]＝＝０ｘ０） 式II 【００３１】式IIからわかるように、メモリアドレスの
ビット６〜１１を、列に対応する１６進数の値（たとえ
ば、この場合では０ｘ０であり、これは一列目に対応す
る）と比較する。比較している値が等しい場合、Ｃｏｌ
ｕｍｎ＿Ｓｅｌｅｃｔは、マッチングを示す真の論理値
を含む。比較している値が等しくない場合、Ｃｏｌｕｍ
ｎ＿Ｓｅｌｅｃｔは、マッチングがないことを示す偽の
論理値を含む。 【００３２】エントリイネーブルブロック５１０でのコ
ンパレータおよびマスクの使用について、図６を参照し
てさらに詳細に述べる。図６は、十進数の０〜１６を表
す二進数を示す。０〜１６の範囲の１０進数は４つの異
なるグループ：０〜３を含むグループ６０５、４〜７を
含むグループ６１０、８〜１１を含むグループ６１５、
および１２〜１５を含むグループ６２０に分けられてい
る。マスクを効果的に使用するために、種々のグループ
を識別する方法が必要である。この場合、最初の２ビッ
ト、すなわち最上位２ビット（最左端の２ビット）を使
用して各種グループを区別することができることがわか
る。グループ６０５に表示される４つの数はそれぞれ０
０で始まり、グループ６１０の中の数はそれぞれ０１で
始まり、グループ６１５の中の数はそれぞれ１０で始ま
り、グループ６２０の中の数はそれぞれ１１で始まる。
したがって、１１００からなるマスクが確立される。重
要な各ビットには「１」を配置し、重要ではない、すな
わち「無関係な」各ビットには「０」を配置する。コン
パレータは、メモリブロックの開始アドレスに等しくセ
ットされる。マスクを使用して、４つのグループ６０５
〜６２０のいずれに所望のビットシーケンスが存在する
かを判定する。２つの最上位ビットの比較により、セル
マップ内の特定の行が決定される。 【００３３】コンパレータおよびマスクの使用をさらに
説明するため、いくつかの例を考察する。図７を参照す
ると、ノードは４個のセルを含み、セル０は５ＧＢのメ
モリを有し、セル１は３ＧＢ、セル２も３ＧＢ、またセ
ル３も３ＧＢのメモリを有する。１６進数表記では、１
ＧＢは０Ｘ０００＿４０００００００である。図７のイ
ンタリーブエントリ０は、４個のセルそれぞれから２Ｇ
Ｂ、総計８ＧＢのメモリを含む。このメモリブロックの
範囲は０ＧＢから最大８ＧＢである。コンパレータは、
０Ｘ０００＿００００００００に等しい。マスクの値
は、メモリロケーションが８ＧＢよりも大きいかどうか
を判定するために調べる必要のあるビットを識別するこ
とによって決定される。値が８ＧＢを越えるかどうかを
判定するために調べなければならない各ビット位置に、
「１」を配置する。このため、１６進数表記では、マス
クは０Ｘｆｆｅ＿００００００００に等しい。１６進数
表記での最下位の８つの数で表されるビットは、メモリ
ロケーションの値が８ＧＢを越えているかどうかの判定
に必要ないため、調べる必要はない。したがってマスク
は、メモリアクセスデバイスの１つからのメモリ値が８
ＧＢを越えるか否かを判定するために調べる必要のある
ビット位置のみを含む。確立されたこのマスクおよびコ
ンパレータを使用すると、０〜８ＧＢの範囲にあるいず
れのアクセスもインタリーブエントリ０しか起動しな
い。対応するセルマップの適切な行内において、セル番
号は０、１、２、３、０、１、２、３として識別され得
る。これは、図３における行３０５と同様である。この
構成は、セル０〜３の間での４ウェイインタリーブを達
成する。インタリーブエントリ１の場合、ここでも４個
すべてのセルが使用されるが、今度は各セルから１ＧＢ
のメモリのみが使用される。この場合、コンパレータ値
は、８ＧＢに等しい０Ｘ００２＿００００００００に等
しい。これは、このインタリーブエントリの開始値であ
る。この場合のマスク値は、０Ｘｆｆｆ＿００００００
００である。インタリーブエントリ１が確立されると、
セル０に２ＧＢが残る。 【００３４】概して、インタリーブは、まず最大のブロ
ックにわたって行われるため、続いて次のインタリーブ
ブロックのサイズはより小さい。セル０に残っている２
ＧＢは、通常であれば、図７に示す１ＧＢチャンクに分
けられる。しかし、この場合、インタリーブエントリ０
およびインタリーブエントリ１に含まれる１２ＧＢは、
セル０に残っている２ＧＢで割り切れる。したがって、
インタリーブエントリ２は、セル０に残っている２ＧＢ
のメモリを含むことになり、コンパレータ値は１２ＧＢ
である０Ｘ００３＿００００００００になり、マスク値
は０Ｘｆｆｆ＿８０００００００になる。 【００３５】最後の例として、図８に示すように、ノー
ドが３個のセルを含み、各セルが２ＧＢのメモリを含む
場合、インタリーブは以下のように行われる。インタリ
ーブエントリ０の場合、コンパレータは０Ｘ０００＿０
０００００００、すなわち０ＧＢである。マスクは０Ｘ
ｆｆｆ＿８０００００００である。これにより、セル０
の最初のＧＢおよびセル１の最初のＧＢの間でインタリ
ーブすることができるようになる。この場合の行エント
リは、０の後に１が続き、行の全長にわたりこれが交互
になったものからなる。これは、ここでもセル０から１
ＧＢおよびセル１から１ＧＢというメモリの最初の２Ｇ
Ｂにわたり２ウェイでインタリーブする。 【００３６】インタリーブエントリ１の場合、コンパレ
ータ値は０Ｘ０００＿８０００００００であり、これは
すなわち２ＧＢに等しい。この場合のマスク値は、０Ｘ
ｆｆｆ＿８０００００００である。対応するセルマップ
行は、行の全長にわたって１と２が交互になったもので
あり、これにより、セル１からの２番目のＧＢおよびセ
ル２からの最初のＧＢにわたり２ウェイインタリーブす
ることができる。 【００３７】インタリーブエントリ２は、０Ｘ００１＿
００００００００のコンパレータ値を有し、これは４Ｇ
Ｂに等しい。マスク値は、０Ｘｆｆｆ＿８００００００
０である。このインタリーブエントリのセルマップ内の
対応する行は、行の全長にわたって２と０が交互になっ
たものである。このインタリーブエントリは、セル２お
よびセル０にわたり２ウェイでインタリーブし、最後の
２ＧＢのメモリを含む。 【００３８】一実施形態では、セルコントローラは、セ
ルＩＤだけの場合よりも、より多くの情報をセルマップ
エントリ項目から取得する。たとえば、セルコントロー
ラをセル０に送る（direct）いくつかのセルマップエン
トリ項目がありうる。セル０に含まれるメモリは、様々
なインタリーブエントリに分けられている場合がある。
一実施形態では、セルマップエントリ項目は、セル０の
メモリ内のどこに要求される情報が格納されているかの
指示もセルコントローラに供給する。本発明の一形態で
は、ＣＥＬＬ＿ＡＤＤＲすなわちセルアドレスを使用し
て、セルコントローラを特定のメモリアクセスのために
セルメモリ内の特定の５１２メガバイト（ＭＢ）領域に
送る。セルアドレス式の一実施形態を以下の式IIIで提
供する。 【００３９】 【数3】 ＣＥＬＬ＿ＡＤＤＲ＝（（ＡＤＤＲ[４２：２９]＆ＣＨＵＮＫ＿ＭＡＳＫ）＞＞ インタリーブ＋ＣＨＵＮＫ＿ＳＴＡＲＴ 式III 【００４０】アドレスビット２９〜４２は、特定のセル
内のどこからデータの読み出しを開始するかを決定する
際に使用される。式IIIに含まれるＣＨＵＮＫ＿ＭＡＳ
Ｋは、先に考察したマスクの逆（inverse：インバー
ス）である。ＣＨＵＮＫ＿ＭＡＳＫの目的は、セルコン
トローラをメモリブロックの正確な部分に導くことであ
る。マスクしたアドレス部分は右シフト（記号「＞＞」
で表される）され、インタリーブに使用されていたビッ
トを削除する（式IIIでは「インタリーブ」と表され
る）。セルマップテーブルが８列を含む場合、３つのイ
ンタリーブビットが列の識別に使用される。セルマップ
が１６列を有する場合、列の識別に４ビットが使用され
る。 【００４１】ＣＨＵＮＫ＿ＳＴＡＲＴは、他のインタリ
ーブエントリ専用の、または他のインタリーブエントリ
によって以前使用されていたメモリの量である。たとえ
ば、再び図２のインタリーブエントリ１を参照すると、
インタリーブエントリ１は、インタリーブエントリ０が
４個のセルそれぞれから２ＧＢを占めた後に来た。した
がって、セル０の２番目の２ＧＢ部分がアドレス指定さ
れている場合、ＣＨＵＮＫ＿ＳＴＡＲＴはインタリーブ
エントリ０に含まれた２ＧＢである。あるいは、引き続
き図２を参照すると、セル０における２ＧＢおよびセル
１における２ＧＢを含むインタリーブエントリ５は、セ
ル０およびセル１の双方における４ＧＢのＣＨＵＮＫ＿
ＳＴＡＲＴを有する。要約すると、ＣＥＬＬ＿ＡＤＤＲ
式は、メモリアクセスデバイスからのアドレスビットを
使用し、所与のブロック内の特定のメモリロケーション
に到達するようにするオフセットに等しいメモリ量を追
加し、右シフトしてインタリーブにすでに使用しており
ブロック内のロケーションを決定するためにもはや必要
のないビットを削除し、他のインタリーブエントリ内の
インタリーブにあてられていたセルメモリを追加する。 【００４２】図９は、セルマップ９００の一実施形態の
図である。セルマップ９００は、複数のエントリ９０４
をそれぞれ含むモジュールＩＤテーブル９１２およびチ
ャンク開始テーブル９１４を含む。各エントリ９０４は
複数のエントリ項目９１０を含む。代替の実施形態で
は、モジュールＩＤ情報およびチャンク開始情報を単一
テーブルに組み込むことができる。別の代替実施形態で
は、セルマップ９００はチャンク開始テーブル９１４を
含まない。各エントリ９０４におけるエントリ項目９１
０中の数は、インタリーブのウェイ数に基づく。たとえ
ば、１６ウェイインタリーブの場合、モジュールＩＤテ
ーブル９１２およびチャンク開始テーブル９１４はそれ
ぞれ、エントリ９０４毎に少なくとも１６個のエントリ
項目９１０をそれぞれ含むことになる（図９に示すよう
に）。また、６４ウェイインタリーブの場合、モジュー
ルＩＤテーブル９１２およびチャンク開始テーブル９１
４はそれぞれ、エントリ９０４毎に少なくとも６４個の
エントリ項目９１０を含むことになる。一実施形態で
は、モジュールＩＤテーブル９１２における各エントリ
項目９１０は、宛先モジュール識別のために８ビットモ
ジュールＩＤ値を含み、チャンク開始テーブル９１４に
おける各エントリ項目９１０は、メモリロケーションの
識別に使用されるチャンク開始値を含む。受信した各入
力アドレス９０２に基づき、後述するように、適切なモ
ジュールＩＤ値９１６およびチャンク開始値９１８が識
別され、セルマップ９００から出力される。 【００４３】以下の表１は、セルマップベースシステム
の一実施形態を実施する擬似コードを含む。 【００４４】 【表１】 【００４５】上記表１の場合、以下の仮定を行う。すな
わち、アドレスサイズの実施は５０ビット（すなわち、
ビット０〜４９）である；各エントリ９０４は１６ウェ
イインタリーブされる（したがって、エントリ９０４内
でのインデックス付けのために４ビットが必要であ
る）；システムはシングルキャッシュラインインタリー
ブを実行している；キャッシュラインサイズは６４バイ
トである（よって、アドレスビット６〜９がエントリ９
０４内のインデックス付けに使用される）；おおよそ３
２〜６４のエントリ９０４が各プロセッサインタフェー
スに設けられる；かつ、最小アドレス指定可能メモリは
１／２ＧＢである（よって、アドレスマスク（Ａｄｄｒ
ｅｓｓ Ｍａｓｋ）はビット２９〜４９を使用する）。 【００４６】上記仮定は一例のシステムに基づき、かつ
特定の実施に基づいて変更を行いうることが理解されよ
う。たとえば、キャッシュラインサイズが６４バイトで
はなく１２８バイトである場合には、入力アドレス９０
２のビット７〜１０がエントリ９０４内のインデックス
付けに使用される。キャッシュラインサイズが２５６バ
イトである場合は、入力アドレス９０２のビット８〜１
１がエントリ９０４内のインデックス付けに使用され
る。キャッシュラインサイズが倍になるごとに、４つの
インデックス付けビットがそれぞれ左に１ビット位置分
シフトする。別の例では、最小アドレス指定可能メモリ
が１／２ＧＢではなく６４メガバイト（ＭＢ）である場
合、アドレスマスク（Ａｄｄｒｅｓｓ Ｍａｓｋ）は、
ビット２９〜４９ではなくビット２４〜４９を使用す
る。種々のキャッシュラインサイズおよび異なる最小ア
ドレス指定可能メモリサイズの他に、種々のアドレスサ
イズ、シングルキャッシュラインインタリーブではなく
マルチキャッシュラインインタリーブ、およびインタリ
ーブの種々のウェイ数を含むがこれらに限定されない他
の変更を行うこともできる。 【００４７】表１に列挙される最初の項目はＩｎｃｏｍ
ｉｎｇ＿Ａｄｄｒｅｓｓ［４９：０］であり、これは入
力アドレス９０２として図９に表される。一実施形態で
は、入力アドレス９０２はプロセッサアドレスであり、
０〜４９の番号が付けられた５０ビットを含む。入力ア
ドレス９０２は、第１のアドレス部分９０２Ａ、第２の
アドレス部分９０２Ｂ、および第３のアドレス部分９０
２Ｃを含む。 【００４８】表１に列挙される２番目の項目は、Ａｄｄ
ｒｅｓｓ Ｍａｔｃｈ［４９：２９］である。一実施形
態では、セルマップ９００における各エントリ９０４
は、Ａｄｄｒｅｓｓ Ｍａｔｃｈ［４９：２９］の特定
の値に関連付けられる。 【００４９】表１に列挙する３番目の項目は、Ａｄｄｒ
ｅｓｓ Ｍａｓｋ［４９：２９］である。Ａｄｄｒｅｓ
ｓ Ｍａｓｋ［４９：２９］は、入力アドレス９０２か
ら関連するビットを抽出するためにセルコントローラ
（たとえば、セルコントローラ１７５）により使用され
る。一実施形態では、入力アドレス９０２のビット２９
〜４９は第１のアドレス部分９０２Ａと呼ばれる。セル
コントローラ１７５は、マスクされた第１のアドレス部
分９０２Ａを、Ａｄｄｒｅｓｓ Ｍａｔｃｈ値と比較し
てマッチするエントリ９０４を識別する。 【００５０】モジュールＩＤテーブル９１２におけるエ
ントリ９０４は、表１に列挙される４番目の項目で表さ
れ、この項目はＭｏｄｕｌｅ＿ｉｄ＿ｔａｂｌｅ＿ｉｎ
＿ｅｎｔｒｙ［エントリにおけるインタリーブのＭａｘ
＿ｗａｙｓ^＊Ｂｉｔｓ＿ｐｅｒ＿ｍｏｄｕｌｅ＿ｉｄ］
である。Ｍｏｄｕｌｅ＿ｉｄ＿ｔａｂｌｅ＿ｉｎ＿ｅｎ
ｔｒｙの括弧内の値は、モジュールＩＤテーブル９１２
におけるエントリ９０４のビットサイズを表す。各モジ
ュールＩＤに８ビットを使用し（すなわち、Ｂｉｔｓ＿
ｐｅｒ＿ｍｏｄｕｌｅ＿ｉｄ＝８）、かつエントリ９０
４が１６ウェイインタリーブされる（すなわち、エント
リにおけるインタリーブのＭａｘ＿Ｗａｙｓ＝１６）と
仮定すると、モジュールＩＤテーブル９１２の各エント
リ９０４に必要なビット数は１２８（すなわち、８×１
６）になる。６４ウェイインタリーブエントリ９０４の
場合、モジュールＩＤテーブルエントリ９０４のサイズ
は５１２ビット（すなわち、６４×８）になる。モジュ
ールＩＤにつき８ビットを使用すると、２５６個のモジ
ュールを一意に識別することができる。特定の実施に応
じて、モジュールＩＤにつき他のビット数を使用しても
よい。 【００５１】チャンク開始テーブル９１４のエントリ９
０４は、表１に列挙される５番目の項目で表され、この
項目はＣｈｕｎｋ＿ｓｔａｒｔ＿ｔａｂｌｅ＿ｉｎ＿ｅ
ｎｔｒｙ［エントリにおけるインタリーブのＭａｘ＿Ｗ
ａｙｓ^＊０．５ＧＢのチャンクすべてをアドレス指定す
るために必要なビット数］である。Ｃｈｕｎｋ＿ｓｔａ
ｒｔ＿ｔａｂｌｅ＿ｉｎ＿ｅｎｔｒｙの括弧内の値は、
チャンク開始テーブル９１４におけるエントリ９０４の
ビットサイズを表す。すべての１／２ＧＢチャンクをア
ドレス指定するために８ビットが使用され、かつエント
リ９０４が１６ウェイインタリーブされる（すなわち、
エントリにおけるインタリーブのＭａｘ＿ｗａｙｓ＝１
６）と仮定すると、チャンク開始テーブル９１４の各エ
ントリ９０４に必要なビット数は１２８（すなわち、８
×１６）になる。６４ウェイインタリーブエントリ９０
４の場合、チャンク開始テーブルエントリ９０４のサイ
ズは５１２ビット（すなわち、６４×８）になる。 【００５２】表１に列挙される６番目の項目は、Ｈｉｔ
＿ｆｏｒ＿ｔｈａｔ＿ｅｎｔｒｙ＝（（Ｉｎｃｏｍｉｎ
ｇ＿Ａｄｄｒｅｓｓ［４９：２９］］＆Ａｄｄｒｅｓｓ
Ｍａｓｋ［４９：２９］）＝＝Ａｄｄｒｅｓｓ Ｍａ
ｔｃｈ［４９：２９］）である。一実施形態では、セル
マップ９００における各エントリ９０４は、Ａｄｄｒｅ
ｓｓ Ｍａｔｃｈ［４９：２９］の特定の値に関連付け
られ、表１に列挙される６番目の項目のようなヒット式
が、ヒットが識別されるまで、セルマップ９００におけ
る各エントリ９０４について実行される。変数Ｈｉｔ＿
ｆｏｒ＿ｔｈａｔ＿ｅｎｔｒｙは、（Ｉｎｃｏｍｉｎｇ
＿Ａｄｄｒｅｓｓ［４９：２９］］＆Ａｄｄｒｅｓｓ
Ｍａｓｋ［４９：２９］）とＡｄｄｒｅｓｓ Ｍａｔｃ
ｈ［４９：２９］の比較に応じて、真の論理値かあるい
は偽の論理値のいずれかを含むことになる。（Ｉｎｃｏ
ｍｉｎｇ＿Ａｄｄｒｅｓｓ［４９：２９］］＆Ａｄｄｒ
ｅｓｓ Ｍａｓｋ［４９：２９］）の値とＡｄｄｒｅｓ
ｓ Ｍａｔｃｈ［４９：２９］の値が等しくない場合、
Ｈｉｔ＿ｆｏｒ＿ｔｈａｔ＿ｅｎｔｒｙは、偽の論理値
になり、マッチしないエントリであることを示す。（Ｉ
ｎｃｏｍｉｎｇ＿Ａｄｄｒｅｓｓ［４９：２９］］＆Ａ
ｄｄｒｅｓｓ Ｍａｓｋ［４９：２９］）の値とＡｄｄ
ｒｅｓｓ Ｍａｔｃｈ［４９：２９］の値が等しい場
合、Ｈｉｔ＿ｆｏｒ＿ｔｈａｔ＿ｅｎｔｒｙは、真の論
理値になり、マッチするエントリであることを示す。 【００５３】モジュールＩＤテーブル９１２の各エント
リ９０４の場合、チャンク開始テーブル９１４に対応す
るエントリ９０４がある。ヒットがエントリ９０４に対
して生成される場合、モジュールＩＤテーブルエントリ
からのモジュールＩＤ値９１６が出力され、対応するチ
ャンク開始テーブルエントリからチャンク開始番号９１
８が出力される。一実施形態では、チャンク開始番号９
１８は、モジュールＩＤ値９１６によって識別されるメ
モリ内のメモリロケーションを識別するための１／２Ｇ
Ｂの倍数である。エントリ９０４内の適切なモジュール
ＩＤ値９１６およびチャンク開始番号９１８を識別する
ための式は、表１の７番目および８番目の項目に列挙さ
れる。 【００５４】表１に列挙される７番目の項目は、Ｐｈｙ
ｓｉｃａｌ＿ｄｅｓｔｉｎａｔｉｏｎ＿ｍｏｄｕｌｅ＝
Ｍｏｄｕｌｅ＿ｉｄ＿ｔａｂｌｅ＿ｉｎ＿ｅｎｔｒｙ
［Ｉｎｃｏｍｉｎｇ＿Ａｄｄｒｅｓｓ［９：６］］であ
る。この項目が示すように、入力アドレス９０２のビッ
ト６〜９を使用して、モジュールＩＤテーブル９１２で
マッチするエントリ９０４における１６個のエントリ項
目９１０の１つを識別する。一実施形態では、入力アド
レス９０２のビット６〜９は第３のアドレス部分９０２
Ｃと呼ばれる。識別されたエントリ項目９１０からのモ
ジュールＩＤ値は、変数Ｐｈｙｓｉｃａｌ＿ｄｅｓｔｉ
ｎａｔｉｏｎ＿ｍｏｄｕｌｅに格納される。６４ウェイ
インタリーブエントリ９０４を有するモジュールＩＤテ
ーブル９１２の場合、モジュールＩＤテーブルエントリ
９０４にインデックスを付ける式は、Ｐｈｙｓｉｃａｌ
＿ｄｅｓｔｉｎａｔｉｏｎ＿ｍｏｄｕｌｅ＝Ｍｏｄｕｌ
ｅ＿ｉｄ＿ｔａｂｌｅ＿ｉｎ＿ｅｎｔｒｙ［Ｉｎｃｏｍ
ｉｎｇ＿Ａｄｄｒｅｓｓ［１１：６］］である。この場
合、第３のアドレス部分９０２Ｃはアドレスビット６〜
１１を含み、これらのアドレスビットを使用してモジュ
ールＩＤテーブルエントリ９０４にインデックスを付け
る。 【００５５】表１に列挙される８番目の項目は、Ｃｈｕ
ｎｋ＿ｓｔａｒｔ＝Ｃｈｕｎｋ＿ｓｔａｒｔ＿ｔａｂｌ
ｅ＿ｉｎ＿ｅｎｔｒｙ［Ｉｎｃｏｍｉｎｇ＿Ａｄｄｒｅ
ｓｓ［９：６］］である。この項目が示すように、入力
アドレス９０２の第３のアドレス部分９０２Ｃを使用し
て、チャンク開始テーブル９１４でマッチするエントリ
９０４における１６個のエントリ項目９１０の１つを識
別する。識別されたエントリ項目９１０からのチャンク
開始番号が変数ｃｈｕｎｋ＿ｓｔａｒｔに格納される。
６４ウェイインタリーブエントリ９０４を有するチャン
ク開始テーブル９１４の場合には、チャンク開始テーブ
ルエントリ９０４にインデックスを付けるための式は、
Ｃｈｕｎｋ＿ｓｔａｒｔ＝Ｃｈｕｎｋ＿ｓｔａｒｔ＿ｔ
ａｂｌｅ＿ｉｎ＿ｅｎｔｒｙ［Ｉｎｃｏｍｉｎｇ＿Ａｄ
ｄｒｅｓｓ［１１：６］］である。この場合、第３のア
ドレス部分９０２Ｃはアドレスビット６〜１１を含み、
これらのアドレスビットをチャンク開始テーブルエント
リ９０４へのインデックス付けに使用する。上述したよ
うに、一実施形態では、特定のメモリロケーションを識
別するために、チャンク開始値をセルアドレス式（たと
えば、式III）で使用する。 【００５６】セルマップ９００等のセルマップを使用し
てＩ／Ｏ仮想化を達成するため、メモリに使用されるエ
ントリ９０４とＩ／Ｏに使用されるエントリ９０４とを
区別する機構が設けられる。また、Ｉ／Ｏタイプエント
リ９０４の場合、モジュールＩＤテーブル９１２へのイ
ンデックス付けに使用する種々のアドレスビットの組の
選択に複数のオプションを提供することができる。した
がって、メモリタイプエントリとＩ／Ｏタイプエントリ
とを区別するために、かつＩ／Ｏに追加のインデックス
オプションを提供するために、追加の状態がセルマップ
９００に設けられる。一実施形態では、セルマップ９０
０がチャンク開始テーブル９１４を含む場合、メモリタ
イプエントリ９０４のみが関連するエントリをチャンク
開始テーブル９１４に含み、チャンク番号はＩ／Ｏタイ
プエントリ９０４で使用されない。 【００５７】一実施形態では、セルマップ９００におけ
るエントリ９０４は、１ビットのエントリタイプ識別子
９０６を含む。本発明の一形態では、エントリタイプ識
別子９０６の値が０である場合、エントリ９０４はメモ
リタイプエントリであり、エントリタイプ識別子９０６
の値が１の場合、エントリ９０４はＩ／Ｏタイプエント
リである。また、一実施形態では、エントリ９０４は２
ビットのインデックス選択識別子９０８を含む。インデ
ックス選択識別子９０８の２ビットは、可能な４つの異
なる値を提供し、これらの値を使用して、Ｉ／Ｏテーブ
ルエントリ９０４についてモジュールＩＤテーブル９１
２にインデックスを付けるためのアドレスビットの組を
選択する。 【００５８】セルマップ９００におけるメモリタイプエ
ントリ９０４の場合、ヒットロジック、モジュールＩＤ
識別、およびチャンク開始番号識別は、上述したものと
同じである。具体的には、表１の６番目の項目に示すよ
うに、Ｈｉｔ＿ｆｏｒ＿ｔｈａｔ＿ｅｎｔｒｙ＝（（Ｉ
ｎｃｏｍｉｎｇ＿Ａｄｄｒｅｓｓ［４９：２９］］＆Ａ
ｄｄｒｅｓｓ Ｍａｓｋ［４９：２９］）＝＝Ａｄｄｒ
ｅｓｓ Ｍａｔｃｈ［４９：２９］）である。よって、
入力アドレス９０２のビット２９〜４９（すなわち、第
１のアドレス部分９０２Ａ）を使用して、セルマップ９
００におけるマッチするエントリ９０４を識別する。ま
た、表１の７番目および８番目の項目に示すように、入
力アドレス９０２のビット６〜９（すなわち、第３のア
ドレス部分９０２Ｃ）を使用して、モジュールＩＤテー
ブル９１２におけるメモリタイプエントリ９０４および
チャンク開始テーブル９１４におけるチャンク開始エン
トリ９０４にインデックスを付ける。 【００５９】一実施形態では、Ｉ／Ｏタイプエントリ９
０４の場合、ヒットロジックはメモリタイプエントリ９
０４の場合に使用したものと同じであるが、より少ない
数のアドレスビットが比較される。本発明の一形態で
は、これは、ＡｄｄｒｅｓｓＭａｔｃｈレジスタおよび
Ａｄｄｒｅｓｓ Ｍａｓｋレジスタにおいてより多くの
ビットをマスクすることによって達成される。また、Ｉ
／Ｏタイプエントリ９０４の場合、モジュールＩＤテー
ブル９１２へのインデックスは、メモリタイプエントリ
９０４の場合とは別様に選択される。第２のアドレス部
分９０２Ｂと呼ぶ、Ｉ／Ｏタイプエントリ９０４にイン
デックスを付けるために使用される入力アドレスビット
の組は、そのエントリ９０４のインデックス選択識別子
９０８に基づいて選択される。以下の表２は、本発明の
一実施形態によるインデックス選択識別子９０８の値お
よびインデックス付けに使用される対応する入力アドレ
スビットを示す。 【００６０】 【表２】 【００６１】ヒットが決定された（すなわち、セルマッ
プ９００におけるエントリ９０４が第１のアドレス部分
９０２に基づいて識別された）後、識別されたエントリ
９０４内の特定のエントリ項目９１０がインデックス値
に基づいて選択される。以下の表３は、本発明の一実施
形態によるモジュールＩＤテーブル９１２におけるエン
トリ９０４にインデックスを付けるための擬似コードを
含む。 【００６２】 【表３】 【００６３】最初の「ｓｗｉｔｃｈ」コードセグメント
は、マッチするエントリ９０４についてインデックス選
択識別子９０８の値に基づいてｉｎｄｅｘ＿ｍｏｄｕｌ
ｅ＿ｔａｂｌｅ＿ｉｏに値を割り当てる。次に、入力ア
ドレスのビット６〜９（すなわち、第３のアドレス部分
９０２Ｃ）に基づいてｉｎｄｅｘ＿ｍｏｄｕｌｅ＿ｔａ
ｂｌｅ＿ｍｅｍに値を割り当てる。２番目の「ｓｗｉｔ
ｃｈ」コードセグメントは、マッチするエントリ９０４
のエントリタイプ９０６に基づいてｉｎｄｅｘ＿ｍｏｄ
ｕｌｅ＿ｔａｂｌｅに値を割り当てる。エントリ９０４
がメモリ（ＭＥＭ）タイプエントリである場合、ｉｎｄ
ｅｘ＿ｍｏｄｕｌｅ＿ｔａｂｌｅにはｉｎｄｅｘ＿ｍｏ
ｄｕｌｅ＿ｔａｂｌｅ＿ｍｅｍの値が割り当てられる。
エントリがＩ／Ｏタイプエントリである場合、ｉｎｄｅ
ｘ＿ｍｏｄｕｌｅ＿ｔａｂｌｅにはｉｎｄｅｘ＿ｍｏｄ
ｕｌｅ＿ｔａｂｌｅ＿ｉｏの値が割り当てられる。最後
に、ｉｎｄｅｘ＿ｍｏｄｕｌｅ＿ｔａｂｌｅに割り当て
られた値を、マッチするエントリ９０４（すなわち、Ｍ
ｏｄｕｌｅ＿ｉｄ＿ｔａｂｌｅ＿ｉｎ＿ｅｎｔｒｙ）の
インデックスとして使用して、エントリ９０４における
１６個のエントリ項目９１０の１つを識別する。識別さ
れたエントリ項目９０４は、変数「Ｐｈｙｓｉｃａｌ
Ｄｅｓｔｉｎａｔｉｏｎ Ｍｏｄｕｌｅ」に割り当てら
れるモジュールを識別するための識別情報を含む。メモ
リタイプエントリ９０４の場合、対応するエントリ９０
４からのチャンク開始値およびチャンク開始テーブル９
１４におけるエントリ項目９１０もまた上述のように識
別される。 【００６４】よって、セルマップエントリ９０４のタイ
プに応じて、適切なモジュール情報が抽出および使用さ
れる。代替の実施形態では、複数のエントリ９０４を連
結して、より多数のモジュールを仮想化することができ
る。 【００６５】本発明の一実施形態は、セルマップ９００
を使用してＩ／Ｏモジュール１７０の仮想化およびメモ
リインタリーブを提供する。本発明の一形態では、Ｉ／
Ｏモジュール１７０は、周辺コンポーネント相互接続
（ＰＣＩ）デバイス等の複数のＩ／Ｏカードまたはデバ
イスを制御するようにそれぞれ構成されたＩ／Ｏコント
ローラである。したがって、入力アドレス９０２が第１
のＩ／Ｏモジュールに向けられ、かつセルマップ９００
を使用してアクセスを第２のＩ／Ｏモジュールにリダイ
レクトされる場合、第２のＩ／Ｏモジュール下のＩ／Ｏ
デバイスは、ソフトウェアからは第１のＩ／Ｏモジュー
ル下のＩ／Ｏデバイスと同じように見えるはずである。
代替の実施形態では、仮想化をＩ／Ｏカードまたはデバ
イスのレベルにまで拡張することができる。 【００６６】本発明の一形態は、同じセルマップインフ
ラストラクチャをメモリインタリーブおよびＩ／Ｏ仮想
化の双方に使用することにより、メモリインタリーブ化
およびＩ／Ｏ仮想化に別個の構造を設計する必要性をな
くす。本発明の一実施形態では、仮想化することのでき
るモジュールの数に制限がない。本発明の一形態は、ソ
フトウェア介入なしで、または最小限のサポートでＩ／
Ｏモジュール１７０を変更可能なシステムを構築できる
ようにする。一実施形態では、本発明は、Ｉ／Ｏの仮想
化において、従来提供されているシステムよりも高い柔
軟性を提供する。また、本発明の一形態では、単一のセ
ルマップエントリ９０４を使用して複数のＩ／Ｏモジュ
ール１７０を仮想化することができ、またセルマップエ
ントリ９０４をメモリ目的とＩ／Ｏ目的とで交換して使
用することができる。この発明は、例として次のような
実施形態を含む。 【００６７】（１） 連続した論理アドレス空間を使用
して、複数のメモリ（１３０、１３５、１４０、１４
５）にインタリーブ方式でアクセスし、複数の入出力モ
ジュール（１７０）にアクセスする方法であって、複数
のエントリ（９０４）を含む少なくとも１つのマップテ
ーブル（９００）を設けることであって、前記エントリ
（９０４）はそれぞれエントリタイプ識別子（９０６）
および複数のエントリ項目（９１０）を含み、前記エン
トリ項目（９１０）はそれぞれモジュール識別子を含
み、前記エントリ（９０４）はそれぞれメモリタイプエ
ントリおよび入出力タイプエントリの一方であり、複数
のアドレスビット（９０２Ａ〜９０２Ｃ）を含む第１の
論理アドレス（９０２）を受信することと、前記アドレ
スビットの第１の組に基づいて、前記少なくとも１つの
マップテーブルにおけるエントリを識別することと、前
記識別されたエントリの前記エントリタイプ識別子に基
づいて、前記識別されたエントリのタイプを決定するこ
とと、前記エントリタイプ識別子が入出力タイプエント
リを示す場合、前記アドレスビットの第２の組に基づい
て前記識別されたエントリにおけるエントリ項目を識別
することと、前記エントリタイプ識別子がメモリタイプ
エントリを示す場合、前記アドレスビットの第３の組に
基づいて前記識別されたエントリにおけるエントリ項目
を識別することと、前記識別されたエントリ項目の前記
モジュール識別子によって識別されたモジュールにアク
セスすることとを含む方法。 【００６８】（２） 前記少なくとも１つのマップテー
ブルにおける各入出力タイプエントリは、インデックス
選択識別子（９０８）をさらに含み、前記識別されたエ
ントリの前記インデックス選択識別子に基づいて、前記
第２のアドレスビットの組に使用するアドレスビットを
識別することをさらに含む（１）記載の方法。 【００６９】（３） 前記インデックス選択識別子はそ
れぞれ、複数のインデックス値の１つであり、前記イン
デックス値はそれぞれアドレスブロックサイズに対応す
る（２）記載の方法。 【００７０】（４） 前記第１のアドレスビットの組
は、前記第２のアドレスビットの組よりも上位のビット
を含み、前記第２のアドレスビットの組は、前記第３の
アドレスビットの組よりも上位のビットを含む（１）記
載の方法。 【００７１】（５） 前記少なくとも１つのマップテー
ブルに複数のメモリオフセット値（９１４）を格納する
ことと、前記第１の論理アドレスに基づいて前記メモリ
オフセット値（９１４）の１つを識別することとをさら
に含み、前記エントリタイプ識別子がメモリタイプエン
トリを示す場合、前記識別されたエントリ項目の前記モ
ジュール識別子によって識別される前記モジュールは、
前記識別されたメモリオフセット値に少なくとも部分的
に基づいてメモリロケーションにおいてアクセスされる
（１）記載の方法。 【００７２】（６） マルチビットマスク値を設けるこ
とと、複数のマルチビット整合値を設けることと、前記
マルチビットマスク値を使用して前記第１の論理アドレ
スから前記第１のアドレスビットの組を抽出すること
と、該抽出された第１のアドレスビットの組を前記複数
のマルチビット整合値と比較してマッチングを識別する
こととをさらに含む（１）記載の方法。 【００７３】（７） 前記メモリはそれぞれ少なくとも
１つのメモリセグメントを含み、前記メモリセグメント
はグループに編成され、各グループの前記メモリセグメ
ントは均等なサイズを有し、また前記少なくとも１つの
マップテーブルにおける各メモリタイプエントリは、前
記メモリセグメントグループの１つに対応する（１）記
載の方法。 【００７４】（８） 連続した論理アドレス空間を複数
のモジュールにマッピングする方法であって、前記複数
のモジュールはメモリ（１３０、１３５、１４０、１４
５）および入出力モジュール（１７０）を含み、前記論
理アドレス空間における各論理アドレス（９０２）は第
１、第２、および第３のアドレス部分（９０２Ａ〜９０
２Ｃ）を含み、複数のエントリ（９０４）を含むマップ
テーブル（９００）を設けることであって、前記エント
リ（９０４）はそれぞれエントリタイプ識別子（９０
６）および複数のエントリ項目（９１０）を含み、前記
エントリ（９０４）はそれぞれメモリタイプエントリお
よび入出力タイプエントリの一方であり、前記各エント
リ項目（９１０）は前記複数のモジュールの１つを識別
するモジュール識別子を含み、論理アドレスの組を前記
エントリのそれぞれに関連付けることであって、個々の
エントリそれぞれに関連付けられる前記論理アドレスの
組は、前記第１のアドレス部分について共通する値を含
み、前記第１のアドレス部分についての前記共通の値は
前記エントリそれぞれごとに異なり、前記エントリに関
連する前記論理アドレスの組の前記第２および前記第３
のアドレス部分に基づいて各エントリ内のエントリ項目
にインデックスを付けることであって、インデックス付
けに使用される前記アドレス部分の選択は、前記エント
リの前記エントリタイプ識別子に基づく、を含む方法。 【００７５】（９） 連続した論理アドレス空間を使用
して複数のモジュールへのアクセスを提供するシステム
（１００）であって、前記モジュールはメモリ（１３
０、１３５、１４０、１４５）および入出力モジュール
（１７０）を含み、複数のエントリ（９０４）を含む少
なくとも１つのマップテーブル（９００）であって、前
記エントリ（９０４）はそれぞれエントリタイプ識別子
（９０６）および複数のエントリ項目（９１０）を含
み、前記エントリ（９０４）はそれぞれメモリタイプエ
ントリおよび入出力タイプエントリの一方であり、前記
エントリ項目（９１０）はそれぞれ複数のモジュールの
１つを識別する、少なくとも１つのマップテーブル（９
００）と、論理アドレスを受信するコントローラ（１７
５）であって、受信した論理アドレス（９０２）の第１
の部分に基づいて前記少なくとも１つのマップテーブル
におけるエントリを識別し、該識別されたエントリの前
記エントリタイプ識別子および前記受信した論理アドレ
スの第２の部分に基づいて前記識別されたエントリにお
けるエントリ項目を選択し、該選択されたエントリ項目
によって識別されるモジュールに基づいてモジュール識
別情報を出力するように構成されるコントローラ（１７
５）とを備えるシステム。 【００７６】（１０） 前記第２の部分のロケーション
は、前記識別されたエントリのタイプに基づいて、前記
受信した論理アドレス内で変化する（９）記載のシステ
ム。 【００７７】好ましい実施形態の説明を目的として、本
発明の特定の実施形態を本明細書に図示し説明したが、
本発明の範囲から逸脱することなく図示し説明した特定
の実施形態を多種多様な代替および／または同等の実施
で置き換えてもよいことが当業者には理解されよう。化
学、機械、電気機械、電気、およびコンピュータの分野
における当業者は、本発明が非常に広範囲の実施形態に
おいて実施されうることをたやすく理解しよう。本願
は、本明細書に述べた好ましい実施形態のあらゆる改変
または変形を網羅するものである。したがって、本発明
は特許請求の範囲およびその等価物によってのみ制限さ
れるものと明らかに意図される。

【図面の簡単な説明】 【図１】４個のセルおよび１個のクロスバーを含むノー
ドを示すブロック図である。 【図２】メモリが４個のセルに分散する分散メモリシス
テムを示すブロック図である。 【図３】４ウェイインタリーブおよび８ウェイインタリ
ーブを示すテーブルである。 【図４】３ウェイインタリーブを示すテーブルである。 【図５】シングルキャッシュラインインタリーブの６４
ウェイインタリーブドセルマップエントリを示すブロッ
ク図である。 【図６】インタリーブグループの間での顕著な特徴を識
別するチャートである。 【図７】２のべき乗ではないメモリ量を含むセルにわた
るインタリーブのブロック図である。 【図８】３個のセルにわたるインタリーブのブロック図
である。 【図９】本発明の一実施形態によるメモリインタリーブ
およびＩ／Ｏ仮想化を提供するセルマップの図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デベンドラ・ダス・シャーマ アメリカ合衆国95050カリフォルニア州サ ンタ・クララ、アカシア・コート 2043 Ｆターム(参考） 5B014 FA01 HB28 5B045 BB16 BB28 BB29 DD01 DD10 5B060 AB26 AC10 HA01 MM01

Claims (1)

1. 【特許請求の範囲】 【請求項１】 連続した論理アドレス空間を使用して、
   複数のメモリにインタリーブ方式でアクセスし、複数の
   入出力モジュールにアクセスする方法であって、 複数のエントリを含む少なくとも１つのマップテーブル
   を設けることであって、前記エントリはそれぞれエント
   リタイプ識別子および複数のエントリ項目を含み、前記
   エントリ項目はそれぞれモジュール識別子を含み、前記
   エントリはそれぞれメモリタイプエントリおよび入出力
   タイプエントリの一方であり、 複数のアドレスビットを含む第１の論理アドレスを受信
   することと、 前記アドレスビットの第１の組に基づいて、前記少なく
   とも１つのマップテーブルにおけるエントリを識別する
   ことと、 前記識別されたエントリの前記エントリタイプ識別子に
   基づいて、前記識別されたエントリのタイプを決定する
   ことと、 前記エントリタイプ識別子が入出力タイプエントリを示
   す場合、前記アドレスビットの第２の組に基づいて前記
   識別されたエントリにおけるエントリ項目を識別するこ
   とと、 前記エントリタイプ識別子がメモリタイプエントリを示
   す場合、前記アドレスビットの第３の組に基づいて前記
   識別されたエントリにおけるエントリ項目を識別するこ
   とと、 前記識別されたエントリ項目の前記モジュール識別子に
   よって識別されたモジュールにアクセスすることと、を
   含む方法。