JP2003273732A - 集積回路 - Google Patents
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Abstract
いシーケンスでオフセット自動調整可能なディジタル・
アナログ変換回路を提供することを目的とする。 【解決手段】集積回路は、ディジタル出力信号をアナロ
グ出力信号に変換して出力するアナログ信号出力部と、
受信したアナログ入力信号をディジタル入力信号に変換
するアナログ信号入力部と、アナログ信号出力部からア
ナログ信号入力部へアナログ出力信号をアナログ入力信
号として供給する信号経路を形成するスイッチ回路と、
信号経路を介してアナログ信号出力部から出力オフセッ
トをアナログ信号入力部へ供給することにより出力オフ
セットと入力オフセットとを含んだディジタル入力信号
を検出し、検出されたディジタル入力信号から求めた出
力オフセット及び入力オフセットに応じてアナログ信号
出力部及びアナログ信号入力部それぞれのオフセットを
相殺するオフセット調整制御回路を含む。
Description
及びアナログ間で信号変換するディジタル・アナログ変
換回路を備えた集積回路に関し、詳しくは自動オフセッ
ト調整機能を有するディジタル・アナログ変換回路を備
えた集積回路に関する。
理回路において、ディジタル及びアナログ間で信号変換
するディジタル・アナログ変換回路は、変換後の信号が
所定のレベルからずれてオフセットが生じるために、こ
のオフセットを自動的に調整する機構が必要になる。従
来のオフセット自動調整機構においては、ディジタルか
らアナログへ変換してアナログ信号を出力する送信側と
アナログ信号を受信してアナログからディジタルに変換
する受信側とで、それぞれオフセット測定用のADC
(Analog to Digital Converter)及びDAC(Digital
to Analog Converter)を設けることで別々にオフセッ
ト自動調整を実行する。
にそれぞれオフセット調整機構を設け、別々にオフセッ
ト自動調整を実行する。正側では、信号DA変換用のD
ACをコード128(中間点のコード)に設定して信号
出力端の電位を中間電位に設定する。この際の信号出力
端の電位は、実際には所望の基準電位からずれてオフセ
ットを含んだものとなる。この信号出力端の電位をオフ
セット測定用ADCによりディジタルコードに変換する
ことにより、出力端の電位を測定する。測定値のディジ
タルコードと基準電圧に対応するコードとを比較するこ
とで、オフセットに相当するコード差であるオフセット
コードを求めることが出来る。このオフセットコードを
用いて、オフセットがゼロになるように調整する。出力
差動信号の負側においても同様のオフセット測定及びオ
フセット調整が行われる。
信号AD変換用のADCにより生成されたディジタルコ
ードを測定する。このディジタルコードと基準コード
(例えば128)とを比較することで、オフセットコー
ドを求めることが出来る。このオフセットコードを用い
て、オフセットがゼロになるように調整する。
調整においては、上記のようにオフセット測定用として
ADCを設ける必要があり、回路面積及び消費電力が増
大する。また送信側でオフセット測定及びオフセット調
整のシーケンスを実行すると共に、これとは独立に受信
側でオフセット測定及びオフセット調整のシーケンスを
実行する必要があり、オフセット調整に時間がかかると
いう問題がある。
調整に専用である回路の規模を最小限に抑えると共に、
短いシーケンスでオフセット自動調整可能なディジタル
・アナログ変換回路を提供することを目的とする。
は、ディジタル出力信号をアナログ出力信号に変換して
出力するアナログ信号出力部と、受信したアナログ入力
信号をディジタル入力信号に変換するアナログ信号入力
部と、該アナログ信号出力部から該アナログ信号入力部
へ該アナログ出力信号を該アナログ入力信号として供給
する信号経路を形成するスイッチ回路と、該信号経路を
介して該アナログ信号出力部から出力オフセットを該ア
ナログ信号入力部へ供給することにより該出力オフセッ
トと入力オフセットとを含んだ該ディジタル入力信号を
検出し、該検出されたディジタル入力信号から求めた該
出力オフセット及び該入力オフセットに応じて該アナロ
グ信号出力部及び該アナログ信号入力部それぞれのオフ
セットを相殺するオフセット調整制御回路を含む。
部とアナログ信号入力部との間を接続する信号経路を設
け、アナログ信号出力部のアナログ出力をアナログ信号
入力部を介してディジタル変換することで、出力オフセ
ットと入力オフセットとを同時に測定することが出来
る。この際、条件を変えて測定を繰り返すことにより出
力オフセットの測定値と入力オフセットの測定値とを分
離することが可能であり、これによりアナログ信号出力
部とアナログ信号入力部それぞれのオフセットを調整す
ることが出来る。
図面を用いて詳細に説明する。
・アナログ変換回路の第1の実施例を示す図である。
ジタル・アナログ変換回路は、オフセット調整制御回路
11、DAC12、ローパスフィルタ(LPF)13、
電子ボリューム(EV)14、ローパスフィルタ(LP
F)15、電子ボリューム(EV)16、ADC17、
及びスイッチ回路18乃至21を含む。DAC12、ロ
ーパスフィルタ13、及び電子ボリューム14等が、デ
ィジタル信号をアナログに変換して差動出力信号OUT
_P及びOUT_Mとして出力するアナログ出力部31
を構成する。またローパスフィルタ15、電子ボリュー
ム16、及びADC17が、差動入力信号IN_P及び
IN_Mをアナログからディジタルに変換してディジタ
ル信号として出力するアナログ入力部32を構成する。
例えば送受信信号処理回路に用いられる場合には、アナ
ログ出力部31が送信部に相当し、アナログ入力部32
が受信部に相当する。
2とADC17にオフセット調整コードを供給すること
によりオフセットを調整する。オフセット調整制御回路
11は更に、スイッチ回路18乃至20に信号パス切換
信号を供給することにより、スイッチ回路18乃至20
の切換状態を制御する。またオフセット調整制御回路1
1は、オフセット自動調整時にDAC12にスイッチ回
路21を介して接続される端子を有する。スイッチ回路
18は、差動出力信号OUT_P及びOUT_Mにそれ
ぞれ対応して正側のスイッチと負側のスイッチを含む。
またスイッチ回路19は、差動入力信号IN_P及びI
N_Mにそれぞれ対応して正側のスイッチと負側のスイ
ッチを含む。これらのスイッチは、例えばPMOSトラ
ンジスタとNMOSトランジスタとを並列接続したトラ
ンスファーゲートで構成したアナログスイッチであって
よい。
第1段階が実行される様子を示す。図2はオフセット自
動調整シーケンスの第2段階が実行される様子を示し、
図3はオフセット自動調整が完了した状態を示す。
整制御回路11がスイッチ回路18の切換状態を制御し
て、電子ボリューム14の正側及び負側の出力がスイッ
チ回路20に供給されるように信号経路を接続する。ま
たスイッチ回路20の切換状態を制御して、スイッチ回
路18の正側スイッチの出力がスイッチ回路19の正側
スイッチに供給され、スイッチ回路18の負側スイッチ
の出力がスイッチ回路19の負側スイッチに供給される
ように信号経路を接続する。また更にスイッチ回路19
の切換状態を制御して、スイッチ回路20から供給され
る信号がローパスフィルタ15に供給されるように信号
経路を接続する。これによって、アナログ出力部31の
正側の出力がアナログ入力部32の正側として入力さ
れ、アナログ出力部31の負側の出力がアナログ入力部
32の負側の入力とされる。
DAC12にスイッチ回路21を介して電位0を出力す
る。この電位0が、DAC12、ローパスフィルタ1
3、及び電子ボリューム14を介して、電子ボリューム
14の正負出力間に未調整出力オフセット量Aとして現
れる。なおこの際、オフセット調整制御回路11からD
AC12及び17へ供給するオフセット調整コードは0
としておく。
ーパスフィルタ15に入力される。この未調整出力オフ
セット量Aに、ローパスフィルタ15及び電子ボリュー
ム16の未調整入力オフセットBが加算され、ADC1
7の出力コードXは未調整出力オフセット量Aと未調整
入力オフセットBとの和であるB+Aとなる。
整制御回路11がスイッチ回路18の切換状態を制御し
て、電子ボリューム14の正側及び負側の出力がスイッ
チ回路20に供給されるように信号経路を接続する。ま
たスイッチ回路20の切換状態を制御して、スイッチ回
路18の正側スイッチの出力がスイッチ回路19の負側
スイッチに供給され、スイッチ回路18の負側スイッチ
の出力がスイッチ回路19の正側スイッチに供給される
ように信号経路を接続する。また更にスイッチ回路19
の切換状態を制御して、スイッチ回路20から供給され
る信号がローパスフィルタ15に供給されるように信号
経路を接続する。これによって、アナログ出力部31の
正側の出力がアナログ入力部32の負側として入力さ
れ、アナログ出力部31の負側の出力がアナログ入力部
32の正側の入力とされる。
反転され−Aとしてローパスフィルタ15に入力され
る。この反転未調整出力オフセット量−Aに、ローパス
フィルタ15及び電子ボリューム16の未調整入力オフ
セットBが加算され、ADC17の出力コードYは反転
未調整出力オフセット量−Aと未調整入力オフセットB
との和であるB−Aとなる。
うにして求めた出力コードX及びYとから、 A=(X−Y)/2 B=(X+Y)/2 として未調整出力オフセット量Aと未調整入力オフセッ
ト量Bを求める。
路11は、DAC12にオフセット調整コードAを供給
して出力オフセットを相殺し、またADC17にオフセ
ット調整コードBを供給して入力オフセットを相殺す
る。またこの際スイッチ回路21は、オフセット調整制
御回路11をDAC12から切離して、外部から供給さ
れるディジタル信号をDAC12に供給する。オフセッ
ト調整制御回路11は、スイッチ回路18を制御して、
電子ボリューム14の出力がアナログ出力部31の差動
出力信号OUT_P及びOUT_Mとして出力されるよ
うに経路を接続する。またスイッチ回路19を制御し
て、アナログ入力部32への差動入力信号IN_P及び
IN_Mがローパスフィルタ15に供給されるように経
路を接続する。これにより、オフセット調整されたアナ
ログ信号をアナログ出力部31から出力すると共に、ア
ナログ入力部32における変換後のディジタル信号をオ
フセット調整することが出来る。
グ出力部31とアナログ入力部32との間を接続する信
号経路を設け、アナログ出力部31の出力をアナログ入
力部32を介してディジタル変換することで、出力オフ
セットと入力オフセットとを同時に測定することが出来
る。この際、条件を変えて測定を繰り返すことにより出
力オフセットの測定値と入力オフセットの測定値とを分
離し、それぞれのオフセットを調整することが可能にな
る。
・アナログ変換回路の第2の実施例を示す図である。図
4乃至図6において、図1乃至図3と同一の要素は同一
の番号で参照され、その説明は省略される。
ディジタル・アナログ変換回路は、第1実施例のオフセ
ット調整制御回路11の代わりに、オフセット調整制御
回路11Aを含む。オフセット調整制御回路11Aは、
電子ボリューム14と電子ボリューム16にオフセット
調整コードを供給することによりオフセットを調整す
る。オフセット調整制御回路11Aは更に、スイッチ回
路18及び19に信号パス切換信号を供給することによ
り、スイッチ回路18及び19の切換状態を制御する。
またオフセット調整制御回路11Aは、オフセット自動
調整時にDAC12にスイッチ回路21を介して接続さ
れる端子を有する。
第1段階が実行される様子を示す。図5はオフセット自
動調整シーケンスの第2段階が実行される様子を示し、
図6はオフセット自動調整が完了した状態を示す。
整制御回路11がスイッチ回路18の切換状態を制御し
て、電子ボリューム14の正側の出力がスイッチ回路1
9の正側のスイッチに供給され、電子ボリューム14の
負側の出力がスイッチ回路19の負側のスイッチに供給
されるように信号経路を接続する。また更にスイッチ回
路19の切換状態を制御して、スイッチ回路18から供
給される信号がローパスフィルタ15に供給されるよう
に信号経路を接続する。これによって、アナログ出力部
31の正側の出力がアナログ入力部32の正側として入
力され、アナログ出力部31の負側の出力がアナログ入
力部32の負側の入力とされる。
は、電子ボリューム14及び16の増幅率を1に設定し
ておく。またオフセット調整制御回路11Aから電子ボ
リューム14及び16へ供給するオフセット調整コード
は0としておく。
出力オフセット量Aは、そのままローパスフィルタ15
に入力される。この未調整出力オフセット量Aに、ロー
パスフィルタ15及び電子ボリューム16の未調整入力
オフセットBが加算され、ADC17の出力コードXは
未調整出力オフセット量Aと未調整入力オフセットBと
の和であるB+Aとなる。
18及び19の切換状態は図4の状態のままで、オフセ
ット調整制御回路11Aが電子ボリューム14の増幅率
をkに設定する。この場合、電子ボリューム14の出力
において未調整出力オフセット量はkAとなり、ローパ
スフィルタ15に入力される。この反転未調整出力オフ
セット量kAに、ローパスフィルタ15及び電子ボリュ
ーム16の未調整入力オフセットBが加算され、ADC
17の出力コードYはB+kAとなる。
うにして求めた出力コードX及びYとから、 A=(X−Y)/(1−k) B=(kX−Y)/(k−1) として未調整出力オフセット量Aと未調整入力オフセッ
ト量Bを求める。
路11Aは、オフセット調整制御回路11は、電子ボリ
ューム14にオフセット調整コードAを供給して出力オ
フセットを相殺し、また電子ボリューム16にオフセッ
ト調整コードBを供給して入力オフセットを相殺する。
またスイッチ回路18、19、及び21を制御して、オ
フセット自動調整完了後の信号伝達経路を確立する。こ
れにより、オフセット調整されたアナログ信号をアナロ
グ出力部31から出力すると共に、アナログ入力部32
における変換後のディジタル信号をオフセット調整する
ことが出来る。
グ出力部31とアナログ入力部32との間を接続する信
号経路を設け、アナログ出力部31の出力をアナログ入
力部32を介してディジタル変換することで、出力オフ
セットと入力オフセットとを同時に測定することが出来
る。この際、条件を変えて測定を繰り返すことにより出
力オフセットの測定値と入力オフセットの測定値とを分
離し、それぞれのオフセットを調整することが可能にな
る。
ット調整コードを電子ボリュームに供給することでオフ
セットを相殺する構成としたが、第1の実施例と同様に
DAC及びADCにオフセット調整コードを供給するこ
とでオフセットを相殺する構成としてもよい。また逆に
第1の実施例において、オフセット調整コードを電子ボ
リュームに供給することでオフセットを相殺する構成と
してもよい。また第1及び第2の実施例において、アナ
ログ出力部31にDACと演算増幅器とを更に設け、オ
フセット調整コードをDACでアナログ信号に変換して
演算増幅器に入力し、この演算増幅器により出力信号か
らオフセットを相殺する構成としてもよい。本発明は、
オフセット調整コードに基づいてオフセットを相殺する
具体的な方式について限定するものではない。
ル・アナログ変換回路の第3の実施例を示す図である。
図7乃至図10において、図1乃至図3と同一の要素は
同一の番号で参照され、その説明は省略される。
スイッチ回路20の代わりにスイッチ回路22及び23
が設けられ、またオフセット調整制御回路11の代わり
にオフセット調整制御回路11Bが設けられる。第1及
び第2の実施例では、正側と負側の間の逆相オフセット
のみを考慮していたが、第3の実施例では同相オフセッ
トも考慮する構成となっている。
整制御回路11Bがスイッチ回路18の切換状態を制御
して、電子ボリューム14の正側の出力がスイッチ回路
22に供給され、電子ボリューム14の負側の出力がス
イッチ回路23に供給されるように信号経路を接続す
る。またスイッチ回路22の切換状態を制御して、スイ
ッチ回路18の正側スイッチの出力がスイッチ回路19
の正側スイッチに供給されるように信号経路を接続す
る。またスイッチ回路23の切換状態を制御して、シグ
ナルグラウンドSGがスイッチ回路19の負側スイッチ
に供給されるように信号経路を接続する。また更にスイ
ッチ回路19の切換状態を制御して、スイッチ回路22
及び23から供給される信号がローパスフィルタ15に
供給されるように信号経路を接続する。これによって、
アナログ出力部31の正側の出力がアナログ入力部32
の正側として入力され、シグナルグラウンドSGがアナ
ログ入力部32の負側の入力とされる。ここでシグナル
グラウンドSGとは、差動信号の中心電位のことであ
り、この電位を中心として信号が正側と負側とに所定の
振幅をもって変動する。
は、DAC12に電位0を出力する。これに応答して電
子ボリューム14の出力に電位が現れる。電子ボリュー
ム14の出力において、正側の信号のシグナルグラウン
ドSGに対するオフセットを正側未調整出力オフセット
量Apとし、負側の信号のシグナルグラウンドSGに対
するオフセットを負側未調整出力オフセット量Amとす
る。
側には電子ボリューム14の正側の出力が供給され、負
側にはシグナルグラウンドSGが供給される。従ってロ
ーパスフィルタ15の入力において、正側未調整出力オ
フセット量Apが差動オフセットとして現れる。この正
側未調整出力オフセット量Apに、ローパスフィルタ1
5及び電子ボリューム16の未調整入力オフセットBが
加算され、ADC17の出力コードXは正側未調整出力
オフセット量Apと未調整入力オフセットBとの和であ
るB+Apとなる。
整制御回路11Bがスイッチ回路18、19、22、及
び23の切換状態を制御して、アナログ出力部31の正
側の出力がアナログ入力部32の負側として入力され、
シグナルグラウンドSGがアナログ入力部32の正側と
して入力されるように信号経路を接続する。従ってロー
パスフィルタ15の入力において、反転した正側未調整
出力オフセット量−Apが差動オフセットとして現れ
る。この反転した正側未調整出力オフセット量−Ap
に、ローパスフィルタ15及び電子ボリューム16の未
調整入力オフセットBが加算され、ADC17の出力コ
ードYはB−Apとなる。
整制御回路11Bがスイッチ回路18、19、22、及
び23の切換状態を制御して、アナログ出力部31の負
側の出力がアナログ入力部32の負側として入力され、
シグナルグラウンドSGがアナログ入力部32の正側と
して入力されるように信号経路を接続する。従ってロー
パスフィルタ15の入力において、負側未調整出力オフ
セット量Amが差動オフセットとして現れる。この負側
未調整出力オフセット量Amに、ローパスフィルタ15
及び電子ボリューム16の未調整入力オフセットBが加
算され、ADC17の出力コードZはB+Amとなる。
ようにして求めた出力コードX、Y、及びZとから、 Ap=(X−Y)/2 Am=Z−(X+Y)/2 B=(X+Y)/2 として正側未調整出力オフセット量Ap、負側未調整出
力オフセット量Am、及び未調整入力オフセット量Bを
求める。
回路11Bは、電子ボリューム14に正側オフセット調
整コードAp及び負側オフセット調整コードAmを供給
して出力オフセットを相殺し、また電子ボリューム16
にオフセット調整コードBを供給して入力オフセットを
相殺する。またスイッチ回路18及び19を制御して、
オフセット自動調整完了後の信号伝達経路を確立する。
これにより、オフセット調整されたアナログ信号をアナ
ログ出力部31から出力すると共に、アナログ入力部3
2における変換後のディジタル信号をオフセット調整す
ることが出来る。
のオフセットと負側の出力のオフセットとをそれぞれ別
々に求めるので、逆相オフセットだけでなく同相オフセ
ットも考慮したオフセット調整か可能となり、より正確
な信号レベルを実現することが出来る。
タル・アナログ変換回路の第4の実施例を示す図であ
る。図7乃至図10において、図1乃至図3と同一の要
素は同一の番号で参照され、その説明は省略される。
ディジタル・アナログ変換回路は、2系統のアナログ出
力経路と2系統のアナログ入力経路を有する。アナログ
出力部側の第2番目の経路は、DAC42、ローパスフ
ィルタ43、電子ボリューム44、及びスイッチ回路4
8を含み、またアナログ入力部側の第2番目の経路は、
ローパスフィルタ45、電子ボリューム46、ADC4
7、及びスイッチ回路49を含む。また更に、スイッチ
回路25乃至28が設けられる。本実施例は、例えば直
交変調による送受信の構成に対応可能なものであり、例
えば第1の経路が同相成分に対応し第2の経路が直交成
分に対応する。
調整制御回路11Cは、スイッチ18−19、25−2
8、及び48−49を制御することで、アナログ出力部
の第1の経路の未調整出力オフセット量Aがアナログ入
力部の第1の経路に入力されると共に、アナログ出力部
の第1の経路の正側と第2の経路の正側との間の未調整
オフセット量Eがアナログ入力部の第2の経路に入力さ
れるように信号経路を接続する。この状態でADC17
の出力X1は、アナログ入力部の第1の経路の未調整入
力オフセット量Bと未調整出力オフセット量Aの和であ
るB+Aとなる。またADC47の出力X2は、アナロ
グ入力部の第2の経路の未調整入力オフセット量Dと未
調整オフセット量Eの和であるD+Eとなる。
調整制御回路11Cは、スイッチ18−19、25−2
8、及び48−49を制御することで、アナログ出力部
の第1の経路の未調整出力オフセット量Aがアナログ入
力部の第1の経路に反転して入力されると共に、アナロ
グ出力部の第1の経路の正側と第2の経路の正側との間
の未調整オフセット量Eがアナログ入力部の第2の経路
に反転して入力されるように信号経路を接続する。この
状態でADC17の出力Y1は、アナログ入力部の第1
の経路の未調整入力オフセット量Bと反転未調整出力オ
フセット量−Aの和であるB−Aとなる。またADC4
7の出力Y2は、アナログ入力部の第2の経路の未調整
入力オフセット量Dと反転未調整オフセット量−Eの和
であるD−Eとなる。
調整制御回路11Cは、スイッチ18、25−26、及
び49を制御することで、アナログ出力部の第2の経路
の未調整出力オフセット量Cがアナログ入力部の第2の
経路に入力されるように信号経路を接続する。この状態
でADC47の出力Z2は、アナログ入力部の第2の経
路の未調整入力オフセット量Dと未調整出力オフセット
量Cの和であるD+Cとなる。
ようにして求めた出力コードX1、X2、Y1、Y2、
及びZ2とから、 A=(X1−Y1)/2 B=(X1+Y1)/2 C=Z2−(X2+Y2)/2 D=(X2+Y2)/2 E=(X2−Y2)/2 として各オフセット量を求める。こうして求めたオフセ
ット量をオフセット調整コードとして使用することによ
り、第1乃至第3の実施例と同様にアナログ出力部とア
ナログ入力部とでオフセットを調整することが可能とな
る。
力部とアナログ入力部とがそれぞれ2系統の信号経路を
有するときに、各信号経路のオフセット調整を行うと共
に、第1の信号経路と第2の信号経路との間に存在する
オフセットをも調整することが出来る。
タル・アナログ変換回路の第5の実施例を示す図であ
る。図14乃至図16において、図11乃至図13と同
一の要素は同一の番号で参照され、その説明は省略され
る。
ディジタル・アナログ変換回路は、2系統のアナログ出
力経路と2系統のアナログ入力経路を有する。本実施例
は、例えば直交変調による送受信の構成に対応可能なも
のであり、例えば第1の経路が同相成分に対応し第2の
経路が直交成分に対応する。図7に示される第3の実施
例と同様に、アナログ出力部の第1の経路において、正
側の信号のシグナルグラウンドSGに対するオフセット
を正側未調整出力オフセット量Apとし、負側の信号の
シグナルグラウンドSGに対するオフセットを負側未調
整出力オフセット量Amとする。
調整制御回路11Dは、スイッチ18−19、48−4
9、及び51−54を制御することで、アナログ出力部
の第1の経路の正側未調整出力オフセット量Apがアナ
ログ入力部の第1の経路に入力されると共に、アナログ
出力部の第1の経路の負側未調整出力オフセット量Am
がアナログ入力部の第2の経路に反転して入力されるよ
うに信号経路を接続する。この状態でADC17の出力
X1は、アナログ入力部の第1の経路の未調整入力オフ
セット量Bが加算されB+Apとなる。またADC47
の出力X2は、アナログ入力部の第2の経路の未調整入
力オフセット量Dが加算されD−Amとなる。
調整制御回路11Dは、スイッチ18−19、48−4
9、及び51−54を制御することで、アナログ出力部
の第1の経路の正側未調整出力オフセット量Apがアナ
ログ入力部の第1の経路に反転して入力されると共に、
アナログ出力部の第1の経路の負側未調整出力オフセッ
ト量Amがアナログ入力部の第2の経路に入力されるよ
うに信号経路を接続する。この状態でADC17の出力
Y1は、アナログ入力部の第1の経路の未調整入力オフ
セット量Bが加算されB−Apとなる。またADC47
の出力Y2は、アナログ入力部の第2の経路の未調整入
力オフセット量Dが加算されD+Amとなる。
調整制御回路11Dは、スイッチ18−19、48−4
9、及び51−54を制御することで、アナログ出力部
の第2の経路の正側未調整出力オフセット量Cpがアナ
ログ入力部の第1の経路に入力されると共に、アナログ
出力部の第2の経路の負側未調整出力オフセット量Cm
がアナログ入力部の第2の経路に反転して入力されるよ
うに信号経路を接続する。この状態でADC17の出力
Z1は、アナログ入力部の第1の経路の未調整入力オフ
セット量Bが加算されB+Cpとなる。またADC47
の出力Z2は、アナログ入力部の第2の経路の未調整入
力オフセット量Dが加算されD−Cmとなる。
ようにして求めた出力コードX1、X2、Y1、Y2、
Z1、及びZ2とから、 Ap=(X1−Y1)/2 Am=(Y2−X2)/2 B=(X1+Y1)/2 D=(X2+Y2)/2 Cp=Z1−(X1+Y1)/2 Cm=(X2+Y2)/2−Z2 として各オフセット量を求める。こうして求めたオフセ
ット量をオフセット調整コードとして使用することによ
り、第1乃至第3の実施例と同様にアナログ出力部とア
ナログ入力部とでオフセットを調整することが可能とな
る。
力部とアナログ入力部とがそれぞれ2系統の信号経路を
有するときに、各信号経路において逆相オフセットだけ
でなく同相オフセットをも考慮したオフセット調整を行
うことが出来る。
ログベースバンドLSI(大規模集積回路)の概略構成
を示す図である。
帯電話等のアナログベースバンド信号部分に使用される
ものであり、送信部61、受信部62、スイッチ部6
3、オフセット調整制御回路64、IQ多重化回路65
及び66、及び制御ユニット67を含む。IQ多重化回
路66に入力される送信信号TXは同相信号成分Iと直
交信号成分Qとに分離され、送信部61に入力される。
送信部61は上記実施例で説明したアナログ出力部に対
応し、供給された信号をDA変換してからローパスフィ
ルタ及び電子ボリュームを介した後、アナログ同相送信
信号TXI及びアナログ直交送信信号TXQとして外部
に出力する。受信部62は上記実施例で説明したアナロ
グ入力部に対応し、外部からアナログ同相受信信号RX
I及びアナログ直交受信信号RXQを受け取り、ローパ
スフィルタ及び電子ボリュームを介した後に受信信号を
AD変換して、同相信号成分Iと直交信号成分QとをI
Q多重化回路65に供給する。IQ多重化回路65は、
同相信号成分Iと直交信号成分Qとを多重化して受信信
号RXとして出力する。制御ユニット67は、送受信信
号処理回路の動作タイミング等を制御する。
グ出力信号を受信部62にアナログ入力信号として供給
する信号経路を供給する。この信号経路は、上記実施例
で説明したように、差動信号をそのまま供給する経路、
差動信号を反転して供給する経路、差動信号の一方とシ
グナルグランドSGとを供給する経路、同相成分Iと直
交成分Qとの間のオフセットを供給する経路等を提供す
る。オフセット調整制御回路64は、スイッチ回路63
の切換状態を制御すると共に、スイッチ回路63の信号
経路を利用して測定した出力オフセット及び入力オフセ
ットに応じて、送信部61及び受信部62のオフセット
調整を行う。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
とアナログ信号入力部との間を接続する信号経路を設
け、アナログ信号出力部のアナログ出力をアナログ信号
入力部を介してディジタル変換することで、出力オフセ
ットと入力オフセットとを同時に測定することが出来
る。この際、条件を変えて測定を繰り返すことにより出
力オフセットの測定値と入力オフセットの測定値とを分
離することが可能であり、これによりアナログ信号出力
部とアナログ信号入力部それぞれのオフセットを調整す
ることが出来る。
出力をアナログ信号入力部を介してディジタル変換して
検出するので、オフセット自動調整に専用である回路の
規模を最小限に抑えることが出来る。また出力オフセッ
トと入力オフセットとを同時に測定するので、短いシー
ケンスでオフセット自動調整を実行することが出来る。
第1の実施例を示す図である。
第1の実施例を示す図である。
第1の実施例を示す図である。
第2の実施例を示す図である。
第2の実施例を示す図である。
第2の実施例を示す図である。
第3の実施例を示す図である。
第3の実施例を示す図である。
第3の実施例を示す図である。
の第3の実施例を示す図である。
の第4の実施例を示す図である。
の第4の実施例を示す図である。
の第4の実施例を示す図である。
の第5の実施例を示す図である。
の第5の実施例を示す図である。
の第5の実施例を示す図である。
ンドLSIの概略構成を示す図である。
Claims (10)
- 【請求項1】ディジタル出力信号をアナログ出力信号に
変換して出力するアナログ信号出力部と、 受信したアナログ入力信号をディジタル入力信号に変換
するアナログ信号入力部と、 該アナログ信号出力部から該アナログ信号入力部へ該ア
ナログ出力信号を該アナログ入力信号として供給する信
号経路を形成するスイッチ回路と、 該信号経路を介して該アナログ信号出力部から出力オフ
セットを該アナログ信号入力部へ供給することにより該
出力オフセットと入力オフセットとを含んだ該ディジタ
ル入力信号を検出し、該検出されたディジタル入力信号
から求めた該出力オフセット及び該入力オフセットに応
じて該アナログ信号出力部及び該アナログ信号入力部そ
れぞれのオフセットを相殺するオフセット調整制御回路
を含むことを特徴とする集積回路。 - 【請求項2】該アナログ信号出力部は、 該ディジタル出力信号をアナログに変換するDA変換器
と、 該DA変換器の出力に入力が接続される第1のローパス
フィルタと、 該第1のローパスフィルタの出力に入力が接続され該ア
ナログ出力信号を出力する第1の電子ボリュームを含
み、該アナログ信号入力部は、 該アナログ入力信号を受け取る第2のローパスフィルタ
と、 該第2のローパスフィルタの出力に入力が接続される第
2の電子ボリュームと、 該第2の電子ボリュームの出力に入力が接続され該ディ
ジタル入力信号を出力するAD変換器を含むことを特徴
とする請求項1記載の集積回路。 - 【請求項3】該オフセット調整制御回路は、該信号経路
を介して該アナログ信号出力部から出力オフセットを該
アナログ信号入力部へ供給した場合の該ディジタル入力
信号を、該第1の電子ボリュームを第1のボリュームに
設定した状態と該第1の電子ボリュームを第2のボリュ
ームに設定した状態とで測定し、該測定結果に基づいて
該出力オフセット及び該入力オフセットを求めることを
特徴とする請求項2記載の集積回路。 - 【請求項4】該アナログ出力信号及び該アナログ入力信
号は各々差動信号であり、該スイッチ回路は該アナログ
出力信号をそのまま該アナログ入力信号として供給する
第1の信号経路と該アナログ出力信号を反転して該アナ
ログ入力信号として供給する第2の信号経路とを形成可
能であり、該オフセット調整制御回路は該第1の信号経
路で検出した該ディジタル入力信号と該第2の信号経路
で検出した該ディジタル入力信号とから該出力オフセッ
ト及び該入力オフセットを求めることを特徴とする請求
項1記載の集積回路。 - 【請求項5】該アナログ出力信号及び該アナログ入力信
号は各々差動信号であり該スイッチ回路は該差動信号の
シグナルグラウンドを受け取り該アナログ信号入力部に
供給する信号経路を形成可能であることを特徴とする請
求項1記載の集積回路。 - 【請求項6】該スイッチ回路は該アナログ出力信号の差
動信号の一方と該シグナルグラウンドとを該アナログ入
力信号として供給する第1の信号経路と該アナログ出力
信号の差動信号の該一方と該シグナルグラウンドとを反
転して該アナログ入力信号として供給する第2の信号経
路とを形成可能であり、該オフセット調整制御回路は該
第1の信号経路で検出した該ディジタル入力信号と該第
2の信号経路で検出した該ディジタル入力信号とから差
動信号の該一方の該出力オフセット及び該入力オフセッ
トを求めることを特徴とする請求項5記載の集積回路。 - 【請求項7】該アナログ信号出力部及び該アナログ信号
入力部は各々複数の信号に対応する複数の信号系を含
み、該スイッチ回路は該複数の信号系の各々に対して該
アナログ信号出力部から該アナログ信号入力部へアナロ
グ出力信号をアナログ入力信号として供給する信号経路
を形成することを特徴とする請求項1記載の集積回路。 - 【請求項8】該スイッチ回路は、該アナログ信号出力部
の該複数の信号系の第1の信号系の信号と第2の信号系
の信号とを該アナログ信号入力部の該複数の信号系の1
つの信号系に差動信号として供給する経路を形成するこ
とを特徴とする請求項7記載の集積回路。 - 【請求項9】ディジタル出力信号をアナログ出力信号に
変換するアナログ信号出力部と、 アナログ入力信号をディジタル入力信号に変換するアナ
ログ信号入力部と、 該アナログ信号出力部から該アナログ信号入力部へ該ア
ナログ出力信号を該アナログ入力信号として供給する第
1の信号経路と、該アナログ信号出力部から該アナログ
信号入力部へ該アナログ出力信号を反転して該アナログ
入力信号として供給する第2の信号経路と、該アナログ
信号出力部の該アナログ出力信号と該アナログ信号入力
部の該アナログ入力信号とを分離して該アナログ出力信
号を外部に出力し該アナログ入力信号を外部から受信す
る第3の信号経路との何れかを選択するスイッチ回路を
含むことを特徴とする集積回路。 - 【請求項10】該第1の信号経路を用いて該アナログ信
号出力部から出力オフセットを該アナログ信号入力部へ
供給して第1のディジタル入力信号を検出し、該第2の
信号経路を用いて該アナログ信号出力部から出力オフセ
ットを該アナログ信号入力部へ供給して第2のディジタ
ル入力信号を検出し、該第1のディジタル入力信号と該
第2のディジタル入力信号とからアナログ信号出力部の
出力オフセット及び該アナログ信号入力部の入力オフセ
ットとを求めるオフセット調整制御回路を更に含むこと
を特徴とする請求項9記載の集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002077053A JP3910868B2 (ja) | 2002-03-19 | 2002-03-19 | 集積回路 |
US10/367,966 US6819273B2 (en) | 2002-03-19 | 2003-02-19 | Digital-analog-conversion circuit having function of automatic offset adjustment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002077053A JP3910868B2 (ja) | 2002-03-19 | 2002-03-19 | 集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003273732A true JP2003273732A (ja) | 2003-09-26 |
JP3910868B2 JP3910868B2 (ja) | 2007-04-25 |
Family
ID=28035482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002077053A Expired - Fee Related JP3910868B2 (ja) | 2002-03-19 | 2002-03-19 | 集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6819273B2 (ja) |
JP (1) | JP3910868B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2014222800A (ja) * | 2013-05-13 | 2014-11-27 | ルネサスエレクトロニクス株式会社 | 電子システムおよびその動作方法 |
CN109842408A (zh) * | 2017-11-24 | 2019-06-04 | 联发科技股份有限公司 | 模拟输出电路 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6919833B2 (en) * | 2003-09-04 | 2005-07-19 | Regan N. Mills | Parallel converter topology for reducing non-linearity errors |
US7271751B2 (en) * | 2006-02-08 | 2007-09-18 | Toshiba America Electronic Components, Inc. | Digital BIST test scheme for ADC/DAC circuits |
JP5582771B2 (ja) * | 2009-12-04 | 2014-09-03 | 株式会社沖データ | 駆動装置及び画像形成装置 |
CN101931406B (zh) * | 2010-08-31 | 2013-02-06 | 西安交通大学 | 一种转置型模数及数模转换方法 |
CN101931407B (zh) * | 2010-08-31 | 2012-11-28 | 西安交通大学 | 一种转置型可精确还原信号的模数及数模转换方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05130559A (ja) | 1991-11-08 | 1993-05-25 | Matsushita Electric Ind Co Ltd | Fm変調回路 |
US5248970A (en) * | 1991-11-08 | 1993-09-28 | Crystal Semiconductor Corp. | Offset calibration of a dac using a calibrated adc |
JP3674379B2 (ja) | 1999-03-26 | 2005-07-20 | 松下電器産業株式会社 | 変復調装置 |
US6362768B1 (en) * | 1999-08-09 | 2002-03-26 | Honeywell International Inc. | Architecture for an input and output device capable of handling various signal characteristics |
-
2002
- 2002-03-19 JP JP2002077053A patent/JP3910868B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-19 US US10/367,966 patent/US6819273B2/en not_active Expired - Lifetime
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JP2014222800A (ja) * | 2013-05-13 | 2014-11-27 | ルネサスエレクトロニクス株式会社 | 電子システムおよびその動作方法 |
CN109842408A (zh) * | 2017-11-24 | 2019-06-04 | 联发科技股份有限公司 | 模拟输出电路 |
Also Published As
Publication number | Publication date |
---|---|
US20030179118A1 (en) | 2003-09-25 |
JP3910868B2 (ja) | 2007-04-25 |
US6819273B2 (en) | 2004-11-16 |
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A977 | Report on retrieval |
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