JP2003273313A - Semiconductor device and manufacturing method therefor - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に大容量メモリモジュール等に
適用し得る、複数のチップが分断されない状態で実装さ
れたマルチチップ型の半導体装置とその製造方法に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a multi-chip type semiconductor device which can be applied to a large-capacity memory module etc. It is about the method.
【０００２】[0002]
【従来の技術】複数のチップが分断されない状態で配線
基板上に実装されている半導体装置としては、例えば、
特開昭６１−１５９７５６号公報に記載された半導体装
置が知られている。図８は、上記公報に記載された従来
の半導体装置の一例を示す平面図である。図８に示す従
来の半導体装置は、１つの配線基板上に複数個の半導体
チップを実装して構成されるマルチチップ型の半導体装
置において、チップ側ボンディングパッド１４をそれぞ
れ有する４個の半導体チップ１１が分割されずに集合し
ている半導体チップブロック１２と、表面に１個の共通
パッド１６と４個の基板側ボンディングパッド１５を有
し、半導体チップブロック１２が共通パッド１６部分に
フェースアップ状態で電気接続される配線基板１３と、
チップ側ボンディングパッド１４と基板側ボンディング
パッド１５とを電気的に接続するボンディングワイヤ１
７とを含んで構成される。2. Description of the Related Art As a semiconductor device mounted on a wiring board in a state where a plurality of chips are not divided, for example,
A semiconductor device described in Japanese Patent Laid-Open No. 61-159756 is known. FIG. 8 is a plan view showing an example of the conventional semiconductor device described in the above publication. The conventional semiconductor device shown in FIG. 8 is a multi-chip type semiconductor device configured by mounting a plurality of semiconductor chips on one wiring board, and four semiconductor chips 11 each having a chip side bonding pad 14 are provided. Of the semiconductor chip block 12 which is not divided and has one common pad 16 and four substrate side bonding pads 15 on the surface, and the semiconductor chip block 12 is face-up on the common pad 16 part. A wiring board 13 electrically connected,
Bonding wire 1 for electrically connecting the chip side bonding pad 14 and the substrate side bonding pad 15
7 and 7.
【０００３】本従来例では、半導体チップ１１はダイオ
ード素子であり、裏面側がカソードに表面側がアノード
になっている。半導体チップ１１は、一般的には、いわ
ゆるダイシング工程にて個別のチップ毎に分割されて使
用されるが、本従来技術では、これらを個別に分割せず
に複数個を集合させたままの半導体チップブロック１２
としてウェハから切り出して使用する。配線基板１３
は、表面に１個の共通パッド１６と４個の基板側ボンデ
ィングパッド１５を有するプリント配線基板である。半
導体チップブロック１２のカソード側と配線基板１３と
の電気接続は、半導体チップブロック１２をフェースア
ップ状態で共通パッド１６にダイボンドすることでなさ
れる。共通パッド１６は４個ある半導体チップ１全てに
共通するパッドであるため、カソードコモン接続とな
る。半導体チップブロック１２のアノード側と配線基板
１３との電気接続は、４個の半導体チップ１１それぞれ
の表面にある４個のチップ側ボンディングパッド１４
と、配線基板１３上にある４個の基板側ボンディングパ
ッド１５とを、それぞれボンディングワイヤ１７で接続
することでなされる。In this conventional example, the semiconductor chip 11 is a diode element, and the back side is the cathode and the front side is the anode. The semiconductor chip 11 is generally used by being divided into individual chips in a so-called dicing process. However, in the conventional technique, a plurality of semiconductor chips are not individually divided but are assembled into a semiconductor. Chip block 12
Is cut out from the wafer and used. Wiring board 13
Is a printed wiring board having one common pad 16 and four board-side bonding pads 15 on its surface. The cathode side of the semiconductor chip block 12 and the wiring board 13 are electrically connected by die-bonding the semiconductor chip block 12 to the common pad 16 in a face-up state. Since the common pad 16 is a pad common to all the four semiconductor chips 1, it becomes a cathode common connection. The electrical connection between the anode side of the semiconductor chip block 12 and the wiring board 13 is performed by four chip side bonding pads 14 on the surface of each of the four semiconductor chips 11.
And the four board-side bonding pads 15 on the wiring board 13 are connected by bonding wires 17, respectively.
【０００４】以上のように、半導体チップ１１を個別に
分割せずに複数個を集合させたままの半導体チップブロ
ック１２として使用することで、複数個の半導体チップ
１１を一括で取り扱えるようになるために作業が容易に
なり、また、半導体チップ１１を複数並べて実装する際
に必要なチップ間の隙間を省けるために半導体装置のサ
イズを小型にできる。As described above, the plurality of semiconductor chips 11 can be handled collectively by using the semiconductor chips 11 without dividing the semiconductor chips 11 individually and using them as a group. In addition, the work is facilitated, and the size of the semiconductor device can be reduced because the gap between the chips required when mounting a plurality of semiconductor chips 11 side by side is omitted.
【０００５】[0005]
【発明が解決しようとする課題】図８に示した従来技術
の第１の問題点は、製品コストが高くなることである。
その理由は、半導体チップブロック１２に含まれる複数
個の半導体チップ１１が全て良品であることを前提とし
ているために、ウェハ上の良品チップの全てを使用する
ことができずに製造ロスが発生するからである。従来技
術では、複数個ある半導体チップ１１のカソード側は共
通パッド１６によって全て導通している。従って、内部
ショートなどの不良チップが１つでも存在すると、半導
体装置全体が不良になる。これを避けるためには、半導
体チップブロック１２をウェハから切り出す際に、半導
体チップブロック１２に含まれる複数個の半導体チップ
１が全て良品であるような部分を選んで切り出す必要が
ある。しかし、この場合には、ウェハ上に存在する良品
チップの全てを使用することはできなくなる。ウェハ上
に存在する良品チップの全てを使用するためには、ウェ
ハ上の半導体チップ１１の全てが良品チップである必要
があるが、実際には、ウェハ上には不良チップが存在す
る。The first problem of the prior art shown in FIG. 8 is that the product cost becomes high.
The reason is that it is premised that all of the plurality of semiconductor chips 11 included in the semiconductor chip block 12 are non-defective products, and therefore all non-defective chips on the wafer cannot be used, and a manufacturing loss occurs. Because. In the conventional technique, the common pads 16 are all electrically connected to the cathode side of the plurality of semiconductor chips 11. Therefore, if there is even one defective chip such as an internal short circuit, the entire semiconductor device becomes defective. In order to avoid this, when cutting the semiconductor chip block 12 from the wafer, it is necessary to select and cut a portion in which the plurality of semiconductor chips 1 included in the semiconductor chip block 12 are all non-defective. However, in this case, all the good chips existing on the wafer cannot be used. In order to use all of the good chips existing on the wafer, all the semiconductor chips 11 on the wafer need to be good chips, but in reality, defective chips exist on the wafer.
【０００６】そのため、不良チップの周囲の良品チップ
のうちの何個かは必ず使用できなくなる。良品であるに
もかかわらず使用できない半導体チップ１は製造ロスと
なり、製品コストが上昇してしまう。また、ウェハの良
品歩留まりが一定であるとした場合、半導体チップブロ
ック１２に不良チップが含まれてしまう確率は、半導体
チップブロック１２を構成する半導体チップ１１の個数
が多くなるほど大きくなる。従って、従来技術では、よ
り大規模なマルチチップ型半導体装置を製造する場合ほ
ど製品コストが上昇する。極端にいえば、ウェハ１枚全
てを半導体チップブロック１２として使用するような大
規模なマルチチップ半導体装置の場合には、全チップが
良品のウェハ以外は使用できず、不良チップが１個でも
存在するウェハは全て製造ロスとなる。実際には、全て
が良品チップであるウェハが得られる確率は非常に小さ
いため、ウェハ１枚全てを半導体チップブロック１２と
して使用するような大規模なマルチチップ半導体の製造
は、従来技術では不可能である。Therefore, some of good chips around the defective chip cannot be used. The semiconductor chip 1 which is a good product but cannot be used causes a manufacturing loss, resulting in an increase in product cost. If the yield of good wafers is constant, the probability that the semiconductor chip block 12 contains a defective chip increases as the number of semiconductor chips 11 forming the semiconductor chip block 12 increases. Therefore, in the related art, the product cost increases as a larger-scale multi-chip semiconductor device is manufactured. Extremely speaking, in the case of a large-scale multi-chip semiconductor device in which all the wafers are used as the semiconductor chip block 12, all the chips can be used only for the good wafers, and even one defective chip exists. All the wafers to be processed will be a manufacturing loss. Actually, the probability that a wafer having all good chips is obtained is very small. Therefore, it is impossible to manufacture a large-scale multi-chip semiconductor using all the wafers as the semiconductor chip block 12 by the conventional technology. Is.
【０００７】図８に示した従来技術の第２の問題点は、
半導体装置のサイズが大きくなることである。その理由
は、半導体チップブロック１２と配線基板１３との接続
をボンディングワイヤにて行っているからである。ボン
ディングワイヤで接続する場合、基板側ボンディングパ
ッド１５は必ず半導体チップブロック１２の外側に配置
されることになるため、半導体装置のサイズは半導体チ
ップブロック１２のサイズよりも必ず大きくなる。ま
た、ボンディングワイヤ１７は、ボンディングパッド以
外の部分との接触によるショート不良の発生を避けるた
めに、半導体チップブロック１２の表面よりも高いとこ
ろを通す必要がある。従って、厚さ方向についても半導
体装置のサイズは大きくなってしまう。本発明の課題
は、上述した従来技術の問題点を解決することであっ
て、その目的は、第１に、良品チップを可能な限り利用
できるようにしてマルチチップ型半導体装置をローコス
トで製造できるようにすることであり、第２に、高集積
化されたマルチチップ型半導体装置の小型・軽量化を実
現できるようにすることである。The second problem of the prior art shown in FIG. 8 is that
That is, the size of the semiconductor device is increased. The reason is that the semiconductor chip block 12 and the wiring board 13 are connected by a bonding wire. When connecting with a bonding wire, the substrate side bonding pad 15 is always arranged outside the semiconductor chip block 12, so the size of the semiconductor device is always larger than the size of the semiconductor chip block 12. Further, the bonding wire 17 needs to pass through a portion higher than the surface of the semiconductor chip block 12 in order to avoid occurrence of a short circuit defect due to contact with a portion other than the bonding pad. Therefore, the size of the semiconductor device also increases in the thickness direction. An object of the present invention is to solve the above-mentioned problems of the prior art, and firstly, it is possible to manufacture a multi-chip type semiconductor device at low cost by using a good chip as much as possible. Secondly, it is possible to realize the size and weight reduction of the highly integrated multi-chip type semiconductor device.
【０００８】[0008]
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、１つの配線基板上に複数個の半導
体チップを実装して構成されるマルチチップ型の半導体
装置において、複数個の半導体チップが分割されずに集
合している半導体チップブロックが、該半導体チップブ
ロックのうちの良品チップのみが前記配線基板の配線と
電気的に接続される態様にて、前記配線基板と結合され
ていることを特徴とする半導体装置、が提供される。そ
して、好ましくは、前記半導体チップブロックの良品チ
ップの電極と前記配線基板の配線とが、いずれかに形成
された突起電極または導電性ボールを介して接続され
る。また、一層好ましくは、前記半導体チップブロック
の各チップと前記配線基板との間にはアンダーフィル樹
脂が充填されている。To achieve the above object, according to the present invention, in a multi-chip type semiconductor device configured by mounting a plurality of semiconductor chips on one wiring board, a plurality of semiconductor chips are provided. A semiconductor chip block in which individual semiconductor chips are aggregated without being divided is coupled to the wiring board in such a manner that only non-defective chips of the semiconductor chip block are electrically connected to the wiring of the wiring board. A semiconductor device is provided. And, preferably, the electrode of the non-defective chip of the semiconductor chip block and the wiring of the wiring board are connected via the protruding electrode or the conductive ball formed on either one. Further, more preferably, an underfill resin is filled between each chip of the semiconductor chip block and the wiring board.
【０００９】また、上記の目的を達成するため、本発明
によれば、（１）ウェハ上に形成された各チップに対し
試験を行い良品チップと不良チップとを区分けする工程
と、（２）ウェハを複数のチップを含む複数の半導体チ
ップブロックに分断する工程と、（３）前記半導体チッ
プブロックを、良品のチップのみが配線基板上の配線と
接続される態様にて配線基板と結合する工程と、を含む
ことを特徴とする半導体装置の製造方法、が提供され
る。そして、好ましくは、前記第（３）の工程において
は、前記半導体チップブロックはフリップチップ方式に
て配線基板と結合される。In order to achieve the above object, according to the present invention, (1) a step of performing a test on each chip formed on a wafer to separate good chips from defective chips, and (2) A step of dividing the wafer into a plurality of semiconductor chip blocks including a plurality of chips, and (3) a step of joining the semiconductor chip blocks to a wiring board in a manner that only good chips are connected to wiring on the wiring board. And a method of manufacturing a semiconductor device, the method including: Then, preferably, in the third step, the semiconductor chip block is bonded to the wiring substrate by a flip chip method.
【００１０】［作用］本発明の半導体装置では、半導体
チップブロックが、良品チップのみが配線基板上の配線
に接続される態様にて、配線基板にフリップチップ実装
され、かつ、不良チップも含んだ半導体チップブロック
と配線基板との間の全面にアンダーフィル樹脂が充填さ
れる。これにより、半導体チップブロックに含まれる不
良チップは配線基板から電気的に確実に分離される。[Operation] In the semiconductor device of the present invention, the semiconductor chip block is flip-chip mounted on the wiring board in such a manner that only non-defective chips are connected to the wiring on the wiring board, and the defective chip is also included. An underfill resin is filled on the entire surface between the semiconductor chip block and the wiring board. As a result, the defective chip included in the semiconductor chip block is electrically and reliably separated from the wiring board.
【００１１】一般に、フリップチップ実装においては、
半導体チップあるいは配線基板にいわゆるバンプを形成
し、ハンダ付けや圧着工法、圧接工法などにより電気的
接続を行う。本発明の一実施の形態では、このバンプを
良品チップにのみ形成して不良チップには形成しない。
これにより、不良チップと配線基板との間には接続部が
形成されないことになる。但し、確実な分離を行うに
は、これだけでは不十分である。フリップチップ実装に
おける半導体チップと配線基板との隙間は、小さいもの
では数十μｍ以下になる。そのため、単に不良チップに
接続部を形成しないだけでは、不良チップに少しの圧力
が加わっただけで不良チップと配線基板とが接触してし
まい、電気的に接続してしまう恐れがある。このような
半導体装置では、取り扱いや機器への組み込みが困難と
なってしまう。そこで本発明では、不良チップに接続部
を形成しない構造としたうえで、さらに、絶縁性のアン
ダーフィル樹脂を不良チップも含んだ半導体チップブロ
ックと配線基板との間の全面に充填する。これにより、
不良チップに圧力が加わっても配線基板と接触すること
がなくなるため、不良チップと配線基板とを電気的に確
実に分離することができる。そして、不良チップに接続
部を形成しない構成を採用した場合には、配線基板の配
線を形成するためのマスクを変更することなく対応する
ことが可能であるため、製造コストを抑えることができ
る。Generally, in flip-chip mounting,
So-called bumps are formed on a semiconductor chip or a wiring board, and electrical connection is made by soldering, pressure bonding, pressure welding, or the like. In one embodiment of the present invention, these bumps are formed only on non-defective chips and not on defective chips.
As a result, no connection portion is formed between the defective chip and the wiring board. However, this is not enough for reliable separation. The gap between the semiconductor chip and the wiring board in flip-chip mounting is several tens of μm or less for a small one. Therefore, if the connection portion is not simply formed on the defective chip, the defective chip and the wiring board may come into contact with each other even if a slight pressure is applied to the defective chip, resulting in electrical connection. With such a semiconductor device, it becomes difficult to handle and incorporate it into a device. Therefore, in the present invention, in addition to the structure in which the connection portion is not formed on the defective chip, an insulating underfill resin is further filled on the entire surface between the semiconductor chip block including the defective chip and the wiring board. This allows
Even if pressure is applied to the defective chip, the defective chip and the wiring substrate are not in contact with each other, so that the defective chip and the wiring substrate can be electrically and reliably separated. Further, when the configuration in which the connection portion is not formed on the defective chip is adopted, it is possible to deal with it without changing the mask for forming the wiring of the wiring board, so that the manufacturing cost can be suppressed.
【００１２】また、本発明の半導体装置では、半導体チ
ップブロックはフリップチップボンディング方式により
実装される。ワイヤレスボンディング方式を採用したこ
とにより、配線基板上の半導体チップブロックの外側に
ボンディングパッドを形成する必要がなくなり、また、
フライングワイヤを通さなくても良くなることにより、
半導体装置のサイズを小型化することができる。さら
に、本発明の一実施の形態では、外部と電気的に接続す
るための外部接続端子が、ボール電極によって構成され
る。ボール電極によって構成される場合には、外部接続
端子を配線基板の下側に形成することができるため、半
導体装置のサイズを半導体チップブロックと同一サイズ
程度にすることができ、装置の一層の小型化が図れる。
また、本発明の他の実施の形態では、配線基板は、複数
個の半導体チップそれぞれと電気的に接続される複数の
接続領域が中央の主幹領域から枝状に分かれている形状
をなしており、かつ、半導体チップブロックのうちの不
良チップに対応する接続領域が切断されているフレキシ
ブル配線基板によって構成することができる。この構造
は、半導体チップブロックとフレキシブル配線基板との
熱膨張率の差により接続部に発生する応力の緩和を目的
としたものである。熱膨張時の半導体チップブロックと
フレキシブル配線基板との寸法変化の差は、枝状の部分
が変形することで吸収され、接続部に発生する応力が緩
和される。さらに、不良チップとフレキシブル配線基板
との電気的な分離は、不良チップに対応する接続領域を
切断しておくことで確実に行われる。フレキシブル配線
基板は薄いため、接続領域の切断は容易である。また、
フレキシブル配線基板の接続領域の切断によって不良チ
ップとの非接続を実現することができるため、個別事例
に対応したマスクを用意する必要はなく、製造コストの
上昇を抑えることができる。In the semiconductor device of the present invention, the semiconductor chip block is mounted by the flip chip bonding method. By adopting the wireless bonding method, there is no need to form bonding pads outside the semiconductor chip block on the wiring board, and
By not having to pass the flying wire,
The size of the semiconductor device can be reduced. Furthermore, in one embodiment of the present invention, the external connection terminal for electrically connecting to the outside is formed of a ball electrode. When the ball electrodes are used, the external connection terminals can be formed on the lower side of the wiring board, so that the size of the semiconductor device can be about the same size as the semiconductor chip block, and the device can be made smaller. Can be realized.
In another embodiment of the present invention, the wiring board has a shape in which a plurality of connection regions electrically connected to each of the plurality of semiconductor chips are branched from a central main region. In addition, the semiconductor chip block can be configured by a flexible wiring board in which a connection region corresponding to a defective chip is cut. This structure is intended to alleviate the stress generated in the connection portion due to the difference in the coefficient of thermal expansion between the semiconductor chip block and the flexible wiring board. The difference in dimensional change between the semiconductor chip block and the flexible wiring board during thermal expansion is absorbed by the deformation of the branch portion, and the stress generated in the connection portion is relieved. Further, the electric separation between the defective chip and the flexible wiring board is surely performed by cutting the connection area corresponding to the defective chip. Since the flexible wiring board is thin, it is easy to cut the connection area. Also,
Since disconnection with the defective chip can be realized by cutting the connection region of the flexible wiring board, it is not necessary to prepare a mask corresponding to each individual case, and an increase in manufacturing cost can be suppressed.
【００１３】[0013]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
［第１の実施の形態］図１は、本発明の第１の実施の形
態の半導体装置の製造工程を示す流れ図である。まず、
ステップＳ１において、前処理工程の終了したウェハに
対し、チップ毎に試験を行い、良品チップと不良チップ
との区分けを行う。次に、ステップＳ２において、良品
チップと判定されたチップ上にのみ接続部となるバンプ
電極を形成する。次いで、ステップＳ３において、ダイ
シングを行い複数のチップ（本実施の形態では４ｘ２の
８チップ）を含む半導体チップブロックを切り出す。こ
の半導体チップブロックには不良チップが含まれること
が許容されている。次に、ステップＳ４において、切り
出された半導体チップブロックをフリップチップボンデ
ィング方式により配線基板上にマウントする。このと
き、接続部が形成されていない不良チップは配線基板上
の配線とは接続されない。その後、ステップＳ５におい
て、樹脂を注入して配線基板−半導体チップブロック間
にアンダーフィル樹脂を形成する。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments of the present invention will be described in detail with reference to the drawings. [First Embodiment] FIG. 1 is a flow chart showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention. First,
In step S1, the wafer for which the pretreatment process has been completed is tested chip by chip to classify the chips into non-defective chips and defective chips. Next, in step S2, a bump electrode to be a connection portion is formed only on the chip determined to be a non-defective chip. Next, in step S3, dicing is performed to cut out a semiconductor chip block including a plurality of chips (8 chips of 4 × 2 in this embodiment). This semiconductor chip block is allowed to include defective chips. Next, in step S4, the cut semiconductor chip block is mounted on the wiring substrate by the flip chip bonding method. At this time, the defective chip in which the connection portion is not formed is not connected to the wiring on the wiring board. Then, in step S5, resin is injected to form an underfill resin between the wiring board and the semiconductor chip block.
【００１４】図２は、本発明の第１の実施の形態の半導
体装置の断面図であり、図３は、その上面図である。図
２、図３を参照すると、本実施の形態の半導体装置で
は、４個×２列の合計８個の半導体チップ１が分割され
ずに集合している半導体チップブロック２が、端部に接
栓端子である外部接続端子４が形成された配線基板３上
に搭載されている。半導体チップブロック２には、良品
チップ１ａと不良チップ１ｂとが混在している。そし
て、良品チップ１ａにのみ接続部５が形成されているこ
とにより、半導体チップブロック２のうちの良品チップ
１ａのみが、配線基板３と電気的に接続されている。半
導体チップブロック２と配線基板３との間にはアンダー
フィル樹脂６が充填されている。FIG. 2 is a sectional view of the semiconductor device according to the first embodiment of the present invention, and FIG. 3 is a top view thereof. Referring to FIGS. 2 and 3, in the semiconductor device of the present embodiment, the semiconductor chip block 2 in which a total of 8 semiconductor chips 1 of 4 × 2 rows are assembled without division is connected to the end portion. It is mounted on the wiring board 3 on which the external connection terminal 4 which is a plug terminal is formed. In the semiconductor chip block 2, non-defective chips 1a and defective chips 1b are mixed. Since the connection portion 5 is formed only on the non-defective chip 1a, only the non-defective chip 1a in the semiconductor chip block 2 is electrically connected to the wiring board 3. An underfill resin 6 is filled between the semiconductor chip block 2 and the wiring board 3.
【００１５】半導体チップ１は、例えばフラッシュメモ
リやロジックＩＣなどの、表面に集積回路を有する半導
体素子であり、一般的には、いわゆるダイシング工程に
て個々のチップ毎にウェハから切り出されて使用される
ものである。半導体チップブロック２は、この半導体チ
ップ１が個々に分割されずに４個×２列の合計８個の集
合体としてウェハから切り出されたものであり、電気試
験によって良品チップ１ａと不良チップ１ｂとがあらか
じめ判別されている。配線基板３は、半導体チップ１ど
うしおよび半導体チップ１−外部接続端子４間を電気的
に接続するための配線パターンが形成されたプリント配
線基板である。外部接続端子４は、本半導体装置を外部
の機器にコネクタ接続するための接栓端子である。外部
接続端子４を、半田付け、異方性導電樹脂接続、などの
他の接続方法によって外部機器に接続するようにするこ
とも可能である。The semiconductor chip 1 is a semiconductor element having an integrated circuit on its surface, such as a flash memory or a logic IC, and is generally used by being cut from a wafer into individual chips in a so-called dicing process. It is something. The semiconductor chip block 2 is obtained by cutting out the semiconductor chip 1 from the wafer as an aggregate of 4 pieces × 2 rows in total without dividing the semiconductor chip 1 into individual pieces. Has been determined in advance. The wiring board 3 is a printed wiring board on which wiring patterns for electrically connecting the semiconductor chips 1 and between the semiconductor chip 1 and the external connection terminals 4 are formed. The external connection terminal 4 is a plug terminal for connecting the semiconductor device to an external device by a connector. It is also possible to connect the external connection terminal 4 to the external device by another connection method such as soldering or anisotropic conductive resin connection.
【００１６】従来技術の項で説明したように、半導体チ
ップブロック２に含まれる複数個の半導体チップ１が全
て良品であることを前提とした構造の場合には、製品コ
ストが高くなってしまうという問題がある。そこで、本
発明においては、半導体チップブロック２の中に不良チ
ップ１ｂを含んでもかまわないこととし、良品チップ１
ａのみを配線基板３と接続して不良チップ１ｂと配線基
板３とは電気的に接続しない構造としている。この場
合、最終製品として良品チップ１ａの個数が異なるもの
ができあがることになるが、良品チップ１ａの個数に応
じて製品の等級と価格を設定して販売すればよい。As described in the section of the prior art, in the case of a structure in which all the semiconductor chips 1 included in the semiconductor chip block 2 are non-defective, the product cost will be high. There's a problem. Therefore, in the present invention, the defective chip 1b may be included in the semiconductor chip block 2, and the good chip 1
Only a is connected to the wiring board 3 and the defective chip 1b and the wiring board 3 are not electrically connected. In this case, final products having different numbers of non-defective chips 1a will be produced, but the product grade and price may be set according to the number of non-defective chips 1a for sale.
【００１７】この構造であれば、ウェハ上の良品チップ
１ａのほとんどを使用することが可能で、製造ロスを低
減できるため、製品のローコスト化が可能となる。ま
た、ウェハ１枚全てを半導体チップブロック２として使
用するような大規模なマルチチップ半導体装置の製造も
可能である。また、半導体チップブロック２と配線基板
３との接続をワイヤボンディングで行う構造の場合に
は、半導体装置のサイズが大きくなってしまうという問
題がある。そこで、本発明においては、半導体チップブ
ロック２は配線基板３にフリップチップ実装される構造
としている。フリップチップ実装であれば、基板側のボ
ンディングパッドは半導体チップブロック１の下に配置
されるため、半導体装置のサイズを半導体チップブロッ
ク２のサイズと同等程度にできる。また、ワイヤの飛び
出しがないため、厚さ方向についても半導体装置のサイ
ズを小さくできる。With this structure, most of the good chips 1a on the wafer can be used, and the manufacturing loss can be reduced, so that the cost of the product can be reduced. Further, it is possible to manufacture a large-scale multi-chip semiconductor device in which all one wafer is used as the semiconductor chip block 2. Further, in the case of the structure in which the semiconductor chip block 2 and the wiring board 3 are connected by wire bonding, there is a problem that the size of the semiconductor device becomes large. Therefore, in the present invention, the semiconductor chip block 2 is flip-chip mounted on the wiring board 3. In flip-chip mounting, the bonding pads on the substrate side are arranged below the semiconductor chip block 1, so that the size of the semiconductor device can be made approximately the same as the size of the semiconductor chip block 2. Further, since the wire does not stick out, the size of the semiconductor device can be reduced in the thickness direction as well.
【００１８】以上のように、本発明の半導体装置では、
良品チップ１ａと不良チップ１ｂが混在している半導体
チップブロック２を配線基板３にフリップチップ実装し
ているが、このとき、半導体チップブロック２に含まれ
る不良チップ１ｂと配線基板３とをどのようにして電気
的に確実に分離するかが問題になる。本発明のポイント
の一つは、半導体チップブロック２を配線基板３にフリ
ップチップ実装し、かつ、不良チップ１ｂと配線基板３
とを電気的に確実に分離することにある。そのため、本
発明の半導体装置では、半導体チップ１と配線基板３と
を電気的に接続する接続部５を、半導体チップブロック
２のうちの良品チップ１ａにのみ形成し、かつ、アンダ
ーフィル樹脂６を、不良チップ１ｂも含んだ半導体チッ
プブロック２と配線基板３との間の全面に充填する構造
としている。As described above, in the semiconductor device of the present invention,
The semiconductor chip block 2 in which the good chips 1a and the defective chips 1b are mixed is flip-chip mounted on the wiring board 3. At this time, the defective chip 1b included in the semiconductor chip block 2 and the wiring board 3 are Then, it becomes a problem whether it is electrically separated surely. One of the points of the present invention is that the semiconductor chip block 2 is flip-chip mounted on the wiring board 3 and the defective chip 1b and the wiring board 3 are mounted.
And to ensure reliable electrical separation. Therefore, in the semiconductor device of the present invention, the connection portion 5 that electrically connects the semiconductor chip 1 and the wiring board 3 is formed only on the non-defective chip 1a of the semiconductor chip block 2, and the underfill resin 6 is used. The entire surface between the semiconductor chip block 2 including the defective chip 1b and the wiring board 3 is filled.
【００１９】一般に、フリップチップ実装においては、
半導体チップ１あるいは配線基板３にいわゆるバンプを
形成し、ハンダ付けや圧着工法、圧接工法などにより電
気的接続を行う。本発明では、このバンプを良品チップ
１ａにのみ形成して不良チップ１ｂには形成しない。こ
れにより、不良チップ１ｂと配線基板３との間には接続
部が形成されないことになる。但し、確実な分離を行う
には、これだけでは不十分である。フリップチップ実装
における半導体チップ１と配線基板３との隙間は、小さ
いものでは数十μｍ以下になる。そのため、単に不良チ
ップ１ｂに接続部５を形成しないだけでは、不良チップ
１ｂに少しの圧力が加わっただけで、不良チップ１ｂと
配線基板３とが接触してしまい、電気的に接続してしま
う恐れがある。このような半導体装置では、取り扱いや
機器への組み込みが困難となってしまう。そこで本発明
では、不良チップ１ｂに接続部５を形成しない構造とし
たうえで、さらに、アンダーフィル樹脂６を不良チップ
１ｂも含んだ半導体チップブロック２と配線基板３との
間の全面に充填する。Generally, in flip chip mounting,
So-called bumps are formed on the semiconductor chip 1 or the wiring board 3 and are electrically connected by soldering, a pressure bonding method, a pressure welding method, or the like. In the present invention, these bumps are formed only on the non-defective chip 1a and not on the defective chip 1b. As a result, no connecting portion is formed between the defective chip 1b and the wiring board 3. However, this is not enough for reliable separation. The gap between the semiconductor chip 1 and the wiring board 3 in the flip-chip mounting is several tens of μm or less if it is small. Therefore, if the connection portion 5 is not simply formed on the defective chip 1b, even if a small amount of pressure is applied to the defective chip 1b, the defective chip 1b and the wiring board 3 come into contact with each other and are electrically connected. There is a fear. With such a semiconductor device, it becomes difficult to handle and incorporate it into a device. Therefore, in the present invention, the structure is such that the connection portion 5 is not formed on the defective chip 1b, and the underfill resin 6 is further filled on the entire surface between the semiconductor chip block 2 including the defective chip 1b and the wiring board 3. .
【００２０】アンダーフィル樹脂６は、フリップチップ
実装において信頼性を高めるための手段として一般的に
用いられるものである。アンダーフィルとして用いられ
る樹脂材料には絶縁性のものと異方導電性のものとがあ
るが、本発明で使用するアンダーフィル樹脂６は、当然
のことながら絶縁性のものである。不良チップ１ｂと配
線基板３との間に絶縁性のアンダーフィル樹脂６が充填
されることで、不良チップ１ｂに圧力が加わっても配線
基板３と接触することがなくなるため、不良チップ１ｂ
と配線基板３とを電気的に確実に分離することができ
る。The underfill resin 6 is generally used as a means for improving reliability in flip chip mounting. The resin material used as the underfill includes an insulating material and an anisotropic conductive material, but the underfill resin 6 used in the present invention is naturally an insulating material. By filling the insulating underfill resin 6 between the defective chip 1b and the wiring substrate 3, even if pressure is applied to the defective chip 1b, the defective chip 1b does not come into contact with the defective substrate 1b.
The wiring board 3 can be electrically and reliably separated from each other.
【００２１】[第２の実施の形態]図４は、本発明の第２
の実施の形態の半導体装置を示す断面図であり、図５は
その下面図である。図４、図５に示す本実施の形態の半
導体装置は、図２、図３に示した第１の実施の形態の半
導体装置の外部接続端子４を、ボール電極７に代えたも
のである。本実施の形態では、半導体装置と外部の機器
とを電気的に接続するための端子としてボール電極７を
使用するが、ボール電極７は配線基板３の下側に形成す
ることができるため、半導体装置のサイズを半導体チッ
プブロック２と同一サイズ程度にすることができ、一層
の小型化が図れる。[Second Embodiment] FIG. 4 shows a second embodiment of the present invention.
6 is a cross-sectional view showing the semiconductor device of the embodiment, and FIG. 5 is a bottom view thereof. In the semiconductor device of this embodiment shown in FIGS. 4 and 5, the external connection terminals 4 of the semiconductor device of the first embodiment shown in FIGS. 2 and 3 are replaced with ball electrodes 7. In the present embodiment, the ball electrode 7 is used as a terminal for electrically connecting the semiconductor device and an external device, but since the ball electrode 7 can be formed on the lower side of the wiring board 3, the semiconductor The size of the device can be about the same as that of the semiconductor chip block 2, and the size can be further reduced.
【００２２】[第３の実施の形態]図６は、本発明の第３
の実施の形態の半導体装置を示す断面図であり、図７は
その下面図である。図６、図７に示す本実施の形態の半
導体装置は、図２、図３に示した第１の実施の形態の半
導体装置の配線基板３を、各半導体チップ１とそれぞれ
電気的に接続される複数の接続領域９が中央の主幹領域
１０から枝状に分かれている形状をなしており、さら
に、不良チップ１ｂに対応する接続領域９が切断されて
いるフレキシブル配線基板８に代えて構成したものであ
る。図２、図３に示した第１の実施の形態の半導体装置
の場合、半導体装置の温度が変化すると、半導体チップ
ブロック２と配線基板３との熱膨張率の差による寸法変
化量の差で接続部５には応力が発生し、接続信頼性が低
下する。この応力は、半導体チップ１を個別に実装した
場合に比べて、サイズが大きい半導体チップブロック２
を実装した場合の方が大きくなる。そこで、本第３の実
施の形態では、接続部５に発生する応力の緩和を目的と
して、図２、図３に示した第１の実施の形態の配線基板
３の代わりにフレキシブル配線基板８を用いる。[Third Embodiment] FIG. 6 shows a third embodiment of the present invention.
FIG. 7 is a cross-sectional view showing the semiconductor device of the embodiment, and FIG. 7 is a bottom view thereof. In the semiconductor device of this embodiment shown in FIGS. 6 and 7, the wiring board 3 of the semiconductor device of the first embodiment shown in FIGS. 2 and 3 is electrically connected to each semiconductor chip 1. A plurality of connection regions 9 are formed in a branch shape from the central main region 10 in the center, and the connection region 9 corresponding to the defective chip 1b is replaced with the cut flexible wiring substrate 8. It is a thing. In the case of the semiconductor device of the first embodiment shown in FIGS. 2 and 3, when the temperature of the semiconductor device changes, a difference in dimensional change amount due to a difference in coefficient of thermal expansion between the semiconductor chip block 2 and the wiring substrate 3 causes a difference. Stress is generated in the connection portion 5, and the connection reliability is reduced. This stress is larger than that in the case where the semiconductor chips 1 are individually mounted.
It becomes larger when is implemented. Therefore, in the third embodiment, a flexible wiring board 8 is used instead of the wiring board 3 of the first embodiment shown in FIGS. 2 and 3 for the purpose of relaxing the stress generated in the connection portion 5. To use.
【００２３】このフレキシブル配線基板８は接続領域９
が中央の主幹領域１０から枝状に分かれている形状をな
しており、半導体チップブロック２とフレキシブル配線
基板８との熱膨張率の差による寸法変化の差は、枝状の
部分が変形することで吸収されるため、接続部５に発生
する応力が緩和される。また、不良チップ１ｂとフレキ
シブル配線基板８との電気的な分離は、不良チップ１ｂ
に対応する接続領域９を切断しておくことで確実に行わ
れる。フレキシブル配線基板８は薄いため、接続領域９
の切断は容易である。なお、半導体チップブロック２の
デバイス面の保護が必要な場合には、デバイス面の露出
部分、あるいはフレキシブル配線基板８を含むデバイス
面側の全面を、樹脂モールドなどにより保護するように
してもよい。This flexible wiring board 8 has a connection area 9
Has a shape branching from the central main region 10 in a branch shape, and a difference in dimensional change due to a difference in coefficient of thermal expansion between the semiconductor chip block 2 and the flexible wiring board 8 is that the branch-shaped portion is deformed. Since it is absorbed by, the stress generated in the connection portion 5 is relaxed. Further, the defective chip 1b and the flexible wiring board 8 are electrically separated from each other by the defective chip 1b.
This can be surely performed by cutting the connection area 9 corresponding to. Since the flexible wiring board 8 is thin, the connection area 9
The cutting is easy. If the device surface of the semiconductor chip block 2 needs to be protected, the exposed portion of the device surface or the entire surface of the device surface including the flexible wiring board 8 may be protected by resin molding or the like.
【００２４】以上、本発明を好ましい実施の形態により
説明したが、本発明はこれらの実施の形態に限定される
ものではなく本発明の要旨を逸脱しない範囲内において
適宜の変更が可能なものである。例えば、第１の実施の
形態では、接続部を半導体チップ側に形成していたが、
これに代え配線基板側に接続部を形成するようにしても
よい。また、接続部は、バンプ電極、ボール電極などフ
リップチップ実装技術において用いられている適宜の技
術を用いて構成することができるものである。また、不
良チップの表面に電極パッドが露出するのを防止するた
めに、不良チップの表面上に絶縁性の被膜を形成するよ
うにしてもよい。Although the present invention has been described above with reference to the preferred embodiments, the present invention is not limited to these embodiments and can be appropriately modified without departing from the gist of the present invention. is there. For example, in the first embodiment, the connection portion was formed on the semiconductor chip side,
Alternatively, the connection portion may be formed on the wiring board side. Further, the connecting portion can be configured by using an appropriate technique used in the flip chip mounting technique such as a bump electrode or a ball electrode. Further, in order to prevent the electrode pad from being exposed on the surface of the defective chip, an insulating film may be formed on the surface of the defective chip.
【００２５】[0025]
【発明の効果】以上説明したように、本発明は、半導体
チップブロック２の中に不良チップを含むことを許容し
たものであるので、ウェハ上の良品チップのほとんどを
使用することができ、製造ロスを低減して、半導体装置
をローコストで製造することができる。また、半導体チ
ップブロックをフリップチップ方式により実装している
ので、半導体装置のサイズが小さくできる。As described above, the present invention allows the semiconductor chip block 2 to include a defective chip. Therefore, most of the good chips on the wafer can be used, and The loss can be reduced and the semiconductor device can be manufactured at low cost. Further, since the semiconductor chip block is mounted by the flip chip method, the size of the semiconductor device can be reduced.
【図１】 本発明の第１の実施の形態の半導体装置の製
造方法を示す流れ図。FIG. 1 is a flowchart showing a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の第１の実施の形態の半導体装置を示
す断面図。FIG. 2 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図３】 本発明の第１の実施の形態の半導体装置を示
す上面図。FIG. 3 is a top view showing the semiconductor device according to the first embodiment of the present invention.
【図４】 本発明の第２の実施の形態の半導体装置を示
す断面図。FIG. 4 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
【図５】 本発明の第２の実施の形態の半導体装置を示
す下面図。FIG. 5 is a bottom view showing a semiconductor device according to a second embodiment of the present invention.
【図６】 本発明の第３の実施の形態の半導体装置を示
す断面図。FIG. 6 is a sectional view showing a semiconductor device according to a third embodiment of the present invention.
【図７】 本発明の第３の実施の形態の半導体装置を示
す下面図。FIG. 7 is a bottom view showing a semiconductor device according to a third embodiment of the present invention.
【図８】 従来の半導体装置の構成を示す平面図。FIG. 8 is a plan view showing the configuration of a conventional semiconductor device.
１、１１ 半導体チップ １ａ 良品チップ １ｂ 不良チップ ２、１２ 半導体チップブロック ３、１３ 配線基板 ４ 外部接続端子 ５ 接続部 ６ アンダーフィル樹脂 ７ ボール電極 ８ フレキシブル配線基板 ９ 接続領域 １０ 主幹領域 １４ チップ側ボンディングパッド １５ 基板側ボンディングパッド １６ 共通パッド １７ ボンディングワイヤ 1, 11 Semiconductor chip 1a Good chip 1b bad chip 2,12 Semiconductor chip block 3, 13 wiring board 4 External connection terminal 5 connection 6 Underfill resin 7 ball electrode 8 Flexible wiring board 9 connection areas 10 Main areas 14 Chip side bonding pad 15 Board side bonding pad 16 common pad 17 Bonding wire
Claims (11)
プを実装して構成されるマルチチップ型の半導体装置に
おいて、複数個の半導体チップが分割されずに集合して
いる半導体チップブロックが、該半導体チップブロック
のうちの良品チップのみが前記配線基板の配線と電気的
に接続される態様にて、前記配線基板と結合されている
ことを特徴とする半導体装置。1. In a multi-chip type semiconductor device configured by mounting a plurality of semiconductor chips on one wiring board, a semiconductor chip block in which a plurality of semiconductor chips are assembled without being divided, A semiconductor device, wherein only non-defective chips of the semiconductor chip block are connected to the wiring board in a manner that they are electrically connected to the wiring of the wiring board.
の電極と前記配線基板の配線とが、いずれかに形成され
た突起電極または導電性ボールを介して接続されている
ことを特徴とする請求項1に記載の半導体装置。2. The electrode of the non-defective chip of the semiconductor chip block and the wiring of the wiring board are connected via a protruding electrode or a conductive ball formed on either one. The semiconductor device according to.
の表面上には絶縁性被膜が形成されていることを特徴と
する請求項1または２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein an insulating film is formed on the surface of the defective chip of the semiconductor chip block.
前記配線基板との間にはアンダーフィル樹脂が充填され
ていることを特徴とする請求項２に記載の半導体装置。4. The semiconductor device according to claim 2, wherein an underfill resin is filled between each chip of the semiconductor chip block and the wiring board.
クが実装された側と反対側の面には、外部との電気的な
接続のための外部接続端子として、ボール電極が形成さ
れていることを特徴とする請求項１〜４のいずれかに記
載の半導体装置。5. A ball electrode is formed on the surface of the wiring board opposite to the side where the semiconductor chip block is mounted, as an external connection terminal for electrical connection with the outside. The semiconductor device according to claim 1, wherein the semiconductor device is a semiconductor device.
的な接続のための外部接続端子として、接栓端子が設け
られていることを特徴とする請求項１〜４のいずれかに
記載の半導体装置。6. The plug terminal is provided at an end of the wiring board as an external connection terminal for electrical connection to the outside. The semiconductor device according to.
ップそれぞれと電気的に接続される複数の接続領域が主
幹領域から枝状に分かれている形状をなしており、さら
に、前記半導体チップブロックのうちの不良チップに対
応する前記接続領域が切断されているフレキシブル配線
基板であることを特徴とする請求項１〜４のいずれかに
記載の半導体装置。7. The wiring board has a shape in which a plurality of connection regions electrically connected to each of the plurality of semiconductor chips are branched off from a main trunk region, and the semiconductor chip block is further provided. 5. The semiconductor device according to claim 1, wherein the connection area corresponding to the defective chip is a flexible wiring board that is cut.
対し試験を行い良品チップと不良チップとを区分けする
工程と、 （２）ウェハを複数のチップを含む複数の半導体チップ
ブロックに分断する工程と、 （３）前記半導体チップブロックを、良品のチップのみ
が配線基板上の配線と接続される態様にて配線基板と結
合する工程と、を含むことを特徴とする半導体装置の製
造方法。8. (1) A step of performing a test on each chip formed on a wafer to separate good chips from defective chips, and (2) dividing the wafer into a plurality of semiconductor chip blocks including a plurality of chips. And (3) bonding the semiconductor chip block to a wiring board in such a manner that only non-defective chips are connected to the wiring on the wiring board. .
導体チップブロックはフリップチップ方式にて配線基板
と結合されることを特徴とする請求項８に記載の半導体
装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein in the third step (3), the semiconductor chip block is bonded to a wiring board by a flip chip method.
判定されたチップの表面に、絶縁性の被膜が形成される
工程が付加されることを特徴とする請求項８または９に
記載の半導体装置の製造方法。10. The method according to claim 8, wherein a step of forming an insulating film on the surface of the chip determined to be defective in the step (1) is added. Manufacturing method of semiconductor device.
定されたチップの電極パッド上のみに、若しくは、前記
第（１）の工程において良品と判定されたチップと接続
される前記配線基板のパッド上のみに、バンプ電極また
はボール電極を形成する工程が付加されることを特徴と
する請求項８から１０のいずれかに記載の半導体装置の
製造方法。11. A wiring board connected to only the electrode pad of a chip determined to be non-defective in the step (1) or to a chip determined to be non-defective in the step (1). 11. The method of manufacturing a semiconductor device according to claim 8, wherein a step of forming bump electrodes or ball electrodes is added only on the pads.
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