JP2003273182A - Method for manufacturing semiconductor device and method for optically inspecting defect - Google Patents
Method for manufacturing semiconductor device and method for optically inspecting defectInfo
- Publication number
- JP2003273182A JP2003273182A JP2002071753A JP2002071753A JP2003273182A JP 2003273182 A JP2003273182 A JP 2003273182A JP 2002071753 A JP2002071753 A JP 2002071753A JP 2002071753 A JP2002071753 A JP 2002071753A JP 2003273182 A JP2003273182 A JP 2003273182A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- wafer surface
- light level
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ウエハ表面の画像
を取り込み、ウエハ表面の明度を測定することによって
欠陥を検査する光学式欠陥検査方法及びそれを用いた半
導体装置の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical defect inspection method for inspecting a defect by capturing an image of the wafer surface and measuring the brightness of the wafer surface, and a semiconductor device manufacturing method using the same. .
【０００２】[0002]
【従来の技術】図８は、従来の光学式欠陥検査方法を説
明するものであり、図８（ａ）は、従来の欠陥検査方法
を用いて欠陥検査が行われる半導体装置を示す断面図で
あり、図８（ｂ）は、図８（ａ）に示す半導体装置の平
面図であり、図８（ｃ）は、図８（ａ），（ｂ）に示す
半導体装置の欠陥検査結果をライトレベルによって示す
図である。この半導体装置は、セミリセスＬＯＣＯＳプ
ロセスの途中工程を示すものである。2. Description of the Related Art FIG. 8 illustrates a conventional optical defect inspection method, and FIG. 8A is a sectional view showing a semiconductor device in which a defect inspection is performed using the conventional defect inspection method. 8B is a plan view of the semiconductor device shown in FIG. 8A, and FIG. 8C is a diagram showing the defect inspection result of the semiconductor device shown in FIGS. 8A and 8B. It is a figure shown by a level. This semiconductor device shows an intermediate step of the semi-recessed LOCOS process.
【０００３】図８（ａ）に示すように、シリコン基板
（Ｓｉ基板）１０１の表面上に熱酸化法によりシリコン
酸化膜（ＳｉＯ2膜）１０２を形成し、このシリコン酸
化膜１０２の上にシリコン窒化膜（Ｓｉ3Ｎ4膜）１０３
をＣＶＤ(Chemical Vapor Deposition)法により堆積す
る。次いで、このシリコン窒化膜１０３の上にフォトレ
ジスト膜（図示せず）を塗布し、このフォトレジスト膜
を露光、現像することにより、シリコン窒化膜１０３の
上にはレジストパターンが形成される。As shown in FIG. 8A, a silicon oxide film (SiO 2 film) 102 is formed on the surface of a silicon substrate (Si substrate) 101 by a thermal oxidation method, and silicon is formed on the silicon oxide film 102. Nitride film (Si 3 N 4 film) 103
Is deposited by the CVD (Chemical Vapor Deposition) method. Next, a photoresist film (not shown) is applied on the silicon nitride film 103, and the photoresist film is exposed and developed to form a resist pattern on the silicon nitride film 103.
【０００４】次いで、このレジストパターンをマスクと
してシリコン窒化膜１０３及びシリコン酸化膜１０２を
エッチングする。これにより、シリコン窒化膜１０３及
びシリコン酸化膜１０２にはセミリセスＬＯＣＯＳ酸化
膜の形成領域上の開口部が形成される。次いで、レジス
トパターンをマスクとしてシリコン基板１０１をドライ
エッチングすることにより、シリコン基板の表面を５０
ｎｍ程度除去する。次いで、レジストパターンを剥離す
る。この際、図８（ａ），（ｂ）に示すように、シリコ
ン基板のセミリセスＬＯＣＯＳ酸化膜の形成領域及びシ
リコン窒化膜１０３それぞれの上に欠陥１０４が存在し
ている。Next, the silicon nitride film 103 and the silicon oxide film 102 are etched using this resist pattern as a mask. As a result, openings are formed in the silicon nitride film 103 and the silicon oxide film 102 on the formation region of the semi-recessed LOCOS oxide film. Then, the silicon substrate 101 is dry-etched by using the resist pattern as a mask, so that the surface of the silicon substrate 50 is removed.
Remove about nm. Then, the resist pattern is peeled off. At this time, as shown in FIGS. 8A and 8B, defects 104 are present on the silicon nitride film 103 and the semi-recessed LOCOS oxide film formation region of the silicon substrate.
【０００５】この後、図８（ａ），（ｂ）に示すシリコ
ン基板表面（ウエハ表面）を光学式欠陥検査装置によっ
て検査する。After that, the surface of the silicon substrate (wafer surface) shown in FIGS. 8A and 8B is inspected by an optical defect inspection apparatus.
【０００６】以下、具体的な光学式欠陥検査方法につい
て説明する。この光学式欠陥検査方法は、ウエハ表面に
光を照射し、ウエハ表面の画像を取り込み、ウエハ表面
の明度（明るさ）を測定することによって欠陥を検査す
るものである。ウエハ表面には複数の同一のチップ領域
が並んで形成されているので、各々のチップ領域の明度
を隣のチップ領域の明度と比較し、明度の差を測定する
ことにより、欠陥の有無を検査する。A specific optical defect inspection method will be described below. This optical defect inspection method inspects a defect by irradiating the wafer surface with light, capturing an image of the wafer surface, and measuring the brightness (brightness) of the wafer surface. Since multiple identical chip areas are formed side by side on the wafer surface, the existence of defects is inspected by comparing the brightness of each chip area with the brightness of the adjacent chip area and measuring the difference in brightness. To do.
【０００７】より具体的には、まず、ウエハの中央付近
に位置するチップ領域に光を照射し、そのチップ領域に
おける所定部分の明度（明るさ）を検出する。なお、ウ
エハ表面は一辺が０．２５μｍ程度の正方形領域（これ
をピクセルという）に分割され、前記所定部分は複数の
ピクセルを有する領域である。More specifically, first, the chip area located near the center of the wafer is irradiated with light, and the brightness (brightness) of a predetermined portion in the chip area is detected. The surface of the wafer is divided into square areas (each of which is called a pixel) having a side of about 0.25 μm, and the predetermined portion is an area having a plurality of pixels.
【０００８】次に、検出された前記所定部分の明度のデ
ータから各々のピクセル毎の明度を検出し、そのうち最
も明るいピクセルの明度をライトレベル２５５と規定
し、最も暗いピクセルの明度をライトレベル０と規定す
る。このように絶対値として規定したライトレベル０と
２５５がウエハ表面の明度を測定した際の基準となる明
度である。従って、ウエハ全体の明度において最も明る
いピクセルと最も暗いピクセルの両方を有する領域を予
め前記所定部分として選択しておく必要がある。Next, the brightness of each pixel is detected from the detected brightness data of the predetermined portion, the brightness of the brightest pixel is defined as the light level 255, and the brightness of the darkest pixel is set to the light level 0. Stipulate. The light levels 0 and 255 defined as absolute values in this way are the reference lightness when measuring the lightness of the wafer surface. Therefore, it is necessary to select in advance the area having both the brightest pixel and the darkest pixel in the brightness of the entire wafer as the predetermined portion.
【０００９】この後、ウエハにおける上部のチップ領域
に光を照射し、そのチップ領域における各ピクセル毎の
明度を測定する。この測定された明度のデータと上述し
たライトレベル０と２５５の基準から、相対的に各ピク
セル毎のライトレベルを０から２５５の数値として導出
する。次に、上記チップ領域の隣のチップ領域に光を照
射し、そのチップ領域における各ピクセル毎の明度を測
定する。この測定された明度のデータとライトレベル０
と２５５の基準から、相対的に各ピクセル毎のライトレ
ベルを０から２５５の数値として導出する。そして、隣
同士のチップ領域の対応する各ピクセルのライトレベル
を比較し、そのライトレベルに所定の差があるピクセル
を検出する。この検出されたピクセルの位置に欠陥が存
在すると判定される。Thereafter, the upper chip area of the wafer is irradiated with light, and the brightness of each pixel in the chip area is measured. The light level for each pixel is relatively derived as a numerical value from 0 to 255 based on the measured lightness data and the reference of the light levels 0 and 255 described above. Next, the chip area adjacent to the chip area is irradiated with light, and the brightness of each pixel in the chip area is measured. This measured lightness data and light level 0
And 255, the light level for each pixel is derived as a numerical value from 0 to 255. Then, the light levels of corresponding pixels in adjacent chip areas are compared with each other, and pixels having a predetermined difference in the light levels are detected. It is determined that there is a defect at the position of the detected pixel.
【００１０】次いで、このような隣同士のチップ領域の
ライトレベルの比較を、ウエハの上部のチップ領域から
順に横方向に行い、順にウエハの下方のチップ領域に進
んでいき、ウエハ上の全てのチップ領域の欠陥検査を行
う。Next, such a comparison of the write levels of the adjacent chip areas is performed in the lateral direction in order from the upper chip area of the wafer, and sequentially proceeds to the lower chip area of the wafer. Inspect the chip area for defects.
【００１１】このような光学式欠陥検査を行った結果、
図８（ｃ）に示すように、図８（ａ），（ｂ）に示すシ
リコン基板表面におけるライトレベルが測定された。シ
リコン窒化膜１０３のライトレベルは０と暗く（黒
く）、シリコン基板１０１のライトレベルは２５５と明
るい（白い）ので、コントラストがつきすぎる。これに
対して、欠陥１０４は淡い色であったので、この欠陥を
検出することができないことがある。その結果、欠陥検
出にもれが生じることがある。As a result of performing such an optical defect inspection,
As shown in FIG. 8C, the light level on the surface of the silicon substrate shown in FIGS. 8A and 8B was measured. Since the light level of the silicon nitride film 103 is 0 (dark) (dark) and the light level of the silicon substrate 101 is 255 (bright), the contrast is too high. On the other hand, since the defect 104 has a light color, it may not be possible to detect this defect. As a result, defect detection may be missed.
【００１２】図９は、他の従来の光学式欠陥検査方法を
説明するものであり、図９（ａ）は、従来の欠陥検査方
法を用いて欠陥検査が行われる半導体装置を示す断面図
であり、図９（ｂ）は、図９（ａ）に示す半導体装置の
平面図であり、図９（ｃ）は、図９（ａ），（ｂ）に示
す半導体装置の欠陥検査結果をライトレベルによって示
す図である。この半導体装置は、ＳＴＩ（shallow tren
ch isolation）プロセスの途中工程を示すものである。FIG. 9 illustrates another conventional optical defect inspection method, and FIG. 9A is a sectional view showing a semiconductor device in which a defect inspection is performed using the conventional defect inspection method. FIG. 9B is a plan view of the semiconductor device shown in FIG. 9A, and FIG. 9C shows the defect inspection result of the semiconductor device shown in FIGS. 9A and 9B. It is a figure shown by a level. This semiconductor device is based on STI (shallow tren
This shows an intermediate step of the ch isolation) process.
【００１３】図９（ａ）に示すように、シリコン基板
（Ｓｉ基板）１１１の表面上に熱酸化法によりシリコン
酸化膜（ＳｉＯ2膜）１１２を形成し、このシリコン酸
化膜１２の上にシリコン窒化膜（Ｓｉ3Ｎ4膜）１１３を
ＣＶＤ法により堆積する。次いで、このシリコン窒化膜
１１３の上にフォトレジスト膜（図示せず）を塗布し、
このフォトレジスト膜を露光、現像することにより、シ
リコン窒化膜１１３の上にはレジストパターンが形成さ
れる。As shown in FIG. 9A, a silicon oxide film (SiO 2 film) 112 is formed on the surface of a silicon substrate (Si substrate) 111 by a thermal oxidation method, and silicon is formed on the silicon oxide film 12. A nitride film (Si 3 N 4 film) 113 is deposited by the CVD method. Then, a photoresist film (not shown) is applied on the silicon nitride film 113,
By exposing and developing this photoresist film, a resist pattern is formed on the silicon nitride film 113.
【００１４】次いで、このレジストパターンをマスクと
してシリコン窒化膜１１３及びシリコン酸化膜１１２を
エッチングする。これにより、シリコン窒化膜１１３及
びシリコン酸化膜１１２にはトレンチ素子分離膜の形成
領域上の開口部が形成される。次いで、レジストパター
ンを剥離した後、シリコン窒化膜１１３をマスクとして
シリコン基板１１１をドライエッチングすることによ
り、シリコン基板にトレンチを形成する。Next, the silicon nitride film 113 and the silicon oxide film 112 are etched using this resist pattern as a mask. As a result, openings are formed in the silicon nitride film 113 and the silicon oxide film 112 on the trench element isolation film formation region. Then, after removing the resist pattern, the silicon substrate 111 is dry-etched using the silicon nitride film 113 as a mask to form a trench in the silicon substrate.
【００１５】次に、トレンチ内及びシリコン窒化膜１１
３上にＣＶＤ法によりシリコン酸化膜を堆積する。次い
で、シリコン窒化膜１１３を研磨ストッパーとしてシリ
コン酸化膜をＣＭＰ(Chemical Mechanical Polishing)
で研磨する。これにより、トレンチ内にはシリコン酸化
膜が埋込まれ、シリコン基板１１にはトレンチ素子分離
膜１１６ａ〜１１６ｃが形成される。この際、図９(ｂ)
に示すように、トレンチ素子分離膜１１６ｂの表面には
欠陥ではない色むら１１４が発生している。Next, in the trench and the silicon nitride film 11
A silicon oxide film is deposited on 3 by the CVD method. Next, using the silicon nitride film 113 as a polishing stopper, the silicon oxide film is subjected to CMP (Chemical Mechanical Polishing).
Polish with. As a result, the silicon oxide film is buried in the trench, and trench element isolation films 116a to 116c are formed in the silicon substrate 11. At this time, FIG. 9 (b)
As shown in FIG. 5, non-defect color unevenness 114 occurs on the surface of the trench isolation film 116b.
【００１６】この後、図９（ａ），（ｂ）に示すシリコ
ン基板表面（ウエハ表面）を光学式欠陥検査装置によっ
て検査する。具体的な光学式欠陥検査方法は前記従来の
光学式欠陥検査方法と同様である。After this, the surface of the silicon substrate (wafer surface) shown in FIGS. 9A and 9B is inspected by an optical defect inspection apparatus. The specific optical defect inspection method is the same as the conventional optical defect inspection method.
【００１７】この光学式欠陥検査を行った結果、図９
（ｃ）に示すように、シリコン基板表面におけるライト
レベルが測定された。ＣＭＰ研磨直後では、残っている
シリコン窒化膜１１３のパターン内、チップ内、ウエハ
面内のバラツキによる色むらが激しいので、光学式欠陥
検査を行うと色むら１１４が擬似欠陥として検出される
ことがある。このため、スクラッチの欠陥を検出する感
度が低くなってしまう。As a result of this optical defect inspection, FIG.
As shown in (c), the light level on the surface of the silicon substrate was measured. Immediately after CMP polishing, color unevenness due to variations in the pattern of the remaining silicon nitride film 113, in the chip, and in the wafer surface is severe. Therefore, when the optical defect inspection is performed, the color unevenness 114 may be detected as a pseudo defect. is there. As a result, the sensitivity for detecting scratch defects becomes low.
【００１８】図１０（ａ），（ｂ）は、他の従来の光学
式欠陥検査方法を説明するものであって、他の従来の欠
陥検査方法を用いて欠陥検査が行われる半導体装置を示
す断面図である。FIGS. 10A and 10B illustrate another conventional optical defect inspection method, and show a semiconductor device in which a defect inspection is performed by using another conventional defect inspection method. FIG.
【００１９】シリコン基板の上方に絶縁膜１２１を形成
し、この絶縁膜１２１の上にＡｌ合金膜をスパッタリン
グにより堆積する。次いで、このＡｌ合金膜をパターニ
ングすることにより、絶縁膜１２１の上にはＡｌ合金配
線１２２ａ，１２２ｂが形成される。次いで、このＡｌ
合金配線１２２ａ，１２２ｂを含む全面上にシリコン酸
化膜などからなる層間絶縁膜１２３をＣＶＤ法により堆
積する。次いで、この層間絶縁膜１２３をＣＭＰ研磨す
ることにより層間絶縁膜１２３を平坦化する。この際、
層間絶縁膜１２３の表面にスクラッチ欠陥１２４が存在
している。An insulating film 121 is formed above the silicon substrate, and an Al alloy film is deposited on this insulating film 121 by sputtering. Next, by patterning this Al alloy film, Al alloy wirings 122a and 122b are formed on the insulating film 121. Then this Al
An interlayer insulating film 123 made of a silicon oxide film or the like is deposited on the entire surface including the alloy wirings 122a and 122b by a CVD method. Next, the interlayer insulating film 123 is flattened by CMP polishing. On this occasion,
A scratch defect 124 is present on the surface of the interlayer insulating film 123.
【００２０】この後、図１０（ａ）に示すシリコン基板
表面（ウエハ表面）を光学式欠陥検査装置によって検査
する。具体的な光学式欠陥検査方法は前記従来の光学式
欠陥検査方法と同様である。After that, the surface of the silicon substrate (wafer surface) shown in FIG. 10A is inspected by an optical defect inspection apparatus. The specific optical defect inspection method is the same as the conventional optical defect inspection method.
【００２１】ＣＭＰ研磨直後に光学式欠陥検査を行うと
ウエハ表面の色むらが激しいので、スクラッチ欠陥１２
４を確実に検出することが困難であり、スクラッチ欠陥
を検出する感度が低くなってしまう。When an optical defect inspection is carried out immediately after CMP polishing, the color unevenness on the surface of the wafer becomes severe.
It is difficult to reliably detect No. 4 and the sensitivity for detecting scratch defects becomes low.
【００２２】次に、図１０（ｂ）に示すように、層間絶
縁膜１２３の上にフォトレジスト膜（図示せず）を塗布
し、このフォトレジスト膜を露光、現像することによ
り、層間絶縁膜１２３の上にはレジストパターンが形成
される。次いで、このレジストパターンをマスクとして
層間絶縁膜１２３をエッチングすることにより、該層間
絶縁膜１２３にはＡｌ合金配線１２２ａ，１２２ｂの上
に位置する接続孔が形成される。Next, as shown in FIG. 10B, a photoresist film (not shown) is applied on the interlayer insulating film 123, and the photoresist film is exposed and developed to form an interlayer insulating film. A resist pattern is formed on 123. Next, the interlayer insulating film 123 is etched by using this resist pattern as a mask, so that connection holes located on the Al alloy wirings 122a and 122b are formed in the interlayer insulating film 123.
【００２３】次いで、この接続孔内及び層間絶縁膜１２
３上にＴｉＮ膜などのバリアメタル膜１２５をスパッタ
リングにより堆積し、このバリアメタル膜１２５の上に
Ｗ膜をスパッタリングにより堆積する。次いで、このＷ
膜及びバリアメタル膜をＣＭＰで研磨することにより、
図１０（ｂ）に示すように接続孔内にＷ膜が埋込まれ、
各々のＡｌ合金配線１２２ａ，１２２ｂ上にＷプラグ１
２６ａ，１２６ｂが形成される。この際、層間絶縁膜１
２３の表面にスクラッチ欠陥１２４が存在している。Next, inside the connection hole and the interlayer insulating film 12
A barrier metal film 125 such as a TiN film is deposited on the third metal layer 3 by sputtering, and a W film is deposited on the barrier metal film 125 by sputtering. Then this W
By polishing the film and the barrier metal film by CMP,
As shown in FIG. 10B, the W film is embedded in the connection hole,
W plug 1 on each Al alloy wiring 122a, 122b
26a and 126b are formed. At this time, the interlayer insulating film 1
A scratch defect 124 is present on the surface of No. 23.
【００２４】この後、ウエハ表面を光学式欠陥検査装置
によって検査する。具体的な光学式欠陥検査方法は前記
従来の光学式欠陥検査方法と同様である。ＣＭＰ研磨直
後に光学式欠陥検査を行うとウエハ表面の色むらが激し
いので、スクラッチ欠陥１２４を確実に検出することが
困難であり、スクラッチ欠陥を検出する感度が低くなっ
てしまう。After that, the surface of the wafer is inspected by an optical defect inspection apparatus. The specific optical defect inspection method is the same as the conventional optical defect inspection method. If the optical defect inspection is performed immediately after CMP polishing, the color unevenness on the wafer surface is severe, so it is difficult to reliably detect the scratch defect 124, and the sensitivity for detecting the scratch defect becomes low.
【００２５】[0025]
【発明が解決しようとする課題】図８（ｃ）に示すよう
に、シリコン窒化膜１０３のライトレベルは２５５と暗
く（黒く）、シリコン基板１０１のライトレベルは０と
明るい（白い）ので、コントラストがつきすぎる。これ
に対して、欠陥１０４は淡い色であったので、この欠陥
を検出することができないことがある。その結果、欠陥
検出にもれが生じることがある。As shown in FIG. 8C, the light level of the silicon nitride film 103 is as dark as 255 (black), and the light level of the silicon substrate 101 is 0 as bright (white). Too much. On the other hand, since the defect 104 has a light color, it may not be possible to detect this defect. As a result, defect detection may be missed.
【００２６】また、図９に示す他の従来の光学式欠陥検
査方法では、ＣＭＰ研磨直後でウエハ表面の色むらが激
しいので、光学式欠陥検査を行うと色むら１１４が擬似
欠陥として検出されることがある。このため、スクラッ
チの欠陥を検出する感度が低くなってしまう。Further, in another conventional optical defect inspection method shown in FIG. 9, the color unevenness on the wafer surface is severe immediately after the CMP polishing. Therefore, when the optical defect inspection is performed, the color unevenness 114 is detected as a pseudo defect. Sometimes. As a result, the sensitivity for detecting scratch defects becomes low.
【００２７】また、図１０に示す他の従来の光学式欠陥
検査方法では、ＣＭＰ研磨直後に光学式欠陥検査を行う
とウエハ表面の色むらが激しいので、スクラッチ欠陥１
２４を確実に検出することが困難であり、スクラッチ欠
陥を検出する感度が低くなってしまう。Further, in another conventional optical defect inspection method shown in FIG. 10, when the optical defect inspection is performed immediately after CMP polishing, the color unevenness on the wafer surface becomes severe, so that the scratch defect 1
It is difficult to reliably detect 24, and the sensitivity for detecting scratch defects becomes low.
【００２８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、欠陥の検出精度を向上さ
せた半導体装置の製造方法及び光学式欠陥検査方法を提
供することにある。The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a semiconductor device manufacturing method and an optical defect inspection method with improved defect detection accuracy. .
【００２９】[0029]
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置の製造方法は、ウエハ表面
のフィールド領域に素子分離膜を形成する工程と、ウエ
ハ表面のアクティブ領域にプレ酸化膜を形成する工程
と、ウエハ表面の光学式欠陥検査を行う工程と、を具備
することを特徴とする。In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention comprises a step of forming an element isolation film in a field region on a wafer surface, and a pre-oxidation process on an active region on the wafer surface. The method is characterized by including a step of forming a film and a step of performing an optical defect inspection on the wafer surface.
【００３０】上記半導体装置の製造方法によれば、素子
分離膜を形成し、プレ酸化膜を形成した後に光学式欠陥
検査を行っている。従って、背景色の明暗差（アクティ
ブ側とフィールド側の差）よりも外側に欠陥によるライ
トレベルが外れるため、欠陥の検出精度を向上させるこ
とができる。According to the method of manufacturing a semiconductor device described above, the optical defect inspection is performed after the element isolation film is formed and the pre-oxide film is formed. Therefore, since the light level due to the defect deviates outside the difference in brightness of the background color (difference between the active side and the field side), the defect detection accuracy can be improved.
【００３１】本発明に係る半導体装置の製造方法は、ウ
エハ表面の第１絶縁膜上に配線を形成する工程と、この
配線及び第１絶縁膜の上に第２絶縁膜を形成する工程
と、第２絶縁膜をＣＭＰ研磨して平坦化する工程と、第
２絶縁膜に、配線上に位置する接続孔を形成する工程
と、この接続孔内及び第２絶縁膜上に導電膜を形成する
工程と、ウエハ表面の光学式欠陥検査を行う工程と、を
具備することを特徴とする。The method of manufacturing a semiconductor device according to the present invention comprises a step of forming a wiring on the first insulating film on the wafer surface, a step of forming a second insulating film on the wiring and the first insulating film, CMP polishing the second insulating film to flatten it, forming a connection hole located on the wiring in the second insulating film, and forming a conductive film in the connection hole and on the second insulating film. And a step of performing an optical defect inspection of the wafer surface.
【００３２】上記半導体装置の製造方法によれば、接続
孔内及び第２絶縁膜上に導電膜を形成することでウエハ
表面の色むらを少なくすることができ、スクラッチ欠陥
を確実に検出することができる。従って、欠陥の検出精
度を向上させることがでる。According to the above method of manufacturing a semiconductor device, by forming the conductive film in the connection hole and on the second insulating film, it is possible to reduce color unevenness on the wafer surface, and to reliably detect scratch defects. You can Therefore, the defect detection accuracy can be improved.
【００３３】本発明に係る半導体装置の製造方法は、ウ
エハ表面の絶縁膜に孔を形成する工程と、この孔内及び
絶縁膜上に埋込み膜を形成する工程と、この埋込み膜を
ＣＭＰ研磨又はエッチバックすることにより、該孔内に
埋込み膜からなるプラグを形成する工程と、このプラグ
及び絶縁膜の上に導電膜を形成する工程と、ウエハ表面
の光学式欠陥検査を行う工程と、を具備することを特徴
とする。A method of manufacturing a semiconductor device according to the present invention comprises a step of forming a hole in an insulating film on a surface of a wafer, a step of forming an embedded film in the hole and on the insulating film, and a CMP polishing of the embedded film. A step of forming a plug made of a buried film in the hole by etching back, a step of forming a conductive film on the plug and the insulating film, and a step of performing an optical defect inspection on the wafer surface. It is characterized by having.
【００３４】上記半導体装置の製造方法によれば、プラ
グ及び絶縁膜の上に導電膜を形成することでウエハ表面
の色むらを少なくすることができ、スクラッチ欠陥を確
実に検出することができる。従って、欠陥の検出精度を
向上させることがでる。According to the above method of manufacturing a semiconductor device, by forming the conductive film on the plug and the insulating film, it is possible to reduce color unevenness on the wafer surface, and it is possible to reliably detect a scratch defect. Therefore, the defect detection accuracy can be improved.
【００３５】また、本発明に係る半導体装置の製造方法
においては、上記導電膜がＴｉＮ膜であることが好まし
い。In the method of manufacturing a semiconductor device according to the present invention, it is preferable that the conductive film is a TiN film.
【００３６】また、本発明に係る半導体装置の製造方法
において、上記光学式欠陥検査を行う工程は、ウエハ表
面の所定部分の明度を測定し、この測定データのうち最
も暗いピクセルの明度をライトレベル０と規定し、最も
明るいピクセルの明度をライトレベル２５５と規定し、
ウエハ表面の第１チップ領域における各ピクセルの明度
を測定し、この測定データから各ピクセルの明度を、上
記ライトレベル０とライトレベル２５５を基準とした相
対的なライトレベル値として導出し、ウエハ表面の第２
チップ領域における各ピクセルの明度を測定し、この測
定データから各ピクセルの明度を、上記ライトレベル０
とライトレベル２５５を基準とした相対的なライトレベ
ル値として導出し、第２チップ領域における各ピクセル
のライトレベル値を第１チップ領域における対応する各
ピクセルのライトレベル値と比較し、そのライトレベル
値に所定の差があるか否かによって欠陥の有無を判定す
る工程であることが好ましい。In the method of manufacturing a semiconductor device according to the present invention, in the step of performing the optical defect inspection, the brightness of a predetermined portion of the wafer surface is measured, and the brightness of the darkest pixel in the measurement data is set to the light level. Defined as 0, the brightness of the brightest pixel is defined as light level 255,
The brightness of each pixel in the first chip area on the wafer surface is measured, and the brightness of each pixel is derived from this measurement data as a relative light level value based on the light level 0 and the light level 255. Second
The lightness of each pixel in the chip area is measured, and the lightness of each pixel is calculated from the measured data to determine the light level 0.
And a light level value relative to the light level 255 as a reference, and the light level value of each pixel in the second chip area is compared with the light level value of each corresponding pixel in the first chip area. It is preferable that it is a step of determining the presence or absence of a defect depending on whether or not there is a predetermined difference in the value.
【００３７】また、本発明に係る半導体装置の製造方法
において、上記素子分離膜を形成する工程は、ウエハ上
にシリコン窒化膜を形成し、このシリコン窒化膜にセミ
リセスＬＯＣＯＳ酸化膜形成領域上に位置する開口部を
形成する工程と、シリコン窒化膜をマスクとしてウエハ
を所定深さエッチングする工程と、シリコン窒化膜をマ
スクとして熱酸化することによりウエハ表面にセミリセ
スＬＯＣＯＳ酸化膜を形成する工程と、シリコン窒化膜
を除去する工程と、を具備することも可能である。In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the element isolation film, a silicon nitride film is formed on the wafer, and the silicon nitride film is formed on the semi-recessed LOCOS oxide film formation region. A step of forming an opening for forming a semi-recessed LOCOS oxide film on the wafer surface by thermal oxidation using the silicon nitride film as a mask; And a step of removing the nitride film.
【００３８】また、本発明に係る半導体装置の製造方法
において、上記素子分離膜を形成する工程は、ウエハ上
にシリコン窒化膜を形成し、このシリコン窒化膜にトレ
ンチ素子分離膜形成領域上に位置する開口部を形成する
工程と、シリコン窒化膜をマスクとしてウエハをエッチ
ングすることによりウエハにトレンチを形成する工程
と、このトレンチ内及びシリコン窒化膜上に埋込み用酸
化膜を堆積する工程と、シリコン窒化膜を研磨ストッパ
ーとして埋込み用酸化膜をＣＭＰで研磨する工程と、シ
リコン窒化膜を除去する工程と、を具備することも可能
である。In the method of manufacturing a semiconductor device according to the present invention, in the step of forming the element isolation film, a silicon nitride film is formed on the wafer, and the silicon nitride film is formed on the trench element isolation film formation region. A step of forming an opening for forming a trench in the wafer by etching the wafer with the silicon nitride film as a mask, a step of depositing an embedding oxide film in the trench and on the silicon nitride film, and It is also possible to include a step of polishing the buried oxide film by CMP using the nitride film as a polishing stopper and a step of removing the silicon nitride film.
【００３９】また、本発明に係る半導体装置の製造方法
においては、上記シリコン窒化膜を除去する工程の後
に、スクラッチ欠陥を広げるためのライトエッチングを
ウエハ表面に行う工程をさらに含むことも可能である。
これにより、欠陥の検出精度を向上させることがでる。The method of manufacturing a semiconductor device according to the present invention may further include a step of performing light etching on the wafer surface to spread scratch defects after the step of removing the silicon nitride film. .
As a result, the accuracy of defect detection can be improved.
【００４０】本発明に係る光学式欠陥検査方法は、ウエ
ハ表面のフィールド領域に素子分離膜を形成し、ウエハ
表面のアクティブ領域にプレ酸化膜を形成した後、ウエ
ハ表面の画像を取り込み、ウエハ表面の明度を測定する
ことによって欠陥を検査する方法であることを特徴とす
る。In the optical defect inspection method according to the present invention, an element isolation film is formed in a field area on a wafer surface, a pre-oxide film is formed in an active area on the wafer surface, and then an image on the wafer surface is captured to obtain a wafer surface. It is a method for inspecting defects by measuring the brightness of.
【００４１】また、本発明に係る光学式欠陥検査方法に
おいては、上記素子分離膜がセミリセスＬＯＣＯＳ酸化
膜又はトレンチ素子分離膜であることも可能でである。In the optical defect inspection method according to the present invention, the element isolation film may be a semi-recessed LOCOS oxide film or a trench element isolation film.
【００４２】また、本発明に係る光学式欠陥検査方法に
おいては、素子分離膜を形成した後で且つプレ酸化膜を
形成する前に、スクラッチ欠陥を広げるためのライトエ
ッチングをウエハ表面に行うことも可能である。Further, in the optical defect inspection method according to the present invention, light etching for spreading scratch defects may be performed on the wafer surface after forming the element isolation film and before forming the pre-oxide film. It is possible.
【００４３】本発明に係る光学式欠陥検査方法は、ウエ
ハ表面の第１絶縁膜上に配線を形成し、この配線及び第
１絶縁膜の上に第２絶縁膜を形成し、第２絶縁膜をＣＭ
Ｐ研磨して平坦化し、第２絶縁膜に、配線上に位置する
接続孔を形成し、この接続孔内及び第２絶縁膜上に導電
膜を形成した後、ウエハ表面の画像を取り込み、ウエハ
表面の明度を測定することによって欠陥を検査する方法
であることを特徴とする。In the optical defect inspection method according to the present invention, the wiring is formed on the first insulating film on the wafer surface, the second insulating film is formed on the wiring and the first insulating film, and the second insulating film is formed. CM
After polishing and flattening with P, a connection hole located on the wiring is formed in the second insulating film, a conductive film is formed in the connection hole and on the second insulating film, and then an image of the wafer surface is captured to It is a method for inspecting defects by measuring the brightness of the surface.
【００４４】本発明に係る光学式欠陥検査方法は、ウエ
ハ表面の絶縁膜に孔を形成し、この孔内及び絶縁膜上に
埋込み膜を形成し、この埋込み膜をＣＭＰ研磨又はエッ
チバックすることにより、該孔内に埋込み膜からなるプ
ラグを形成し、このプラグ及び絶縁膜の上に導電膜を形
成した後、ウエハ表面の画像を取り込み、ウエハ表面の
明度を測定することによって欠陥を検査する方法である
ことを特徴とする。In the optical defect inspection method according to the present invention, a hole is formed in an insulating film on a wafer surface, a buried film is formed in the hole and on the insulating film, and the buried film is CMP polished or etched back. To form a plug made of a buried film in the hole, form a conductive film on the plug and the insulating film, and then take in an image of the wafer surface and inspect the defects by measuring the brightness of the wafer surface. It is a method.
【００４５】また、本発明に係る光学式欠陥検査方法に
おいては、上記欠陥を検査する方法は、ウエハ表面の所
定部分の明度を測定し、この測定データのうち最も暗い
ピクセルの明度をライトレベル０と規定し、最も明るい
ピクセルの明度をライトレベル２５５と規定し、ウエハ
表面の第１チップ領域における各ピクセルの明度を測定
し、この測定データから各ピクセルの明度を、上記ライ
トレベル０とライトレベル２５５を基準とした相対的な
ライトレベル値として導出し、ウエハ表面の第２チップ
領域における各ピクセルの明度を測定し、この測定デー
タから各ピクセルの明度を、上記ライトレベル０とライ
トレベル２５５を基準とした相対的なライトレベル値と
して導出し、第２チップ領域における各ピクセルのライ
トレベル値を第１チップ領域における対応する各ピクセ
ルのライトレベル値と比較し、そのライトレベル値に所
定の差があるか否かによって欠陥の有無を判定する方法
であることが好ましい。In the optical defect inspection method according to the present invention, the defect inspection method measures the brightness of a predetermined portion of the wafer surface, and determines the brightness of the darkest pixel in the measurement data at the light level 0. The lightness of the brightest pixel is defined as the light level 255, and the lightness of each pixel in the first chip area of the wafer surface is measured. From the measurement data, the lightness of each pixel is calculated as the light level 0 and the light level. The lightness of each pixel in the second chip area on the wafer surface is measured by deriving the lightness value of 255 relative to the lightness value of each pixel, and the lightness of each pixel is calculated from the measured data as the light level 0 and the light level 255. It is derived as a relative light level value as a reference, and the light level value of each pixel in the second chip area is first Tsu compared to the write level value for each corresponding pixel in flops region is preferably a method for determining the presence or absence of a defect on whether there is a predetermined difference in the light level value.
【００４６】[0046]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１（ａ）〜（ｃ）及び図
２（ｄ）〜（ｆ）は、本発明に係る第１の実施の形態に
よる半導体装置の製造方法を示す図である。図２（ｄ）
は、本発明に係る第１の実施の形態による光学式欠陥検
査方法を用いて欠陥検査が行われる半導体装置を示す断
面図であり、図２（ｅ）は、図２（ｄ）に示す半導体装
置の平面図であり、図２（ｆ）は、図２（ｄ），（ｅ）
に示す半導体装置の欠陥検査結果をライトレベルによっ
て示す図である。この半導体装置の製造方法は、セミリ
セスＬＯＣＯＳプロセスを示すものである。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. 1A to 1C and 2D to 2F are views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention. Figure 2 (d)
2E is a cross-sectional view showing a semiconductor device in which a defect inspection is performed using the optical defect inspection method according to the first embodiment of the present invention, and FIG. 2E is a semiconductor device shown in FIG. It is a top view of an apparatus, FIG.2 (f) is FIG.2 (d), (e).
FIG. 6 is a diagram showing a defect inspection result of the semiconductor device shown in FIG. This semiconductor device manufacturing method shows a semi-recessed LOCOS process.
【００４７】図１（ａ）に示すように、シリコン基板
（Ｓｉ基板）１の表面上に熱酸化法によりシリコン酸化
膜（ＳｉＯ2膜）２を形成し、このシリコン酸化膜２の
上にシリコン窒化膜（Ｓｉ3Ｎ4膜）３をＣＶＤ法により
堆積する。次いで、このシリコン窒化膜３の上にフォト
レジスト膜（図示せず）を塗布し、このフォトレジスト
膜を露光、現像することにより、シリコン窒化膜３の上
にはレジストパターンが形成される。As shown in FIG. 1A, a silicon oxide film (SiO 2 film) 2 is formed on the surface of a silicon substrate (Si substrate) 1 by a thermal oxidation method, and a silicon film is formed on the silicon oxide film 2. A nitride film (Si 3 N 4 film) 3 is deposited by the CVD method. Then, a photoresist film (not shown) is applied on the silicon nitride film 3, and the photoresist film is exposed and developed to form a resist pattern on the silicon nitride film 3.
【００４８】次いで、このレジストパターンをマスクと
してシリコン窒化膜３及びシリコン酸化膜２をエッチン
グする。これにより、シリコン窒化膜３及びシリコン酸
化膜２にはセミリセスＬＯＣＯＳ酸化膜の形成領域上の
開口部が形成される。次いで、レジストパターンをマス
クとしてシリコン基板１をドライエッチングすることに
より、シリコン基板の表面を５０ｎｍ程度除去する。次
いで、レジストパターンを剥離する。この際、図１
（ａ）に示すように、シリコン基板１のセミリセスＬＯ
ＣＯＳ酸化膜の形成領域及びシリコン窒化膜３それぞれ
の上に欠陥４が存在している。Next, the silicon nitride film 3 and the silicon oxide film 2 are etched using this resist pattern as a mask. As a result, an opening is formed in the silicon nitride film 3 and the silicon oxide film 2 on the formation region of the semi-recessed LOCOS oxide film. Then, the surface of the silicon substrate is removed by about 50 nm by dry etching the silicon substrate 1 using the resist pattern as a mask. Then, the resist pattern is peeled off. At this time,
As shown in (a), the semi-recessed LO of the silicon substrate 1 is
Defects 4 are present on the COS oxide film forming region and the silicon nitride film 3, respectively.
【００４９】この後、図１（ｂ）に示すように、シリコ
ン窒化膜３をマスクとしてシリコン基板１を熱酸化する
ことにより、シリコン基板１の表面には選択的にセミリ
セスＬＯＣＯＳ酸化膜５が形成される。After that, as shown in FIG. 1B, the silicon substrate 1 is thermally oxidized by using the silicon nitride film 3 as a mask to selectively form a semi-recessed LOCOS oxide film 5 on the surface of the silicon substrate 1. To be done.
【００５０】次いで、図１（ｃ）に示すように、シリコ
ン窒化膜３及びシリコン酸化膜２を除去する。次いで、
図２（ｄ）に示すように、シリコン基板１の表面を熱酸
化することにより、シリコン基板１の表面にはプレ酸化
膜６が形成される。この際、図２（ｄ），（ｅ）に示す
ように、セミリセスＬＯＣＯＳ酸化膜５及びプレ酸化膜
６それぞれに欠陥４が存在している。なお、この時のセ
ミリセスＬＯＣＯＳ酸化条件は、ガス組成がＨ2Ｏ９５
％＋Ｏ2５％、温度が１０００〜１１００℃、処理時間
が２０〜６０分、酸化膜厚が３５０〜５００ｎｍを用い
ることが望ましい。また、この時のプレ酸化条件は、ガ
ス組成がＮ2９０〜９５％＋Ｏ2５〜１０％、温度が１０
００〜１１００℃、処理時間が２０〜６０分、酸化膜厚
が１０〜３０ｎｍを用いることが望ましい。Next, as shown in FIG. 1C, the silicon nitride film 3 and the silicon oxide film 2 are removed. Then
As shown in FIG. 2D, the pre-oxidized film 6 is formed on the surface of the silicon substrate 1 by thermally oxidizing the surface of the silicon substrate 1. At this time, as shown in FIGS. 2D and 2E, the defect 4 exists in each of the semi-recessed LOCOS oxide film 5 and the pre-oxide film 6. The semi-recessed LOCOS oxidation condition at this time is that the gas composition is H 2 O95.
% + O 2 5%, the temperature is 1000 to 1100 ° C., the treatment time is 20 to 60 minutes, and the oxide film thickness is preferably 350 to 500 nm. The pre-oxidation condition at this time is that the gas composition is N 2 90 to 95% + O 2 5 to 10% and the temperature is 10%.
It is desirable to use a temperature of 00 to 1100 ° C., a treatment time of 20 to 60 minutes, and an oxide film thickness of 10 to 30 nm.
【００５１】この後、図２（ｄ），（ｅ）に示すシリコ
ン基板表面（ウエハ表面）を光学式欠陥検査装置によっ
て検査する。After that, the surface of the silicon substrate (wafer surface) shown in FIGS. 2D and 2E is inspected by an optical defect inspection apparatus.
【００５２】以下、具体的な欠陥検査方法について説明
する。この光学式欠陥検査方法は、ウエハ表面に光を照
射し、ウエハ表面の画像を取り込み、ウエハ表面の明度
（明るさ）を測定することによって欠陥を検査するもの
である。ウエハ表面には複数の同一のチップ領域が並ん
で形成されているので、各々のチップ領域の明度を隣の
チップ領域の明度と比較し、明度の差を測定することに
より、欠陥の有無を検査する。A specific defect inspection method will be described below. This optical defect inspection method inspects a defect by irradiating the wafer surface with light, capturing an image of the wafer surface, and measuring the brightness (brightness) of the wafer surface. Since multiple identical chip areas are formed side by side on the wafer surface, the existence of defects is inspected by comparing the brightness of each chip area with the brightness of the adjacent chip area and measuring the difference in brightness. To do.
【００５３】より具体的には、まず、ウエハの中央付近
に位置するチップ領域に光を照射し、そのチップ領域に
おける所定部分の明度（明るさ）を検出する。なお、ウ
エハ表面は一辺が０．２５μｍ程度の正方形領域（これ
をピクセルという）に分割され、前記所定部分は複数の
ピクセルを有する領域である。More specifically, first, the chip area located near the center of the wafer is irradiated with light to detect the brightness (brightness) of a predetermined portion in the chip area. The surface of the wafer is divided into square areas (each of which is called a pixel) having a side of about 0.25 μm, and the predetermined portion is an area having a plurality of pixels.
【００５４】次に、検出された前記所定部分の明度のデ
ータから各々のピクセル毎の明度を検出し、そのうち最
も明るいピクセルの明度をライトレベル２５５と規定
し、最も暗いピクセルの明度をライトレベル０と規定す
る。このように絶対値として規定したライトレベル０と
２５５がウエハ表面の明度を測定した際の基準となる明
度である。従って、ウエハ全体の明度において最も明る
いピクセルと最も暗いピクセルの両方を有する領域を予
め前記所定部分として選択しておく必要がある。Next, the brightness of each pixel is detected from the detected brightness data of the predetermined portion, and the brightness of the brightest pixel is defined as the light level 255, and the brightness of the darkest pixel is set to the light level 0. Stipulate. The light levels 0 and 255 defined as absolute values in this way are the reference lightness when measuring the lightness of the wafer surface. Therefore, it is necessary to select in advance the area having both the brightest pixel and the darkest pixel in the brightness of the entire wafer as the predetermined portion.
【００５５】この後、ウエハにおける上部のチップ領域
に光を照射し、そのチップ領域における各ピクセル毎の
明度を測定する。この測定された明度のデータと上述し
たライトレベル０と２５５の基準から、相対的に各ピク
セル毎のライトレベルを０から２５５の数値として導出
する。次に、上記チップ領域の隣のチップ領域に光を照
射し、そのチップ領域における各ピクセル毎の明度を測
定する。この測定された明度のデータとライトレベル０
と２５５の基準から、相対的に各ピクセル毎のライトレ
ベルを０から２５５の数値として導出する。そして、隣
同士のチップ領域の対応する各ピクセルのライトレベル
を比較し、そのライトレベルに所定の差があるピクセル
を検出する。この検出されたピクセルの位置に欠陥が存
在すると判定される。Thereafter, the upper chip area of the wafer is irradiated with light, and the brightness of each pixel in the chip area is measured. The light level for each pixel is relatively derived as a numerical value from 0 to 255 based on the measured lightness data and the reference of the light levels 0 and 255 described above. Next, the chip area adjacent to the chip area is irradiated with light, and the brightness of each pixel in the chip area is measured. This measured lightness data and light level 0
And 255, the light level for each pixel is derived as a numerical value from 0 to 255. Then, the light levels of corresponding pixels in adjacent chip areas are compared with each other, and pixels having a predetermined difference in the light levels are detected. It is determined that there is a defect at the position of the detected pixel.
【００５６】次いで、このような隣同士のチップ領域の
ライトレベルの比較を、ウエハの上部のチップ領域から
順に横方向に行い、順にウエハの下方のチップ領域に進
んでいき、ウエハ上の全てのチップ領域の欠陥検査を行
う。Next, such a comparison of the write levels of the adjacent chip areas is performed in the lateral direction in order from the upper chip area of the wafer, and sequentially proceeds to the lower chip area of the wafer, and all the chip areas on the wafer are compared. Inspect the chip area for defects.
【００５７】このような光学式欠陥検査を行った結果、
図２（ｆ）に示すように、図２（ｄ），（ｅ）に示すシ
リコン基板表面におけるライトレベルが測定された。As a result of performing such an optical defect inspection,
As shown in FIG. 2F, the light level on the surface of the silicon substrate shown in FIGS. 2D and 2E was measured.
【００５８】従来の光学式欠陥検査方法では、シリコン
基板におけるセミリセスＬＯＣＯＳ酸化膜の形成領域に
ドライエッチングを施し、レジストパターンを剥離した
後に光学式欠陥検査を行っている。このため、背景色の
明暗差（アクティブ側とフィールド側の差）の内側に欠
陥のライトレベルが埋もれてしまっていた。これに対し
て、上記第１の実施の形態では、セミリセスＬＯＣＯＳ
酸化膜５を形成し、シリコン窒化膜３を除去し、シリコ
ン基板１にプレ酸化膜６を形成した後に光学式欠陥検査
を行っている。従って、本実施の形態では、図２（ｆ）
に示すように、背景色の明暗差（アクティブ側とフィー
ルド側の差）よりも外側に欠陥４によるライトレベルが
外れるため、欠陥４の検出精度を高くすることができ
る。In the conventional optical defect inspection method, an optical defect inspection is performed after dry etching is performed on the formation region of the semi-recessed LOCOS oxide film on the silicon substrate and the resist pattern is peeled off. For this reason, the light level of the defect is buried inside the difference in brightness of the background color (difference between the active side and the field side). On the other hand, in the first embodiment, the semi-recessed LOCOS is used.
After the oxide film 5 is formed, the silicon nitride film 3 is removed, and the pre-oxide film 6 is formed on the silicon substrate 1, the optical defect inspection is performed. Therefore, in the present embodiment, FIG.
As shown in, the light level of the defect 4 deviates outside the difference in brightness of the background color (difference between the active side and the field side), so that the detection accuracy of the defect 4 can be increased.
【００５９】図３〜図５は、本発明に係る第２の実施の
形態による半導体装置の製造方法を示す図である。図５
（ｅ）は、本発明に係る第２の実施の形態による光学式
欠陥検査方法を用いて欠陥検査が行われる半導体装置を
示す断面図であり、図５（ｆ）は、図５（ｅ）に示す半
導体装置の平面図であり、図５（ｇ）は、図５（ｅ），
（ｆ）に示す半導体装置の欠陥検査結果をライトレベル
によって示す図である。この半導体装置の製造方法はＳ
ＴＩプロセスを示すものである。3 to 5 are views showing a method of manufacturing a semiconductor device according to a second embodiment of the present invention. Figure 5
5E is a cross-sectional view showing a semiconductor device in which a defect inspection is performed by using the optical defect inspection method according to the second embodiment of the present invention, and FIG. 5F is the same as FIG. FIG. 5 (g) is a plan view of the semiconductor device shown in FIG.
It is a figure which shows the defect inspection result of the semiconductor device shown to (f) by a write level. This semiconductor device manufacturing method uses S
3 illustrates a TI process.
【００６０】まず、図３（ａ）に示すように、シリコン
基板（Ｓｉ基板）１１の表面上に熱酸化法によりシリコ
ン酸化膜（ＳｉＯ2膜）１２を形成し、このシリコン酸
化膜１２の上にシリコン窒化膜（Ｓｉ3Ｎ4膜）１３をＣ
ＶＤ法により堆積する。次いで、このシリコン窒化膜１
３の上にフォトレジスト膜（図示せず）を塗布し、この
フォトレジスト膜を露光、現像することにより、シリコ
ン窒化膜１３の上にはレジストパターンが形成される。First, as shown in FIG. 3A, a silicon oxide film (SiO 2 film) 12 is formed on the surface of a silicon substrate (Si substrate) 11 by a thermal oxidation method, and a silicon oxide film 12 is formed on the silicon oxide film 12. A silicon nitride film (Si 3 N 4 film) 13 on the
It is deposited by the VD method. Then, this silicon nitride film 1
A photoresist film (not shown) is applied onto the silicon film 3, and the photoresist film is exposed and developed to form a resist pattern on the silicon nitride film 13.
【００６１】次いで、このレジストパターンをマスクと
してシリコン窒化膜１３及びシリコン酸化膜１２をエッ
チングする。これにより、シリコン窒化膜１３及びシリ
コン酸化膜１２にはトレンチ素子分離膜の形成領域上の
開口部が形成される。次いで、レジストパターンを剥離
した後、シリコン窒化膜１３をマスクとしてシリコン基
板１１をドライエッチングすることにより、シリコン基
板にトレンチ１１ａを形成する。Next, the silicon nitride film 13 and the silicon oxide film 12 are etched using this resist pattern as a mask. As a result, the silicon nitride film 13 and the silicon oxide film 12 are provided with openings on the trench element isolation film formation region. Next, after removing the resist pattern, the silicon substrate 11 is dry-etched using the silicon nitride film 13 as a mask to form trenches 11a in the silicon substrate.
【００６２】次に、図３（ｂ）に示すように、トレンチ
１１ａ内及びシリコン窒化膜１３上にＣＶＤ法によりシ
リコン酸化膜１６を堆積する。Next, as shown in FIG. 3B, a silicon oxide film 16 is deposited in the trench 11a and on the silicon nitride film 13 by the CVD method.
【００６３】この後、図４（ｃ）に示すように、シリコ
ン窒化膜１３を研磨ストッパーとしてシリコン酸化膜１
６をＣＭＰで研磨する。これにより、トレンチ内にはシ
リコン酸化膜１６が埋込まれ、シリコン基板１１にはト
レンチ素子分離膜１６ａ〜１６ｃが形成される。この
際、トレンチ素子分離膜１６ｂの表面にスクラッチ欠陥
１４が存在している。このスクラッチ欠陥は非常に細い
スジ状の欠陥である。Thereafter, as shown in FIG. 4C, the silicon oxide film 1 is used with the silicon nitride film 13 as a polishing stopper.
6 is polished by CMP. As a result, the silicon oxide film 16 is buried in the trench, and the trench element isolation films 16a to 16c are formed in the silicon substrate 11. At this time, the scratch defect 14 exists on the surface of the trench element isolation film 16b. This scratch defect is a very thin line defect.
【００６４】次に、図４（ｄ）に示すように、シリコン
窒化膜１３及びシリコン酸化膜１２を除去した後、スク
ラッチ欠陥を広げるためのライトエッチングを行い、ス
クラッチ欠陥１４ａの幅が広げられる。この際のエッチ
ング条件は、液組成がＨＦ：Ｈ2Ｏ＝１：１００、液温
度が２３℃、エッチング時間が４〜５分、エッチング量
が１２〜１５ｎｍを用いることが望ましい。Next, as shown in FIG. 4D, after the silicon nitride film 13 and the silicon oxide film 12 are removed, light etching is performed to widen the scratch defect to widen the scratch defect 14a. As for the etching conditions at this time, it is desirable to use a liquid composition of HF: H 2 O = 1: 100, a liquid temperature of 23 ° C., an etching time of 4 to 5 minutes, and an etching amount of 12 to 15 nm.
【００６５】この後、図５（ｅ）に示すように、シリコ
ン基板１１の表面を熱酸化することにより、シリコン基
板の表面にはプレ酸化膜１７が形成される。この際、図
５（ｆ）に示すように、トレンチ素子分離膜１６ｂには
幅が広げられたスクラッチ欠陥１４ａが存在している。
なお、この時の熱酸化条件は、ガス組成がＨ2Ｏ９５％
＋Ｏ2５％、温度が７００〜８００℃、処理時間が３０
分、酸化膜厚が１０ｎｍを用いることが望ましい。Thereafter, as shown in FIG. 5E, the surface of the silicon substrate 11 is thermally oxidized to form a pre-oxidized film 17 on the surface of the silicon substrate. At this time, as shown in FIG. 5F, the trench element isolation film 16b has a scratch defect 14a having a widened width.
The thermal oxidation conditions at this time were that the gas composition was H 2 O 95%.
+ O 2 5%, temperature 700-800 ° C, treatment time 30
Therefore, it is desirable to use an oxide film thickness of 10 nm.
【００６６】次に、図５（ｅ），（ｆ）に示すシリコン
基板表面（ウエハ表面）を光学式欠陥検査装置によって
検査する。この際の具体的な光学式欠陥検査方法は第１
の実施の形態と同様であるので説明を省略する。Next, the surface of the silicon substrate (wafer surface) shown in FIGS. 5E and 5F is inspected by an optical defect inspection apparatus. The specific optical defect inspection method at this time is the first
The description is omitted because it is the same as the embodiment.
【００６７】この光学式欠陥検査を行った結果、図５
（ｇ）に示すように、ウエハ表面におけるライトレベル
が測定された。As a result of performing this optical defect inspection, FIG.
As shown in (g), the light level on the wafer surface was measured.
【００６８】従来の光学式欠陥検査方法では、ＣＭＰ研
磨直後で色むらが激しいので、色むらが擬似欠陥として
検出されてしまい、スクラッチの欠陥を検出する感度が
低くなっていた。これに対して、第２の実施の形態で
は、ＣＭＰ研磨後、シリコン窒化膜１３を除去し、ライ
トエッチングによりスクラッチ欠陥の幅を広げ、シリコ
ン基板１１の表面にプレ酸化膜１７を形成した後、光学
式欠陥検査を行っている。従って、本実施の形態では、
ウエハ表面の色むらを抑制することができると共に、ウ
エハのフィールド領域のスクラッチ欠陥をライトエッチ
ングによって広げることができる。これにより、スクラ
ッチ欠陥１４ａの検出精度を高くすることができる。In the conventional optical defect inspection method, since the color unevenness is severe immediately after CMP polishing, the color unevenness is detected as a pseudo defect, and the sensitivity for detecting the scratch defect is low. On the other hand, in the second embodiment, after CMP polishing, the silicon nitride film 13 is removed, the width of the scratch defect is increased by light etching, and the pre-oxide film 17 is formed on the surface of the silicon substrate 11, We are conducting optical defect inspection. Therefore, in the present embodiment,
Color unevenness on the wafer surface can be suppressed, and scratch defects in the field area of the wafer can be spread by light etching. Thereby, the detection accuracy of the scratch defect 14a can be improved.
【００６９】図６（ａ），（ｂ）及び図７（ｃ）〜
（ｅ）は、本発明に係る第３の実施の形態による半導体
装置の製造方法を示す図である。6 (a), 6 (b) and 7 (c)-
(E) is a figure which shows the manufacturing method of the semiconductor device by the 3rd Embodiment which concerns on this invention.
【００７０】図６（ａ）に示すように、シリコン基板の
上方に絶縁膜２１を形成し、この絶縁膜２１の上にＡｌ
合金膜をスパッタリングにより堆積する。次いで、この
Ａｌ合金膜をパターニングすることにより、絶縁膜２１
の上にはＡｌ合金配線２２ａ，２２ｂが形成される。次
いで、このＡｌ合金配線２２ａ，２２ｂを含む全面上に
シリコン酸化膜などからなる層間絶縁膜２３をＣＶＤ法
により堆積する。次いで、この層間絶縁膜２３をＣＭＰ
研磨することにより層間絶縁膜２３を平坦化する。この
際、絶縁膜２３の表面にスクラッチ欠陥２４が存在して
いる。As shown in FIG. 6A, an insulating film 21 is formed on the silicon substrate, and Al is formed on the insulating film 21.
The alloy film is deposited by sputtering. Then, the insulating film 21 is formed by patterning the Al alloy film.
Al alloy wirings 22a and 22b are formed on the above. Next, an interlayer insulating film 23 made of a silicon oxide film or the like is deposited on the entire surface including the Al alloy wirings 22a and 22b by the CVD method. Then, the interlayer insulating film 23 is subjected to CMP.
The interlayer insulating film 23 is planarized by polishing. At this time, scratch defects 24 are present on the surface of the insulating film 23.
【００７１】次に、図６（ｂ）に示すように、層間絶縁
膜２３の上にフォトレジスト膜（図示せず）を塗布し、
このフォトレジスト膜を露光、現像することにより、層
間絶縁膜２３の上にはレジストパターンが形成される。
次いで、このレジストパターンをマスクとして層間絶縁
膜２３をエッチングすることにより、該層間絶縁膜２３
にはＡｌ合金配線２２ａ，２２ｂの上に位置する接続孔
２３ａ，２３ｂが形成される。次いで、この接続孔２３
ａ，２３ｂ内及び層間絶縁膜２３上にＴｉＮ膜などのバ
リアメタル膜２５をスパッタリングにより堆積する。こ
の際、層間絶縁膜２３の表面にスクラッチ欠陥２４が存
在している。Next, as shown in FIG. 6B, a photoresist film (not shown) is applied on the interlayer insulating film 23,
By exposing and developing this photoresist film, a resist pattern is formed on the interlayer insulating film 23.
Then, the interlayer insulating film 23 is etched by using this resist pattern as a mask to thereby form the interlayer insulating film 23.
Are formed with connection holes 23a and 23b located on the Al alloy wirings 22a and 22b. Then, this connection hole 23
A barrier metal film 25 such as a TiN film is deposited in the a and 23b and on the interlayer insulating film 23 by sputtering. At this time, scratch defects 24 are present on the surface of the interlayer insulating film 23.
【００７２】次に、図６（ｂ）に示すシリコン基板表面
（ウエハ表面）を光学式欠陥検査装置によって検査す
る。この際の具体的な光学式欠陥検査方法は第１の実施
の形態と同様であるので説明を省略する。Next, the silicon substrate surface (wafer surface) shown in FIG. 6B is inspected by an optical defect inspection apparatus. Since the specific optical defect inspection method at this time is the same as that of the first embodiment, the description thereof will be omitted.
【００７３】従来の光学式欠陥検査方法では、ＣＭＰ研
磨直後に光学式欠陥検査を行うため、ウエハ表面の色む
らが激しくなり、スクラッチ欠陥を確実に検出すること
が困難であった。これに対して、本実施の形態では、接
続孔内及び層間絶縁膜２３上にバリアメタル膜２５を形
成することでウエハ表面の色むらを少なくすることがで
き、スクラッチ欠陥を確実に検出することができる。従
って、スクラッチ欠陥２４の検出精度を高くすることが
でる。In the conventional optical defect inspection method, since the optical defect inspection is performed immediately after CMP polishing, the color unevenness on the surface of the wafer becomes severe and it is difficult to reliably detect the scratch defect. On the other hand, in the present embodiment, by forming the barrier metal film 25 in the connection hole and on the interlayer insulating film 23, color unevenness on the wafer surface can be reduced, and scratch defects can be reliably detected. You can Therefore, the accuracy of detecting the scratch defect 24 can be increased.
【００７４】次に、図７（ｃ）に示すように、このバリ
アメタル膜２５の上にＷ膜２６をスパッタリングにより
堆積する。次いで、このＷ膜２６及びバリアメタル膜２
５をＣＭＰで研磨又は全面エッチバックすることによ
り、図７（ｄ）に示すように接続孔内にＷ膜が埋込ま
れ、各々のＡｌ合金配線２２ａ，２２ｂ上にＷプラグ２
６ａ，２６ｂが形成される。この際、層間絶縁膜２３の
表面にスクラッチ欠陥２４が存在している。Next, as shown in FIG. 7C, a W film 26 is deposited on the barrier metal film 25 by sputtering. Next, the W film 26 and the barrier metal film 2
By polishing CMP with CMP or etching back the entire surface, a W film is embedded in the connection hole as shown in FIG. 7D, and the W plug 2 is formed on each Al alloy wiring 22a, 22b.
6a and 26b are formed. At this time, scratch defects 24 are present on the surface of the interlayer insulating film 23.
【００７５】この後、図７（ｅ）に示すように、Ｗプラ
グ２６ａ，２６ｂ及び層間絶縁膜２３の上にＴｉＮ膜２
７をスパッタリングにより堆積する。この際、層間絶縁
膜２３の表面にスクラッチ欠陥２４が存在している。Thereafter, as shown in FIG. 7E, the TiN film 2 is formed on the W plugs 26a and 26b and the interlayer insulating film 23.
7 is deposited by sputtering. At this time, scratch defects 24 are present on the surface of the interlayer insulating film 23.
【００７６】次に、ウエハ表面を光学式欠陥検査装置に
よって検査する。この際の具体的な光学式欠陥検査方法
は第１の実施の形態と同様であるので説明を省略する。Next, the wafer surface is inspected by an optical defect inspection apparatus. Since the specific optical defect inspection method at this time is the same as that of the first embodiment, the description thereof will be omitted.
【００７７】従来の光学式欠陥検査方法では、前述した
ようにスクラッチ欠陥を確実に検出することが困難であ
ったのに対して、本実施の形態では、層間絶縁膜２３上
にＴｉＮ膜２７を形成することでウエハ表面の色むらを
少なくすることができ、スクラッチ欠陥を確実に検出す
ることができる。従って、スクラッチ欠陥２４の検出精
度を高くすることがでる。In the conventional optical defect inspection method, it was difficult to reliably detect the scratch defect as described above, but in the present embodiment, the TiN film 27 is formed on the interlayer insulating film 23. By forming it, color unevenness on the wafer surface can be reduced, and scratch defects can be reliably detected. Therefore, the accuracy of detecting the scratch defect 24 can be increased.
【００７８】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記第３の実施の形態では、ウエハ表面を光学式欠陥検
査によって検査する前に、ウエハ表面にＴｉＮ膜を形成
しているが、これに限定されるものではなく、光学式欠
陥検査を行うことができる膜であれば、ＴｉＮ膜以外の
他の材質の膜をウエハ表面に形成することも可能であ
る。The present invention is not limited to the above embodiment, but can be implemented with various modifications. For example,
In the third embodiment, the TiN film is formed on the wafer surface before the wafer surface is inspected by the optical defect inspection. However, the present invention is not limited to this, and the optical defect inspection may be performed. It is possible to form a film made of a material other than the TiN film on the wafer surface as long as the film can be formed.
【００７９】[0079]
【発明の効果】以上説明したように本発明によれば、欠
陥の検出精度を向上させた半導体装置の製造方法及び光
学式欠陥検査方法を提供することができる。As described above, according to the present invention, it is possible to provide a semiconductor device manufacturing method and an optical defect inspection method in which the defect detection accuracy is improved.
【図１】（ａ）〜（ｃ）は、本発明に係る第１の実施の
形態による半導体装置の製造方法を示す図である。1A to 1C are diagrams showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】（ｄ）〜（ｆ）は、本発明に係る第１の実施の
形態による半導体装置の製造方法を示す図である。2 (d) to (f) are views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
【図３】（ａ），（ｂ）は、本発明に係る第２の実施の
形態による半導体装置の製造方法を示す図である。3A and 3B are diagrams showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図４】（ｃ），（ｄ）は、本発明に係る第２の実施の
形態による半導体装置の製造方法を示す断面図である。4 (c) and 4 (d) are cross-sectional views showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図５】（ｅ）〜（ｇ）は、本発明に係る第２の実施の
形態による半導体装置の製造方法を示す断面図である。5 (e) to (g) are cross-sectional views showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図６】（ａ），（ｂ）は、本発明に係る第３の実施の
形態による半導体装置の製造方法を示す図である。6A and 6B are views showing a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図７】（ｃ）〜（ｅ）は、本発明に係る第３の実施の
形態による半導体装置の製造方法を示す断面図である。7 (c) to 7 (e) are cross-sectional views showing a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
【図８】従来の光学式欠陥検査方法を説明する図であ
る。FIG. 8 is a diagram illustrating a conventional optical defect inspection method.
【図９】他の従来の光学式欠陥検査方法を説明する図で
ある。FIG. 9 is a diagram illustrating another conventional optical defect inspection method.
【図１０】（ａ），（ｂ）は、他の従来の光学式欠陥検
査方法を説明するものであって、他の従来の欠陥検査方
法を用いて欠陥検査が行われる半導体装置を示す断面図
である。10 (a) and 10 (b) are views for explaining another conventional optical defect inspection method, showing a cross section of a semiconductor device in which a defect inspection is performed using another conventional defect inspection method. It is a figure.
１，１１，１０１，１１１…シリコン基板
２，１２，１０２，１１２…シリコン酸化膜
３，１３，１０３，１１３…シリコン窒化膜
４，１０４…欠陥 ５…セミリセス
ＬＯＣＯＳ酸化膜
６…プレ酸化膜 １１ａ…トレンチ
１４，１４ａ，２４，１２４…スクラッチ欠陥
１６…シリコン酸化膜
１６ａ〜１６ｃ，１１６ａ〜１１６ｃ…トレンチ素子分
離膜
１７…プレ酸化膜 ２１，１２１…
絶縁膜
２２ａ，２２ｂ，１２２ａ，１２２ｂ…Ａｌ合金配線
２３，１２３…層間絶縁膜 ２３ａ，２３ｂ
…接続孔
２５，１２５…バリアメタル膜 ２６…Ｗ膜
２６ａ，２６ｂ，１２６ａ，１２６ｂ…Ｗプラグ
２７…ＴｉＮ膜1, 11, 101, 111 ... Silicon substrates 2, 12, 102, 112 ... Silicon oxide films 3, 13, 103, 113 ... Silicon nitride films 4, 104 ... Defects 5 ... Semi-recessed LOCOS oxide film 6 ... Pre-oxide film 11a ... Trenches 14, 14a, 24, 124 ... Scratch defect 16 ... Silicon oxide films 16a-16c, 116a-116c ... Trench element isolation film 17 ... Pre-oxide film 21, 121 ...
Insulating films 22a, 22b, 122a, 122b ... Al alloy wirings 23, 123 ... Interlayer insulating films 23a, 23b
... Connection holes 25, 125 ... Barrier metal film 26 ... W films 26a, 26b, 126a, 126b ... W plug 27 ... TiN film
Claims (14)
膜を形成する工程と、 ウエハ表面のアクティブ領域にプレ酸化膜を形成する工
程と、 ウエハ表面の光学式欠陥検査を行う工程と、 を具備することを特徴とする半導体装置の製造方法。1. A method comprising: forming an element isolation film in a field region on a wafer surface; forming a pre-oxide film in an active region on the wafer surface; and performing an optical defect inspection on the wafer surface. A method of manufacturing a semiconductor device, comprising:
する工程と、 この配線及び第１絶縁膜の上に第２絶縁膜を形成する工
程と、 第２絶縁膜をＣＭＰ研磨して平坦化する工程と、 第２絶縁膜に、配線上に位置する接続孔を形成する工程
と、 この接続孔内及び第２絶縁膜上に導電膜を形成する工程
と、 ウエハ表面の光学式欠陥検査を行う工程と、 を具備することを特徴とする半導体装置の製造方法。2. A step of forming wiring on the first insulating film on the wafer surface, a step of forming a second insulating film on the wiring and the first insulating film, and CMP polishing of the second insulating film. A step of flattening, a step of forming a connection hole located on the wiring in the second insulating film, a step of forming a conductive film in the connection hole and on the second insulating film, and an optical defect on the wafer surface A method of manufacturing a semiconductor device, comprising: an inspection step.
と、 この孔内及び絶縁膜上に埋込み膜を形成する工程と、 この埋込み膜をＣＭＰ研磨又はエッチバックすることに
より、該孔内に埋込み膜からなるプラグを形成する工程
と、 このプラグ及び絶縁膜の上に導電膜を形成する工程と、 ウエハ表面の光学式欠陥検査を行う工程と、 を具備することを特徴とする半導体装置の製造方法。3. A step of forming a hole in an insulating film on a surface of a wafer, a step of forming a buried film in the hole and on the insulating film, and by CMP polishing or etching back the buried film A semiconductor device comprising: a step of forming a plug made of a buried film in the substrate; a step of forming a conductive film on the plug and the insulating film; and a step of performing an optical defect inspection on the wafer surface. Manufacturing method.
とする請求項２又は３に記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 2, wherein the conductive film is a TiN film.
ハ表面の所定部分の明度を測定し、この測定データのう
ち最も暗いピクセルの明度をライトレベル０と規定し、
最も明るいピクセルの明度をライトレベル２５５と規定
し、ウエハ表面の第１チップ領域における各ピクセルの
明度を測定し、この測定データから各ピクセルの明度
を、上記ライトレベル０とライトレベル２５５を基準と
した相対的なライトレベル値として導出し、ウエハ表面
の第２チップ領域における各ピクセルの明度を測定し、
この測定データから各ピクセルの明度を、上記ライトレ
ベル０とライトレベル２５５を基準とした相対的なライ
トレベル値として導出し、第２チップ領域における各ピ
クセルのライトレベル値を第１チップ領域における対応
する各ピクセルのライトレベル値と比較し、そのライト
レベル値に所定の差があるか否かによって欠陥の有無を
判定する工程であることを特徴とする請求項１〜４のう
ちいずれか１項記載の半導体装置の製造方法。5. The step of performing the optical defect inspection measures the brightness of a predetermined portion of the wafer surface, and defines the brightness of the darkest pixel in the measurement data as a light level 0,
The lightness of the brightest pixel is defined as the light level 255, the lightness of each pixel in the first chip area of the wafer surface is measured, and the lightness of each pixel is measured from this measurement data with the light level 0 and the light level 255 as a reference. And the brightness of each pixel in the second chip area on the wafer surface is measured,
The brightness of each pixel is derived from this measurement data as a relative light level value based on the light level 0 and the light level 255, and the light level value of each pixel in the second chip area corresponds to that in the first chip area. 5. The method according to claim 1, further comprising a step of comparing with a light level value of each pixel to determine the presence or absence of a defect depending on whether or not the light level value has a predetermined difference. A method for manufacturing a semiconductor device as described above.
ハ上にシリコン窒化膜を形成し、このシリコン窒化膜に
セミリセスＬＯＣＯＳ酸化膜形成領域上に位置する開口
部を形成する工程と、シリコン窒化膜をマスクとしてウ
エハを所定深さエッチングする工程と、シリコン窒化膜
をマスクとして熱酸化することによりウエハ表面にセミ
リセスＬＯＣＯＳ酸化膜を形成する工程と、シリコン窒
化膜を除去する工程と、を具備することを特徴とする請
求項１に記載の半導体装置の製造方法。6. The step of forming the element isolation film comprises the steps of forming a silicon nitride film on a wafer, forming an opening in the semi-recessed LOCOS oxide film forming region in the silicon nitride film, and forming the silicon nitride film. The method comprises: a step of etching the wafer to a predetermined depth using the film as a mask; a step of forming a semi-recessed LOCOS oxide film on the wafer surface by thermal oxidation using the silicon nitride film as a mask; and a step of removing the silicon nitride film. The method for manufacturing a semiconductor device according to claim 1, wherein:
ハ上にシリコン窒化膜を形成し、このシリコン窒化膜に
トレンチ素子分離膜形成領域上に位置する開口部を形成
する工程と、シリコン窒化膜をマスクとしてウエハをエ
ッチングすることによりウエハにトレンチを形成する工
程と、このトレンチ内及びシリコン窒化膜上に埋込み用
酸化膜を堆積する工程と、シリコン窒化膜を研磨ストッ
パーとして埋込み用酸化膜をＣＭＰで研磨する工程と、
シリコン窒化膜を除去する工程と、を具備することを特
徴とする請求項１に記載の半導体装置の製造方法。7. The step of forming the element isolation film includes the steps of forming a silicon nitride film on a wafer and forming an opening in the silicon nitride film on the trench element isolation film formation region. A step of forming a trench in the wafer by etching the wafer using the film as a mask, a step of depositing an embedding oxide film in the trench and on the silicon nitride film, and a step of forming the embedding oxide film using the silicon nitride film as a polishing stopper. A step of polishing with CMP,
The method of manufacturing a semiconductor device according to claim 1, further comprising a step of removing the silicon nitride film.
に、スクラッチ欠陥を広げるためのライトエッチングを
ウエハ表面に行う工程をさらに含むことを特徴とする請
求項７に記載の半導体装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, further comprising a step of performing light etching for spreading scratch defects on the wafer surface after the step of removing the silicon nitride film.
膜を形成し、ウエハ表面のアクティブ領域にプレ酸化膜
を形成した後、ウエハ表面の画像を取り込み、ウエハ表
面の明度を測定することによって欠陥を検査する方法で
あることを特徴とする光学式欠陥検査方法。9. A device isolation film is formed on a field area of a wafer surface, and a pre-oxide film is formed on an active area of the wafer surface. Then, an image of the wafer surface is captured and a defect is detected by measuring the brightness of the wafer surface. An optical defect inspection method characterized by being an inspection method.
Ｓ酸化膜又はトレンチ素子分離膜であることを特徴とす
る請求項９に記載の光学式欠陥検査方法。10. The device isolation film is a semi-recessed LOCO.
The optical defect inspection method according to claim 9, which is an S oxide film or a trench element isolation film.
化膜を形成する前に、スクラッチ欠陥を広げるためのラ
イトエッチングをウエハ表面に行うことを特徴とする請
求項９に記載の光学式欠陥検査方法。11. The optical defect according to claim 9, wherein light etching for spreading scratch defects is performed on the wafer surface after the device isolation film is formed and before the pre-oxide film is formed. Inspection method.
成し、この配線及び第１絶縁膜の上に第２絶縁膜を形成
し、第２絶縁膜をＣＭＰ研磨して平坦化し、第２絶縁膜
に、配線上に位置する接続孔を形成し、この接続孔内及
び第２絶縁膜上に導電膜を形成した後、ウエハ表面の画
像を取り込み、ウエハ表面の明度を測定することによっ
て欠陥を検査する方法であることを特徴とする光学式欠
陥検査方法。12. A wiring is formed on a first insulating film on a wafer surface, a second insulating film is formed on the wiring and the first insulating film, and the second insulating film is planarized by CMP polishing. By forming a connection hole located on the wiring in the 2 insulating film, forming a conductive film in the connection hole and on the second insulating film, capturing an image of the wafer surface and measuring the brightness of the wafer surface. An optical defect inspection method, which is a method for inspecting defects.
の孔内及び絶縁膜上に埋込み膜を形成し、この埋込み膜
をＣＭＰ研磨又はエッチバックすることにより、該孔内
に埋込み膜からなるプラグを形成し、このプラグ及び絶
縁膜の上に導電膜を形成した後、ウエハ表面の画像を取
り込み、ウエハ表面の明度を測定することによって欠陥
を検査する方法であることを特徴とする光学式欠陥検査
方法。13. A hole is formed in an insulating film on a surface of a wafer, an embedded film is formed in the hole and on the insulating film, and the embedded film is CMP-polished or etched back to remove the embedded film from the embedded film. A method of inspecting for defects by forming a plug, forming a conductive film on the plug and the insulating film, capturing an image of the wafer surface, and measuring the brightness of the wafer surface. Type defect inspection method.
面の所定部分の明度を測定し、この測定データのうち最
も暗いピクセルの明度をライトレベル０と規定し、最も
明るいピクセルの明度をライトレベル２５５と規定し、
ウエハ表面の第１チップ領域における各ピクセルの明度
を測定し、この測定データから各ピクセルの明度を、上
記ライトレベル０とライトレベル２５５を基準とした相
対的なライトレベル値として導出し、ウエハ表面の第２
チップ領域における各ピクセルの明度を測定し、この測
定データから各ピクセルの明度を、上記ライトレベル０
とライトレベル２５５を基準とした相対的なライトレベ
ル値として導出し、第２チップ領域における各ピクセル
のライトレベル値を第１チップ領域における対応する各
ピクセルのライトレベル値と比較し、そのライトレベル
値に所定の差があるか否かによって欠陥の有無を判定す
る方法であることを特徴とする請求項９〜１３のうちい
ずれか１項記載の光学式欠陥検査方法。14. The method for inspecting defects is to measure the brightness of a predetermined portion of a wafer surface, define the brightness of the darkest pixel in the measurement data as a light level 0, and set the brightness of the brightest pixel to the light level. Defined as 255,
The brightness of each pixel in the first chip area of the wafer surface is measured, and the brightness of each pixel is derived from the measured data as a relative light level value based on the light level 0 and the light level 255. Second
The lightness of each pixel in the chip area is measured, and the lightness of each pixel is calculated from the measured data to obtain the above light level 0.
And a light level value relative to the light level 255 as a reference, the light level value of each pixel in the second chip area is compared with the light level value of each corresponding pixel in the first chip area, and the light level The optical defect inspection method according to any one of claims 9 to 13, which is a method of determining the presence / absence of a defect based on whether or not there is a predetermined difference between the values.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071753A JP3815352B2 (en) | 2002-03-15 | 2002-03-15 | Semiconductor device manufacturing method and optical defect inspection method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002071753A JP3815352B2 (en) | 2002-03-15 | 2002-03-15 | Semiconductor device manufacturing method and optical defect inspection method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273182A true JP2003273182A (en) | 2003-09-26 |
| JP3815352B2 JP3815352B2 (en) | 2006-08-30 |
Family
ID=29201950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002071753A Expired - Fee Related JP3815352B2 (en) | 2002-03-15 | 2002-03-15 | Semiconductor device manufacturing method and optical defect inspection method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3815352B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100395874C (en) * | 2004-07-14 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | Manufacture method of semiconductor device for improving photo resist remainder after etch |
| CN100449722C (en) * | 2005-12-08 | 2009-01-07 | 中芯国际集成电路制造(上海)有限公司 | Method for detecting failure dapth of deep channel |
| KR20160050168A (en) * | 2014-10-28 | 2016-05-11 | 에이클로버 주식회사 | All-In-One Automatic Vision-Based Surface Inspection System |
| CN107342240A (en) * | 2017-06-08 | 2017-11-10 | 上海华力微电子有限公司 | A kind of method for detecting crystal column surface silicon nitride residue |
-
2002
- 2002-03-15 JP JP2002071753A patent/JP3815352B2/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100395874C (en) * | 2004-07-14 | 2008-06-18 | 中芯国际集成电路制造(上海)有限公司 | Manufacture method of semiconductor device for improving photo resist remainder after etch |
| CN100449722C (en) * | 2005-12-08 | 2009-01-07 | 中芯国际集成电路制造(上海)有限公司 | Method for detecting failure dapth of deep channel |
| KR20160050168A (en) * | 2014-10-28 | 2016-05-11 | 에이클로버 주식회사 | All-In-One Automatic Vision-Based Surface Inspection System |
| KR101637019B1 (en) * | 2014-10-28 | 2016-07-21 | 에이클로버 주식회사 | All-In-One Automatic Vision-Based Surface Inspection System |
| CN107342240A (en) * | 2017-06-08 | 2017-11-10 | 上海华力微电子有限公司 | A kind of method for detecting crystal column surface silicon nitride residue |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3815352B2 (en) | 2006-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005268738A (en) | Solid-state imaging device and its manufacturing method, and semiconductor integrated circuit device and its manufacturing method | |
| JP4999234B2 (en) | Photomask and method of manufacturing semiconductor device using the same | |
| JPH1167054A (en) | Semiconductor device manufacturing method and inspection method | |
| US6258437B1 (en) | Test structure and methodology for characterizing etching in an integrated circuit fabrication process | |
| JP3815352B2 (en) | Semiconductor device manufacturing method and optical defect inspection method | |
| US8697455B2 (en) | Monitoring test element groups (TEGs) for etching process and methods of manufacturing a semiconductor device using the same | |
| KR101030295B1 (en) | Field Transistor for Testing Isolation in Semiconductor Device | |
| JPH10209128A (en) | Method for detecting flattening end point | |
| JP2001203262A (en) | Semiconductor wafer, its processing method and method of manufacturing semiconductor device | |
| TW586181B (en) | Method of fabricating shallow trench isolation | |
| US20070025609A1 (en) | Method of detecting defect of a pattern in a semiconductor device | |
| US6346456B2 (en) | Method of improving alignment for semiconductor fabrication | |
| US20090028422A1 (en) | Systems and Methods for Detecting Watermark Formations on Semiconductor Wafers | |
| KR100613342B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2006165222A (en) | Method for inspecting wiring formation process, process for fabricating semiconductor device, semiconductor substrate for evaluation, and semiconductor device | |
| US20080023736A1 (en) | Semiconductor Device and Method for Manufacturing the Same | |
| JPH0653300A (en) | Inspecting method for defect of insulating layer and manufacture of semiconductor device | |
| US20090061637A1 (en) | Manufacturing method for semiconductor device | |
| KR19980060524A (en) | Manufacturing method of superimposition mark | |
| JP3637210B2 (en) | Manufacturing method of semiconductor integrated circuit device | |
| KR100761541B1 (en) | Method for menufacturing pressure sensor | |
| KR100881827B1 (en) | CMP method in semiconductor | |
| KR100419785B1 (en) | Method for forming wire in semiconductor device | |
| KR100707595B1 (en) | Method for forming isolation layer of semiconductor device | |
| JP2007036155A (en) | Evaluation method for failure of opening and manufacturing method for semiconductor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060208 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060214 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20060412 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20060516 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20060529 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20100616 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110616 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20110616 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20120616 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130616 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |