JP2003271549A - 通信制御用半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速化のためデータバス幅を拡張して転送デ
ータサイズを大きくする本来有効でない端数のバイトが
余分なデータとして転送されてしまうという課題ある。 【解決手段】 ＣＰＵ（２１０）とシリアル・インタフ
ェース部（２６０）とを接続するバスを用いての転送ビ
ット数をバイトの整数倍に拡張するとともに、送信デー
タを転送する際にＣＰＵからインタフェース部に対して
データのバイト数を通知し、インタフェース部には通知
された送信データバイト数を保持する回路（ＲＥＧ）と
送信バッファより読み出された送信データのバイト数を
示す回路（ＲＰ）とこれらの回路のバイト数を比較する
比較回路（６２６）とを設け、該比較回路の出力信号に
基づいてプロトコル制御手段（２６３）に対する制御信
号を生成するように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信制御技術さら
にはシリアル通信のためのインタフェース部を備えたデ
ータ処理システムに適用して有効な技術に関し、例えば
ＵＳＢ（Universal Serial Bus）規格やＩＥＥＥ１３９
４(Institute of Electrical and Electronics Enginee
rs 1394)規格の通信機能を有する通信制御用のプロセッ
サのようなＬＳＩ（大規模半導体集積回路）に利用して
有効な技術に関する。

【０００２】

【従来の技術】コンピュータとその周辺装置との間のイ
ンタフェース規格としては、ＵＳＢ規格やＩＥＥＥ１３
９４規格の他にＳＣＳＩ（Small Computer System Inte
rface）、Ｆｉｂｒｅ Ｃｈａｎｎｅｌなど種々の規格
がある。このうち、ＵＳＢ規格やＩＥＥＥ１３９４規格
はケーブルを介してデータをシリアルに送受信するため
の規格であり、信号線が少ないためケーブルが細くコネ
クタも小さいという特徴があるため、近年、パーソナル
コンピュータとその周辺のプリンタや各種記憶メディア
ドライバなどの周辺装置のインタフェースとして使用さ
れている。ＵＳＢやＩＥＥＥ１３９４規格に従った通信
は、データをパケットと呼ばれる単位でシリアルに送信
するパケット通信方式で行われる。かかるパケット通信
においては、１つのパケットで送信されるデータが可変
長であり、最大データ長も通信規格によって異なってい
る。ただし、一般的には、マイクロプロセッサにおける
データの最小処理単位であるバイト（８ビット）に合わ
せて１バイトの整数倍のデータとして送受信される。

【０００３】従来、シリアル通信機能を有するマイクロ
プロセッサ・システムでは、ＣＰＵとシリアル・インタ
フェース部との間はバスで接続されており、送信データ
は１バイトのようなデータバス幅に対応した単位でＣＰ
Ｕからシリアル・インタフェース部へ順次転送され、イ
ンタフェース部でパラレル／シリアル変換が行なわれる
ように構成されていた。シリアル通信に関する発明とし
ては、例えば特開平５−８１１８７号公報に開示されて
いるものなどがある。

【０００４】

【発明が解決しようとする課題】シリアル通信はますま
す高速化される傾向にあるが、上記のようにＣＰＵとシ
リアル・インタフェース部との間の送信データが１バイ
トであると高速な通信規格に対応できなくなるおそれが
ある。つまり、２つの機器のインタフェース部間のシリ
アル通信そのものは高速で行なわれても、インタフェー
ス部と内部のＣＰＵとの間のデータ転送が高速化されな
いため、トータルのデータ送受信に要する時間が充分に
短縮されないことになる。そこで、送信データ長を拡張
して１ワード（１６ビット）や３２ビットのようなデー
タ長でデータ転送する方法が考えられる。しかしなが
ら、パケット通信で送信されるデータの大きさは任意で
あり送信されるデータがデータバス幅で割り切れない場
合がある。その場合、１６ビットや３２ビットのような
大きさのバスを介して送信データをシリアル・インタフ
ェース部へ転送しようとすると、本来有効でない端数の
バイトが余分なデータとして転送されてしまうという課
題ある。

【０００５】本発明の目的は、シリアル・インタフェー
スを備えた通信制御用半導体集積回路において、シリア
ル通信によるデータ送受信に要するトータルの時間を短
縮できるようにすることにある。本発明の他の目的は、
データバス幅がバイト単位よりも大きくなるようにバス
を構成した場合にも任意のバイト数のデータを正確に転
送することができるシリアル・インタフェースを備えた
通信制御用半導体集積回路を提供することにある。本発
明のさらに他の目的は、比較的簡単な構成によりデータ
バス幅の整数倍でないデータを正確に転送することがで
きるシリアル・インタフェースを備えた通信制御用半導
体集積回路を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴については、本明細書
の記述および添附図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＣＰＵとシリアル・インタフェ
ース部との送信データ長を１バイトの整数倍に拡張する
とともに、送信データを転送する際にＣＰＵからインタ
フェース部に対してデータのバイト数（サイズ）を通知
し、インタフェース部には通知された送信データバイト
数を保持するレジスタのような回路と送信バッファより
読み出された送信データのバイト数を示すカウンタのよ
うな回路とこれらの回路のバイト数を比較する比較回路
とを設け、該比較回路の出力信号に基づいてプロトコル
制御手段に対する制御信号を生成するように構成したも
のである。

【０００７】上記した手段によれば、ＣＰＵとシリアル
・インタフェース部との送信データ長を１バイトの整数
倍に拡張したので、バスを介してインタフェース部へ転
送する送信データの転送速度を速めることができ、これ
によってトータルのシリアル通信所要時間を短縮するこ
とができる。また、送信しようとするデータのバイト数
と実際に送信したデータのバイト数を比較回路で比較し
て制御信号を生成するため、正確なデータ通信が可能と
なる。さらに、送信しようとするデータのバイト数を保
持するレジスタのような回路とバイト数を比較するコン
パレータのような回路を付加するだけで所望の機能を実
現できるので、大幅な設計変更を必要としないでデータ
送信処理の高速化と正確なデータの送信という２つの要
求を同時に達成することができる。

【０００８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は、本発明に係るシリアル
通信インタフェースを備えた機器の構成例を示す。かか
る機器としては、例えばパーソナルコンピュータやプリ
ンタや各種記憶メディアドライバなどの周辺機器があ
る。また、シリアル通信インタフェースとしては、例え
ばＵＳＢ規格やＩＥＥＥ１３９４規格のインタフェース
がある。図１においては、１００がパーソナルコンピュ
ータ、２００が周辺機器であり、パーソナルコンピュー
タ１００と周辺機器２００がケーブル３００を介して接
続された状態が示されている。ＵＳＢ規格では、パーソ
ナルコンピュータ１００はホスト機器と呼ばれ、周辺機
器２００はデバイス機器と呼ばれる。また、図１のよう
にホスト機器（１００）とデバイス機器（２００）とを
直接接続する代わりに、図８のようにハブと呼ばれる中
継装置４００を介してタブレットやスキャナ、プリンタ
などのデバイス機器２００Ａ，２００Ｂ，２００Ｃを接
続することも可能である。これにより、複数のデバイス
機器を１つのホスト機器に接続することができる。

【０００９】図１の実施例においては、デバイス機器
（２００）の内部システム構成のみ詳細に示されている
が、ホスト機器（１００）側も同様なシステム構成を有
するので、以下デバイス機器（２００）内部のシステム
構成について説明し、ホスト機器（１００）側のシステ
ム構成については説明を省略する。デバイス機器（２０
０）の内部システムは、中央処理ユニット（以下、ＣＰ
Ｕと称する）２１０および該ＣＰＵ２１０が実行するプ
ログラムや固定データを格納するＲＯＭ２２０やＣＰＵ
２１０の作業領域を提供するＲＡＭ２３０などのメモリ
と、システムに応じて設けられるＤＭＡコントローラや
割込みコントローラ、タイマ回路などの周辺モジュール
２４０、該システムに特有の機能を提供するカスタム論
理部２５０、ＣＰＵ２１０とＣＰＵバス２７０を介して
接続され所定のプロトコルに従ってシリアル通信を行な
うシリアル・インタフェース部２６０などにより構成さ
れる。バス２７０は、データ信号を伝達する信号線群
（データバス）と、アドレス信号を伝達する信号線群
（アドレスバス）と、コントロール信号を伝達する信号
線群（コントロールバス）とを含む。

【００１０】特に制限されるものでないが、これらの回
路は単結晶シリコンのような１つの半導体チップ上に形
成され通信制御用ＬＳＩ（以下、これをプロセッサと称
する）として構成することができる。シリアル・インタ
フェース部２６０のみ独立したＬＳＩとすることも可能
である。ＣＰＵ２１０とシリアル・インタフェース部２
６０やＣＰＵバス２７０を含んでプロセッサＬＳＩとし
て構成される場合、該ＬＳＩにはバス２７０やカスタム
論理部２５０に接続されたポートを設け、該ポートを介
して外部のシステムバスや電子部品と接続可能にするこ
とができる。図１には示されていないが、実際のデバイ
ス機器では、上記プロセッサの他に機器の機能を実現す
るための機構や部品が設けられる。それらの中には、上
記プロセッサに接続されるものもある。

【００１１】図１の実施例のプロセッサにおいては、Ｃ
ＰＵバス２７０のデータバス幅すなわちバスを構成する
信号線のうちデータ信号を伝達する信号線の数が４バイ
トすなわち３２本で構成されている。従って、シリアル
・インタフェース部２６０にはバス２７０を介して４バ
イト単位で送信データが転送される。ここで、シリアル
・インタフェース部２６０に転送される送信データのバ
イト数がデータバス幅のバイト数の整数倍でない場合に
は、最後に転送される送信データは４バイトに満たない
ことになる。この４バイトに満たない部分については送
信データが４バイトとなるようにＣＰＵが適当なデータ
を付加して転送しても良いし、前回のデータバスの信号
線の状態が保たれたままにするようにしても構わない。
これは送信データと共に有効バイト数を示すデータをシ
リアル・インタフェース部２６０に伝達するようにして
いるためである。なお、データバス幅は４バイトに限定
されず、２バイト以上であれば本発明を適用するのが有
効である。

【００１２】また、シリアル・インタフェース部２６０
は、ＣＰＵバス２７０を介してＣＰＵ２１０との間で信
号の送受信を可能にするためのＣＰＵインタフェース部
２６１と、送信データと受信データをそれぞれ一旦保持
してバス側のデータ転送速度とプロトコル・コントロー
ル部２６３側のデータ処理速度の差を緩衝する送信・受
信バッファ部２６２と、予め設定されたプロトコルに従
ってヘッダの付加、通信規格に応じたフォーマットを有
するパケットの組み立てや分解などのパケット処理機能
およびＣＲＣ（巡回符号）などの誤り検出方式に従った
チェック用符号の生成や誤り検出などの機能を有するプ
ロトコル・コントロール部２６３と、プロトコル・コン
トロール部２６３の指示に従ってケーブル側の信号の送
受信を行なうトランシーバ部２６４などにより構成され
ている。

【００１３】トランシーバ部２６４はケーブル３００の
信号線を電圧で駆動して信号を送信する送信ドライバ回
路と、ケーブル３００を介して送られてくる信号の電位
を検出して信号を判別する受信ドライバ回路とから構成
される。なお、シリアル・インタフェース部２６０を構
成する各回路は、単結晶シリコンのような１個の半導体
チップ上に通信インタフェース用ＬＳＩとして構成され
ても良いし、これをモジュールとして含みＣＰＵ２１
０、メモリ２２０，２３０、カスタム論理部２４０など
と共に１個の半導体チップ上に通信制御用ＬＳＩもしく
はデータ処理用ＬＳＩとして構成されても良い。送信デ
ータはＣＰＵ２１０からＣＰＵバス２７０を介して直接
シリアル・インタフェース部２６０へ供給されることも
あるが、ＤＭＡ（ダイレクト・メモリ・アクセス）転送
制御によりＲＡＭ２３０やカスタム論理部２４０からシ
リアル・インタフェース部２６０へ転送される場合もあ
る。

【００１４】図２には、上記送信・受信バッファ部２６
２のうち送信バッファ部２６２Ａのより詳細な構成が示
されている。図示しないが、図１の送信・受信バッファ
部２６２には、図２の送信バッファ部２６２Ａとは逆に
プロトコル・コントロール部２６３から供給される受信
データを保持し、バス２７０上へ転送する受信バッファ
部が設けられているが、この受信バッファは本発明と直
接関係しないので具体的な構成の説明は省略する。

【００１５】図２に示されているように、送信バッファ
部２６２Ａは、バスおよびＣＰＵインタフェース部２６
１を介して供給される送信データを取り込んで一時記憶
するバッファメモリ６２０と、バスおよびＣＰＵインタ
フェース部２６１を介して供給されるアドレス信号ＡＤ
Ｄとライトイネーブル信号ＷＥをデコードしてメモリラ
イト制御信号ＭＷＣおよび送信レジスタ制御信号ＴＲＣ
を生成するアドレスデコーダ６２２と、生成されたメモ
リライト制御信号ＭＷＣとクロック信号ＣＬＫに基づい
てバッファメモリ６２０に対するライトアドレスＷＡＤ
を生成するライトアドレス生成回路６２３と、アドレス
デコーダ６２２からの送信レジスタ制御信号ＴＲＣに基
づいてプロトコル・コントロール部２６３に対する送信
許可信号ＴＰＭを生成したりＣＰＵバスより送られてく
る送信データ数ＴＤＣを取り込んで保持したりする送信
データ制御回路６２４と、プロトコル・コントロール部
２６３からのリード要求信号ＲＲＱに基づいて送信バッ
ファメモリ６２０に対するリードアドレスＲＡＤを生成
するリードアドレス生成回路６２５と、リードアドレス
生成回路６２５で生成されたリードアドレスＲＡＤと前
記送信データ制御回路６２４から出力される送信データ
数ＴＤＣとを比較する比較器６２６などを備える。

【００１６】上記バッファメモリ６２０は、１つの送信
パケットに格納可能な最大の送信データを記憶可能な容
量を有するように構成される。上記ライトアドレス生成
回路６２３は、カウンタ回路からなるライトポインタＷ
Ｐを備え、アドレスデコーダ６２２から出力されるメモ
リライト制御信号ＭＷＣがハイレベルであることを条件
に、クロック信号ＣＬＫに基づいてライトポインタＷＰ
をインクリメントして送信バッファメモリ６２０に対す
るライトアドレスＷＡＤを生成し出力する。

【００１７】図２では、アドレスデコーダ６２２からの
メモリライト制御信号ＭＷＣによってライトアドレス生
成回路６２３が制御されるように示されているが、ライ
トアドレス生成回路６２３内にメモリライト制御信号Ｍ
ＷＣを取り込むレジスタまたはラッチ回路を設けて、一
旦ラッチした信号に基づいてライトポインタＷＰを制御
する信号を生成するようにしても良い。

【００１８】一方、上記リードアドレス生成回路６２５
は、同じくカウンタ回路からなるリードポインタＲＰを
備え、プロトコル・コントロール部２６３から出力され
るリード要求信号ＲＲＱがハイレベルであることを条件
に、リードポインタＲＰをクロック信号ＣＬＫに基づい
てインクリメントし、送信バッファメモリ６２０に対す
るリードアドレスＲＡＤを生成し出力する。なお、プロ
トコル・コントロール部２６３は送信データ制御回路６
２４から出力される送信許可信号ＴＰＭを受けてリード
要求信号ＲＲＱをハイレベルに立ち上げるようにされ
る。プロトコル・コントロール部２６３からのリード信
号ＲＲＱとリードポインタＲＰからのリードアドレスＲ
ＡＤによって送信バッファメモリ６２０がアクセスさ
れ、読み出されたデータは出力データバス６２８を介し
てプロトコル・コントロール部２６３へ送られる。

【００１９】また、上記送信データ制御回路６２４は、
ＣＰＵインタフェース部２６１によってＣＰＵ側のバス
２７０から入力データバス６２７上にのせられた送信デ
ータ数ＴＤＣを取り込んで保持するレジスタＲＥＧと、
プロトコル・コントロール部２６３に対する送信許可信
号ＴＰＭを生成する送信開始フラグＦＬＧを備え、アド
レスデコーダ６２２から出力される送信レジスタ制御信
号ＴＲＣの立ち下がりに同期してレジスタＲＥＧに入力
データバス６２７上の送信データ数を取り込むととも
に、送信開始フラグＦＬＧをセットして送信許可信号Ｔ
ＰＭをハイレベルに変化させる。

【００２０】図２では、アドレスデコーダ６２２からの
送信レジスタ制御信号ＴＲＣによって送信開始フラグＦ
ＬＧが制御されるように示されているが、送信データ数
レジスタＲＥＧから送信開始フラグＦＬＧを制御する信
号を与えても良いし、送信データ制御回路６２４内に送
信レジスタ制御信号ＴＲＣを取り込むレジスタまたはラ
ッチ回路を設けて、一旦ラッチした信号に基づいて送信
開始フラグＦＬＧを制御する信号を生成するようにして
も良い。

【００２１】比較器６２６は、送信データ数レジスタＲ
ＥＧの送信データ数とリードポインタＲＰのリードアド
レスＲＡＤとを常時比較して、両者が一致している間は
ロウレベルの送信状態監視信号ＴＳＭを出力し、不一致
になると送信状態監視信号ＴＳＭをハイレベルに変化さ
せる。プロトコル・コントロール部２６３は、比較器６
２６から出力される送信状態監視信号ＴＳＭのロウレベ
ルへの変化を受けてリード要求信号ＲＲＱをロウレベル
に立ち下げるようにされる。また、送信開始フラグＦＬ
Ｇも比較器６２６から出力される送信状態監視信号ＴＳ
Ｍのロウレベルへの変化によってクリアされる。

【００２２】次に、本実施例の送信バッファ部２６２Ａ
によるデータ送信動作を、図３のフローチャートに従っ
て図４のタイミングチャートを参照しながら説明する。
デバイス機器（２００）のＣＰＵ２１０は、ホスト機器
（１００）からデータ送信要求コマンドが入ったパケッ
トを受信したりすると、図３の送信データ転送処理を開
始する。送信データ転送処理では、ＣＰＵ２１０は先ず
バッファメモリ６２０を指定するアドレスＡＤＤ１を生
成して送信データと共にＣＰＵバス上へ出力する（図３
のステップＳ００１，図４のタイミングｔ１）。する
と、ＣＰＵインタフェース部２６１がライト信号ＷＥを
生成して上記アドレスＡＤＤ１とともに送信バッファ部
２６２Ａ内のアドレスデコーダ６２２へ渡し、アドレス
デコーダ６２２がライト信号ＷＥとアドレスＡＤＤ１を
デコードしてメモリライト制御信号ＭＷＣをハイレベル
に立ち上げる（ステップＳ００２，Ｓ００３）。

【００２３】図４には、アドレスＡＤＤとしてバッファ
メモリ６２０を指定するアドレスＡＤＤ１が連続してい
る様子が示されているが、これはＣＰＵインタフェース
２６１から送信バッファ部２６２Ａへ供給されるアドレ
スであり、ＣＰＵバス２７０上には転送先アドレスとし
てのバッファメモリ・アドレスＡＤＤ１とデータの転送
元（ＲＡＭ２３０等）を示すアドレスが交互に出力され
る。

【００２４】メモリライト制御信号ＭＷＣをハイレベル
にされると、送信バッファメモリ６２０が活性化される
とともにライトアドレス生成回路６２３がライトポイン
タＷＰの値をライトアドレスＷＡＤとして送信バッファ
メモリ６２０に供給し、送信バッファメモリ６２０は入
力データバス６２７上のデータを取り込んでライトアド
レスＷＡＤが指示する番地に格納する（ステップＳ００
４，Ｓ００５）。そして、ライトポインタＷＰがクロッ
ク信号ＣＬＫによりインクリメントされる（ステップＳ
００６）。その後、ＣＰＵ２１０が転送回数レジスタを
参照するなどして転送すべきデータが残っているか判定
（ステップＳ００７）し、残っていればステップＳ００
１へ戻って再びアドレスＡＤＤ１を出力することを繰り
返す。これにより、ライトアドレス生成回路６２３から
送信バッファメモリ６２０に対して供給されるライトア
ドレスＷＡＤが更新され、更新されたアドレスに対応す
る番地に送信データが格納されて行く（図４のタイミン
グｔ２，ｔ３，ｔ４）。なお、本実施例においては、バ
ッファメモリ６２０を指定するアドレスＡＤＤ1は固定
でありライトアドレス生成回路６２３からライトアドレ
スＷＡＤが生成されるが、ライトアドレス生成回路６２
３の代りにＣＰＵ２１０から直接ライトアドレスＷＡＤ
に相当するアドレスを指定しても良い。

【００２５】図４には、１５バイトの送信データを３２
ビット幅のデータバスを介して４回に分けて転送する場
合が示されている。この場合、４回目の転送データは３
バイトすなわち２４ビットとなる。ＣＰＵ２１０は２４
ビットのデータのみＣＰＵバス上にのせれば良いが、そ
の場合、残りの８ビットの信号線のレベルが不定となり
その信号を受けるＣＰＵインタフェース部２６１の入力
バッファに貫通電流が流れるおそれがある。これを回避
するには、ＣＰＵ２１０が４バイトに満たない部分につ
いて任意の８ビットの無効なデータを付加してＣＰＵバ
ス上に出力させるようにするのが望ましい。最後に転送
する送信データが２バイトの時は同じく２バイトの無効
データを、また最後に転送する送信データが１バイトの
時は３バイトの無効データを付加してＣＰＵバス上に出
力させるようにすればよい。また、前記転送すべきデー
タがのせられる信号線以外については前回のデータの状
態を保ったままであってもよい。ただし、バスの構成に
よってはプルアップ抵抗が接続されていたりしてフロー
ティングとならない工夫がされていることがある。その
ような場合には、何ら無効データを付加する必要はな
い。無効データを付加する場合においても、その付加デ
ータは固定されたデータでもあってもよいし、任意のレ
ジスタ内の可変データであってもよい。無効データはバ
ッファメモリ６２０に書き込まれるが、プロトコル・コ
ントロール部２６３へは読み出されない。

【００２６】ステップＳ００７で全ての送信データの転
送が終了したと判定されると、ステップＳ００８へ移行
してＣＰＵ２１０は既に送信したデータの有効バイト数
データＴＤＣ（例えば１５バイトの場合は“０Ｆ”）と
送信データ数レジスタＲＥＧを指定するアドレスＡＤＤ
２をＣＰＵバス上へ出力する（図４のタイミングｔ
５）。すると、ＣＰＵインタフェース部２６１がライト
信号ＷＥを生成して上記アドレスＡＤＤ２とともに送信
バッファ部２６２Ａ内のアドレスデコーダ６２２へ渡
し、アドレスデコーダ６２２がライト信号ＷＥとアドレ
スＡＤＤ２をデコードして送信レジスタ制御信号ＴＲＣ
をハイレベルに立ち上げ、１クロック後にこれを立ち下
げる（ステップＳ００９，Ｓ１１０、図４のタイミング
ｔ６）。

【００２７】これにより、送信データレジスタＲＥＧが
入力データバス６２７上のデータを取り込んで保持する
（ステップＳ０１１）。また、これと同時に送信開始フ
ラグＦＬＧがセットされて送信許可信号ＴＰＭがハイレ
ベルに変化され、プロトコル・コントロール部２６３は
送信データがすべてバッファメモリ６２０内に格納され
たことを知ることができる（ステップＳ０１２，タイミ
ングｔ７）。

【００２８】次に、プロトコル・コントロール部２６３
によるバッファメモリ６２０からの送信データの読出し
動作を、図５のフローチャートに従って図４のタイミン
グチャートを参照しながら説明する。プロトコル・コン
トロール部２６３は、例えばホスト機器（１００）から
送信開始要求コマンドが入ったパケットを受信すると、
図５の送信データ読出し処理を開始する（ステップＳ０
２１）。

【００２９】プロトコル・コントロール部２６３は、先
ず送信許可信号ＴＰＭが有効レベル（ハイレベル）にな
っているかチェックする（ステップＳ０２２）。そし
て、送信許可信号ＴＰＭが有効レベルになっていないと
きは送信要求を無効とし、次に送信開始要求コマンドが
入ってくるのを待つ（ステップＳ０２３）。ステップＳ
０２２で送信許可信号ＴＰＭが有効レベルであると判定
すると、ステップＳ２４へ移行して送信状態監視信号Ｔ
ＳＭが有効レベル（ハイレベル）になっているかチェッ
クする。ここで、送信状態監視信号ＴＳＭが有効レベル
であると、リード要求信号ＲＲＱがハイレベルに変化さ
せる（ステップＳ０２５、図４のタイミングｔ７）。す
ると、送信バッファ部のリードアドレス制御回路６２５
がバッファメモリ６２０に対するリードポインタＲＰを
参照してリードアドレスＲＡＤを生成し出力する（ステ
ップＳ０２６）。

【００３０】これにより、バッファメモリ６２０から出
力データバス６２８上へ送信データが読み出されるの
で、プロトコル・コントロール部２６３はこれを取り込
む（ステップＳ０２７）。それから、次のステップＳ０
２７でリードアドレス制御回路６２５がリードポインタ
ＲＰをインクリメントしてステップＳ０２４へ戻って送
信状態監視信号ＴＳＭが無効レベルになるまでバッファ
メモリ６２０の読出しを繰り返す。

【００３１】一方、送信バッファ部では比較器６２６が
リードポインタＲＰの値と送信データ数レジスタＲＥＧ
の値を常時比較しており、両方の値が一致した時点すな
わちバッファメモリ６２０から無効データを除く送信デ
ータがすべて読み出された時点で、比較器６２６から出
力される送信状態監視信号ＴＳＭが無効レベル（ロウレ
ベル）に変化される（図４のタイミングｔ８）。そのた
め、送信状態監視信号ＴＳＭが無効レベルになるとステ
ップＳ０２４からステップＳ０２９へ移行して比較器６
２６の出力信号によって送信開始フラグＦＬＧがクリア
される。また、プロトコル・コントロール部２６３は送
信状態監視信号ＴＳＭの無効レベルへの変化を受けてリ
ード要求信号ＲＲＱをロウレベルに立ち下げる（ステッ
プＳ０３０、図４のタイミングｔ８）。これによって、
バッファメモリ６２０からのデータの読出しが終了し、
送信が完了する。

【００３２】本実施例においては、送信バッファ部２６
２Ａからプロトコル・コントロール部２６３に対して、
比較器６２６からの送信状態監視信号ＴＳＭと送信開始
フラグＬＦＧからの送信許可信号ＴＰＭの２つの信号を
送るようにしているが、いずれか一方の信号のみとする
ことも可能である。

【００３３】次に、本発明の第２の実施例を、図６およ
び図７を用いて説明する。第２の実施例は、図６に示さ
れているように、図２と同様な構成を有する２つの送信
バッファ部２６２Ａ１，２６２Ａ２を設けるとともに、
ＣＰＵインタフェース部２６１から供給されるライト信
号ＷＥを送信バッファ部２６２Ａ１，２６２Ａ２のいず
れかに振り分けるデマルチプレクサＤＭＰＸ１と、プロ
トコル・コントロール部２６３から供給されるリード要
求信号ＲＲＱを送信バッファ部２６２Ａ１，２６２Ａ２
のいずれかに振り分けるデマルチプレクサＤＭＰＸ２
と、送信バッファ部２６２Ａ１と２６２Ａ２から出力さ
れる送信データ、送信状態監視信号ＴＳＭ、送信許可信
号ＴＰＭをそれぞれ選択してプロトコル・コントロール
部２６３へ伝えるマルチプレクサＭＰＸ１，ＭＰＸ２，
ＭＰＸ３と、これらのデマルチプレクサとマルチプレク
サを切替え制御する送信バッファ選択制御回路６２９と
を設けるようにしたものである。

【００３４】送信バッファ選択制御回路６２９からの選
択信号ＳＥＬによって、デマルチプレクサＤＭＰＸ１
と、デマルチプレクサＤＭＰＸ２、マルチプレクサＭＰ
Ｘ１，ＭＰＸ２，ＭＰＸ３とは、相補的にバッファの選
択が行なわれる。すなわち、デマルチプレクサＤＭＰＸ
１が送信バッファ部２６２Ａ１と選択的に接続されてい
るときは、デマルチプレクサＤＭＰＸ２、マルチプレク
サＭＰＸ１，ＭＰＸ２，ＭＰＸ３が送信バッファ部２６
２Ａ２と選択的に接続される。また、デマルチプレクサ
ＤＭＰＸ１が送信バッファ部２６２Ａ２と選択的に接続
されているときは、デマルチプレクサＤＭＰＸ２、マル
チプレクサＭＰＸ１，ＭＰＸ２，ＭＰＸ３が送信バッフ
ァ部２６２Ａ１と選択的に接続される。

【００３５】図７には、図６の実施例における制御手順
の一例が示されている。最初に送信要求が発生すると、
送信バッファ部２６２Ａ１に対する送信データの書込み
が行なわれる（ステップＳ１０１）。そして、送信バッ
ファ部２６２Ａ１の送信開始フラグＦＬＧがセットされ
て送信許可信号ＴＰＭ１がハイレベルに変化されると、
送信バッファ選択制御回路６２９から出力される選択信
号ＳＥＬが反転される（ステップＳ１０２，Ｓ１０
３）。すると、送信バッファ部２６２Ａ１ではプロトコ
ル・コントロール部２６３による送信データの読出しが
行なわれる（ステップＳ１０４）。また、このとき、別
の送信要求が発生すると、送信バッファ部２６２Ａ２に
対してＣＰＵ側からの送信データの書込みが並行して行
なわれる（ステップＳ１０５）。

【００３６】それから、送信バッファ部２６２Ａ１の送
信許可信号ＴＰＭ１がロウレベルにされ、送信バッファ
部２６２Ａ２の送信許可信号ＴＰＭ２がハイレベルに変
化されると、送信バッファ選択制御回路６２９から出力
される選択信号ＳＥＬが反転される（ステップＳ１０
６，Ｓ１０７）。すると、今度は、送信バッファ部２６
２Ａ２側でプロトコル・コントロール部２６３による送
信データの読出しが行なわれる（ステップＳ１０８）。
そして、このとき、別の送信要求が発生すると、送信バ
ッファ部２６２Ａ１に対してＣＰＵ側からの送信データ
の書込みが並行して行なわれる（ステップＳ１０９）。
その後、次の送信要求が発生すると、ステップＳ１０２
へ戻って送信バッファ部２６２Ａ１に対する書込みと送
信バッファ部２６２Ａ２からの読出しが並行して行なわ
れる。

【００３７】以上のように本実施例においては、２つの
送信バッファ部２６２Ａ１，２６２Ａ２とバッファの切
替えの仕組みとが設けられているため、プロトコル・コ
ントロール部２６３が一方のバッファから送信データを
読み出している間にＣＰＵ２１０が他方のバッファに対
して送信データを書き込めるようになる。その結果、ス
ループットが向上し短時間にデータ送信を完了すること
ができるようになる。なお、図６の実施例では、図２と
全く同様な構成を有する送信バッファ部を２つ設けた実
施例を説明したが、送信バッファ部内の一部の回路例え
ばアドレスデコーダ６２２やライトアドレス生成回路６
２３、リードアドレス生成回路６２５を２つの送信バッ
ファ部２６２Ａ１，２６２Ａ２で共有するように構成す
ることも可能である。

【００３８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば実施
例においては、シリアル通信インタフェースを１つだけ
備えた機器について説明したが、実施例のように自身が
デバイス機器となってホスト機器と通信するためのシリ
アル通信インタフェースの他に、自身がホスト機器とな
ってデバイス機器と通信できるようにするための第２の
シリアル通信インタフェースを設け、各インタフェース
部に前記実施例をそれぞれ適用するようにしても良い。

【００３９】また、前記実施例においては、一連の送信
データを送信バッファ部へ送信した直後にＣＰＵからイ
ンタフェース部に対して送信データのバイト数が通知さ
れるように構成されているが、インタフェース部に対し
て送信データのバイト数を通知してレジスタＲＥＧに保
持させてから送信データを送信バッファ部へ送信するよ
うに構成してもよい。さらに、前記実施例においては、
信号の送受信を行なうトランシーバがプロセッサと同一
チップ上に形成されているものを説明したが、トランシ
ーバは別の半導体集積回路として構成することも可能で
ある。

【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＵＳＢ
規格のインタフェースシステムを構成する通信制御用Ｌ
ＳＩに適用した場合について説明したが、本発明はＩＥ
ＥＥ１３９４規格のインタフェースシステムを構成する
通信制御用ＬＳＩあるいはＵＳＢ規格のインタフェース
機能とＩＥＥＥ１３９４規格のインタフェース機能の両
方を有するシステムさらにはＵＳＢ規格やＩＥＥＥ１３
９４規格以外のシリアル通信インタフェースを有するシ
ステムを構成する場合にも利用することができる。さら
に、本発明はシリアル通信のインタフェースに限定され
ず、パケット通信のためのインタフェースに適用するこ
とができる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、ＣＰＵと
シリアル・インタフェース部とを接続するバスのビット
数をバイトの整数倍に拡張したので、バスを介してイン
タフェース部へ転送する送信データの転送速度を速める
ことができ、これによってトータルの通信所要時間を短
縮することができる。また、送信しようとするデータの
バイト数と実際に送信したデータのバイト数を比較回路
で比較して制御信号を生成するようにしているため、正
確なデータ通信が可能となる。しかも、送信しようとす
るデータのバイト数を保持するレジスタのような回路と
バイト数を比較するコンパレータのような回路を付加す
るだけで所望の機能を実現できるので、大幅な設計変更
を必要としないでデータ送信処理の高速化と正確なデー
タの送信という２つの要求を同時に達成することができ
る。

【図面の簡単な説明】

【図１】本発明を適用して有効なシリアル通信インタフ
ェースを備えた機器内部の通信制御用ＬＳＩとそれを用
いたシステムの第１の実施例を示すブロック図である。

【図２】図１のシリアル・インタフェース部を構成する
送信バッファ部のより詳しい構成例を示すブロック図で
ある。

【図３】図２の実施例の送信バッファ部における送信動
作のうちＣＰＵ側からバッファメモリへ送信データを格
納する手順を示すフローチャートである。

【図４】図２の実施例の送信バッファ部における各種信
号のタイミングを示すタイミングチャートである。

【図５】図２の実施例の送信バッファ部における送信動
作のうちプロトコル・コントローラ側からバッファメモ
リ内の送信データを読み出す手順を示すフローチャート
である。

【図６】送信バッファ部の第２の実施例を示すブロック
図である。

【図７】図６の実施例の送信バッファ部における送信手
順を示すフローチャートである。

【図８】シリアル通信インタフェースを備えた機器を用
いたシステムの構成例を示すブロック図である。

【符号の説明】

２１０ ＣＰＵ ２６０ シリアル・インタフェース部 ２６１ ＣＰＵインタフェース部 ２６２ 送信・受信バッファ部 ２６２Ａ 送信バッファ部 ２６３ プロトコル・コントローラ ２６４ トランシーバ ２７０ バス ６２０ バッファメモリ ６２６ 比較器（比較回路） ＲＥＧ 送信データ数レジスタ（第１回路） ＲＰ リードポインタ（第２回路） ＤＭＰＸ１，２ 分配手段（デマルチプレクサ） ＭＰＸ１，２，３ 選択手段（マルチプレクサ）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B061 FF02 FF04 RR03 5B077 BA02 DD02 DD09 NN02 5K034 AA02 AA19 DD01 HH01 HH02 HH21 HH42

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、メモリと、外部機器との間の
   データ送受信のためのインタフェース部と、これらを接
   続するバスと、を有する通信制御用半導体集積回路であ
   って、 前記インタフェース部は、送信データを記憶するバッフ
   ァメモリと、該バッファメモリ内の送信データを通信規
   格に適合したフォーマットに構成する制御手段とを備
   え、 前記バスはそのデータ信号線の数が１バイトの整数倍に
   設定され、 前記バスを介して送信データを前記バッファメモリへ転
   送する際に前記ＣＰＵから前記インタフェース部に対し
   て送信データのサイズが通知されるように構成されてい
   ることを特徴とする通信制御用半導体集積回路。
2. 【請求項２】 前記インタフェース部は通知された送信
   データサイズと送信バッファより読み出された送信デー
   タのサイズとを比較し、該比較結果に基づいて第１信号
   を生成して前記制御手段に供給するように構成されてい
   ることを特徴とする請求項１に記載の通信制御用半導体
   集積回路。
3. 【請求項３】 前記制御手段は、前記ＣＰＵから前記イ
   ンタフェース部に対する前記送信データのサイズの通知
   に基づいて生成された第２信号によって前記バッファメ
   モリからの送信データの読出しを開始し、前記第１信号
   が前記比較結果の一致を示したことに基づいて前記バッ
   ファメモリからの送信データの読出しを終了するように
   構成されていることを特徴とする請求項２に記載の通信
   制御用半導体集積回路。
4. 【請求項４】 前記インタフェース部には、通知された
   送信データのサイズを保持する第１回路と、前記バッフ
   ァメモリより読み出された送信データのサイズを示す第
   ２回路と、これらの回路に保持されているサイズを比較
   する比較回路が設けられていることを特徴とする請求項
   １から３のいずれかに記載の通信制御用半導体集積回
   路。
5. 【請求項５】 前記第２回路は、前記バッファメモリか
   ら送信データを読み出すためのアドレス信号を生成する
   回路であり、前記比較回路は前記第２回路から前記バッ
   ファメモリに供給されるアドレス信号と前記第１回路に
   保持されている値とを比較することを特徴とする請求項
   ４に記載の通信制御用半導体集積回路。
6. 【請求項６】 前記第２回路は、前記第２信号を受けて
   前記制御手段により生成される第３信号に基づいて前記
   バッファメモリから送信データを読み出すためのアドレ
   ス信号の生成を開始するように構成されていることを特
   徴とする請求項３、４または５に記載の通信制御用半導
   体集積回路。
7. 【請求項７】 前記インタフェース部は、前記ＣＰＵか
   らの送信データのサイズの通知に基づいて設定されるフ
   ラグを有し、該フラグの状態に基づいて前記バッファメ
   モリ内の送信データの読出しが可能であることを示す前
   記第２信号が生成され前記制御手段に対して供給される
   特徴とする請求項２から６のいずれかに記載の通信制御
   用半導体集積回路。
8. 【請求項８】 前記インタフェース部は、前記バスを介
   して供給される送信データを前記バッファメモリに書き
   込むためのアドレス信号を生成する書込みアドレス生成
   回路を備えていることを特徴とする請求項１〜７のいず
   れかに記載の通信制御用半導体集積回路。
9. 【請求項９】 前記バッファメモリは１つの送信パケッ
   トに格納可能な最大の送信データを記憶可能な容量を有
   するように構成されていることを特徴とする請求項１〜
   ８のいずれかに記載の通信制御用半導体集積回路。
10. 【請求項１０】 前記インタフェース部に供給される前
    記送信データのサイズが前記データ信号線のサイズの整
    数倍でない場合に、前記送信データのサイズが前記デー
    タ信号線のサイズの整数倍となるように前記送信データ
    に無効データが付加されて前記インタフェース部に供給
    されるように構成されていることを特徴とする請求項１
    〜９のいずれかに記載の通信制御用半導体集積回路。
11. 【請求項１１】 前記インタフェース部は、前記バッフ
    ァメモリを２以上備え、これらのバッファメモリを交互
    に使用しながら送信処理を行なうように構成されている
    ことを特徴とする請求項１〜１０のいずれかに記載の通
    信制御用半導体集積回路。