JP2003263111A - 乗算方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 有限体の部分体上の乗算回数を削減し、高速
化を図る。 【解決手段】 本発明は、有限体の部分体上の乗算に、
ｎ’ビット乗算と、ｎ’ビット加算を利用して２ｎ’ビ
ット乗算を用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、乗算方法及び装置
に係り、特に、誤り訂正符号化や暗号化における有限
体、例えば、

【０００２】

【数７】 （ＧＦ（２^m ）と書くこともある）での四則演算のう
ち、乗算を高速に実行するための乗算方法及び装置に関
する。

【０００３】

【従来の技術】Ｆ2mでの逆元演算の高速な実現方法とし
て、Massey, Omura による正規基底を用いた乗算(J.Mas
sey, J.Omura: Computational Method and Apparatus f
or Finite Field Arithmetic, US Patent Number 4,58
7,627) を利用する算法がある。その原理は、有理体上
でフェルマーの小定理

【０００４】

【数８】 が成り立つことにより、逆元が

【０００５】

【数９】 で計算できることを利用している。これを用いた方法と
しては、例えば、文献「伊藤、辻井：正規基底を用いた
有限体における高速逆元算出アルゴリズム、電子情報通
信学会論文誌、A,Vol. J70-A, No.11, pp.1637-1645(19
87) 」、文献「P.C. van Ooschot, S,A. Vanstone: A G
eometric Approach to Root Finding in GF(q ^m ), IEE
E Trans. on Information Theory, Vol.35, No.2, pp.4
44-453(1989)」等がある。

【０００６】どちらの方法においても、正規基底を用い
ると

【０００７】

【数１０】 での乗算がハードウェアで効率よく実現できることを利
用しており、

【０００８】

【数１１】 での逆元演算を

【０００９】

【数１２】 での乗算とシフト（ローテイトを含む）演算を組み合わ
せて実現する。現在知られている算法では、

【００１０】

【数１３】 での乗算がlog2ｍ＋｛（ｍ−１）を２進表現したときの
１の個数｝回、ビットシフト演算が（ｍ−１）回となる
こと、また、

【００１１】

【数１４】 が、

【００１２】

【数１５】 の２次拡大の時、部分体を用いると、

【００１３】

【数１６】 での逆元演算は、

【００１４】

【数１７】 での乗算が２回

【００１５】

【数１８】 でのシフト演算が１回

【００１６】

【数１９】 での逆元演算が１回となることが知られている。

【００１７】その乗算算法をソフトウェアでそのまま実
現しようとすると、ビット単位の取り扱いが繁雑である
ため、効率が低下する問題がある。ビット単位の取り扱
いの詳細は、例えば、伊東らの論文のpp.1638-1639に詳
述されている。

【００１８】そこで、

【００１９】

【数２０】 での乗算を、部分体を用いて計算する方法が知られてい
る。例えば、文献「A.Pincin:"A New Algorithm for Mu
ltiplication in Finite Fields"IEEE Transactions on
computers, Vol.38, No.7, pp.1045-1049, July 1989
」に紹介されている。

【００２０】ソフトウェアでの有限体の四則演算を実現
する場合には、ハードウェア実現時に比べて、メモリサ
イズの制約が緩いので、事前計算とし、その計算結果を
テーブルとして持っておき、必要な情報を読み出すこと
で、高速化が可能となる。この特徴を利用した高速算法
として、例えば、E.De Win, A. Bosselaers, S.Vandenb
erghe, P.D. Gersen, J.Vandewalle: A Fast Software
Implementation for Arithmetic Operations in GF(2 ⁿ
), Advances in Cryptology-ASIACRYPT'96 (Lecture N
otes in Computer Science 1163), pp.65-76, Springer
-Verlag. 1996がある。

【００２１】ところで、多くの秘密鍵暗号は、Ｆ関数を
複数回数繰り返すことで、安全性を高めている。Ｆ関数
に冪乗演算を利用すると安全性が保障できることが知ら
れている（文献「K.Nyberg: "Differentially uniform
mappings for cryptography," Advaces in Cryptology
- EUROCRYPT'93(Lecture Notes in Computer Science 7
65), pp.55-64, Springer-Verlag, 1994 」と文献「K.N
yberg, L.R. Knudsen:"Provable Security Against a D
ifferential Attack," Journal of Cryptology, Vol.
8, pp.27-37, Springer-International, 1995 」) これ
らの文献では、立法演算と逆元演算等を用いてＦ関数を
構成することが提案されている。

【００２２】

【発明が解決しようとする課題】しかしながら、上記従
来のDe Winの方法による有限体の実装方法は、プロセッ
サの基本演算ビット数をｗ（例えば８や１６）としたと
き、基礎体に

【００２３】

【数２１】 を用い、事前に基礎体上の演算を全て計算しておき、ま
た、Ｆ2 上の奇数次３項既約式ｘ^d ＋ｘ^t ＋１ （ｄ＞
ｔ）を用いて、

【００２４】

【数２２】 により（数式の意味については例えば文献「彌永昌吉、
有馬哲、浅枝陽“詳解代数入門”東京図書，１９９０」
を参照）

【００２５】

【数２３】 の演算を実現し、それを用いて

【００２６】

【数２４】 を実装するというものである。De Win の方法では有限
体の乗算に通常の教科書的な筆算と同様の方法が用いら
れており、多くの部分体上の乗算を要する。本発明は、
上記の点に鑑みなされたもので、部分体上の乗算回数を
削減し、さらに高速化が可能な乗算方法及び装置を提供
することを目的とする。

【課題を解決するための手段】本発明は、 ２ｎ’ビッ
ト乗算を計算する際に、２つの被乗数、

【００２７】

【数２５】 と表せることを利用して、読み出しを高速に実行可能な
メモリのサイズが小さくて、対数変換テーブル、冪乗変
換テーブルを記憶できない場合に、コンピュータ上の計
算手段において、

【数２６】 での乗算をその部分体

【００２８】

【数２７】 での乗算に帰着させて、そこでの演算算法を適用する。

【００２９】また、本発明は、対数変換テーブルから一
度読み出した値を記憶しておき、他の演算でも流用す
る。

【００３０】また、本発明は、２ｎ’ビット乗算を計算
する乗算装置であって、

【００３１】

【数２８】 と表せることを利用して、ｎ’ビット乗算と、ｎ’ビッ
ト加算を利用して２ｎ’ビット乗算を行う。

【００３２】また、本発明は、複数のｎ’ビット乗算手
段、ｎ’ビット排他的論理和手段、ビット列複製手段、
ビット列分割手段を有し、第１のビット列分割手段は、
ｍ1 をｘ1 とｙ1 に分け、第２のビット列分割手段は、
ｍ2 をｘ2 とｙ2 に分け、第１のビット列複製手段は、
入力ｘ1 を複製し、第１のｎ’ビット乗算手段と、第１
のｎ’排他的論理和手段の入力とし、第２のビット列複
製手段は、入力ｙ1 を複製し、第１のｎ’ビット排他的
論理和手段と、第２のｎ’ビット乗算手段の入力とし、
第３のビット列複製手段は、入力ｙ2 を複製し、第２の
ｎ’ビット排他的論理和手段と、第２のｎ’ビット乗算
手段の入力とし、第４のビット列複製手段は、入力ｘ2
を複製し、第２のｎ’ビット排他的論理和手段と、第１
のｎ’ビット乗算手段の入力とし、第２のｎ’ビット排
他的論理和手段は、ｎ’ビット排他的論理和値を計算
し、第３のｎ’ビット乗算手段の入力とし、第１のｎ’
ビット排他的論理和手段は、ｎ’ビットの排他的論理和
値を計算し、第３のｎ’ビット乗算手段の入力とし、第
３のｎ’ビット乗算手段は、２つの入力ｔ9 ，ｔ10と定
数ａの積、ａ×ｔ9 ×ｔ10を計算し、第５のビット列複
製手段の入力とし、第１のｎ’ビット乗算手段は、入力
の積を求め、第３のｎ’ビット排他的論理和手段の入力
とし、第２のｎ’ビット乗算手段は、入力の積を求め、
第４のｎ’ビット排他的論理和手段の入力とし、第５の
ビット列複製手段は、入力を複製し、第３のｎ’ビット
排他的論理和手段と、第４のｎ’ビット排他的論理和手
段の入力とし、第３のｎ’ビット排他的論理和手段は、
入力の排他的論理和値を計算し、ビット列結合手段の入
力とし、第４のｎ’ビット排他的論理和手段は、入力の
排他的論理和値を計算し、ビット列結合手段の入力と
し、ビット列結合手段は、入力ビットを結合し、出力ｍ
0 を取得する。

【００３３】上記のように、本発明は、キャシュメモリ
のサイズが小さくて、対数変換テーブル、冪乗変換テー
ブルを記憶できない場合には、

【００３４】

【数２９】 での乗算をその部分体

【００３５】

【数３０】 での乗算に帰着させて、そこでの演算算法を適用する。

【００３６】また、

【００３７】

【数３１】 での逆元計算を実行できない場合にも、その部分体

【００３８】

【数３２】 での乗算と逆元計算に帰着させて、そこでの演算方法を
適用する。

【００３９】さらに、本発明は、テーブルのアクセス回
数を削減するために、一度読み出した値を記憶してお
き、他の演算でも流用可能とする。

【００４０】

【発明の実施の形態】図１は、本発明のｎビット乗算装
置の構成である。但し、キャッシュメモリのサイズが小
さくて逆元計算装置において乗算テーブルを記憶できな
い場合に有効な算法であり、乗算をその部分体で乗算に
帰着させることで、部分体の演算に必要となる乗算テー
ブルのサイズを小さくできる。

【００４１】以降ではパラメータｎ’を用いて説明す
る。

【００４２】

【数３３】 と表すと、

【００４３】

【数３４】

【００４４】その実現例を以下の実施例で説明する。

【００４５】

【実施例】以下に逆元計算装置に用いられる２ｎ’ビッ
ト乗算装置について説明する。

【００４６】図１に示す２ｎ’ビット乗算装置は、ビッ
ト列分割装置６０１、６０２、ビット複製装置６０３，
６０８，６１３、ｎ’ビット乗算装置６０４，６０７，
６１１、ｎ’ビット排他的論理和装置６０５，６０９，
６１５、ｎ’ビット複製装置６０６、ビット列複製装置
６１０、ｎ’ビット排他的論理和装置６１４、ビット列
結合装置６１５から構成される。

【００４７】以下、図１に示す２ｎ’ビット乗算装置の
動作を説明する。

【００４８】段階１： ｍ1 をビット列分割装置６０１
を用いて、ｘ1 とｙ1 に分ける。

【００４９】段階２： ｍ2 をビット列分割装置６０２
を用いて、ｘ2 とｙ2 に分ける。

【００５０】段階３： ビット列複製装置６０３を用い
て、入力ｘ1 を複製し、ｎ’ビット乗算装置６０４と、
ｎ’ビット排他的論理和装置６０５の入力とする。

【００５１】段階４： ビット列複製装置６０６を用い
て、入力ｙ1 を複製し、ｎ’ビット排他的論理和装置６
０５と、ｎ’ビット乗算装置６０７の入力とする。

【００５２】段階５： ビット列複製装置６０８を用い
て、入力ｙ2 を複製し、ｎ’ビット排他的論理和装置６
０９と、ｎ’ビット乗算装置６０７の入力とする。

【００５３】段階６： ビット列複製装置６１０を用い
て、入力ｘ2 を複製し、ｎ’ビット排他的論理和装置６
０９と、ｎ’ビット乗算装置６０４の入力とする。

【００５４】段階７： ｎ’ビット排他的論理和装置６
０９を用いて、ｎ’ビットの排他的論理和値を計算し、
ｎ’ビット乗算装置６１１の入力とする。

【００５５】段階８： ｎ’ビット排他的論理和装置６
０５を用いて、ｎ’ビットの排他的論理和値を計算し、
ｎ’ビット乗算装置６１１の入力とする。

【００５６】段階９： ｎ’ビット乗算装置６１１を用
いて、２つの入力ｔ9 ，ｔ10と定数ａの積、ａ×ｔ9 ×
ｔ10を計算し、ビット列複製装置６１３の入力とする
（ｎ’ビット乗算装置６１１の構成法は、図２に示され
ている）。

【００５７】段階１０： ｎ’ビット乗算装置６０４を
用いて、入力の積を求め、ｎ’ビット排他的論理和装置
６１４の入力とする。

【００５８】段階１１： ｎ’ビット乗算装置６０７を
用いて、入力の積を求め、ｎ’ビット排他的論理和装置
６１５の入力とする。

【００５９】段階１２： ビット列複製装置６１３を用
いて、入力を複製し、ｎ’ビット排他的論理和装置６１
４とｎ’ビット排他的論理和装置６１５の入力とする。

【００６０】段階１３： ｎ’ビット排他的論理和装置
６１４を用いて、入力の排他的論理和値を計算し、ビッ
ト列結合装置６１６の入力とする。

【００６１】段階１４： ｎ’ビット排他的論理和装置
６１５を用いて、入力の排他的論理和値を計算し、ビッ
ト列結合装置６１６の入力とする。

【００６２】段階１５： ビット列結合装置６１６を用
いて、入力ビットを結合し、２ｎ’ビット乗算装置の出
力ｍ0 とする。

【００６３】以上のことから、

【００６４】

【数３５】 の要素の積は、

【００６５】

【数３６】 上の乗算４回と加算４回で、計算できることが分かる。

【００６６】なお、本発明は、上記の実施の形態及び実
施例に限定されることなく、特許請求の範囲内におい
て、種々変更・応用が可能である。

【００６７】

【発明の効果】上記のように、本発明によれば、乗算に
おいて、読み出しを高速に実行可能なメモリのサイズが
小さくて、対数変換テーブル、冪乗変換テーブルを記憶
できない場合でも、乗算が実行可能になる。

【図面の簡単な説明】

【図１】本発明の２ｎ’ビット乗算装置の構成図であ
る。

【符号の説明】

６０１，６０２ ビット列分割装置 ６０３，６０８，６１３ ビット複製装置 ６０４，６０７，６１１ ｎ’ビット乗算装置 ６０５，６０９，６１５ ｎ’ビット排他的論理和装置 ６０６ ｎ’ビット複製装置 ６１０ ビット列複製装置 ６１４ ｎ’ビット排他的論理和装置 ６１５ ビット列結合装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ２ｎ’ビット乗算を計算する際に、２つ
   の被乗数、 【数１】 と表せることを利用して、 読み出しを高速に実行可能なメモリのサイズが小さく
   て、対数変換テーブル、冪乗変換テーブルを記憶できな
   い場合に、コンピュータ上の計算手段において、 【数２】 での乗算をその部分体 【数３】 での乗算に帰着させて、そこでの演算算法を適用し、 また、前記部分体 【数４】 での逆元計算を実行できない場合には、その部分体 【数５】 での乗算と逆元計算に帰着させて、そこでの演算算法を
   適用することを特徴とする乗算方法。
2. 【請求項２】 前記対数変換テーブルから一度読み出し
   た値を記憶しておき、他の演算でも流用する請求項１記
   載の乗算方法。
3. 【請求項３】 ２ｎ’ビット乗算を計算する乗算装置で
   あって、 【数６】 と表せることを利用して、ｎ’ビット乗算と、ｎ’ビッ
   ト加算を利用して２ｎ’ビット乗算を行うことを特徴と
   する乗算装置。
4. 【請求項４】 複数のｎ’ビット乗算手段、ｎ’ビット
   排他的論理和手段、ビット列複製手段、ビット列分割手
   段を有し、 第１のビット列分割手段は、 ｍ1 をｘ1 とｙ1 に分け、 第２のビット列分割手段は、 ｍ2 をｘ2 とｙ2 に分け、 第１のビット列複製手段は、 前記入力ｘ1 を複製し、第１のｎ’ビット乗算手段と、
   第１のｎ’排他的論理和手段の入力とし、 第２のビット列複製手段は、 前記入力ｙ1 を複製し、前記第１のｎ’ビット排他的論
   理和手段と、第２のｎ’ビット乗算手段の入力とし、 第３のビット列複製手段は、 前記入力ｙ2 を複製し、第２のｎ’ビット排他的論理和
   手段と、前記第２のｎ’ビット乗算手段の入力とし、 第４のビット列複製手段は、 前記入力ｘ2 を複製し、前記第２のｎ’ビット排他的論
   理和手段と、前記第１のｎ’ビット乗算手段の入力と
   し、 前記第２のｎ’ビット排他的論理和手段は、 ｎ’ビット排他的論理和値を計算し、第３のｎ’ビット
   乗算手段の入力とし、 前記第１のｎ’ビット排他的論理和手段は、 ｎ’ビットの排他的論理和値を計算し、前記第３のｎ’
   ビット乗算手段の入力とし、 前記第３のｎ’ビット乗算手段は、 ２つの入力ｔ9 ，ｔ10と定数ａの積、ａ×ｔ9 ×ｔ10を
   計算し、第５のビット列複製手段の入力とし、 前記第１のｎ’ビット乗算手段は、 入力の積を求め、第３のｎ’ビット排他的論理和手段の
   入力とし、 前記第２のｎ’ビット乗算手段は、 入力の積を求め、第４のｎ’ビット排他的論理和手段の
   入力とし、 前記第５のビット列複製手段は、 入力を複製し、前記第３のｎ’ビット排他的論理和手段
   と、前記第４のｎ’ビット排他的論理和手段の入力と
   し、 前記第３のｎ’ビット排他的論理和手段は、 入力の排他的論理和値を計算し、ビット列結合手段の入
   力とし、 前記第４のｎ’ビット排他的論理和手段は、 入力の排他的論理和値を計算し、前記ビット列結合手段
   の入力とし、 前記ビット列結合手段は、 入力ビットを結合し、出力ｍ0 を取得する請求項３記載
   の乗算装置。