JP2003259637A - スイッチング電源装置及びその制御方法 - Google Patents
スイッチング電源装置及びその制御方法Info
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- JP2003259637A JP2003259637A JP2002052865A JP2002052865A JP2003259637A JP 2003259637 A JP2003259637 A JP 2003259637A JP 2002052865 A JP2002052865 A JP 2002052865A JP 2002052865 A JP2002052865 A JP 2002052865A JP 2003259637 A JP2003259637 A JP 2003259637A
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Abstract
(57)【要約】
【課題】 スイッチ素子に印加されるサージ電圧が低減
されたスイッチング電源装置を提供する。 【解決手段】 入力コンデンサ１０と、トランス３０
と、入力コンデンサ１０とトランス３０の１次巻線３１
との間に設けられ、第１のアーム及び第１のアームより
も入力コンデンサから見て遠くに配置された第２のアー
ムを有するフルブリッジ型のスイッチング回路２０と、
トランス３０の２次巻線３２，３３に接続された出力回
路５０，６０と、スイッチング回路２０を位相シフト制
御する制御回路７０とを備え、制御回路７０は、電力伝
送開始信号を用いて第１のアームを制御し、電力伝送終
了信号を用いて第２のアームを制御する。これにより、
サージ電圧が低減されることから、スイッチング回路２
０を構成する各スイッチ素子２１〜２４の破壊が防止さ
れる。
されたスイッチング電源装置を提供する。 【解決手段】 入力コンデンサ１０と、トランス３０
と、入力コンデンサ１０とトランス３０の１次巻線３１
との間に設けられ、第１のアーム及び第１のアームより
も入力コンデンサから見て遠くに配置された第２のアー
ムを有するフルブリッジ型のスイッチング回路２０と、
トランス３０の２次巻線３２，３３に接続された出力回
路５０，６０と、スイッチング回路２０を位相シフト制
御する制御回路７０とを備え、制御回路７０は、電力伝
送開始信号を用いて第１のアームを制御し、電力伝送終
了信号を用いて第２のアームを制御する。これにより、
サージ電圧が低減されることから、スイッチング回路２
０を構成する各スイッチ素子２１〜２４の破壊が防止さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
装置及びその制御方法に関し、さらに詳細には、フルブ
リッジ回路を用いたスイッチング電源装置及びその制御
方法に関する。
装置及びその制御方法に関し、さらに詳細には、フルブ
リッジ回路を用いたスイッチング電源装置及びその制御
方法に関する。
【０００２】
【従来の技術】従来より、スイッチング電源装置とし
て、いわゆるＤＣ／ＤＣコンバータが知られている。代
表的なＤＣ／ＤＣコンバータは、スイッチング回路を用
いて直流入力を一旦交流に変換した後、トランスを用い
てこれを変圧（昇圧または降圧）し、さらに、出力回路
を用いてこれを直流に変換する装置であり、これによっ
て入力電圧とは異なる電圧を持った直流出力を得ること
ができる。ここで、大容量が要求されるスイッチング電
源装置のスイッチング回路としては、いわゆるフルブリ
ッジ回路が用いられることが一般的であるが、この種の
スイッチング回路において発生するスイッチング損失を
低減可能な駆動方式として、いわゆる位相シフト制御方
式が知られている。
て、いわゆるＤＣ／ＤＣコンバータが知られている。代
表的なＤＣ／ＤＣコンバータは、スイッチング回路を用
いて直流入力を一旦交流に変換した後、トランスを用い
てこれを変圧（昇圧または降圧）し、さらに、出力回路
を用いてこれを直流に変換する装置であり、これによっ
て入力電圧とは異なる電圧を持った直流出力を得ること
ができる。ここで、大容量が要求されるスイッチング電
源装置のスイッチング回路としては、いわゆるフルブリ
ッジ回路が用いられることが一般的であるが、この種の
スイッチング回路において発生するスイッチング損失を
低減可能な駆動方式として、いわゆる位相シフト制御方
式が知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、位相シ
フト制御方式によるスイッチング電源装置においては、
スイッチング動作に伴って、フルブリッジ回路を構成す
るスイッチ素子にサージ電圧が印加されてしまうという
問題があった。
フト制御方式によるスイッチング電源装置においては、
スイッチング動作に伴って、フルブリッジ回路を構成す
るスイッチ素子にサージ電圧が印加されてしまうという
問題があった。
【０００４】このようなサージ電圧が発生すると、フル
ブリッジ回路を構成するスイッチ素子が破壊されるおそ
れがあるため、耐圧の高いスイッチ素子を用いる必要が
ありコストを増大させたり、装置全体が大型化する原因
となっていた。また、変換効率が悪化する原因ともなっ
ていた。
ブリッジ回路を構成するスイッチ素子が破壊されるおそ
れがあるため、耐圧の高いスイッチ素子を用いる必要が
ありコストを増大させたり、装置全体が大型化する原因
となっていた。また、変換効率が悪化する原因ともなっ
ていた。
【０００５】したがって、本発明の目的は、スイッチ素
子に印加されるサージ電圧が低減されたスイッチング電
源装置を提供することである。
子に印加されるサージ電圧が低減されたスイッチング電
源装置を提供することである。
【０００６】また、本発明の他の目的は、スイッチ素子
に印加されるサージ電圧を低減することが可能なスイッ
チング電源装置の制御方法を提供することである。
に印加されるサージ電圧を低減することが可能なスイッ
チング電源装置の制御方法を提供することである。
【０００７】
【課題を解決するための手段】本発明のかかる目的は、
入力コンデンサと、トランスと、前記入力コンデンサと
前記トランスの１次巻線との間に設けられ、第１のアー
ム及び前記第１のアームよりも前記入力コンデンサから
見て遠くに配置された第２のアームを有するフルブリッ
ジ型のスイッチング回路と、前記トランスの２次巻線に
接続された出力回路と、前記スイッチング回路を位相シ
フト制御する制御回路とを備えるスイッチング電源装置
であって、前記制御回路は、電力伝送開始信号を用いて
前記第１のアームを制御し、電力伝送終了信号を用いて
前記第２のアームを制御することを特徴とするスイッチ
ング電源装置によって達成される。
入力コンデンサと、トランスと、前記入力コンデンサと
前記トランスの１次巻線との間に設けられ、第１のアー
ム及び前記第１のアームよりも前記入力コンデンサから
見て遠くに配置された第２のアームを有するフルブリッ
ジ型のスイッチング回路と、前記トランスの２次巻線に
接続された出力回路と、前記スイッチング回路を位相シ
フト制御する制御回路とを備えるスイッチング電源装置
であって、前記制御回路は、電力伝送開始信号を用いて
前記第１のアームを制御し、電力伝送終了信号を用いて
前記第２のアームを制御することを特徴とするスイッチ
ング電源装置によって達成される。
【０００８】本発明によれば、電力伝送開始信号を用い
て第１のアームを制御し、電力伝送終了信号を用いて第
２のアームを制御していることから、サージ電圧が低減
される。これにより、スイッチング回路を構成する各ス
イッチ素子の破壊が防止されるので、特に耐圧の高い素
子を用いる必要がなくなり、コストを低減することが可
能となるばかりでなく、装置全体を小型化することが可
能となる。また、変換効率を改善することも可能とな
る。
て第１のアームを制御し、電力伝送終了信号を用いて第
２のアームを制御していることから、サージ電圧が低減
される。これにより、スイッチング回路を構成する各ス
イッチ素子の破壊が防止されるので、特に耐圧の高い素
子を用いる必要がなくなり、コストを低減することが可
能となるばかりでなく、装置全体を小型化することが可
能となる。また、変換効率を改善することも可能とな
る。
【０００９】本発明の好ましい実施態様においては、前
記第１のアームが第１及び第２のスイッチ素子からなる
一対のスイッチ素子を有し、前記第１及び前記第２のス
イッチ素子がいずれも、共通接続端子よりも前記入力コ
ンデンサに接続される端子の方が前記入力コンデンサに
近くなるように配置されている。
記第１のアームが第１及び第２のスイッチ素子からなる
一対のスイッチ素子を有し、前記第１及び前記第２のス
イッチ素子がいずれも、共通接続端子よりも前記入力コ
ンデンサに接続される端子の方が前記入力コンデンサに
近くなるように配置されている。
【００１０】本発明の好ましい実施態様によれば、第１
のアームにサージ電圧を生じさせる寄生インダクタンス
成分を小さくすることが可能となる。
のアームにサージ電圧を生じさせる寄生インダクタンス
成分を小さくすることが可能となる。
【００１１】本発明のさらに好ましい実施態様において
は、前記第１及び第２のスイッチ素子の端子の配列が互
いに異なる。
は、前記第１及び第２のスイッチ素子の端子の配列が互
いに異なる。
【００１２】本発明のさらに好ましい実施態様によれ
ば、第１のアームにサージ電圧を生じさせる寄生インダ
クタンス成分をより小さくすることが可能となる。
ば、第１のアームにサージ電圧を生じさせる寄生インダ
クタンス成分をより小さくすることが可能となる。
【００１３】本発明のさらに好ましい実施態様において
は、前記第２のアームが第３及び第４のスイッチ素子か
らなる一対のスイッチ素子を有し、前記第３及び前記第
４のスイッチ素子がいずれも、共通接続端子よりも前記
入力コンデンサに接続される端子の方が前記入力コンデ
ンサに近くなるように配置されている。
は、前記第２のアームが第３及び第４のスイッチ素子か
らなる一対のスイッチ素子を有し、前記第３及び前記第
４のスイッチ素子がいずれも、共通接続端子よりも前記
入力コンデンサに接続される端子の方が前記入力コンデ
ンサに近くなるように配置されている。
【００１４】本発明のさらに好ましい実施態様によれ
ば、第２のアームにサージ電圧を生じさせる寄生インダ
クタンス成分を小さくすることが可能となる。
ば、第２のアームにサージ電圧を生じさせる寄生インダ
クタンス成分を小さくすることが可能となる。
【００１５】本発明の前記目的はまた、第１のアーム及
び前記第１のアームよりも入力コンデンサから見て遠く
に配置された第２のアームを有するフルブリッジ型のス
イッチング回路を備えるスイッチング電源装置を位相シ
フト制御方式により制御する方法であって、電力伝送開
始信号を用いて前記第１のアームを制御し、電力伝送終
了信号を用いて前記第２のアームを制御することを特徴
とするスイッチング電源装置の制御方法によって達成さ
れる。
び前記第１のアームよりも入力コンデンサから見て遠く
に配置された第２のアームを有するフルブリッジ型のス
イッチング回路を備えるスイッチング電源装置を位相シ
フト制御方式により制御する方法であって、電力伝送開
始信号を用いて前記第１のアームを制御し、電力伝送終
了信号を用いて前記第２のアームを制御することを特徴
とするスイッチング電源装置の制御方法によって達成さ
れる。
【００１６】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。
本発明の好ましい実施態様について詳細に説明する。
【００１７】図１は、本発明の好ましい実施態様にかか
るスイッチング電源装置の回路図である。
るスイッチング電源装置の回路図である。
【００１８】図１に示すように、本実施態様にかかるス
イッチング電源装置は、直流入力電源１より一対の入力
電源端子２，３に供給される入力電圧Ｖｉｎを降圧して
出力電圧Ｖｏを生成し、これを一対の出力電源端子４，
５に供給する装置であり、入力電源端子２，３に接続さ
れた入力コンデンサ１０と、入力コンデンサ１０に接続
されたフルブリッジ型のスイッチング回路２０と、１次
巻線３１及び２次巻線３２，３３を有するトランス３０
と、スイッチング回路２０とトランス３０の１次巻線３
１との間に挿入されたインダクタ４０と、トランス３０
の２次巻線３２，３３に接続された整流回路５０と、整
流回路５０と一対の出力電源端子４，５との間に接続さ
れた平滑回路６０と、スイッチング回路２０の動作を制
御する制御回路７０と、絶縁回路７１〜７４とを備えて
いる。一対の出力電源端子４，５間には負荷６が接続さ
れる。また、整流回路５０と平滑回路６０は出力回路を
構成している。
イッチング電源装置は、直流入力電源１より一対の入力
電源端子２，３に供給される入力電圧Ｖｉｎを降圧して
出力電圧Ｖｏを生成し、これを一対の出力電源端子４，
５に供給する装置であり、入力電源端子２，３に接続さ
れた入力コンデンサ１０と、入力コンデンサ１０に接続
されたフルブリッジ型のスイッチング回路２０と、１次
巻線３１及び２次巻線３２，３３を有するトランス３０
と、スイッチング回路２０とトランス３０の１次巻線３
１との間に挿入されたインダクタ４０と、トランス３０
の２次巻線３２，３３に接続された整流回路５０と、整
流回路５０と一対の出力電源端子４，５との間に接続さ
れた平滑回路６０と、スイッチング回路２０の動作を制
御する制御回路７０と、絶縁回路７１〜７４とを備えて
いる。一対の出力電源端子４，５間には負荷６が接続さ
れる。また、整流回路５０と平滑回路６０は出力回路を
構成している。
【００１９】スイッチング回路２０は、入力コンデンサ
１０の両端間に直列接続された第１のスイッチ素子２１
及び第２のスイッチ素子２２と、入力コンデンサ１０の
両端間に直列接続された第３のスイッチ素子２３及び第
４のスイッチ素子２４と、第１乃至第４のスイッチ素子
２１〜２４に対してそれぞれ並列に接続された２１ｃ〜
２４ｃとを備え、第１及び第２のスイッチ素子２１，２
２からなる直列体はフルブリッジ回路の第１のアームを
構成し、第３及び第４のスイッチ素子２３，２４からな
る直列体はフルブリッジ回路の第２のアームを構成して
いる。これら第１乃至第４のスイッチ素子２１〜２４と
しては、公知である種々のスイッチ素子を用いることが
できるが、ＦＥＴ（電界効果型トランジスタ）を用いる
ことが好ましい。
１０の両端間に直列接続された第１のスイッチ素子２１
及び第２のスイッチ素子２２と、入力コンデンサ１０の
両端間に直列接続された第３のスイッチ素子２３及び第
４のスイッチ素子２４と、第１乃至第４のスイッチ素子
２１〜２４に対してそれぞれ並列に接続された２１ｃ〜
２４ｃとを備え、第１及び第２のスイッチ素子２１，２
２からなる直列体はフルブリッジ回路の第１のアームを
構成し、第３及び第４のスイッチ素子２３，２４からな
る直列体はフルブリッジ回路の第２のアームを構成して
いる。これら第１乃至第４のスイッチ素子２１〜２４と
しては、公知である種々のスイッチ素子を用いることが
できるが、ＦＥＴ（電界効果型トランジスタ）を用いる
ことが好ましい。
【００２０】さらに、スイッチング回路２０には、イン
ダクタ２５〜２８が含まれており、インダクタ２５は、
第１のアームの高位側端子Ｈ１と入力コンデンサ１０の
高位側電極との間の配線に存在する寄生インダクタンス
成分であり、インダクタ２６は、第１のアームの低位側
端子Ｌ１と入力コンデンサ１０の低位側電極との間の配
線に存在する寄生インダクタンス成分である。また、イ
ンダクタ２７は、第１のアームの高位側端子Ｈ１と第２
のアームの高位側端子Ｈ２との間の配線に存在する寄生
インダクタンス成分であり、インダクタ２８は、第１の
アームの低位側端子Ｌ１と第２のアームの低位側端子Ｌ
２との間の配線に存在する寄生インダクタンス成分であ
る。また、第１のアームの中点Ｍ１は、トランス３０の
１次巻線３１の一端に接続されており、第２のアームの
中点Ｍ２は、インダクタ４０を介してトランス３０の１
次巻線３１の他端に接続されている。
ダクタ２５〜２８が含まれており、インダクタ２５は、
第１のアームの高位側端子Ｈ１と入力コンデンサ１０の
高位側電極との間の配線に存在する寄生インダクタンス
成分であり、インダクタ２６は、第１のアームの低位側
端子Ｌ１と入力コンデンサ１０の低位側電極との間の配
線に存在する寄生インダクタンス成分である。また、イ
ンダクタ２７は、第１のアームの高位側端子Ｈ１と第２
のアームの高位側端子Ｈ２との間の配線に存在する寄生
インダクタンス成分であり、インダクタ２８は、第１の
アームの低位側端子Ｌ１と第２のアームの低位側端子Ｌ
２との間の配線に存在する寄生インダクタンス成分であ
る。また、第１のアームの中点Ｍ１は、トランス３０の
１次巻線３１の一端に接続されており、第２のアームの
中点Ｍ２は、インダクタ４０を介してトランス３０の１
次巻線３１の他端に接続されている。
【００２１】トランス３０は、上述のとおり、１次巻線
３１及び２次巻線３２，３３を備えており、その巻数比
（＝１次巻線３１：２次巻線３２，３３）はｎ：１であ
る。
３１及び２次巻線３２，３３を備えており、その巻数比
（＝１次巻線３１：２次巻線３２，３３）はｎ：１であ
る。
【００２２】整流回路５０は、トランス３０の２次巻線
３２の一端と整流出力点５０ａとの間に接続された第１
のダイオード５１と、トランス３０の２次巻線３３の一
端と整流出力点５０ａとの間に接続された第２のダイオ
ード５２とを備えている。
３２の一端と整流出力点５０ａとの間に接続された第１
のダイオード５１と、トランス３０の２次巻線３３の一
端と整流出力点５０ａとの間に接続された第２のダイオ
ード５２とを備えている。
【００２３】平滑回路６０は、整流出力点５０ａと出力
電源端子４との間に接続された出力チョーク６１と、一
対の出力電源端子４，５間に接続された出力コンデンサ
６２とを備えている。また、出力電源端子５は、トラン
ス３０の２次側センタータップ３０ａに直接接続されて
いる。
電源端子４との間に接続された出力チョーク６１と、一
対の出力電源端子４，５間に接続された出力コンデンサ
６２とを備えている。また、出力電源端子５は、トラン
ス３０の２次側センタータップ３０ａに直接接続されて
いる。
【００２４】制御回路７０は出力コンデンサ６２の両端
間に現れる出力電圧Ｖｏを監視し、これに基づいて出力
電圧Ｖｏが予め定められた値となるようスイッチング回
路２０の動作を制御する回路であり、位相シフト制御方
式によってその出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄを生成
する。また、絶縁回路７１〜７４は、スイッチング電源
装置の１次側回路と２次側回路との絶縁状態を確保しつ
つ、制御回路７０より出力される出力信号ＯＵＴ−Ａ〜
ＯＵＴ−Ｄをそれぞれ第１〜第４のスイッチ素子２１〜
２４のゲートにそれぞれ供給する回路である。
間に現れる出力電圧Ｖｏを監視し、これに基づいて出力
電圧Ｖｏが予め定められた値となるようスイッチング回
路２０の動作を制御する回路であり、位相シフト制御方
式によってその出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄを生成
する。また、絶縁回路７１〜７４は、スイッチング電源
装置の１次側回路と２次側回路との絶縁状態を確保しつ
つ、制御回路７０より出力される出力信号ＯＵＴ−Ａ〜
ＯＵＴ−Ｄをそれぞれ第１〜第４のスイッチ素子２１〜
２４のゲートにそれぞれ供給する回路である。
【００２５】図２は、制御回路７０によって生成される
出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄの波形図である。
出力信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄの波形図である。
【００２６】図２に示すように、制御回路７０は、所定
のデッドタイムを挟んで出力信号ＯＵＴ−Ａ及びＯＵＴ
−Ｂを交互にハイレベルとし、同様に、所定のデッドタ
イムを挟んで出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄを交互
にハイレベルとする。出力信号ＯＵＴ−ＡとＯＵＴ−Ｄ
がいずれもハイレベルである期間においてはトランス３
０の１次巻線３１の電圧Ｖｍｔが負方向となり、また、
出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベル
である期間においてはトランス３０の１次巻線３１の電
圧Ｖｍｔが正方向となるため、これら期間において、１
次側回路から２次側回路への電力伝送が行われる。
のデッドタイムを挟んで出力信号ＯＵＴ−Ａ及びＯＵＴ
−Ｂを交互にハイレベルとし、同様に、所定のデッドタ
イムを挟んで出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄを交互
にハイレベルとする。出力信号ＯＵＴ−ＡとＯＵＴ−Ｄ
がいずれもハイレベルである期間においてはトランス３
０の１次巻線３１の電圧Ｖｍｔが負方向となり、また、
出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベル
である期間においてはトランス３０の１次巻線３１の電
圧Ｖｍｔが正方向となるため、これら期間において、１
次側回路から２次側回路への電力伝送が行われる。
【００２７】また、出力信号ＯＵＴ−Ａ及びＯＵＴ−Ｂ
からなる信号の組と出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄ
からなる信号の組との位相差は、出力電圧Ｖｏに基づい
て決定される。より具体的には、現在の出力電圧Ｖｏが
予め定められた値よりも低ければ低いほど、位相差を大
きくすることによって出力信号ＯＵＴ−ＡとＯＵＴ−Ｄ
がいずれもハイレベルである期間、並びに、出力信号Ｏ
ＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベルである期間
を長くし、電力の伝送量を増大させる。逆に、現在の出
力電圧Ｖｏが予め定められた値よりも高ければ高いほ
ど、位相差を小さくすることによって出力信号ＯＵＴ−
ＡとＯＵＴ−Ｄがいずれもハイレベルである期間、並び
に、出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレ
ベルである期間を短くし、電力の伝送量を減少させる。
このようにして、かかる位相差の調節により、出力電圧
Ｖｏを予め定められた値に安定させることができる。
からなる信号の組と出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄ
からなる信号の組との位相差は、出力電圧Ｖｏに基づい
て決定される。より具体的には、現在の出力電圧Ｖｏが
予め定められた値よりも低ければ低いほど、位相差を大
きくすることによって出力信号ＯＵＴ−ＡとＯＵＴ−Ｄ
がいずれもハイレベルである期間、並びに、出力信号Ｏ
ＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレベルである期間
を長くし、電力の伝送量を増大させる。逆に、現在の出
力電圧Ｖｏが予め定められた値よりも高ければ高いほ
ど、位相差を小さくすることによって出力信号ＯＵＴ−
ＡとＯＵＴ−Ｄがいずれもハイレベルである期間、並び
に、出力信号ＯＵＴ−ＢとＯＵＴ−Ｃがいずれもハイレ
ベルである期間を短くし、電力の伝送量を減少させる。
このようにして、かかる位相差の調節により、出力電圧
Ｖｏを予め定められた値に安定させることができる。
【００２８】ここで、図２に示すように、トランス３０
の１次巻線３１の電圧Ｖｍｔが負方向となる期間の開始
タイミングは出力信号ＯＵＴ−Ａの立ち上がりによって
規定され、終了タイミングは出力信号ＯＵＴ−Ｄの立ち
下がりによって規定されていることが分かる。同様に、
トランス３０の１次巻線３１の電圧Ｖｍｔが正方向とな
る期間の開始タイミングは出力信号ＯＵＴ−Ｂの立ち上
がりによって規定され、終了タイミングは出力信号ＯＵ
Ｔ−Ｃの立ち下がりによって規定されている。このた
め、本明細書においては、出力信号ＯＵＴ−Ａ及びＯＵ
Ｔ−Ｂからなる信号の組を「電力伝送開始信号」と呼
び、出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄからなる信号の
組を「電力伝送終了信号」と呼ぶことがある。
の１次巻線３１の電圧Ｖｍｔが負方向となる期間の開始
タイミングは出力信号ＯＵＴ−Ａの立ち上がりによって
規定され、終了タイミングは出力信号ＯＵＴ−Ｄの立ち
下がりによって規定されていることが分かる。同様に、
トランス３０の１次巻線３１の電圧Ｖｍｔが正方向とな
る期間の開始タイミングは出力信号ＯＵＴ−Ｂの立ち上
がりによって規定され、終了タイミングは出力信号ＯＵ
Ｔ−Ｃの立ち下がりによって規定されている。このた
め、本明細書においては、出力信号ＯＵＴ−Ａ及びＯＵ
Ｔ−Ｂからなる信号の組を「電力伝送開始信号」と呼
び、出力信号ＯＵＴ−Ｃ及びＯＵＴ−Ｄからなる信号の
組を「電力伝送終了信号」と呼ぶことがある。
【００２９】本実施態様においては、出力信号ＯＵＴ−
Ａ及びＯＵＴ−Ｂからなる電力伝送開始信号が第１のア
ームの動作を制御し、出力信号ＯＵＴ−Ｃ及びＯＵＴ−
Ｄからなる電力伝送終了信号が第２のアームの動作を制
御している点が重要である。以下、その意義について詳
細に説明する。
Ａ及びＯＵＴ−Ｂからなる電力伝送開始信号が第１のア
ームの動作を制御し、出力信号ＯＵＴ−Ｃ及びＯＵＴ−
Ｄからなる電力伝送終了信号が第２のアームの動作を制
御している点が重要である。以下、その意義について詳
細に説明する。
【００３０】図３は、図２に示す期間ａにおける１次側
回路の状態を示す等価回路図である。図２に示すよう
に、期間ａは出力信号ＯＵＴ−Ｂが立ち下がってから出
力信号ＯＵＴ−Ａが立ち上がるまでの期間である。換言
すれば、第２のスイッチ素子２２がターンオフしてから
第１のスイッチ素子２１がターンオンするまでの期間で
ある。
回路の状態を示す等価回路図である。図２に示すよう
に、期間ａは出力信号ＯＵＴ−Ｂが立ち下がってから出
力信号ＯＵＴ−Ａが立ち上がるまでの期間である。換言
すれば、第２のスイッチ素子２２がターンオフしてから
第１のスイッチ素子２１がターンオンするまでの期間で
ある。
【００３１】図３に示すように、期間ａにおいては、出
力信号ＯＵＴ−Ｄのみがハイレベルであり、他の出力信
号はローレベルとなっている。これにより、第４のスイ
ッチ素子２４はオン状態であり、他のスイッチ素子はオ
フ状態である。この期間は、コンデンサ２１ｃとインダ
クタ４０との間、並びに、コンデンサ２２ｃとインダク
タ４０との間で自由共振動作が行われる。
力信号ＯＵＴ−Ｄのみがハイレベルであり、他の出力信
号はローレベルとなっている。これにより、第４のスイ
ッチ素子２４はオン状態であり、他のスイッチ素子はオ
フ状態である。この期間は、コンデンサ２１ｃとインダ
クタ４０との間、並びに、コンデンサ２２ｃとインダク
タ４０との間で自由共振動作が行われる。
【００３２】図４は、図２に示す期間ｂにおける１次側
回路の状態を示す等価回路図である。図２に示すよう
に、期間ｂは出力信号ＯＵＴ−Ａが立ち上がってから出
力信号ＯＵＴ−Ｄが立ち下がるまでの期間である。換言
すれば、第１のスイッチ素子２１がターンオンしてから
第４のスイッチ素子２４がターンオフするまでの期間で
ある。
回路の状態を示す等価回路図である。図２に示すよう
に、期間ｂは出力信号ＯＵＴ−Ａが立ち上がってから出
力信号ＯＵＴ−Ｄが立ち下がるまでの期間である。換言
すれば、第１のスイッチ素子２１がターンオンしてから
第４のスイッチ素子２４がターンオフするまでの期間で
ある。
【００３３】図４に示すように、期間ａにおいては、出
力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベル、
すなわち、第１のスイッチ素子２１と第４のスイッチ素
子２４がいずれもオンしていることから、１次側回路か
ら２次側回路への電力の伝送が行われる。ここで、図４
に示すＬｃｈ’は、出力チョーク６１の１次側回路への
影響を等価的に表すインダクタンス成分であり、 Ｌｃｈ’＝ｎ２・Ｌｃｈ である。
力信号ＯＵＴ−ＡとＯＵＴ−Ｄがいずれもハイレベル、
すなわち、第１のスイッチ素子２１と第４のスイッチ素
子２４がいずれもオンしていることから、１次側回路か
ら２次側回路への電力の伝送が行われる。ここで、図４
に示すＬｃｈ’は、出力チョーク６１の１次側回路への
影響を等価的に表すインダクタンス成分であり、 Ｌｃｈ’＝ｎ２・Ｌｃｈ である。
【００３４】図５は、図２に示す期間ｃ１における１次
側回路の状態を示す等価回路図である。図２に示すよう
に、期間ｃ１は出力信号ＯＵＴ−Ｄが立ち下がってか
ら、出力信号ＯＵＴ−Ｃが立ち上がるまでの期間の前半
である。換言すれば、第４のスイッチ素子２４がターン
オフしてから第３のスイッチ素子２３がターンオンする
までの期間の前半である。
側回路の状態を示す等価回路図である。図２に示すよう
に、期間ｃ１は出力信号ＯＵＴ−Ｄが立ち下がってか
ら、出力信号ＯＵＴ−Ｃが立ち上がるまでの期間の前半
である。換言すれば、第４のスイッチ素子２４がターン
オフしてから第３のスイッチ素子２３がターンオンする
までの期間の前半である。
【００３５】図５に示すように、期間ｃ１においては、
出力信号ＯＵＴ−Ａのみがハイレベルであり、他の出力
信号はローレベルとなっている。これにより、第１のス
イッチ素子２１はオン状態であり、他のスイッチ素子は
オフ状態である。この期間は、コンデンサ２３ｃとイン
ダクタ４０、インダクタンス成分Ｌｃｈ’及び１次巻線
３１からなる合成インダクタとの間で共振動作が行われ
るとともに、コンデンサ２４ｃとインダクタ４０、イン
ダクタンス成分Ｌｃｈ’及び１次巻線３１からなる合成
インダクタとの間で共振動作が行われる。これによりコ
ンデンサ２３ｃは放電、コンデンサ２４ｃは充電され、
コンデンサ２３ｃの電圧が０Ｖとなり、コンデンサ２４
ｃの電圧がＶｉｎとなると当該期間は終了する。
出力信号ＯＵＴ−Ａのみがハイレベルであり、他の出力
信号はローレベルとなっている。これにより、第１のス
イッチ素子２１はオン状態であり、他のスイッチ素子は
オフ状態である。この期間は、コンデンサ２３ｃとイン
ダクタ４０、インダクタンス成分Ｌｃｈ’及び１次巻線
３１からなる合成インダクタとの間で共振動作が行われ
るとともに、コンデンサ２４ｃとインダクタ４０、イン
ダクタンス成分Ｌｃｈ’及び１次巻線３１からなる合成
インダクタとの間で共振動作が行われる。これによりコ
ンデンサ２３ｃは放電、コンデンサ２４ｃは充電され、
コンデンサ２３ｃの電圧が０Ｖとなり、コンデンサ２４
ｃの電圧がＶｉｎとなると当該期間は終了する。
【００３６】図６は、図２に示す期間ｃ２における１次
側回路の状態を示す等価回路図である。図２に示すよう
に、期間ｃ２は出力信号ＯＵＴ−Ｄが立ち下がってか
ら、出力信号ＯＵＴ−Ｃが立ち上がるまでの期間の後半
である。換言すれば、第４のスイッチ素子２４がターン
オフしてから第３のスイッチ素子２３がターンオンする
までの期間の後半である。
側回路の状態を示す等価回路図である。図２に示すよう
に、期間ｃ２は出力信号ＯＵＴ−Ｄが立ち下がってか
ら、出力信号ＯＵＴ−Ｃが立ち上がるまでの期間の後半
である。換言すれば、第４のスイッチ素子２４がターン
オフしてから第３のスイッチ素子２３がターンオンする
までの期間の後半である。
【００３７】図６に示すように、期間ｃ２は、第３のス
イッチ素子２３が有するボディダイオードを介して、イ
ンダクタ４０のエネルギーを回生する期間である。この
期間、２次側回路においては、出力チョーク６１の回生
動作が開始される。
イッチ素子２３が有するボディダイオードを介して、イ
ンダクタ４０のエネルギーを回生する期間である。この
期間、２次側回路においては、出力チョーク６１の回生
動作が開始される。
【００３８】図７は、図２に示す期間ｄにおける１次側
回路の状態を示す等価回路図である。図２に示すよう
に、期間ｄは出力信号ＯＵＴ−Ｃが立ち上がってから、
出力信号ＯＵＴ−Ａが立ち下がるまでの期間である。換
言すれば、第３のスイッチ素子２３がターンオンしてか
ら第１のスイッチ素子２１がターンオフするまでの期間
である。
回路の状態を示す等価回路図である。図２に示すよう
に、期間ｄは出力信号ＯＵＴ−Ｃが立ち上がってから、
出力信号ＯＵＴ−Ａが立ち下がるまでの期間である。換
言すれば、第３のスイッチ素子２３がターンオンしてか
ら第１のスイッチ素子２１がターンオフするまでの期間
である。
【００３９】図７に示すように、期間ｄにおいては、出
力信号ＯＵＴ−ＡとＯＵＴ−Ｃがいずれもハイレベル、
すなわち、第１のスイッチ素子２１と第３のスイッチ素
子２３がいずれもオン状態である。この期間は、第１の
スイッチ素子２１及び第３のスイッチ素子２３を介し
て、引き続きインダクタ４０のエネルギーを回生する期
間である。
力信号ＯＵＴ−ＡとＯＵＴ−Ｃがいずれもハイレベル、
すなわち、第１のスイッチ素子２１と第３のスイッチ素
子２３がいずれもオン状態である。この期間は、第１の
スイッチ素子２１及び第３のスイッチ素子２３を介し
て、引き続きインダクタ４０のエネルギーを回生する期
間である。
【００４０】図８は、図２に示す期間ｅにおける１次側
回路の状態を示す等価回路図である。図２に示すよう
に、期間ｅは出力信号ＯＵＴ−Ａが立ち下がってから出
力信号ＯＵＴ−Ｂが立ち上がるまでの期間である。換言
すれば、第１のスイッチ素子２１がターンオフしてから
第２のスイッチ素子２２がターンオンするまでの期間で
ある。
回路の状態を示す等価回路図である。図２に示すよう
に、期間ｅは出力信号ＯＵＴ−Ａが立ち下がってから出
力信号ＯＵＴ−Ｂが立ち上がるまでの期間である。換言
すれば、第１のスイッチ素子２１がターンオフしてから
第２のスイッチ素子２２がターンオンするまでの期間で
ある。
【００４１】図８に示すように、期間ｅにおいては、出
力信号ＯＵＴ−Ｃのみがハイレベルであり、他の出力信
号はローレベルとなっている。これにより、第３のスイ
ッチ素子２３はオン状態であり、他のスイッチ素子はオ
フ状態である。この期間は、上述した期間ａと同様、コ
ンデンサ２１ｃとインダクタ４０との間、並びに、コン
デンサ２２ｃとインダクタ４０との間で自由共振動作が
行われる。
力信号ＯＵＴ−Ｃのみがハイレベルであり、他の出力信
号はローレベルとなっている。これにより、第３のスイ
ッチ素子２３はオン状態であり、他のスイッチ素子はオ
フ状態である。この期間は、上述した期間ａと同様、コ
ンデンサ２１ｃとインダクタ４０との間、並びに、コン
デンサ２２ｃとインダクタ４０との間で自由共振動作が
行われる。
【００４２】以上が本実施態様にかかるスイッチング電
源装置の動作であるが、期間ａから期間ｂへの移行時に
おいては、スイッチング回路２０が有する寄生インダク
タンス成分の影響により、サージ電圧が発生しやすくな
る。
源装置の動作であるが、期間ａから期間ｂへの移行時に
おいては、スイッチング回路２０が有する寄生インダク
タンス成分の影響により、サージ電圧が発生しやすくな
る。
【００４３】図９は、サージ電圧発生時における１次側
回路の状態を示す等価回路図である。
回路の状態を示す等価回路図である。
【００４４】図９に示すように、期間ａから期間ｂへ移
行、すなわち第１のスイッチ素子２１がターンオンする
と、第１のスイッチ素子２１に対して並列に接続された
コンデンサ２１ｃより放電電流Ｉａが流れ、同時に、第
２のスイッチ素子２２に対して並列に接続されたコンデ
ンサ２２ｃに充電電流Ｉｂが流れる。かかる充電電流Ｉ
ｂは、寄生インダクタンス成分であるインダクタ２５，
２６を流れるため、これによりサージ電圧が発生してし
まう。
行、すなわち第１のスイッチ素子２１がターンオンする
と、第１のスイッチ素子２１に対して並列に接続された
コンデンサ２１ｃより放電電流Ｉａが流れ、同時に、第
２のスイッチ素子２２に対して並列に接続されたコンデ
ンサ２２ｃに充電電流Ｉｂが流れる。かかる充電電流Ｉ
ｂは、寄生インダクタンス成分であるインダクタ２５，
２６を流れるため、これによりサージ電圧が発生してし
まう。
【００４５】しかしながら、本実施態様においては、よ
り入力コンデンサ１０に近い第１のアームに出力信号Ｏ
ＵＴ−Ａ及びＯＵＴ−Ｂからなる電力伝送開始信号が供
給されていることから、サージ電圧の原因となる寄生イ
ンダクタンス成分がインダクタ２５，２６のみであり、
このためサージ電圧が抑制されるという特徴を有してい
る。すなわち、仮に入力コンデンサ１０から遠い第２の
アームに電力伝送開始信号を供給した場合、サージ電圧
の原因となる寄生インダクタンス成分がインダクタ２５
〜２８となり、より大きなサージ電圧を発生させてしま
う。
り入力コンデンサ１０に近い第１のアームに出力信号Ｏ
ＵＴ−Ａ及びＯＵＴ−Ｂからなる電力伝送開始信号が供
給されていることから、サージ電圧の原因となる寄生イ
ンダクタンス成分がインダクタ２５，２６のみであり、
このためサージ電圧が抑制されるという特徴を有してい
る。すなわち、仮に入力コンデンサ１０から遠い第２の
アームに電力伝送開始信号を供給した場合、サージ電圧
の原因となる寄生インダクタンス成分がインダクタ２５
〜２８となり、より大きなサージ電圧を発生させてしま
う。
【００４６】図１０は、比較例として、第２のアームに
電力伝送開始信号を供給した場合のサージ電圧発生時に
おける１次側回路の状態を示す等価回路図である。
電力伝送開始信号を供給した場合のサージ電圧発生時に
おける１次側回路の状態を示す等価回路図である。
【００４７】図１０に示すように、第２のアームに電力
伝送開始信号を供給した場合、第３のスイッチ素子２３
がターンオンすると、コンデンサ２３ｃより放電電流Ｉ
ｃが流れ、同時に、コンデンサ２４ｃに充電電流Ｉｄが
流れる。かかる充電電流Ｉｄは、寄生インダクタンス成
分であるインダクタ２５〜２８を流れるため、これによ
り、本実施態様に比べ、大きなサージ電圧が発生してし
まう。
伝送開始信号を供給した場合、第３のスイッチ素子２３
がターンオンすると、コンデンサ２３ｃより放電電流Ｉ
ｃが流れ、同時に、コンデンサ２４ｃに充電電流Ｉｄが
流れる。かかる充電電流Ｉｄは、寄生インダクタンス成
分であるインダクタ２５〜２８を流れるため、これによ
り、本実施態様に比べ、大きなサージ電圧が発生してし
まう。
【００４８】図１１は、本実施態様において第２のスイ
ッチ素子２２がターンオフする際のソース−ドレイン間
電圧の変化を示す波形図であり、図１２は、比較例にお
いて第４のスイッチ素子２４がターンオフする際のソー
ス−ドレイン間電圧の変化を示す波形図である。
ッチ素子２２がターンオフする際のソース−ドレイン間
電圧の変化を示す波形図であり、図１２は、比較例にお
いて第４のスイッチ素子２４がターンオフする際のソー
ス−ドレイン間電圧の変化を示す波形図である。
【００４９】尚、図１１に示す波形図の測定において
は、コンデンサ２１ｃ及びコンデンサ２２ｃの容量をい
ずれも３３００ｐＦ、コンデンサ２３ｃ及びコンデンサ
２４ｃの容量をいずれも１０００ｐＦ、インダクタ４０
のインダクタンスを１０μＨ、入力電圧Ｖｉｎを４２０
Ｖに設定し、出力電圧Ｖｏが１４．５Ｖ、出力電流Ｉｏ
が２０Ａとなるように制御を行った。また、図１２に示
す波形図の測定においては、コンデンサ２１ｃ及びコン
デンサ２２ｃの容量をいずれも１０００ｐＦ、コンデン
サ２３ｃ及びコンデンサ２４ｃの容量をいずれも３３０
０ｐＦ、インダクタ４０のインダクタンスを１０μＨ、
入力電圧Ｖｉｎを４２０Ｖに設定し、出力電圧Ｖｏが１
４．５Ｖ、出力電流Ｉｏが２０Ａとなるように制御を行
った。本実施態様と比較例とでは、第１のアームに供給
される出力信号の組と第２のアームに供給される出力信
号の組とが逆であることから、図１１と図１２は、同じ
機能を有するスイッチ素子を同じ条件で測定した波形図
であると言える。
は、コンデンサ２１ｃ及びコンデンサ２２ｃの容量をい
ずれも３３００ｐＦ、コンデンサ２３ｃ及びコンデンサ
２４ｃの容量をいずれも１０００ｐＦ、インダクタ４０
のインダクタンスを１０μＨ、入力電圧Ｖｉｎを４２０
Ｖに設定し、出力電圧Ｖｏが１４．５Ｖ、出力電流Ｉｏ
が２０Ａとなるように制御を行った。また、図１２に示
す波形図の測定においては、コンデンサ２１ｃ及びコン
デンサ２２ｃの容量をいずれも１０００ｐＦ、コンデン
サ２３ｃ及びコンデンサ２４ｃの容量をいずれも３３０
０ｐＦ、インダクタ４０のインダクタンスを１０μＨ、
入力電圧Ｖｉｎを４２０Ｖに設定し、出力電圧Ｖｏが１
４．５Ｖ、出力電流Ｉｏが２０Ａとなるように制御を行
った。本実施態様と比較例とでは、第１のアームに供給
される出力信号の組と第２のアームに供給される出力信
号の組とが逆であることから、図１１と図１２は、同じ
機能を有するスイッチ素子を同じ条件で測定した波形図
であると言える。
【００５０】図１１に示すように、本実施態様において
は第２のスイッチ素子２２に印加されるピーク電圧が４
４２Ｖである一方、図１２に示すように、比較例におい
ては第４のスイッチ素子２４に印加されるピーク電圧が
４５８Ｖである。すなわち、本実施態様の方が、スイッ
チ素子に印加されるピーク電圧が１６Ｖ低いことが分か
る。
は第２のスイッチ素子２２に印加されるピーク電圧が４
４２Ｖである一方、図１２に示すように、比較例におい
ては第４のスイッチ素子２４に印加されるピーク電圧が
４５８Ｖである。すなわち、本実施態様の方が、スイッ
チ素子に印加されるピーク電圧が１６Ｖ低いことが分か
る。
【００５１】以上より、本実施態様にかかるスイッチン
グ電源装置においてはサージ電圧が低減されることが分
かる。これにより、スイッチング回路２０を構成する各
スイッチ素子の破壊が防止されるので、特に耐圧の高い
素子を用いる必要がなくなり、コストを低減することが
可能となるばかりでなく、装置全体を小型化することが
可能となる。また、変換効率を改善することも可能とな
る。
グ電源装置においてはサージ電圧が低減されることが分
かる。これにより、スイッチング回路２０を構成する各
スイッチ素子の破壊が防止されるので、特に耐圧の高い
素子を用いる必要がなくなり、コストを低減することが
可能となるばかりでなく、装置全体を小型化することが
可能となる。また、変換効率を改善することも可能とな
る。
【００５２】以上説明したように、本実施態様よれば、
スイッチング回路２０を構成する各スイッチ素子に印加
されるサージ電圧を低減することが可能となる。
スイッチング回路２０を構成する各スイッチ素子に印加
されるサージ電圧を低減することが可能となる。
【００５３】次に、本発明の好ましい他の実施態様にか
かるスイッチング電源装置について説明する。
かるスイッチング電源装置について説明する。
【００５４】本実施態様は、上記実施態様とともに或い
は上記実施態様に代えて適用可能であり、第１乃至第４
のスイッチ素子２１〜２４の実際の配置を工夫すること
によって上述したサージ電圧の低減を図るものである。
は上記実施態様に代えて適用可能であり、第１乃至第４
のスイッチ素子２１〜２４の実際の配置を工夫すること
によって上述したサージ電圧の低減を図るものである。
【００５５】図１３は、第１乃至第４のスイッチ素子２
１〜２４として用いることができるＦＥＴ８０の外形を
示す略斜視図であり、（ａ）は上面方向からみた図、
（ｂ）は底面（実装面）方向から見た図である。
１〜２４として用いることができるＦＥＴ８０の外形を
示す略斜視図であり、（ａ）は上面方向からみた図、
（ｂ）は底面（実装面）方向から見た図である。
【００５６】図１３に示すように、ＦＥＴ８０は略直方
体である外形を有し、その底面（実装面）８１から側面
８２に亘って、この順に設けられたソース端子Ｓ、ドレ
イン端子Ｄ及びゲート端子Ｇを備えている。このような
構成を有するＦＥＴ８０は、底面（実装面）８１がプリ
ント基板に接するように載置し、半田等を用いて、ソー
ス端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリント
基板上に形成された対応する配線パターンに接続するこ
とによって使用することができる。
体である外形を有し、その底面（実装面）８１から側面
８２に亘って、この順に設けられたソース端子Ｓ、ドレ
イン端子Ｄ及びゲート端子Ｇを備えている。このような
構成を有するＦＥＴ８０は、底面（実装面）８１がプリ
ント基板に接するように載置し、半田等を用いて、ソー
ス端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリント
基板上に形成された対応する配線パターンに接続するこ
とによって使用することができる。
【００５７】図１４は、４つのＦＥＴ８０を用いてプリ
ント基板上にスイッチング回路２０を構成した状態を模
式的に示す上面図である。尚、図を見やすくするため、
図１４においてはコンデンサ２１ｃ〜２４ｃを構成する
部品は省略されている。
ント基板上にスイッチング回路２０を構成した状態を模
式的に示す上面図である。尚、図を見やすくするため、
図１４においてはコンデンサ２１ｃ〜２４ｃを構成する
部品は省略されている。
【００５８】図１４に示すように、本実施態様において
は、電力伝送開始信号によって制御される第１のアーム
を構成するＦＥＴ８０の方が、電力伝送終了信号によっ
て制御される第２のアームを構成するＦＥＴ８０よりも
入力コンデンサ１０の近傍に実装されている。これによ
って、第１のアームの高位側端子Ｈ１と入力コンデンサ
１０の高位側電極との間の配線、並びに、第１のアーム
の低位側端子Ｌ１と入力コンデンサ１０の低位側電極と
の間の配線を短くすることができ、インダクタ２５，２
６が有するインダクタンスが低減される。
は、電力伝送開始信号によって制御される第１のアーム
を構成するＦＥＴ８０の方が、電力伝送終了信号によっ
て制御される第２のアームを構成するＦＥＴ８０よりも
入力コンデンサ１０の近傍に実装されている。これによ
って、第１のアームの高位側端子Ｈ１と入力コンデンサ
１０の高位側電極との間の配線、並びに、第１のアーム
の低位側端子Ｌ１と入力コンデンサ１０の低位側電極と
の間の配線を短くすることができ、インダクタ２５，２
６が有するインダクタンスが低減される。
【００５９】さらに、本実施態様においては、各アーム
を構成する２つのＦＥＴ８０の共通接続端子、すなわ
ち、第１のスイッチ素子２１（第３のスイッチ素子２
３）を構成するＦＥＴ８０についてはソース端子Ｓ、第
２のスイッチ素子２２（第４のスイッチ素子２４）を構
成するＦＥＴ８０についてはドレイン端子Ｄよりも、入
力コンデンサ１０に接続される端子、すなわち、第１の
スイッチ素子２１（第３のスイッチ素子２３）を構成す
るＦＥＴ８０についてはドレイン端子Ｄ、第２のスイッ
チ素子２２（第４のスイッチ素子２４）を構成するＦＥ
Ｔ８０についてはソース端子Ｓの方が入力コンデンサ１
０に近くなるように配置されている。これにより、イン
ダクタ２５，２７を生じさせる配線を短くすることがで
き、インダクタ２５、２７が有するインダクタンスが低
減される。
を構成する２つのＦＥＴ８０の共通接続端子、すなわ
ち、第１のスイッチ素子２１（第３のスイッチ素子２
３）を構成するＦＥＴ８０についてはソース端子Ｓ、第
２のスイッチ素子２２（第４のスイッチ素子２４）を構
成するＦＥＴ８０についてはドレイン端子Ｄよりも、入
力コンデンサ１０に接続される端子、すなわち、第１の
スイッチ素子２１（第３のスイッチ素子２３）を構成す
るＦＥＴ８０についてはドレイン端子Ｄ、第２のスイッ
チ素子２２（第４のスイッチ素子２４）を構成するＦＥ
Ｔ８０についてはソース端子Ｓの方が入力コンデンサ１
０に近くなるように配置されている。これにより、イン
ダクタ２５，２７を生じさせる配線を短くすることがで
き、インダクタ２５、２７が有するインダクタンスが低
減される。
【００６０】図１５は、比較例として、各アームを構成
する２つのＦＥＴ８０の共通接続端子と入力コンデンサ
１０に接続される端子との位置関係を逆にした状態を模
式的に示す上面図である。
する２つのＦＥＴ８０の共通接続端子と入力コンデンサ
１０に接続される端子との位置関係を逆にした状態を模
式的に示す上面図である。
【００６１】図１５に示すように、これら端子の位置関
係を逆にすると、図１４に示した実施例と比べ、インダ
クタ２５，２７を生じさせる配線がＥＸだけ長くなり、
インダクタ２５，２７のインダクタンスが増大してしま
うことが分かる。
係を逆にすると、図１４に示した実施例と比べ、インダ
クタ２５，２７を生じさせる配線がＥＸだけ長くなり、
インダクタ２５，２７のインダクタンスが増大してしま
うことが分かる。
【００６２】図１６は、第１及び第３のスイッチ素子２
１，２３の代わりに用いることが好適なＦＥＴ９０の外
形を示す略斜視図であり、（ａ）は上面方向からみた
図、（ｂ）は底面（実装面）方向から見た図である。
１，２３の代わりに用いることが好適なＦＥＴ９０の外
形を示す略斜視図であり、（ａ）は上面方向からみた
図、（ｂ）は底面（実装面）方向から見た図である。
【００６３】図１６に示すように、ＦＥＴ９０はＦＥＴ
８０と実質的に同じ外形を有し、その底面（実装面）９
１から側面９２に亘って、この順に設けられたゲート端
子Ｇ、ソース端子Ｓ及びドレイン端子Ｄを備えている。
このような構成を有するＦＥＴ９０は、ＦＥＴ８０と同
様、底面（実装面）９１がプリント基板に接するように
載置し、半田等を用いて、ソース端子Ｓ、ドレイン端子
Ｄ及びゲート端子Ｇをプリント基板上に形成された対応
する配線パターンに接続することによって使用すること
ができる。
８０と実質的に同じ外形を有し、その底面（実装面）９
１から側面９２に亘って、この順に設けられたゲート端
子Ｇ、ソース端子Ｓ及びドレイン端子Ｄを備えている。
このような構成を有するＦＥＴ９０は、ＦＥＴ８０と同
様、底面（実装面）９１がプリント基板に接するように
載置し、半田等を用いて、ソース端子Ｓ、ドレイン端子
Ｄ及びゲート端子Ｇをプリント基板上に形成された対応
する配線パターンに接続することによって使用すること
ができる。
【００６４】図１７は、２つのＦＥＴ８０と２つのＦＥ
Ｔ９０を用いてプリント基板上にスイッチング回路２０
を構成した状態を模式的に示す上面図である。尚、図を
見やすくするため、図１７においてもコンデンサ２１ｃ
〜２４ｃを構成する部品は省略されている。
Ｔ９０を用いてプリント基板上にスイッチング回路２０
を構成した状態を模式的に示す上面図である。尚、図を
見やすくするため、図１７においてもコンデンサ２１ｃ
〜２４ｃを構成する部品は省略されている。
【００６５】図１７に示すように、２つのＦＥＴ８０と
２つのＦＥＴ９０を用いた場合、図１４に示した例に比
べてインダクタ２５，２７を生じさせる配線をさらに短
くすることができるので、インダクタ２５，２７のイン
ダクタンスをいっそう減少させることが可能となる。
２つのＦＥＴ９０を用いた場合、図１４に示した例に比
べてインダクタ２５，２７を生じさせる配線をさらに短
くすることができるので、インダクタ２５，２７のイン
ダクタンスをいっそう減少させることが可能となる。
【００６６】図１８は、第１乃至第４のスイッチ素子２
１〜２４の代わりに用いることが好適なＦＥＴ８５の外
形を示す略斜視図であり、（ａ）は上面方向からみた
図、（ｂ）は底面（実装面）方向から見た図である。
１〜２４の代わりに用いることが好適なＦＥＴ８５の外
形を示す略斜視図であり、（ａ）は上面方向からみた
図、（ｂ）は底面（実装面）方向から見た図である。
【００６７】図１８に示すように、ＦＥＴ８５はＦＥＴ
８０と実質的に同じ外形を有し、その底面（実装面）８
６から側面８７に亘って、この順に設けられたソース端
子Ｓ、ゲート端子Ｇ及びドレイン端子Ｄを備えている。
すなわち、ゲート端子Ｇがソース端子Ｓとドレイン端子
Ｄの間に設けられている。このような構成を有するＦＥ
Ｔ８５は、ＦＥＴ８０と同様、底面（実装面）８６がプ
リント基板に接するように載置し、半田等を用いて、ソ
ース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリン
ト基板上に形成された対応する配線パターンに接続する
ことによって使用することができる。
８０と実質的に同じ外形を有し、その底面（実装面）８
６から側面８７に亘って、この順に設けられたソース端
子Ｓ、ゲート端子Ｇ及びドレイン端子Ｄを備えている。
すなわち、ゲート端子Ｇがソース端子Ｓとドレイン端子
Ｄの間に設けられている。このような構成を有するＦＥ
Ｔ８５は、ＦＥＴ８０と同様、底面（実装面）８６がプ
リント基板に接するように載置し、半田等を用いて、ソ
ース端子Ｓ、ドレイン端子Ｄ及びゲート端子Ｇをプリン
ト基板上に形成された対応する配線パターンに接続する
ことによって使用することができる。
【００６８】図１９は、４つのＦＥＴ８５を用いてプリ
ント基板上にスイッチング回路２０を構成した状態を模
式的に示す上面図である。尚、図を見やすくするため、
図１９においてもコンデンサ２１ｃ〜２４ｃを構成する
部品は省略されている。
ント基板上にスイッチング回路２０を構成した状態を模
式的に示す上面図である。尚、図を見やすくするため、
図１９においてもコンデンサ２１ｃ〜２４ｃを構成する
部品は省略されている。
【００６９】図１９に示すように、ゲート端子Ｇがソー
ス端子Ｓとドレイン端子Ｄの間に設けられてているＦＥ
Ｔ８５を用いた場合、図１４に示した例に比べてインダ
クタ２５，２７を生じさせる配線をさらに短くすること
ができるので、インダクタ２５，２７のインダクタンス
をいっそう減少させることが可能となる。また、図１７
に示した例のように複数種類のＦＥＴを用いる必要がな
いことから、部品コストを削減することが可能となる。
ス端子Ｓとドレイン端子Ｄの間に設けられてているＦＥ
Ｔ８５を用いた場合、図１４に示した例に比べてインダ
クタ２５，２７を生じさせる配線をさらに短くすること
ができるので、インダクタ２５，２７のインダクタンス
をいっそう減少させることが可能となる。また、図１７
に示した例のように複数種類のＦＥＴを用いる必要がな
いことから、部品コストを削減することが可能となる。
【００７０】図２０は、４つのＦＥＴ８０を用いてプリ
ント基板上にスイッチング回路２０を構成した他の状態
を模式的に示す上面図である。図２０においても、図を
見やすくするため、コンデンサ２１ｃ〜２４ｃを構成す
る部品は省略されている。
ント基板上にスイッチング回路２０を構成した他の状態
を模式的に示す上面図である。図２０においても、図を
見やすくするため、コンデンサ２１ｃ〜２４ｃを構成す
る部品は省略されている。
【００７１】図２０に示すように、本例では、図１４に
示した配置とは異なり、入力コンデンサ１０が第１のア
ームを構成する２つのＦＥＴ８０と第２のアームを構成
する２つのＦＥＴ８０との間に配置されている。これに
より、サージ電圧の原因となるインダクタを全体的に低
減させることが可能となる。この場合、入力コンデンサ
１０の一端と第１のスイッチ素子２１を構成するＦＥＴ
８０のドレイン端子Ｄ及び第３のスイッチ素子２３を構
成するＦＥＴ８０のドレイン端子Ｄとの距離が実質的に
等しく、且つ、入力コンデンサ１０の他端と第２のスイ
ッチ素子２２を構成するＦＥＴ８０のソース端子Ｓ及び
第４のスイッチ素子２４を構成するＦＥＴ８０のソース
端子Ｓとの距離が実質的に等しければ、第１のアームと
第２のアームを区別する必要は無くなる。したがって、
この場合は、電力伝送開始信号をいずれのアームに供給
しても構わない。
示した配置とは異なり、入力コンデンサ１０が第１のア
ームを構成する２つのＦＥＴ８０と第２のアームを構成
する２つのＦＥＴ８０との間に配置されている。これに
より、サージ電圧の原因となるインダクタを全体的に低
減させることが可能となる。この場合、入力コンデンサ
１０の一端と第１のスイッチ素子２１を構成するＦＥＴ
８０のドレイン端子Ｄ及び第３のスイッチ素子２３を構
成するＦＥＴ８０のドレイン端子Ｄとの距離が実質的に
等しく、且つ、入力コンデンサ１０の他端と第２のスイ
ッチ素子２２を構成するＦＥＴ８０のソース端子Ｓ及び
第４のスイッチ素子２４を構成するＦＥＴ８０のソース
端子Ｓとの距離が実質的に等しければ、第１のアームと
第２のアームを区別する必要は無くなる。したがって、
この場合は、電力伝送開始信号をいずれのアームに供給
しても構わない。
【００７２】図２１は、ＦＥＴ８０，９０，１００，１
１０を用いてプリント基板上にスイッチング回路２０を
構成した状態を模式的に示す上面図である。尚、図を見
やすくするため、図２１においてもコンデンサ２１ｃ〜
２４ｃを構成する部品は省略されている。ＦＥＴ１０
０，１１０の構造については、基本的にＦＥＴ８０やＦ
ＥＴ９０と同様であるが、各端子の配列が異なってい
る。すなわち、ＦＥＴ１００においては、ドレイン端子
Ｄ、ソース端子Ｓ及びゲート端子Ｇがこの順で配列され
ており、ＦＥＴ１１０においては、ゲート端子、ドレイ
ン端子Ｄ及びソース端子Ｓがこの順で配列されている。
１０を用いてプリント基板上にスイッチング回路２０を
構成した状態を模式的に示す上面図である。尚、図を見
やすくするため、図２１においてもコンデンサ２１ｃ〜
２４ｃを構成する部品は省略されている。ＦＥＴ１０
０，１１０の構造については、基本的にＦＥＴ８０やＦ
ＥＴ９０と同様であるが、各端子の配列が異なってい
る。すなわち、ＦＥＴ１００においては、ドレイン端子
Ｄ、ソース端子Ｓ及びゲート端子Ｇがこの順で配列され
ており、ＦＥＴ１１０においては、ゲート端子、ドレイ
ン端子Ｄ及びソース端子Ｓがこの順で配列されている。
【００７３】図２１に示すように、このようなＦＥＴ８
０，９０，１００，１１０を用いた場合、図２０に示し
た例に比べて、サージ電圧の原因となるインダクタを全
体的にいっそう低減させることが可能となる。この場合
も、入力コンデンサ１０の一端と第１のスイッチ素子２
１を構成するＦＥＴ１００のドレイン端子Ｄ及び第３の
スイッチ素子２３を構成するＦＥＴ９０のドレイン端子
Ｄとの距離が実質的に等しく、且つ、入力コンデンサ１
０の他端と第２のスイッチ素子２２を構成するＦＥＴ１
１０のソース端子Ｓ及び第４のスイッチ素子２４を構成
するＦＥＴ８０のソース端子Ｓとの距離が実質的に等し
ければ、第１のアームと第２のアームを区別する必要は
無くなるので、電力伝送開始信号をいずれのアームに供
給しても構わない。
０，９０，１００，１１０を用いた場合、図２０に示し
た例に比べて、サージ電圧の原因となるインダクタを全
体的にいっそう低減させることが可能となる。この場合
も、入力コンデンサ１０の一端と第１のスイッチ素子２
１を構成するＦＥＴ１００のドレイン端子Ｄ及び第３の
スイッチ素子２３を構成するＦＥＴ９０のドレイン端子
Ｄとの距離が実質的に等しく、且つ、入力コンデンサ１
０の他端と第２のスイッチ素子２２を構成するＦＥＴ１
１０のソース端子Ｓ及び第４のスイッチ素子２４を構成
するＦＥＴ８０のソース端子Ｓとの距離が実質的に等し
ければ、第１のアームと第２のアームを区別する必要は
無くなるので、電力伝送開始信号をいずれのアームに供
給しても構わない。
【００７４】以上説明したように、本実施態様では、第
１乃至第４のスイッチ素子２１〜２４の実際の配置を工
夫することによってサージ電圧の低減を図っていること
から、スイッチング回路２０を構成する各スイッチ素子
として特に耐圧の高い素子を用いる必要がなくなり、コ
ストを低減することが可能となるばかりでなく、装置全
体を小型化することが可能となる。また、変換効率を改
善することも可能となる。
１乃至第４のスイッチ素子２１〜２４の実際の配置を工
夫することによってサージ電圧の低減を図っていること
から、スイッチング回路２０を構成する各スイッチ素子
として特に耐圧の高い素子を用いる必要がなくなり、コ
ストを低減することが可能となるばかりでなく、装置全
体を小型化することが可能となる。また、変換効率を改
善することも可能となる。
【００７５】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。
【００７６】例えば、図１に示したスイッチング電源装
置においては、整流回路５０を構成する整流素子として
ダイオードを用いているが、整流素子としてトランジス
タ等を用いることにより同期整流回路を構成しても構わ
ない。
置においては、整流回路５０を構成する整流素子として
ダイオードを用いているが、整流素子としてトランジス
タ等を用いることにより同期整流回路を構成しても構わ
ない。
【００７７】また、図１に示したスイッチング電源装置
においては、制御回路７０が２次側回路に属しており、
制御回路７０とスイッチング回路２０との間を絶縁回路
７１〜７４によって絶縁しているが、制御回路７０と出
力回路との間を絶縁することによって、制御回路７０が
１次側回路に属するように構成しても構わない。
においては、制御回路７０が２次側回路に属しており、
制御回路７０とスイッチング回路２０との間を絶縁回路
７１〜７４によって絶縁しているが、制御回路７０と出
力回路との間を絶縁することによって、制御回路７０が
１次側回路に属するように構成しても構わない。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
スイッチ素子に印加されるサージ電圧が低減されたスイ
ッチング電源装置を提供することが可能となる。また、
本発明によれば、スイッチ素子に印加されるサージ電圧
を低減することが可能なスイッチング電源装置の制御方
法を提供することが可能となる。したがって、特に耐圧
の高いスイッチ素子を用いる必要がなくなり、コストを
低減することが可能となるばかりでなく、装置全体を小
型化することが可能となる。また、変換効率を改善する
ことも可能となる。
スイッチ素子に印加されるサージ電圧が低減されたスイ
ッチング電源装置を提供することが可能となる。また、
本発明によれば、スイッチ素子に印加されるサージ電圧
を低減することが可能なスイッチング電源装置の制御方
法を提供することが可能となる。したがって、特に耐圧
の高いスイッチ素子を用いる必要がなくなり、コストを
低減することが可能となるばかりでなく、装置全体を小
型化することが可能となる。また、変換効率を改善する
ことも可能となる。
【図１】本発明の好ましい実施態様にかかるスイッチン
グ電源装置の回路図である。
グ電源装置の回路図である。
【図２】制御回路７０によって生成される出力信号ＯＵ
Ｔ−Ａ〜ＯＵＴ−Ｄの波形図である。
Ｔ−Ａ〜ＯＵＴ−Ｄの波形図である。
【図３】期間ａにおける１次側回路の状態を示す等価回
路図である。
路図である。
【図４】期間ｂにおける１次側回路の状態を示す等価回
路図である。
路図である。
【図５】期間ｃ１における１次側回路の状態を示す等価
回路図である。
回路図である。
【図６】期間ｃ２における１次側回路の状態を示す等価
回路図である。
回路図である。
【図７】期間ｄにおける１次側回路の状態を示す等価回
路図である。
路図である。
【図８】期間ｅにおける１次側回路の状態を示す等価回
路図である。
路図である。
【図９】サージ電圧発生時における１次側回路の状態を
示す実施態様の等価回路図である。
示す実施態様の等価回路図である。
【図１０】サージ電圧発生時における１次側回路の状態
を示す比較例の等価回路図である。
を示す比較例の等価回路図である。
【図１１】実施態様において、第２のスイッチ素子２２
がターンオフする際のソース−ドレイン間電圧の変化を
示す波形図である。
がターンオフする際のソース−ドレイン間電圧の変化を
示す波形図である。
【図１２】比較例において、第４のスイッチ素子２４が
ターンオフする際のソース−ドレイン間電圧の変化を示
す波形図である。
ターンオフする際のソース−ドレイン間電圧の変化を示
す波形図である。
【図１３】ＦＥＴ８０の外形を示す略斜視図であり、
（ａ）は上面方向からみた図、（ｂ）は底面（実装面）
方向から見た図である。
（ａ）は上面方向からみた図、（ｂ）は底面（実装面）
方向から見た図である。
【図１４】４つのＦＥＴ８０を用いてプリント基板上に
スイッチング回路２０を構成した状態を模式的に示す上
面図である。
スイッチング回路２０を構成した状態を模式的に示す上
面図である。
【図１５】比較例として、各アームを構成する２つのＦ
ＥＴ８０の共通接続端子と入力コンデンサ１０に接続さ
れる端子との位置関係を逆にした状態を模式的に示す上
面図である。
ＥＴ８０の共通接続端子と入力コンデンサ１０に接続さ
れる端子との位置関係を逆にした状態を模式的に示す上
面図である。
【図１６】ＦＥＴ９０の外形を示す略斜視図であり、
（ａ）は上面方向からみた図、（ｂ）は底面（実装面）
方向から見た図である。
（ａ）は上面方向からみた図、（ｂ）は底面（実装面）
方向から見た図である。
【図１７】２つのＦＥＴ８０と２つのＦＥＴ９０を用い
てプリント基板上にスイッチング回路２０を構成した状
態を模式的に示す上面図である。
てプリント基板上にスイッチング回路２０を構成した状
態を模式的に示す上面図である。
【図１８】ＦＥＴ８５の外形を示す略斜視図であり、
（ａ）は上面方向からみた図、（ｂ）は底面（実装面）
方向から見た図である。
（ａ）は上面方向からみた図、（ｂ）は底面（実装面）
方向から見た図である。
【図１９】４つのＦＥＴ８５を用いてプリント基板上に
スイッチング回路２０を構成した状態を模式的に示す上
面図である。
スイッチング回路２０を構成した状態を模式的に示す上
面図である。
【図２０】４つのＦＥＴ８０を用いてプリント基板上に
スイッチング回路２０を構成した他の状態を模式的に示
す上面図である。
スイッチング回路２０を構成した他の状態を模式的に示
す上面図である。
【図２１】ＦＥＴ８０，９０，１００，１１０を用いて
プリント基板上にスイッチング回路２０を構成した状態
を模式的に示す上面図である。
プリント基板上にスイッチング回路２０を構成した状態
を模式的に示す上面図である。
１ 直流入力電源
２，３ 入力電源端子
４，５ 出力電源端子
６ 負荷
１０ 入力コンデンサ
２０ スイッチング回路
２１ 第１のスイッチ素子
２２ 第２のスイッチ素子
２３ 第３のスイッチ素子
２４ 第４のスイッチ素子
２１ｃ〜２４ｃ コンデンサ
２５〜２８ インダクタ
３０ トランス
３０ａ ２次側センタータップ
３１ １次巻線
３２，３３ ２次巻線
４０ インダクタ
５０ 整流回路
５１ 第１のダイオード
５２ 第２のダイオード
５０ａ 整流出力点
６０ 平滑回路
６１ 出力チョーク
６２ 出力コンデンサ
７０ 制御回路
７１〜７４ 絶縁回路
８０，８５，９０，１００，１１０ ＦＥＴ
８１，８６，９１ 底面（実装面）
８２，８７，９２ 側面
Ｈ１ 第１のアームの高位側端子
Ｈ２ 第２のアームの高位側端子
Ｌ１ 第１のアームの低位側端子
Ｌ２ 第２のアームの低位側端子
Ｍ１ 第１のアームの中点
Ｍ２ 第２のアームの中点
Ｇ ゲート端子
Ｓ ソース端子
Ｄ ドレイン端子
Claims (5)
- 【請求項１】 入力コンデンサと、トランスと、前記入
力コンデンサと前記トランスの１次巻線との間に設けら
れ、第１のアーム及び前記第１のアームよりも前記入力
コンデンサから見て遠くに配置された第２のアームを有
するフルブリッジ型のスイッチング回路と、前記トラン
スの２次巻線に接続された出力回路と、前記スイッチン
グ回路を位相シフト制御する制御回路とを備えるスイッ
チング電源装置であって、前記制御回路は、電力伝送開
始信号を用いて前記第１のアームを制御し、電力伝送終
了信号を用いて前記第２のアームを制御することを特徴
とするスイッチング電源装置。 - 【請求項２】 前記第１のアームが第１及び第２のスイ
ッチ素子からなる一対のスイッチ素子を有し、前記第１
及び前記第２のスイッチ素子がいずれも、共通接続端子
よりも前記入力コンデンサに接続される端子の方が前記
入力コンデンサに近くなるように配置されていることを
特徴とする請求項１に記載のスイッチング電源装置。 - 【請求項３】 前記第１及び第２のスイッチ素子の端子
の配列が互いに異なることを特徴とする請求項２に記載
のスイッチング電源装置。 - 【請求項４】 前記第２のアームが第３及び第４のスイ
ッチ素子からなる一対のスイッチ素子を有し、前記第３
及び前記第４のスイッチ素子がいずれも、共通接続端子
よりも前記入力コンデンサに接続される端子の方が前記
入力コンデンサに近くなるように配置されていることを
特徴とする請求項２または３に記載のスイッチング電源
装置。 - 【請求項５】 第１のアーム及び前記第１のアームより
も入力コンデンサから見て遠くに配置された第２のアー
ムを有するフルブリッジ型のスイッチング回路を備える
スイッチング電源装置を位相シフト制御方式により制御
する方法であって、電力伝送開始信号を用いて前記第１
のアームを制御し、電力伝送終了信号を用いて前記第２
のアームを制御することを特徴とするスイッチング電源
装置の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002052865A JP3602830B2 (ja) | 2002-02-28 | 2002-02-28 | スイッチング電源装置及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002052865A JP3602830B2 (ja) | 2002-02-28 | 2002-02-28 | スイッチング電源装置及びその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003259637A true JP2003259637A (ja) | 2003-09-12 |
| JP3602830B2 JP3602830B2 (ja) | 2004-12-15 |
Family
ID=28664445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002052865A Expired - Fee Related JP3602830B2 (ja) | 2002-02-28 | 2002-02-28 | スイッチング電源装置及びその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3602830B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229783A (ja) * | 2004-02-16 | 2005-08-25 | Omron Corp | 燃料電池発電システム用パワーコンディショナおよびこれを用いた燃料電池発電システム |
| US7466565B2 (en) | 2005-06-30 | 2008-12-16 | Tdk Corporation | Switching power supply unit and voltage detection circuit |
| US7800922B2 (en) | 2006-10-24 | 2010-09-21 | Tdk Corporation | Switching power supply unit |
-
2002
- 2002-02-28 JP JP2002052865A patent/JP3602830B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229783A (ja) * | 2004-02-16 | 2005-08-25 | Omron Corp | 燃料電池発電システム用パワーコンディショナおよびこれを用いた燃料電池発電システム |
| US7466565B2 (en) | 2005-06-30 | 2008-12-16 | Tdk Corporation | Switching power supply unit and voltage detection circuit |
| US7800922B2 (en) | 2006-10-24 | 2010-09-21 | Tdk Corporation | Switching power supply unit |
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| Publication number | Publication date |
|---|---|
| JP3602830B2 (ja) | 2004-12-15 |
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