JP2003249660A5 - - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、絶縁体上の半導体層にチャネルが形成されてトランジスタ動作を行う電界効果トランジスタ(SOI−MOSFETと略記する。SOIは、Silicon on Insulator、又は、Semiconductor on Insulatorの略称)において、基板浮遊効果を抑制する半導体装置及びその製造方法に関するものである。
[0001]
Field of the Invention
The present invention relates to a method of manufacturing a semiconductor device, and in particular, a field effect transistor (abbreviated as SOI-MOSFET, in which a channel is formed in a semiconductor layer on an insulator to perform a transistor operation. SOI is Silicon on Insulator or Semiconductor). The present invention relates to a semiconductor device that suppresses the substrate floating effect and a manufacturing method thereof .

【0016】
本発明の目的は、SOI基板(SOI構造を持つ半導体基板)に形成される半導体装置において、基板浮遊効果を抑制するとともに、バックチャネルを抑制することのできる電界効果トランジスタを搭載した半導体装置とその製造方法を提供することにある。
[0016]
An object of the present invention, there is provided a semiconductor device formed on an SOI substrate (semiconductor substrate having an SOI structure), as well as suppressing the floating body effect, a semiconductor device equipped with a field-effect transistor capable of suppressing the back channel and its It is in providing a manufacturing method .

【0024】
上述した本発明の半導体装置の第1、2の製造方法に共通する形態として、前記基板が、支持基板とその上の絶縁体と、更に前記絶縁体を覆う素子形成領域となる半導体領域から構成される、或いは、前記基板の全体が半導体である、という構成を有する。
また、本発明の半導体装置は、半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース/ドレイン領域が設けられた第1導電型及び第2導電型の電界効果型トランジスタが同一基板上に形成され、第1導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第1の導電性材料、第2の導電性材料がこの順に積層された構造を持ち、第2導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第2の導電性材料が設けられたものである。
あるいは半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース/ドレイン領域が設けられた第1導電型及び第2導電型の電界効果型トランジスタが同一基板上に形成され、第1導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第1の導電性材料、第2の導電性材料、第3の導電性材料がこの順に積層された構造を持ち、第2導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第2の導電性材料、第3の導電性材料がこの順に積層された構造を持つことを特徴とする半導体装置を開示している
これらの半導体装置において、第1導電型の電界効果型トランジスタのゲート電極を構成する第2の導電性材料と、第2導電型の電界効果型トランジスタのゲート電極を構成する第2の導電性材料は同一工程において堆積されたものであることが望ましい。また上述の後者の半導体装置においては、ゲート電極において前記第2の導電性材料が、第3の導電性材料の下方及び側方に設けられることが好適である。
[0024]
As a mode common to the first and second manufacturing methods of the semiconductor device of the present invention described above, the substrate includes a supporting substrate, an insulator thereon, and a semiconductor region serving as an element forming region covering the insulator. Or the whole of the substrate is a semiconductor.
In the semiconductor device of the present invention, the first conductivity type and the second conductivity type in which the conductive gate electrode is provided on the semiconductor via the gate insulating film and the source / drain regions are provided in the semiconductor region with the gate electrode interposed therebetween. A conductive field effect transistor is formed on the same substrate, and a gate electrode of the first conductive field effect transistor is in contact with the gate insulating film, and the first conductive material and the second conductive material are formed of the same. It has the structure laminated | stacked in order, and the gate electrode of the 2nd conductivity type field effect transistor is in contact with a gate insulating film, and the 2nd conductive material is provided.
Alternatively, a first conductive type and a second conductive type field effect transistor in which a conductive gate electrode is provided on a semiconductor via a gate insulating film and source / drain regions are provided in the semiconductor region with the gate electrode interposed therebetween are The gate electrode of the first conductivity type field effect transistor formed on the same substrate is in contact with the gate insulating film, and the first conductive material, the second conductive material, and the third conductive material are in this order The gate electrode of the second conductivity type field effect transistor is in contact with the gate insulating film, and the second conductive material and the third conductive material are stacked in this order. Discloses a semiconductor device characterized by
In these semiconductor devices, a second conductive material forming the gate electrode of the first conductive field effect transistor, and a second conductive material forming the gate electrode of the second conductive field effect transistor Is desirably deposited in the same process. In the latter semiconductor device described above, preferably, the second conductive material is provided below and to the side of the third conductive material in the gate electrode.

【発明の名称】半導体装置およびその製造方法Patent application title: Semiconductor device and method of manufacturing the same

Claims (37)

少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第1導電型トランジスタの形成領域と第2導電型トランジスタの形成領域とが設定され、前記半導体領域上に第1の絶縁膜を形成した後、少なくとも下層が第2の導電性材料よりなるマスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第1導電型トランジスタの形成領域にダミーゲート電極を、前記第2導電型トランジスタの形成領域に第2のゲート電極をそれぞれ設けるとともに、前記第2のゲート電極下の前記第1の絶縁膜を第2のゲート絶縁膜とならしめ、前記第1導電型トランジスタの形成領域において、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設け、前記第2導電型トランジスタの形成領域において、前記第2のゲート電極をマスクにして、前記第2のゲート電極の両側に第2導電型のソース/ドレイン領域を設け、少なくとも前記第1導電型のソース/ドレイン領域、前記第2導電型のソース/ドレイン領域、前記第2のゲート電極及び前記ダミーゲート電極を覆うように前記第1の絶縁膜上に第2の絶縁膜を堆積し、少なくとも前記ダミーゲート電極上部の前記第2の絶縁膜を一部除去して前記ダミーゲート電極を露出させ、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上に第1のゲート絶縁膜を介して第1の導電性材料を埋め込むことにより第1のゲート電極を形成することを特徴とする半導体装置の製造方法。In a substrate having a semiconductor region at least on the surface, a formation region of a first conductivity type transistor and a formation region of a second conductivity type transistor are set in the semiconductor region, and a first insulating film is formed on the semiconductor region And depositing a mask material layer at least the lower layer of which is a second conductive material, and patterning the mask material layer to form a dummy gate electrode in a formation region of the first conductivity type transistor; Forming a second gate electrode in the formation region of each of the first and second gate electrodes and aligning the first insulating film under the second gate electrode with a second gate insulating film; Using the dummy gate electrode as a mask, source / drain regions of the first conductivity type are provided on both sides of the dummy gate electrode; In the formation region of the transistor, using the second gate electrode as a mask, source / drain regions of the second conductivity type are provided on both sides of the second gate electrode, and at least the source / drain region of the first conductivity type; A second insulating film is deposited on the first insulating film so as to cover the source / drain region of the second conductivity type, the second gate electrode, and the dummy gate electrode, and at least the upper portion of the dummy gate electrode A slit is provided by partially removing the second insulating film to expose the dummy gate electrode and selectively removing the dummy gate electrode, and a first gate on the semiconductor region in the slit A method of manufacturing a semiconductor device, comprising forming a first gate electrode by embedding a first conductive material through an insulating film. 前記第1導電型がn型で前記第2導電型がp型であるときは、前記n型トランジスタの前記第1のゲート電極のうち、前記第1のゲート絶縁膜に接する部分を構成する前記第1の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さい請求項1記載の半導体装置の製造方法。When the first conductivity type is n-type and the second conductivity type is p-type, the first gate electrode of the n-type transistor constitutes a portion in contact with the first gate insulating film. The first conductive material has a work function larger than the absolute value of the energy difference between the vacuum level and the lower end of the silicon conduction band, and from the vacuum level to the middle between the lower end of the conduction band of silicon and the center of the forbidden band of silicon 2. A method of manufacturing a semiconductor device according to claim 1, wherein the absolute value of the value obtained by subtracting the energy corresponding to. 前記第1導電型がn型で前記第2導電型がp型であるときは、前記n型トランジスタの前記第1のゲート電極のうち、前記第1のゲート絶縁膜に接する部分を構成する前記第1の導電性材料は、エルビウムシリサイドである請求項1又は2記載の半導体装置の製造方法。When the first conductivity type is n-type and the second conductivity type is p-type, the first gate electrode of the n-type transistor constitutes a portion in contact with the first gate insulating film. The method of manufacturing a semiconductor device according to claim 1, wherein the first conductive material is erbium silicide. 前記第1導電型がn型で前記第2導電型がp型であるときは、前記マスク材料層のうち、少なくとも前記第1の絶縁膜に接する部分を構成する前記第2の導電性材料の仕事関数は、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きい請求項1乃至3記載の半導体装置の製造方法。When the first conductive type is n-type and the second conductive type is p-type, the second conductive material constituting a portion of the mask material layer in contact with at least the first insulating film The work function is smaller than the absolute value of the energy difference between the vacuum level and the top of the silicon valence band, and an energy corresponding to the middle of the top of the valence band of silicon and the middle of the forbidden band of silicon is subtracted from the vacuum level 4. The method of manufacturing a semiconductor device according to claim 1, wherein the value is larger than the absolute value of the value. 前記マスク材料層のうち、少なくとも前記第1の絶縁膜に接する部分を構成する前記第2の導電性材料が、多結晶シリコンゲルマニウム混晶である請求項1乃至4記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein the second conductive material constituting at least a portion of the mask material layer in contact with the first insulating film is polycrystalline silicon germanium mixed crystal. 前記マスク材料層が、下から順にp+型シリコンゲルマニウム混晶、シリコン窒化膜の積層膜である請求項1乃至5記載の半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 1, wherein the mask material layer is a laminated film of p + -type silicon germanium mixed crystal and a silicon nitride film in order from the bottom. 少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第1導電型トランジスタの形成領域と第2導電型トランジスタの形成領域とが設定され、前記半導体領域上に第3の絶縁膜を形成した後マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第1導電型トランジスタの形成領域に第1のダミーゲート電極を、前記第2導電型トランジスタの形成領域に第2のダミーゲート電極をそれぞれ設けるとともに、前記第1導電型トランジスタの形成領域において、前記第1のダミーゲート電極をマスクにして、前記第1のダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設け、前記第2導電型のトランジスタ形成領域において、前記第2のダミーゲート電極をマスクにして、前記第2のダミーゲート電極の両側に第2導電型のソース/ドレイン領域を設けるか、或いは、前記第2導電型トランジスタの形成領域において、前記第2のダミーゲート電極をマスクにして、前記第2のダミーゲート電極の両側に第2導電型のソース/ドレイン領域を設け、前記第1導電型のトランジスタ形成領域において、前記第1のダミーゲート電極をマスクにして、前記第1のダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設けるかして、少なくとも前記第1導電型のソース/ドレイン領域、前記第2導電型のソース/ドレイン領域、前記第1のダミーゲート電極及び前記第2のダミーゲート電極を覆うように第4の絶縁膜を堆積し、少なくとも前記第1のダミーゲート電極の上部が露出するように前記第4の絶縁膜を一部除去し、露出した前記第1のダミーゲート電極を除去して第1のスリットを設け、前記第1のスリット中において、前記半導体領域上に第3のゲート絶縁膜を介して第3の導電性材料を埋め込んで第3のゲート電極を形成し、前記第2のダミーゲート電極を除去して第2のスリットを設け、前記第2のスリット中において、前記半導体領域上に第4のゲート絶縁膜を介して第4の導電性材料を埋め込んで第4のゲート電極を形成することを特徴とする半導体装置の製造方法。In a substrate having a semiconductor region at least on the surface, a formation region of a first conductivity type transistor and a formation region of a second conductivity type transistor are set in the semiconductor region, and a third insulating film is formed on the semiconductor region By depositing a mask material layer and patterning the mask material layer, a first dummy gate electrode is formed in the formation region of the first conductivity type transistor, and a second dummy gate is formed in the formation region of the second conductivity type transistor. An electrode is provided, and in the formation region of the first conductivity type transistor, source / drain regions of the first conductivity type are provided on both sides of the first dummy gate electrode using the first dummy gate electrode as a mask. In the transistor formation region of the second conductivity type, the second dummy gate electrode is used as a mask to form the second dummy gate electrode. Either providing source / drain regions of the second conductivity type on both sides of the gate electrode, or using the second dummy gate electrode as a mask in the formation region of the second conductivity type transistor, the second dummy gate electrode Source / drain regions of the second conductivity type are provided on both sides of the first dummy gate electrode in the transistor formation region of the first conductivity type as a mask, and At least the source / drain region of the first conductivity type, the source / drain region of the second conductivity type, the first dummy gate electrode, and the second dummy gate by providing source / drain regions of the conductivity type Depositing a fourth insulating film so as to cover the electrode, and partially removing the fourth insulating film so as to expose at least the upper portion of the first dummy gate electrode; The exposed first dummy gate electrode is removed to provide a first slit, and in the first slit, a third conductive material is embedded on the semiconductor region via a third gate insulating film. Form a third gate electrode, remove the second dummy gate electrode and provide a second slit, and in the second slit, a fourth gate insulating film on the semiconductor region in the second slit. A method of manufacturing a semiconductor device, comprising burying a fourth conductive material to form a fourth gate electrode. 前記第1導電型がn型で前記第2導電型がp型であるときは、n型トランジスタの前記第3のゲート電極のうち、前記第3のゲート絶縁膜に接する部分を構成する前記第3の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さく、前記第1導電型がp型で前記第2導電型がn型であるときは、n型トランジスタの前記第4のゲート電極のうち、前記第4のゲート絶縁膜に接する部分を構成する前記第4の導電性材料は、その仕事関数が、真空準位とシリコン伝導帯下端とのエネルギー差の絶対値より大きく、真空準位から、シリコンの伝導帯下端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも小さい請求項7記載の半導体装置の製造方法。When the first conductivity type is n-type and the second conductivity type is p-type, the third gate electrode of an n-type transistor may be configured to form a portion in contact with the third gate insulating film. In the third conductive material, the work function is larger than the absolute value of the energy difference between the vacuum level and the lower end of the silicon conduction band, and from the vacuum level to the middle between the lower end of the conduction band of silicon and the center of the forbidden band of silicon When the first conductivity type is p type and the second conductivity type is n type, the fourth gate electrode of the n type transistor is smaller than the absolute value of the value obtained by subtracting the corresponding energy. The work function of the fourth conductive material forming the portion in contact with the fourth gate insulating film is larger than the absolute value of the energy difference between the vacuum level and the lower end of the silicon conduction band, and from the vacuum level, silicon Lower end of silicon and forbidden silicon The method of manufacturing a semiconductor device of a small claim 7 than the absolute value of the value obtained by subtracting the energy corresponding to the middle of the central. 前記第1導電型がn型で前記第2導電型がp型であるときは、n型トランジスタの前記第3のゲート電極のうち、前記第3のゲート絶縁膜に接する部分を構成する前記第3の導電性材料が、前記第1導電型がp型で前記第2導電型がn型であるときは、n型トランジスタの前記第4のゲート電極のうち、前記第4のゲート絶縁膜に接する部分を構成する前記第4の導電性材料が、エルビウムシリサイドである請求項7又は8記載の半導体装置の製造方法。When the first conductivity type is n-type and the second conductivity type is p-type, the third gate electrode of an n-type transistor may be configured to form a portion in contact with the third gate insulating film. When the first conductive type is p-type and the second conductive type is n-type, the fourth gate insulating film of the fourth gate electrodes of the n-type transistor is selected as the third conductive material. 9. The method of manufacturing a semiconductor device according to claim 7, wherein the fourth conductive material forming the contacting portion is erbium silicide. 前記第1導電型がn型で前記第2導電型がp型であるときは、p型トランジスタの前記第4のゲート電極のうち、前記第4のゲート絶縁膜に接する部分を構成する前記第4の導電性材料は、その仕事関数が、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きく、前記第1導電型がp型で前記第2導電型がn型であるときは、p型トランジスタの前記第3のゲート電極のうち、前記第3のゲート絶縁膜に接する部分を構成する前記第3の導電性材料は、その仕事関数が、真空準位とシリコン価電子帯上端とのエネルギー差の絶対値より小さく、真空準位から、シリコンの価電子帯上端とシリコンの禁制帯中央との中間に相当するエネルギーを引いた値の絶対値よりも大きい請求項7乃至9記載の半導体装置の製造方法。When the first conductivity type is n-type and the second conductivity type is p-type, the fourth gate electrode of the p-type transistor constitutes a portion in contact with the fourth gate insulating film. The conductive material of No. 4 has a work function smaller than the absolute value of the energy difference between the vacuum level and the top of the silicon valence band, and from the vacuum level, the top of the valence band of silicon and the center of the forbidden band of silicon When the first conductivity type is p-type and the second conductivity type is n-type, which is larger than the absolute value of the value obtained by subtracting the energy corresponding to the middle, the third gate electrode of the p-type transistor The work function of the third conductive material forming the portion in contact with the third gate insulating film is smaller than the absolute value of the energy difference between the vacuum level and the upper end of the silicon valence band; From the silicon valence band top and silico The method of manufacturing a semiconductor device of large claims 7 to 9, wherein than the absolute value of the value obtained by subtracting the energy corresponding to the middle of the forbidden band center. 前記第1導電型がn型で前記第2導電型がp型であるときは、p型トランジスタの前記第4のゲート電極のうち、前記第4のゲート絶縁膜に接する部分を構成する前記第4の導電性材料が、前記第1導電型がp型で前記第2導電型がn型であるときは、p型トランジスタの前記第3のゲート電極のうち、前記第3のゲート絶縁膜に接する部分を構成する前記第3の導電性材料が、p+型ポリシリコン又はp+型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかである請求項7乃至10記載の半導体装置の製造方法。When the first conductivity type is n-type and the second conductivity type is p-type, the fourth gate electrode of the p-type transistor constitutes a portion in contact with the fourth gate insulating film. When the first conductive type is p-type and the second conductive type is n-type, the fourth conductive material is the third gate insulating film of the third gate electrodes of the p-type transistor. The method of manufacturing a semiconductor device according to any one of claims 7 to 10, wherein the third conductive material forming the contacting portion is any of p + -type polysilicon, p + -type polycrystalline silicon germanium mixed crystal or platinum silicide. 前記第1導電型がn型で前記第2導電型がp型であるときは、前記第3のゲート電極の構成が、少なくとも前記第3のゲート絶縁膜に接するエルビウムシリサイドと、その上を覆うp+型ポリシリコン又はp+型多結晶シリコンゲルマニウム混晶又は白金シリサイドのいずれかと、を含み、前記第4のゲート電極のうち、少なくとも前記第4のゲート絶縁膜に接する部分を構成する前記第4の導電性材料が、前記第3のゲート電極において、エルビウムシリサイドを覆う材料と同一である請求項7乃至11記載の半導体装置の製造方法。When the first conductivity type is n-type and the second conductivity type is p-type, the configuration of the third gate electrode covers at least the erbium silicide in contact with the third gate insulating film. the fourth of the fourth gate electrodes, which includes at least a portion of the fourth gate electrode in contact with the fourth gate insulating film, and includes any of p + -type polysilicon or p + -type polycrystalline silicon germanium mixed crystal or platinum silicide 12. The method of manufacturing a semiconductor device according to claim 7, wherein the conductive material is the same as the material covering the erbium silicide in the third gate electrode. 前記マスク材料層が、シリコン窒化膜である請求項7乃至12記載の半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 7, wherein the mask material layer is a silicon nitride film. 前記基板が、支持基板とその上の絶縁体と、更に前記絶縁体を覆う素子形成領域となる半導体領域から構成される請求項1乃至13記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to any one of claims 1 to 13, wherein the substrate comprises a supporting substrate, an insulator thereon, and a semiconductor region serving as an element forming region covering the insulator. 前記基板の全体が半導体である請求項1乃至13記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 1, wherein the entire substrate is a semiconductor. 少なくとも表面に半導体領域を持つ基板において、前記半導体領域上に第1の絶縁膜を形成した後、少なくとも下層が導電性材料よりなり上層にシリコン窒化膜よりなる層を持つマスク材料層を堆積し、前記マスク材料層をパターニングすることによりダミーゲート電極を設け、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設け、少なくとも前記第1導電型のソース/ドレイン領域と前記ダミーゲート電極を覆うように前記第1の絶縁膜上に第2の絶縁膜を堆積し、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてCMP工程を実施することにより前記シリコン窒化膜上の前記第2の絶縁膜を除去し、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上に第1のゲート絶縁膜を介して第1の導電性材料を埋め込むことにより第1のゲート電極を形成することを特徴とする半導体装置の製造方法。In a substrate having a semiconductor region at least on the surface, a first insulating film is formed on the semiconductor region, and then a mask material layer having a layer made of a conductive material at least in the lower layer and a layer made of a silicon nitride film is deposited. A dummy gate electrode is provided by patterning the mask material layer, and a source / drain region of the first conductivity type is provided on both sides of the dummy gate electrode using the dummy gate electrode as a mask, and at least the first conductivity type A second insulating film is deposited on the first insulating film so as to cover the source / drain regions and the dummy gate electrode, and CMP is performed using the silicon nitride film provided on the upper layer portion of the mask material layer as a stopper. The second insulating film on the silicon nitride film is removed by performing the step, and the dummy gate electrode is selectively removed. And forming a first gate electrode by embedding a first conductive material on the semiconductor region through the first gate insulating film in the slit. Manufacturing method. 少なくとも表面に半導体領域を持つ基板において、前記半導体領域上に第1の絶縁膜を形成した後、少なくとも下層が多結晶シリコンまたは多結晶SiGeよりなり上層にシリコン窒化膜よりなる層を持つマスク材料層を堆積し、前記マスク材料層をパターニングすることによりダミーゲート電極を設け、前記ダミーゲート電極をマスクにして、前記ダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設け、少なくとも前記第1導電型のソース/ドレイン領域と前記ダミーゲート電極を覆うように前記第1の絶縁膜上に第2の絶縁膜を堆積し、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてCMP工程を実施することにより前記シリコン窒化膜上の前記第2の絶縁膜を除去し、前記ダミーゲート電極を選択的に除去することによりスリットを設け、前記スリット中において、前記半導体領域上に第1のゲート絶縁膜を介して第1の導電性材料を埋め込むことにより第1のゲート電極を形成することを特徴とする半導体装置の製造方法。In a substrate having a semiconductor region at least on the surface, after forming a first insulating film on the semiconductor region, at least a lower layer is made of polycrystalline silicon or polycrystalline SiGe, and a mask material layer having a layer made of silicon nitride on the upper layer Forming a dummy gate electrode by patterning the mask material layer, providing a source / drain region of the first conductivity type on both sides of the dummy gate electrode using the dummy gate electrode as a mask; A second insulating film is deposited on the first insulating film so as to cover the source / drain region of one conductivity type and the dummy gate electrode, and the silicon nitride film provided on the upper layer portion of the mask material layer The second insulating film on the silicon nitride film is removed by performing a CMP process using the A slit is provided by selectively removing the electrode, and a first conductive material is embedded in the slit through the first gate insulating film in the slit to form a first gate electrode. And manufacturing a semiconductor device. 前記ダミーゲート電極を選択的に除去することによりスリットを設けたのち、前記スリット中において、前記第1の絶縁膜を除去した後、前記第1のゲート絶縁膜を形成することを特徴とする、請求項16乃至17の半導体装置の製造方法After a slit is provided by selectively removing the dummy gate electrode, the first insulating film is removed in the slit, and then the first gate insulating film is formed. A method of manufacturing a semiconductor device according to claim 16 前記ダミーゲート電極を選択的に除去することによりスリットを設けたのち、前記スリット中において、前記第1の絶縁膜を第1のゲート絶縁膜とすることを特徴とする、請求項16乃至17の半導体装置の製造方法18. A slit is provided by selectively removing the dummy gate electrode, and then in the slit, the first insulating film is used as a first gate insulating film. Semiconductor device manufacturing method 前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてCMP工程を実施することにより前記シリコン窒化膜上の前記第2の絶縁膜を除去したのち、レジストをマスクに前記シリコン窒化膜だけ除去し、レジストを除去したのちに前記ダミーゲート電極の残りの領域を除去することにより前記スリットを設けることを特徴とする、請求項16の半導体装置の製造方法After the second insulating film on the silicon nitride film is removed by performing a CMP process using the silicon nitride film provided in the upper layer portion of the mask material layer as a stopper, the silicon nitride film is formed using a resist as a mask 17. The method of manufacturing a semiconductor device according to claim 16, wherein said slit is provided by removing only the film and removing the remaining region of said dummy gate electrode after removing the resist. 前記マスク材料層は上層にシリコン窒化膜よりなる層を持つように形成されていることと、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてCMP工程を実施することにより前記シリコン窒化膜上の前記第2の絶縁膜を除去して前記ダミーゲート電極を露出させることを特徴とする、請求項1の半導体装置の製造方法。The mask material layer is formed to have a layer made of a silicon nitride film in the upper layer, and a CMP process is performed using the silicon nitride film provided in the upper layer portion of the mask material layer as a stopper. 2. The method according to claim 1, wherein the dummy gate electrode is exposed by removing the second insulating film on the silicon nitride film. 前記ダミーゲート電極を選択的に除去することによりスリットを設けたのち、前記スリット中において、前記第1の絶縁膜を除去した後、前記第1のゲート絶縁膜を形成することを特徴とする、請求項21の半導体装置の製造方法After a slit is provided by selectively removing the dummy gate electrode, the first insulating film is removed in the slit, and then the first gate insulating film is formed. A method of manufacturing a semiconductor device according to claim 21. 前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてCMP工程を実施することにより前記シリコン窒化膜上の前記第2の絶縁膜を除去したのち、レジストをマスクに前記シリコン窒化膜だけ除去し、レジストを除去したのちに前記ダミーゲート電極の残りの領域を除去することにより前記スリットを設けることを特徴とする、請求項21の半導体装置の製造方法After the second insulating film on the silicon nitride film is removed by performing a CMP process using the silicon nitride film provided in the upper layer portion of the mask material layer as a stopper, the silicon nitride film is formed using a resist as a mask 22. The method for manufacturing a semiconductor device according to claim 21, wherein said slit is provided by removing only the film and removing the remaining region of said dummy gate electrode after removing the resist. 前記第1導電型がn型で前記第2導電型がp型であるときは、前記n型トランジスタの前記第1のゲート電極のうち、前記第1のゲート絶縁膜に接する部分を構成する前記第1の導電性材料は、エルビウムシリサイドである請求項21乃至23記載の半導体装置の製造方法。When the first conductivity type is n-type and the second conductivity type is p-type, the first gate electrode of the n-type transistor constitutes a portion in contact with the first gate insulating film. The method of manufacturing a semiconductor device according to claim 21, wherein the first conductive material is erbium silicide. 前記マスク材料層のうち、前記第1の絶縁膜に接する部分を構成する前記第2の導電性材料が、p+型シリコンゲルマニウム混晶層である請求項21乃至24記載の半導体装置の製造方法。25. The method of manufacturing a semiconductor device according to claim 21, wherein the second conductive material constituting a portion of the mask material layer in contact with the first insulating film is a p + -type silicon germanium mixed crystal layer. 前記マスク材料層は上層にシリコン窒化膜よりなる層を持つように形成されていることと、前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてCMP工程を実施することにより少なくとも前記第1のダミーゲート電極の上部が露出するように前記第4の絶縁膜を一部除去することを特徴とする、請求項7の半導体装置の製造方法。The mask material layer is formed to have a layer made of a silicon nitride film in the upper layer, and a CMP process is performed using the silicon nitride film provided in the upper layer portion of the mask material layer as a stopper. 8. The method of manufacturing a semiconductor device according to claim 7, wherein the fourth insulating film is partially removed such that at least the upper portion of the first dummy gate electrode is exposed. 前記第1または第2のダミーゲート電極を選択的に除去することにより前記第1または第2のスリットをそれぞれ設けたのち、前記第1または第2のスリット中において、第3または第4の絶縁膜をそれぞれ除去した後、改めて第3または第4のゲート絶縁膜をそれぞれ形成することを特徴とする、請求項26の半導体装置の製造方法After providing the first or second slit by selectively removing the first or second dummy gate electrode, a third or fourth insulation is formed in the first or second slit. The method of manufacturing a semiconductor device according to claim 26, wherein after removing each film, a third or fourth gate insulating film is formed again. 前記第1または第2のダミーゲート電極を選択的に除去することにより前記第1または第2のスリットをそれぞれ設けたのち、前記第1または第2のスリット中のそれぞれ第3または第4の絶縁膜をそれぞれ第3または第4のゲート絶縁膜として用いることを特徴とする、請求項26の半導体装置の製造方法After the first and second slits are provided by selectively removing the first and second dummy gate electrodes, respectively, third and fourth insulations in the first and second slits, respectively The method according to claim 26, wherein the film is used as a third or fourth gate insulating film, respectively. 前記マスク材料層のうち上層部に設けられた前記シリコン窒化膜をストッパとしてCMP工程を実施することにより前記シリコン窒化膜上の前記第2の絶縁膜を除去したのち、レジストをマスクに前記シリコン窒化膜だけ除去し、レジストを除去したのちに前記ダミーゲート電極の残りの領域を除去することにより前記スリットを設けることを特徴とする、請求項26の半導体装置の製造方法After the second insulating film on the silicon nitride film is removed by performing a CMP process using the silicon nitride film provided in the upper layer portion of the mask material layer as a stopper, the silicon nitride film is formed using a resist as a mask The method of manufacturing a semiconductor device according to claim 26, wherein said slit is provided by removing only the film and removing the remaining region of said dummy gate electrode after removing the resist. n型電界効果型トランジスタを形成する領域において、スリット中のゲート絶縁膜上に埋めこむ導電性材料がエルビウムシリサイドである請求項26乃至29記載の半導体装置の製造方法。30. The method of manufacturing a semiconductor device according to claim 26, wherein the conductive material embedded on the gate insulating film in the slit is erbium silicide in a region where the n-type field effect transistor is to be formed. 前記マスク材料層のうち、前記第1の絶縁膜に接する部分を構成する前記第2の導電性材料が、白金シリサイドである請求項26乃至29記載の半導体装置の製造方法。30. The method of manufacturing a semiconductor device according to claim 26, wherein the second conductive material constituting a portion of the mask material layer in contact with the first insulating film is platinum silicide. 少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第1導電型トランジスタの形成領域と第2導電型トランジスタの形成領域とが設定され、前記半導体領域上に第3の絶縁膜を形成した後マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第1導電型トランジスタの形成領域に第1のダミーゲート電極を、前記第2導電型トランジスタの形成領域に第2のダミーゲート電極をそれぞれ設けるとともに、前記第1導電型トランジスタの形成領域において、前記第1のダミーゲート電極をマスクにして、前記第1のダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設け、前記第2導電型のトランジスタ形成領域において、前記第2のダミーゲート電極をマスクにして、前記第2のダミーゲート電極の両側に第2導電型のソース/ドレイン領域を設けるか、或いは、前記第2導電型トランジスタの形成領域において、前記第2のダミーゲート電極をマスクにして、前記第2のダミーゲート電極の両側に第2導電型のソース/ドレイン領域を設け、前記第1導電型のトランジスタ形成領域において、前記第1のダミーゲート電極をマスクにして、前記第1のダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設けるかして、少なくとも前記第1導電型のソース/ドレイン領域、前記第2導電型のソース/ドレイン領域、前記第1のダミーゲート電極及び前記第2のダミーゲート電極を覆うように第4の絶縁膜を堆積し、少なくとも前記第1のダミーゲート電極の上部が露出するように前記第4の絶縁膜を一部除去し、露出した前記第1のダミーゲート電極を除去して第1のスリットを設け、第1のスリット中において、前記半導体領域上に第3のゲート絶縁膜を介して第3の導電性材料を埋め込み、前記第2のダミーゲート電極周辺の第3の導電性材料を除去したのち、前記第2のダミーゲート電極を除去して第2のスリットを設け、前記第2のスリット中の第4のゲート絶縁膜上、及び第1のスリット中の第3の導電性材料上に第4の導電性材料を埋め込むことと、前記第1のスリット中に第3のゲート電極が、前記第2のスリット中に第4のゲート電極がそれぞれ形成されることを特徴とする半導体装置の製造方法。In a substrate having a semiconductor region at least on the surface, a formation region of a first conductivity type transistor and a formation region of a second conductivity type transistor are set in the semiconductor region, and a third insulating film is formed on the semiconductor region By depositing a mask material layer and patterning the mask material layer, a first dummy gate electrode is formed in the formation region of the first conductivity type transistor, and a second dummy gate is formed in the formation region of the second conductivity type transistor. An electrode is provided, and in the formation region of the first conductivity type transistor, source / drain regions of the first conductivity type are provided on both sides of the first dummy gate electrode using the first dummy gate electrode as a mask. In the transistor formation region of the second conductivity type, the second dummy gate electrode is used as a mask to form the second dummy gate electrode. Either providing source / drain regions of the second conductivity type on both sides of the gate electrode, or using the second dummy gate electrode as a mask in the formation region of the second conductivity type transistor, the second dummy gate electrode Source / drain regions of the second conductivity type are provided on both sides of the first dummy gate electrode in the transistor formation region of the first conductivity type as a mask, and At least the source / drain region of the first conductivity type, the source / drain region of the second conductivity type, the first dummy gate electrode, and the second dummy gate by providing source / drain regions of the conductivity type Depositing a fourth insulating film so as to cover the electrode, and partially removing the fourth insulating film so as to expose at least the upper portion of the first dummy gate electrode; The exposed first dummy gate electrode is removed to form a first slit, and in the first slit, a third conductive material is embedded on the semiconductor region via a third gate insulating film, After removing the third conductive material around the second dummy gate electrode, the second dummy gate electrode is removed to provide a second slit, and the fourth gate insulation in the second slit is formed. Embedding a fourth conductive material on the film and on the third conductive material in the first slit, a third gate electrode in the first slit, and in the second slit A method of manufacturing a semiconductor device, wherein a fourth gate electrode is formed respectively. 少なくとも表面に半導体領域を持つ基板において、前記半導体領域に第1導電型トランジスタの形成領域と第2導電型トランジスタの形成領域とが設定され、前記半導体領域上に第3の絶縁膜を形成した後マスク材料層を堆積し、前記マスク材料層をパターニングすることにより、前記第1導電型トランジスタの形成領域に第1のダミーゲート電極を、前記第2導電型トランジスタの形成領域に第2のダミーゲート電極をそれぞれ設けるとともに、前記第1導電型トランジスタの形成領域において、前記第1のダミーゲート電極をマスクにして、前記第1のダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設け、前記第2導電型のトランジスタ形成領域において、前記第2のダミーゲート電極をマスクにして、前記第2のダミーゲート電極の両側に第2導電型のソース/ドレイン領域を設けるか、或いは、前記第2導電型トランジスタの形成領域において、前記第2のダミーゲート電極をマスクにして、前記第2のダミーゲート電極の両側に第2導電型のソース/ドレイン領域を設け、前記第1導電型のトランジスタ形成領域において、前記第1のダミーゲート電極をマスクにして、前記第1のダミーゲート電極の両側に第1導電型のソース/ドレイン領域を設けるかして、少なくとも前記第1導電型のソース/ドレイン領域、前記第2導電型のソース/ドレイン領域、前記第1のダミーゲート電極及び前記第2のダミーゲート電極を覆うように第4の絶縁膜を堆積し、少なくとも前記第1のダミーゲート電極の上部が露出するように前記第4の絶縁膜を一部除去し、露出した前記第1のダミーゲート電極を除去して第1のスリットを設け、第1のスリット中において、前記半導体領域上に第3のゲート絶縁膜を介して第3の導電性材料を埋め込み、前記第2のダミーゲート電極周辺の第3の導電性材料を除去したのち、前記第2のダミーゲート電極を除去して第2のスリットを設け、前記第2のスリット中の第4のゲート絶縁膜上、及び第1のスリット中の第3の導電性材料上に第4の導電性材料を埋め込み、さらに第1のスリット中の第4の導電性材料、第3のゲート電極及び第4のゲート電極を形成することを特徴とする半導体装置の製造方法。In a substrate having a semiconductor region at least on the surface, a formation region of a first conductivity type transistor and a formation region of a second conductivity type transistor are set in the semiconductor region, and a third insulating film is formed on the semiconductor region By depositing a mask material layer and patterning the mask material layer, a first dummy gate electrode is formed in the formation region of the first conductivity type transistor, and a second dummy gate is formed in the formation region of the second conductivity type transistor. An electrode is provided, and in the formation region of the first conductivity type transistor, source / drain regions of the first conductivity type are provided on both sides of the first dummy gate electrode using the first dummy gate electrode as a mask. In the transistor formation region of the second conductivity type, the second dummy gate electrode is used as a mask to form the second dummy gate electrode. Either providing source / drain regions of the second conductivity type on both sides of the gate electrode, or using the second dummy gate electrode as a mask in the formation region of the second conductivity type transistor, the second dummy gate electrode Source / drain regions of the second conductivity type are provided on both sides of the first dummy gate electrode in the transistor formation region of the first conductivity type as a mask, and At least the source / drain region of the first conductivity type, the source / drain region of the second conductivity type, the first dummy gate electrode, and the second dummy gate by providing source / drain regions of the conductivity type Depositing a fourth insulating film so as to cover the electrode, and partially removing the fourth insulating film so as to expose at least the upper portion of the first dummy gate electrode; The exposed first dummy gate electrode is removed to form a first slit, and in the first slit, a third conductive material is embedded on the semiconductor region via a third gate insulating film, After removing the third conductive material around the second dummy gate electrode, the second dummy gate electrode is removed to provide a second slit, and the fourth gate insulation in the second slit is formed. A fourth conductive material is embedded on the film and on the third conductive material in the first slit, and the fourth conductive material in the first slit, the third gate electrode, and the fourth A method of manufacturing a semiconductor device comprising forming a gate electrode. 半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース/ドレイン領域が設けられた第1A first conductive gate electrode is provided on a semiconductor via a gate insulating film, and a source / drain region is provided in the semiconductor region with the gate electrode interposed therebetween. 導電型及び第2導電型の電界効果型トランジスタが同一基板上に形成され、第1導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第1の導電性材料、第2の導電性材料がこの順に積層された構造を持ち、第2導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第2の導電性材料が設けられた構造を持つことを特徴とする半導体装置。A field effect transistor of a conductivity type and a second conductivity type is formed on the same substrate, and a gate electrode of the field effect transistor of the first conductivity type is in contact with the gate insulating film to form a first conductive material, a second It has a structure in which a conductive material is stacked in this order, and the gate electrode of the second conductivity type field effect transistor is in contact with the gate insulating film and has a structure in which a second conductive material is provided. Semiconductor device. 半導体上にゲート絶縁膜を介して導電性のゲート電極が設け、ゲート電極をはさんで半導体領域にソース/ドレイン領域が設けられた第1導電型及び第2導電型の電界効果型トランジスタが同一基板上に形成され、第1導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第1の導電性材料、第2の導電性材料、第3の導電性材料がこの順に積層された構造を持ち、第2導電型の電界効果型トランジスタのゲート電極はゲート絶縁膜に接して、第2の導電性材料、第3の導電性材料がこの順に積層された構造を持つことを特徴とする半導体装置。A conductive gate electrode is provided on a semiconductor via a gate insulating film, and a field effect transistor of the first conductivity type and the second conductivity type in which a source / drain region is provided in the semiconductor region with the gate electrode interposed is the same. The gate electrode of the first conductivity type field effect transistor is formed on the substrate and in contact with the gate insulating film, and the first conductive material, the second conductive material, and the third conductive material are stacked in this order. The gate electrode of the second conductivity type field effect transistor is in contact with the gate insulating film, and the second conductive material and the third conductive material are stacked in this order. A semiconductor device to be characterized. 前記第1導電型の電界効果型トランジスタのゲート電極を構成する第2の導電性材料と、前記第2導電型の電界効果型トランジスタのゲート電極を構成する第2の導電性材料は同一工程において堆積されたものであることを特徴とする請求項34乃至35の半導体装置。The second conductive material forming the gate electrode of the first conductive field effect transistor and the second conductive material forming the gate electrode of the second conductive field transistor are in the same step. 36. The semiconductor device of claims 34 to 35, being deposited. ゲート電極において前記第2の導電性材料が、第3の導電性材料の下方及び側方に設けられることを特徴とする請求項35の半導体装置。The semiconductor device according to claim 35, wherein the second conductive material is provided below and to the side of the third conductive material in the gate electrode.
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