JP2003243622A - Memory cell array having ferroelectric capacitor and method of manufacturing the same - Google Patents
Memory cell array having ferroelectric capacitor and method of manufacturing the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを有するメモリセルアレイ、特に、セルトランジスタ
を有せず、強誘電体キャパシタのみを用いた単純マトリ
クス型のメモリセルアレイおよびその製造方法、さらに
前記メモリセルアレイを含む強誘電体メモリ装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory cell array having a ferroelectric capacitor, and more particularly to a simple matrix type memory cell array having no cell transistor and using only a ferroelectric capacitor, and a method for manufacturing the same. The present invention relates to a ferroelectric memory device including a memory cell array.
【０００２】[0002]
【背景技術および発明が解決しようとする課題】セルト
ランジスタを有せず、強誘電体キャパシタのみを用いた
単純マトリクス型のメモリセルアレイは、非常に簡単な
構造を有し、高い集積度を得ることができることから、
その開発が期待されている。そのようなメモリセルアレ
イの一例として、下部電極の相互間にも、強誘電体層が
設けられている場合がある。この場合、キャパシタに電
圧を印加すると、下部電極の側面からも強誘電体層に電
界がかかるため、キャパシタの特性を損ねることがあ
る。また、このような電界は、メモリセルの高集積化を
行なう場合に隣接するキャパシタに影響を与えることが
ある。BACKGROUND OF THE INVENTION A simple matrix type memory cell array that does not have cell transistors and uses only ferroelectric capacitors has a very simple structure and can achieve a high degree of integration. Because you can
Its development is expected. As an example of such a memory cell array, a ferroelectric layer may be provided between the lower electrodes. In this case, when a voltage is applied to the capacitor, an electric field is applied to the ferroelectric layer from the side surface of the lower electrode, which may impair the characteristics of the capacitor. Further, such an electric field may affect an adjacent capacitor when the memory cell is highly integrated.
【０００３】本発明の目的は、強誘電体キャパシタの特
性がよいメモリセルアレイおよびその製造方法、ならび
に強誘電体メモリ装置を提供することにある。An object of the present invention is to provide a memory cell array having excellent characteristics of a ferroelectric capacitor, a method of manufacturing the same, and a ferroelectric memory device.
【０００４】[0004]
【課題を解決するための手段】本発明のメモリセルアレ
イは、強誘電体キャパシタからなるメモリセルがマトリ
クス状に配列され、前記強誘電体キャパシタは、第１電
極と、該第１電極と交差する方向に配列された第２電極
と、少なくとも前記第１電極と前記第２電極との交差領
域に配置された強誘電体層と、を含み、前記第１電極の
側面は、前記強誘電体層より低誘電率である材料からな
る絶縁層により覆われている。In the memory cell array of the present invention, memory cells composed of ferroelectric capacitors are arranged in a matrix, and the ferroelectric capacitors intersect a first electrode and the first electrode. A second electrode arranged in a direction, and a ferroelectric layer arranged at least in a region where the first electrode and the second electrode intersect with each other, and a side surface of the first electrode has the ferroelectric layer. It is covered by an insulating layer made of a material having a lower dielectric constant.
【０００５】本発明によれば、第１電極の側面は、強誘
電体層より低誘電率である材料からなる絶縁層で覆われ
ている。低誘電率である材料は、電界の発生を抑えるこ
とができる。そのため、本発明によれば、第１電極の側
面からの電界の影響を抑えることができる。このことに
より、強誘電体キャパシタのヒステリシスループの角型
性を向上させることができる。その結果、本発明によれ
ば、強誘電体キャパシタの特性を向上させることができ
る。本発明は、下記の態様をとることができる。According to the present invention, the side surface of the first electrode is covered with an insulating layer made of a material having a dielectric constant lower than that of the ferroelectric layer. A material having a low dielectric constant can suppress the generation of an electric field. Therefore, according to the present invention, the influence of the electric field from the side surface of the first electrode can be suppressed. As a result, the squareness of the hysteresis loop of the ferroelectric capacitor can be improved. As a result, according to the present invention, the characteristics of the ferroelectric capacitor can be improved. The present invention can have the following aspects.
【０００６】（Ａ）前記第１電極の側面に、前記絶縁層
からなるサイドウォールが設けることができる。(A) A sidewall made of the insulating layer can be provided on the side surface of the first electrode.
【０００７】（Ｂ）前記絶縁層は、前記第１電極の相互
間を埋め込むように設けられることができる。この態様
によれば、第１電極の相互間は絶縁層で埋め込まれてい
るため、強誘電体層を平坦な面上に形成することができ
る。そのため、強誘電体層を容易に形成することができ
る。(B) The insulating layer may be provided so as to fill the space between the first electrodes. According to this aspect, since the insulating layer is embedded between the first electrodes, the ferroelectric layer can be formed on the flat surface. Therefore, the ferroelectric layer can be easily formed.
【０００８】（Ｃ）前記絶縁層の比誘電率は、３〜２８
であることができる。この態様によれば、下部電極の側
面からの電界の強さを効果的に抑えることができる。(C) The relative dielectric constant of the insulating layer is 3 to 28.
Can be According to this aspect, the strength of the electric field from the side surface of the lower electrode can be effectively suppressed.
【０００９】本発明の製造方法は、強誘電体キャパシタ
からなるメモリセルがマトリクス状に配列されたメモリ
セルアレイの製造方法であって、以下の工程を含む。The manufacturing method of the present invention is a method of manufacturing a memory cell array in which memory cells made of ferroelectric capacitors are arranged in a matrix, and includes the following steps.
【００１０】（ａ）基体の上に、所定のパターンを有す
る第１電極を形成する工程と、（ｂ）前記第１電極の側
面に、前記強誘電体層より低誘電率である材料からなる
絶縁層を形成する工程と、（ｃ）少なくとも、前記第１
電極の上に、強誘電体層を形成する工程と、（ｄ）前記
強誘電体層の上に、所定のパターンを有する第２電極を
形成する工程。(A) a step of forming a first electrode having a predetermined pattern on a substrate, and (b) a side surface of the first electrode made of a material having a dielectric constant lower than that of the ferroelectric layer. A step of forming an insulating layer, and (c) at least the first
Forming a ferroelectric layer on the electrode; and (d) forming a second electrode having a predetermined pattern on the ferroelectric layer.
【００１１】本発明によれば、工程（ｂ）により、第１
電極の側面に前記強誘電体層より低誘電率である材料か
らなる絶縁層を形成することができる。本発明は、下記
の態様をとることができる。According to the present invention, according to the step (b), the first
An insulating layer made of a material having a lower dielectric constant than the ferroelectric layer can be formed on the side surface of the electrode. The present invention can have the following aspects.
【００１２】（Ａ）工程（ｂ）は、前記基体および前記
第１電極の上に、前記絶縁層を形成し、前記第１電極の
上面が露出するまで、前記絶縁層を除去する工程を含む
ことができる。この態様によれば、第１電極の側面に絶
縁層からなるサイドウォールを設けることができる。(A) Step (b) includes a step of forming the insulating layer on the substrate and the first electrode, and removing the insulating layer until the upper surface of the first electrode is exposed. be able to. According to this aspect, the sidewall made of the insulating layer can be provided on the side surface of the first electrode.
【００１３】（Ｂ）工程（ｂ）は、さらに、前記絶縁層
の上面を平坦化した後、前記第１電極の上面が露出する
まで、前記絶縁層を除去することができる。この態様に
よれば、第１電極の相互間を埋め込むように絶縁層を形
成することができる。また、工程（ｃ）において、強誘
電体層を形成する際、平坦な面に形成できるため、強誘
電体層の成膜方法の自由度が増す。In step (B), the insulating layer may be removed after the upper surface of the insulating layer is flattened until the upper surface of the first electrode is exposed. According to this aspect, the insulating layer can be formed so as to fill the space between the first electrodes. Further, in the step (c), when the ferroelectric layer is formed, it can be formed on a flat surface, so that the degree of freedom in the method of forming the ferroelectric layer is increased.
【００１４】（Ｃ）工程（ｄ）において、前記強誘電体
層は、前記第２電極と同じパターンに形成される工程を
含むことができる。この態様によれば、強誘電体層を第
２電極と同じライン状に形成することができる。(C) In step (d), the ferroelectric layer may include the step of being formed in the same pattern as the second electrode. According to this aspect, the ferroelectric layer can be formed in the same line shape as the second electrode.
【００１５】本発明にかかるメモリセルアレイは、強誘
電体メモリ装置に用いることができる。The memory cell array according to the present invention can be used in a ferroelectric memory device.
【００１６】[0016]
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて説明する。
（第１の実施の形態）
１．デバイスの構造
図１は、本発明の第１の実施の形態に係るメモリセルア
レイを有する強誘電体メモリ装置１０００を模式的に示
す平面図である。強誘電体メモリ装置１０００は、メモ
リセルアレイ１００と、周辺回路部２００とを有する。
周辺回路部２００は、図１に示すように、メモリセルに
対して選択的に情報の書き込みもしくは読み出しを行う
ための各種回路を含み、例えば、下部電極（第１電極）
１２を選択的に制御するための第１駆動回路５０と、上
部電極（第２電極）１６を選択的に制御するための第２
駆動回路５２と、センスアンプなどの信号検出回路（図
示せず）とを含む。周辺回路部２００の具体例として
は、Ｙゲート、センスアンプ、入出力バッファ、Ｘアド
レスデコーダ、Ｙアドレスデコーダまたはアドレスバッ
ファを含むことができる。BEST MODE FOR CARRYING OUT THE INVENTION Examples of embodiments of the present invention will be described below. (First Embodiment) 1. Device Structure FIG. 1 is a plan view schematically showing a ferroelectric memory device 1000 having a memory cell array according to the first embodiment of the present invention. The ferroelectric memory device 1000 has a memory cell array 100 and a peripheral circuit section 200.
As shown in FIG. 1, the peripheral circuit section 200 includes various circuits for selectively writing or reading information to / from a memory cell, and includes, for example, a lower electrode (first electrode).
A first drive circuit 50 for selectively controlling 12 and a second drive circuit 50 for selectively controlling the upper electrode (second electrode) 16.
It includes a drive circuit 52 and a signal detection circuit (not shown) such as a sense amplifier. Specific examples of the peripheral circuit unit 200 may include a Y gate, a sense amplifier, an input / output buffer, an X address decoder, a Y address decoder or an address buffer.
【００１７】次に、本実施の形態にかかるメモリセルア
レイ１００について、図２を用いて説明する。図２は、
図１のＡ−Ａ線に沿ってメモリセルアレイ１００の一部
を模式的に示す断面図である。メモリセルアレイ１００
は、行選択のための下部電極（ワード線）１２と、列選
択のための上部電極（ビット線）１６とが直交するよう
に形成される。なお、下部電極１２がビット線、上部電
極１６がワード線でもよい。下部電極１２の相互間に
は、絶縁層１８が設けられている。そして、強誘電体層
１４は、下部電極１２と絶縁層１８の上に設けられ、さ
らに、強誘電体層１４の上に上部電極１６が設けられて
いる。絶縁層１８は、強誘電体層１４よりも低誘電率の
材料が用いられ、その比誘電率は、３〜２８であるもの
が好ましい。絶縁層１８の材質は、たとえば、酸化シリ
コン、窒化シリコン、酸化アルミニウム、タンタル酸化
膜などを挙げることができる。Next, the memory cell array 100 according to this embodiment will be described with reference to FIG. Figure 2
FIG. 2 is a cross-sectional view schematically showing a part of the memory cell array 100 taken along the line AA of FIG. 1. Memory cell array 100
Are formed so that the lower electrode (word line) 12 for row selection and the upper electrode (bit line) 16 for column selection are orthogonal to each other. The lower electrode 12 may be a bit line and the upper electrode 16 may be a word line. An insulating layer 18 is provided between the lower electrodes 12. The ferroelectric layer 14 is provided on the lower electrode 12 and the insulating layer 18, and the upper electrode 16 is further provided on the ferroelectric layer 14. The insulating layer 18 is made of a material having a dielectric constant lower than that of the ferroelectric layer 14, and the relative dielectric constant thereof is preferably 3 to 28. Examples of the material of the insulating layer 18 include silicon oxide, silicon nitride, aluminum oxide, and tantalum oxide film.
【００１８】２．作用効果
以下、本実施の形態に係るメモリセルアレイ１００の作
用効果を説明する。2. Operation and Effect The operation and effect of the memory cell array 100 according to this embodiment will be described below.
【００１９】本発明にかかるメモリセルアレイ１００
は、図２に示すように、下部電極１２の相互間に絶縁層
１８が形成されている。すなわち、下部電極１２の側面
は絶縁層１８に覆われている。低誘電率である材料から
なる絶縁層１８は、強誘電体層１４の場合と比して、下
部電極１２の側面からの電界が強誘電体層１４に与える
影響を抑えることができる。そのため、本発明によるメ
モリセルアレイ１００は、キャパシタのヒステリシスル
ープの角型性を向上させることができる。これにより、
強誘電体キャパシタの特性が向上したメモリセルアレイ
を得ることができる。また、メモリセルの高集積化を図
る場合、下部電極１２の相互間の間隔は狭くなるが、下
部電極１２の側面が、絶縁層１８により覆われているこ
とにより、電界の影響が抑えられているため、隣接する
キャパシタに与える影響を減少させることができる。Memory cell array 100 according to the present invention
As shown in FIG. 2, an insulating layer 18 is formed between the lower electrodes 12. That is, the side surface of the lower electrode 12 is covered with the insulating layer 18. The insulating layer 18 made of a material having a low dielectric constant can suppress the influence of the electric field from the side surface of the lower electrode 12 on the ferroelectric layer 14 as compared with the case of the ferroelectric layer 14. Therefore, the memory cell array 100 according to the present invention can improve the squareness of the hysteresis loop of the capacitor. This allows
It is possible to obtain a memory cell array in which the characteristics of the ferroelectric capacitor are improved. Further, in order to increase the integration of the memory cell, the distance between the lower electrodes 12 becomes narrower, but the side surface of the lower electrode 12 is covered with the insulating layer 18, so that the influence of the electric field is suppressed. Therefore, the influence on the adjacent capacitor can be reduced.
【００２０】３．変形例
本発明は、本実施の形態に限定されず、他の形態をとる
ことができる。図３を参照しながら変形例について説明
する。図３は、下部電極１２の側面に、サイドウォール
状の絶縁層１８を設けた例である。この場合、下部電極
１２の側面にサイドウォール状の絶縁層１８が設けられ
ている。そして、強誘電体層１４は、下部電極１２の上
およびサイドウォール状の絶縁層１８の相互間に設けら
れる。3. Modifications The present invention is not limited to this embodiment, and can take other forms. A modified example will be described with reference to FIG. FIG. 3 is an example in which a sidewall-shaped insulating layer 18 is provided on the side surface of the lower electrode 12. In this case, the sidewall-shaped insulating layer 18 is provided on the side surface of the lower electrode 12. The ferroelectric layer 14 is provided on the lower electrode 12 and between the sidewall-shaped insulating layers 18.
【００２１】（第２の実施の形態）
１．プロセス
次に、上述したメモリセルアレイの製造方法の例につい
て説明する。(Second Embodiment) 1. Process Next, an example of a method of manufacturing the memory cell array described above will be described.
【００２２】（ａ）下部電極の形成
まず、図４に示すように、基体１０の上に下部電極１２
（図１，２参照）のための第１導電層１２ａを形成す
る。ここで、基体１０は、たとえばＭＯＳトランジスタ
などの半導体素子が形成された領域を含む構造など、強
誘電体メモリ装置の種類によって異なる構造を有する。
第１導電層１２ａは、たとえば、ＴｉＯｘを４０ｎｍ形
成し、その上にＰｔを２００ｎｍ形成することで得られ
る。第１導電層１２ａの材質としては、強誘電体キャパ
シタの電極となり得るものであれば特に限定されない。
第１導電層１２ａの材質は、上述したものの他に、Ｉ
ｒ，ＩｒＯx，ＲｕＯx，ＳｒＲｕＯx，ＬａＳｒＣｏＯx
を挙げることができる。また、第１導電層１２ａは、単
層であってもよい。第１導電層１２ａの形成方法として
は、スパッタリング、真空蒸着、ＣＶＤ等の方法が利用
できる。(A) Formation of Lower Electrode First, as shown in FIG. 4, the lower electrode 12 is formed on the substrate 10.
A first conductive layer 12a (see FIGS. 1 and 2) is formed. Here, the base body 10 has a different structure depending on the type of the ferroelectric memory device, such as a structure including a region in which a semiconductor element such as a MOS transistor is formed.
The first conductive layer 12a is obtained, for example, by forming TiOx with a thickness of 40 nm and then forming Pt with a thickness of 200 nm thereon. The material of the first conductive layer 12a is not particularly limited as long as it can serve as an electrode of the ferroelectric capacitor.
The material of the first conductive layer 12a is, in addition to those described above, I
r, IrO x , RuO x , SrRuO x , LaSrCoO x
Can be mentioned. Further, the first conductive layer 12a may be a single layer. As a method of forming the first conductive layer 12a, a method such as sputtering, vacuum deposition, CVD or the like can be used.
【００２３】次に、第１導電層１２ａの上に、全面にマ
スク層（図示せず）を形成し、リソグラフィおよびエッ
チングにより所定のパターンを有するマスク層６０を形
成する。Next, a mask layer (not shown) is formed on the entire surface of the first conductive layer 12a, and a mask layer 60 having a predetermined pattern is formed by lithography and etching.
【００２４】本実施の形態では、マスク層６０は、いわ
ゆるハードマスクを用いる。マスク層６０の材質として
は、第１導電層１２ａをパターニングする際に、マスク
として機能し得る材質であれば特に限定されず、たとえ
ば、窒化シリコン、酸化シリコン、窒化チタンを挙げる
ことができる。マスク層６０は、たとえばＣＶＤ法によ
り形成されることができる。膜厚としては、下部電極１
２の膜厚の１．５〜２倍程度が好ましく、たとえば、４
００ｎｍとする。マスク層６０のエッチング方法として
は、公知の技術を用いることができ、たとえば、ＲＩＥ
（Ｒｅａｃｔｉｖｅ ｉｏｎ Ｅｔｃｈｉｎｇ）により
行ない、エッチングガスとしては、ＣＨＦ3とＡｒの混
合ガスを用いることができる。なお、マスク層６０とし
ては、前述したものの他に、レジスト層を用いることが
できる。In this embodiment, the mask layer 60 uses a so-called hard mask. The material of the mask layer 60 is not particularly limited as long as it can function as a mask when patterning the first conductive layer 12a, and examples thereof include silicon nitride, silicon oxide, and titanium nitride. The mask layer 60 can be formed by, for example, a CVD method. The thickness of the lower electrode 1
The film thickness of 2 is preferably about 1.5 to 2 times, for example, 4
00 nm. As a method for etching the mask layer 60, a known technique can be used, for example, RIE.
(Reactive ion etching), and a mixed gas of CHF 3 and Ar can be used as an etching gas. As the mask layer 60, a resist layer other than those described above can be used.
【００２５】次に、図５に示すように、マスク層６０を
マスクとして、第１導電層１２ａをパターニングする。
これにより下部電極１２が形成される。エッチング方法
としては、たとえば、高密度プラズマドライエッチング
により行ない、エッチングガスとしては、Ｃｌ2とＡｒ
の混合ガスを用いる。エッチング方法は、前述の方法に
限定されず、ＲＩＥ、スパッタエッチング、などの方法
を挙げることができる。Next, as shown in FIG. 5, the first conductive layer 12a is patterned using the mask layer 60 as a mask.
As a result, the lower electrode 12 is formed. The etching method is, for example, high density plasma dry etching, and the etching gas is Cl 2 and Ar.
The mixed gas of is used. The etching method is not limited to the above-mentioned method, and examples thereof include RIE and sputter etching.
【００２６】（ｂ）絶縁層の形成
次に、図６に示すように、マスク層６０と下部電極１２
とからなる積層体を覆うように基体の上に絶縁層１８ａ
を形成する。絶縁層１８ａの材質は、マスク層６０と同
じであることが好ましい。これは、後述する工程で、絶
縁層１８ａの一部およびマスク層６０は除去されるた
め、同じ材質で形成されていると、エッチング速度が同
じであり、エッチングを行ないやすいという利点があ
る。絶縁層１８ａの材質は、たとえば、酸化シリコンで
ある。絶縁層１８ａは、ＣＶＤ法、塗布法などにより形
成することができる。絶縁層１８ａの材質は、前述した
ものの他に、窒化シリコン、窒化チタンなどを用いるこ
とができる。絶縁層１８ａの膜厚は、少なくとも下部電
極１２の側面を覆うことができる厚さであればよく、た
とえば、６００ｎｍとする。(B) Formation of Insulating Layer Next, as shown in FIG. 6, the mask layer 60 and the lower electrode 12 are formed.
An insulating layer 18a on the base body so as to cover the laminated body including
To form. The material of the insulating layer 18a is preferably the same as that of the mask layer 60. This is because a part of the insulating layer 18a and the mask layer 60 are removed in a step described later, and thus if they are made of the same material, they have an advantage that the etching rate is the same and the etching is easy. The material of the insulating layer 18a is, for example, silicon oxide. The insulating layer 18a can be formed by a CVD method, a coating method, or the like. As the material of the insulating layer 18a, silicon nitride, titanium nitride, or the like can be used in addition to the materials described above. The thickness of the insulating layer 18a may be such that it can cover at least the side surface of the lower electrode 12, and is, for example, 600 nm.
【００２７】次に、図６に示すように、絶縁層１８ａの
上にレジスト層７０を形成し、平坦な面を形成する。こ
のレジスト層７０の膜厚は、上面を平坦化することを考
慮すると、マスク層６０と下部電極１２の膜厚の和の２
倍以上あることが好ましい。本実施の形態では、絶縁層
１８ａの上に、レジスト層７０を形成して平坦な面を形
成しているが、変形例として、レジスト層７０を用いな
い方法がある。この場合は、絶縁層１８ａを形成する際
に、たとえば、ＳＯＧなどの塗布法を用いて平坦な面を
形成する。Next, as shown in FIG. 6, a resist layer 70 is formed on the insulating layer 18a to form a flat surface. The thickness of the resist layer 70 is 2 which is the sum of the thicknesses of the mask layer 60 and the lower electrode 12 in consideration of flattening the upper surface.
It is preferably double or more. In this embodiment, the resist layer 70 is formed on the insulating layer 18a to form a flat surface. However, as a modification, there is a method in which the resist layer 70 is not used. In this case, when forming the insulating layer 18a, a flat surface is formed by using a coating method such as SOG.
【００２８】（ｃ）絶縁層の除去
次に、図７に示すように、下部電極１２の上面が露出す
るまで、レジスト層７０および絶縁層１８ａの一部を除
去する。除去の方法としては、エッチング、ＣＭＰ法な
どを用いることができる。絶縁層１８ａの除去は、たと
えば、ＲＩＥにより行ない、エッチングガスとしては、
ＣＨＦ3とＯ2の混合ガスを用いる。このとき、下部電極
１２の相互間に良好に絶縁層１８を形成するためには、
絶縁層１８ａとレジスト層７０のエッチング速度比は
１：１で行なうことが好ましい。このようにして、下部
電極１２の相互間に絶縁層１８を形成することができ
る。(C) Removal of Insulating Layer Next, as shown in FIG. 7, the resist layer 70 and part of the insulating layer 18a are removed until the upper surface of the lower electrode 12 is exposed. As a removing method, etching, a CMP method, or the like can be used. The insulating layer 18a is removed by RIE, for example, and the etching gas is
A mixed gas of CHF 3 and O 2 is used. At this time, in order to satisfactorily form the insulating layer 18 between the lower electrodes 12,
The etching rate ratio between the insulating layer 18a and the resist layer 70 is preferably 1: 1. In this way, the insulating layer 18 can be formed between the lower electrodes 12.
【００２９】（ｄ）強誘電体層の形成
次に、図２に示すように、下部電極１２と、絶縁層１８
の上に強誘電体層１４を形成する。強誘電体層１４の材
質としては、強誘電性を示してキャパシタ絶縁層として
使用できれば、その組成は任意のものを適用することが
できる。このような強誘電体としては、たとえばＰＺＴ
（ＰｂＺｒzＴｉ1-zＯ3）、ＳＢＴ（ＳｒＢｉ2Ｔａ
2Ｏ9）を挙げることができ、さらに、これらの材料にニ
オブやニッケル、マグネシウム等の金属を添加したもの
等が適用できる。強誘電体層１４の成形方法としては、
たとえば、ゾルゲル材料やＭＯＤ材料を用いたスピンコ
ート法やディッピング法、スパッタ法、ＭＯＣＶＤ法、
レーザアブレーション法を挙げることができる。(D) Formation of Ferroelectric Layer Next, as shown in FIG. 2, the lower electrode 12 and the insulating layer 18 are formed.
A ferroelectric layer 14 is formed on the above. As the material of the ferroelectric layer 14, any composition can be applied as long as it exhibits ferroelectricity and can be used as a capacitor insulating layer. As such a ferroelectric, for example, PZT
(PbZr z Ti 1-z O 3 ), SBT (SrBi 2 Ta
2 O 9 ), and those obtained by adding a metal such as niobium, nickel or magnesium to these materials can be applied. As a method of molding the ferroelectric layer 14,
For example, spin coating method using a sol-gel material or MOD material, dipping method, sputtering method, MOCVD method,
A laser ablation method can be mentioned.
【００３０】（ｅ）上部電極の形成
次に、図２に示すように、所定のパターンを有する上部
電極１６を形成する。具体的には、上部電極１６のため
の第２導電層（図示せず）を形成し、リソグラフィ、エ
ッチングにより上部電極１６を形成することができる。
第２導電層の材質および形成方法は、たとえば第１導電
層１２ａの材質および形成方法と同様であることができ
る。この上部電極１６のパターニングの際、強誘電体層
１４を同時にパターニングすることができる。(E) Formation of Upper Electrode Next, as shown in FIG. 2, the upper electrode 16 having a predetermined pattern is formed. Specifically, a second conductive layer (not shown) for the upper electrode 16 can be formed, and the upper electrode 16 can be formed by lithography and etching.
The material and forming method of the second conductive layer can be the same as, for example, the material and forming method of the first conductive layer 12a. When patterning the upper electrode 16, the ferroelectric layer 14 can be simultaneously patterned.
【００３１】このようにして、メモリセルアレイ１００
が形成される。In this way, the memory cell array 100
Is formed.
【００３２】２．作用効果
以下、本実施の形態に係る強誘電体メモリ装置の製造方
法による作用効果を説明する。2. Operational Effects The operational effects of the method of manufacturing the ferroelectric memory device according to the present embodiment will be described below.
【００３３】本実施の形態では、工程（ｃ）において、
下部電極１２の相互間に絶縁層１８が形成されている。
これにより、下部電極１２の側面は、絶縁層１８に覆わ
れることができる。そして、下部電極１２の上面が露出
するまで、絶縁層１８ａの一部およびレジスト層７０を
除去することにより、下部電極１２の相互間に絶縁層１
８を埋め込むことができる。このため、強誘電体層１４
を平坦な面に形成することができ、強誘電体層１４の成
膜を行ないやすい。In the present embodiment, in the step (c),
An insulating layer 18 is formed between the lower electrodes 12.
Thereby, the side surface of the lower electrode 12 can be covered with the insulating layer 18. Then, by removing a part of the insulating layer 18a and the resist layer 70 until the upper surface of the lower electrode 12 is exposed, the insulating layer 1 is provided between the lower electrodes 12.
8 can be embedded. Therefore, the ferroelectric layer 14
Can be formed on a flat surface, and the ferroelectric layer 14 can be easily formed.
【００３４】また、工程（ａ）において、ハードマスク
を用いて第１導電層１２ａをエッチングしている。この
場合、マスク層６０は、第１導電層１２ａをパターニン
グした後、工程（ｃ）で絶縁層１８ａの一部およびレジ
スト層７０を除去する際に除去されている。強誘電体キ
ャパシタを構成する導電層や強誘電体層のエッチングの
際に、マスクの側壁に反応生成物からなるフェンスが生
じる問題があるが、本発明の実施の形態では、マスク層
６０の側壁にフェンスが生じていたとしても、マスク層
６０の除去の際に、そのフェンスは除去されることとな
る。また、ハードマスクを用いる場合は、第１導電層１
２ａとのエッチングの速度比が大きいため、マスクの膜
厚を薄くすることができ、微細加工を行ないやすいとい
う利点もある。In the step (a), the first conductive layer 12a is etched using the hard mask. In this case, the mask layer 60 is removed when the part of the insulating layer 18a and the resist layer 70 are removed in the step (c) after patterning the first conductive layer 12a. There is a problem that a fence made of a reaction product is formed on the side wall of the mask when the conductive layer or the ferroelectric layer forming the ferroelectric capacitor is etched. However, in the embodiment of the present invention, the side wall of the mask layer 60 is formed. Even if a fence is formed on the mask layer 60, the fence will be removed when the mask layer 60 is removed. When a hard mask is used, the first conductive layer 1
Since the etching speed ratio with 2a is large, the film thickness of the mask can be reduced, and there is an advantage that fine processing can be easily performed.
【００３５】（変形例）本実施の形態の変形例として、
下部電極１２の側面に絶縁層１８からなるサイドウォー
ルを形成することができる。この場合は、まず、下部電
極１２を覆うように絶縁層１８ａを形成する。次に、絶
縁層１８ａの上面を平坦化することなく、下部電極１２
の上面が露出するまで、異方性ドライエッチングによ
り、絶縁層１８ａの一部を除去する。このようにして、
下部電極１２の側面にサイドウォール状の絶縁層１８を
形成することができる。(Modification) As a modification of the present embodiment,
A sidewall made of the insulating layer 18 can be formed on the side surface of the lower electrode 12. In this case, first, the insulating layer 18a is formed so as to cover the lower electrode 12. Next, the lower electrode 12 is formed without flattening the upper surface of the insulating layer 18a.
Part of the insulating layer 18a is removed by anisotropic dry etching until the upper surface of is exposed. In this way
The sidewall-shaped insulating layer 18 can be formed on the side surface of the lower electrode 12.
【図１】第１の実施の形態に係る強誘電体メモリ装置を
模式的に示す平面図である。FIG. 1 is a plan view schematically showing a ferroelectric memory device according to a first embodiment.
【図２】図１のＡ−Ａ線に沿って強誘電体メモリ装置の
一部を模式的に示す断面図である。FIG. 2 is a cross-sectional view schematically showing a part of the ferroelectric memory device taken along the line AA of FIG.
【図３】メモリセルアレイの製造工程を模式的に示す断
面図である。FIG. 3 is a cross-sectional view schematically showing the manufacturing process of the memory cell array.
【図４】メモリセルアレイの製造工程を模式的に示す断
面図である。FIG. 4 is a cross-sectional view schematically showing the manufacturing process of the memory cell array.
【図５】メモリセルアレイの製造工程を模式的に示す断
面図である。FIG. 5 is a cross-sectional view schematically showing the manufacturing process of the memory cell array.
【図６】メモリセルアレイの製造工程を模式的に示す断
面図である。FIG. 6 is a cross-sectional view schematically showing the manufacturing process of the memory cell array.
【図７】メモリセルアレイの製造工程を模式的に示す断
面図である。FIG. 7 is a cross-sectional view schematically showing the manufacturing process of the memory cell array.
１０ 基体 １２ 下部電極 １２ａ 第１導電層 １４ 強誘電体層 １６ 上部電極 １８ 絶縁層 ６０ マスク層 ７０ レジスト層 １００ メモリセルアレイ ２００ 周辺回路部 １０００ 強誘電体メモリ装置 10 Base 12 Lower electrode 12a First conductive layer 14 Ferroelectric layer 16 Upper electrode 18 Insulation layer 60 mask layer 70 Resist layer 100 memory cell array 200 peripheral circuits 1000 Ferroelectric memory device
───────────────────────────────────────────────────── フロントページの続き (72)発明者 名取 栄治 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 5F083 FR00 FR01 JA02 JA06 JA15 JA17 JA19 JA38 JA40 JA42 JA43 JA44 LA12 LA16 PR03 PR39 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Eiji Natori Seiko, 3-3-3 Yamato, Suwa City, Nagano Prefecture -In Epson Corporation F-term (reference) 5F083 FR00 FR01 JA02 JA06 JA15 JA17 JA19 JA38 JA40 JA42 JA43 JA44 LA12 LA16 PR03 PR39
Claims (12)
がマトリクス状に配列されたメモリセルアレイであっ
て、 前記強誘電体キャパシタは、第１電極と、該第１電極と
交差する方向に配列された第２電極と、少なくとも前記
第１電極と前記第２電極との交差領域に配置された強誘
電体層と、を含み、 前記第１電極の側面は、前記強誘電体層より低誘電率で
ある材料からなる絶縁層により覆われている、メモリセ
ルアレイ。1. A memory cell array in which memory cells made of ferroelectric capacitors are arranged in a matrix, wherein the ferroelectric capacitors are arranged at a first electrode and in a direction intersecting with the first electrode. A second electrode and a ferroelectric layer arranged at least in a region where the first electrode and the second electrode intersect with each other, wherein a side surface of the first electrode has a dielectric constant lower than that of the ferroelectric layer. A memory cell array covered with an insulating layer of a material.
ォールが設けられている、メモリセルアレイ。2. The memory cell array according to claim 1, wherein a sidewall made of the insulating layer is provided on a side surface of the first electrode.
設けられている、メモリセルアレイ。3. The memory cell array according to claim 1, wherein the insulating layer is provided so as to fill a space between the first electrodes.
アレイ。4. The memory cell array according to claim 1, wherein the insulating layer has a relative dielectric constant of 3 to 28.
けられている、メモリセルアレイ。5. The memory cell array according to claim 1, wherein the ferroelectric layer is provided in a line along the second electrode.
設けられている、メモリセルアレイ。6. The memory cell array according to claim 1, wherein the ferroelectric layer is provided on the entire surface of the memory cell array forming region.
がマトリクス状に配列されたメモリセルアレイの製造方
法であって、以下の工程を含むメモリセルアレイの製造
方法。（ａ）基体の上に、所定のパターンを有する第１
電極を形成する工程と、 （ｂ）前記第１電極の側面に、前記強誘電体層より低誘
電率である材料からなる絶縁層を形成する工程と、 （ｃ）少なくとも前記第１電極の上に、強誘電体層を形
成する工程と、 （ｄ）前記強誘電体層の上に、所定のパターンを有する
第２電極を形成する工程。7. A method of manufacturing a memory cell array in which memory cells each composed of a ferroelectric capacitor are arranged in a matrix, the method including the steps of: (A) First with a predetermined pattern on the substrate
A step of forming an electrode, (b) a step of forming an insulating layer made of a material having a lower dielectric constant than the ferroelectric layer on a side surface of the first electrode, and (c) at least on the first electrode And (d) forming a second electrode having a predetermined pattern on the ferroelectric layer.
に、前記絶縁層を形成し、前記第１電極の上面が露出す
るまで、前記絶縁層を除去する工程を含む、メモリセル
アレイの製造方法。8. The step (b) according to claim 7, wherein the insulating layer is formed on the substrate and the first electrode, and the insulating layer is formed until the upper surface of the first electrode is exposed. A method of manufacturing a memory cell array, including a step of removing.
が露出するまで、前記絶縁層を除去する、メモリセルア
レイの製造方法。9. The method of manufacturing a memory cell array according to claim 8, wherein after the upper surface of the insulating layer is flattened, the insulating layer is removed until the upper surface of the first electrode is exposed.
電極と同じパターンに形成される工程を含む、メモリセ
ルアレイの製造方法。10. The ferroelectric layer according to claim 7, wherein in the step (d), the ferroelectric layer is the second layer.
A method of manufacturing a memory cell array, including the step of forming the same pattern as an electrode.
アレイの製造方法。11. The method of manufacturing a memory cell array according to claim 7, wherein the insulating layer has a relative dielectric constant of 3 to 28.
リセルアレイを有する、強誘電体メモリ装置。12. A ferroelectric memory device comprising the memory cell array according to claim 1.
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| JP2002041758A JP2003243622A (en) | 2002-02-19 | 2002-02-19 | Memory cell array having ferroelectric capacitor and method of manufacturing the same |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147694A (en) * | 2004-11-17 | 2006-06-08 | Sharp Corp | Structure and manufacturing method of semiconductor storage device |
| JP2009158956A (en) * | 2007-12-05 | 2009-07-16 | Rohm Co Ltd | Semiconductor device and semiconductor device manufacturing method |
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2002
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Cited By (4)
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| US7879626B2 (en) | 2004-11-17 | 2011-02-01 | Sharp Kabushiki Kaisha | Structure and manufacturing method of semiconductor memory device |
| US8030695B2 (en) | 2004-11-17 | 2011-10-04 | Sharp Kabushiki Kaisha | Structure and manufacturing method of semiconductor memory device |
| JP2009158956A (en) * | 2007-12-05 | 2009-07-16 | Rohm Co Ltd | Semiconductor device and semiconductor device manufacturing method |
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