JP2003216411A - 多倍長演算処理装置およびｉｃデバイス - Google Patents

Abstract

(57)【要約】 【課題】 モンゴメリ乗算処理、剰余加算処理等を高速
に実行し、低消費電力化を実現する演算処理回路構成を
提供する。 【解決手段】 ブロック長とブロック数に応じたシフト
レジスタとして、例えば３２ビット×５ブロックのシフ
トレジスタを構成し、各ブロックのデータをシフトレジ
スタにおいてシフトし、それぞれ乗算器、加算器に入力
して、多倍長演算処理を実行する。さらに、メモリから
のレジスタに対するデータ格納処理と、乗算器における
乗算処理プロセスとを並列に動作させることなく、それ
ぞれの処理プロセスをシーケンシャルなタイミングで実
行して多倍長演算処理を行なう。本構成により、モンゴ
メリ乗算処理、剰余加算処理等の高速実行、低消費電力
化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多倍長演算として
の剰余演算を実行する多倍長演算処理装置および多倍長
演算処理部を備えたＩＣデバイスに関する。

【０００２】

【従来の技術】昨今、ネットワーク通信、電子商取引の
発展に伴い、通信におけるセキュリティ確保が重要な問
題となっている。セキュリティ確保の１つの方法が暗号
技術であり、現在、様々な暗号化手法を用いた通信が実
際に行なわれている。

【０００３】暗号化方式には、大別して共通鍵方式、公
開鍵方式がある。共通鍵方式は、対称暗号方式ともよば
れ、発信者、受信者の双方で共通の鍵を保有する。共通
鍵方式の代表的な方法として、ＤＥＳ（Data Encryptio
n Standard）がある。ＤＥＳアルゴリズムの特徴は、暗
号化と復号化とをほぼ同じアルゴリズムで実行可能なこ
とである。

【０００４】この共通鍵暗号に対して、発信者と受信者
の鍵を異なるものとした構成が公開鍵方式または非対称
暗号方式である。公開鍵暗号方式では、暗号化、復号化
に共通の鍵を用いる共通鍵暗号方式と異なり、秘密に保
つ必要のある秘密鍵は、特定の１人が持てばよいため鍵
の管理において有利である。ただし、公開鍵暗号方式は
共通鍵暗号方式に比較してデータ処理速度が遅く、一般
には、秘密鍵の配送、ディジタル署名等のデータ量の少
ない対象に多く用いられている。公開鍵暗号方式の代表
的なものにはＲＳＡ（Rivest-Shamir-Adleman）暗号が
ある。これは非常に大きな２つの素数（例えば１５０
桁）の積を用いるものであり、大きな２つの素数（例え
ば１５０桁）の積の素因数分解する処理の困難さを利用
している。

【０００５】公開鍵暗号方式では、不特定多数に公開鍵
を使用可能とする構成であり、配布する公開鍵が正当な
ものであるか否かを証明する証明書、いわゆる公開鍵証
明書を使用する方法が多く用いられている。例えば、利
用者Ａが公開鍵、秘密鍵のペアを生成して、生成した公
開鍵を認証局に対して送付して公開鍵証明書を認証局か
ら入手する。利用者Ａは公開鍵証明書を一般に公開す
る。不特定のユーザは公開鍵証明書から所定の手続きを
経て公開鍵を入手して文書等を暗号化して利用者Ａに送
付する。利用者Ａは秘密鍵を用いて暗号化文書等を復号
する等のシステムである。また、利用者Ａは、秘密鍵を
用いて文書等に署名を付け、不特定のユーザが公開鍵証
明書から所定の手続きを経て公開鍵を入手して、その署
名の検証を行なうシステムである。

【０００６】公開鍵証明書は、公開鍵暗号方式における
認証局あるいは発行局（ＣＡ：Certificate Authority
またはＩＡ：Issuer Authority）が発行する証明書であ
り、ユーザが自己のＩＤ、公開鍵等を認証局に提出する
ことにより、認証局側が認証局のＩＤや有効期限等の情
報を付加し、さらに認証局による署名を付加して作成さ
れる証明書である。

【０００７】公開鍵暗号方式としては、上述したＲＳＡ
方式の他にｎが素数の場合の離散対数問題の困難さを利
用した離散対数暗号が知られている。米国標準のディジ
タル署名方式として知られるＤＳＡ（Digital Signatur
e Standard）には、この離散対数暗号が用いられてい
る。また、V.Miller, N.Koblitzによって提案された楕
円曲線暗号（ＥＣＣ：Ellipitic Curve Cryptography）
が、安全性および高速性の点で昨今注目されている。楕
円曲線暗号は、１６０ｂｉｔの鍵でＲＳＡ１０２４ｂｉ
ｔの鍵と同等の強度を持つと言われる。

【０００８】一般に、楕円曲線暗号（Elliptic Curve C
ryptography）は、素体上のＷｅｉｅｒｓｔｒａｓｓ
（ワイエルシュトラス）型楕円曲線：ｙ²＝ｘ³＋ａｘ＋
ｂ（４ａ³＋２７ｂ²≠０）や、２の拡大体上の楕円曲線
ｙ²＋ｘｙ＝ｘ³＋ａｘ²＋ｂ（ｂ≠０）、素体上のモン
ゴメリ型楕円曲線Ｂｙ²＝ｘ³＋Ａｘ²＋ｘ（（Ａ²−４）
Ｂ≠０）などを用いる。これらの曲線上の点に無限遠点
（Ｏ）を加えた集合は、加法に関して有限群をなし、無
限遠点（Ｏ）はその単位元となる。以下、この有限群上
の点の加法を＋で表す。この有限群上の異なる２点Ｐ，
Ｑの加算Ｐ＋Ｑを「点の加算」、点Ｐと点Ｐの加算Ｐ＋
Ｐ＝２Ｐを「点の２倍算」と呼ぶ。また、点Ｐをｋ回加
算した点Ｐ＋Ｐ＋…＋Ｐ＝ｋＰを求める演算を「点のス
カラー倍算」と呼ぶ。

【０００９】点のスカラー倍算は、点の加算、および点
の２倍算を用いて構成できることが知られている。素体
上の楕円曲線や２の拡大体上の楕円曲線上のアフィン座
標系（ｘ，ｙ）や射影座標（Ｘ，Ｙ，Ｚ）における点の
加算法、点の２倍算法、および点のスカラー倍算法は、
ＩＥＥＥ P1363/D13 Standard Specifications forPub
lic Key Cryptographyに記されている。

【００１０】多くの暗号処理に係る演算では、一般的な
ＣＰＵのワード長を超える多倍長演算が必要となる。上
述した楕円曲線を用いた暗号においては、一般に１６０
ビット以上の演算を必要とする。１６０ビット以上の多
倍長演算はＣＰＵ等を用いてソフトウェアで計算するこ
とができるが、ＩＣカードなどの限定された環境におい
てはＣＰＵ等も比較的低速なものを用いなければなら
ず、また、電力消費も限定され、演算時間が非常に遅く
なってしまう。

【００１１】そこで、楕円曲線暗号を用いるために専用
のコプロセッサで演算を行う多倍長演算装置が提案され
ている（特開２０００−３５３０７７）。この方法では
２つの２ｐｏｒｔ−ＲＡＭと乗算器、加算器等を用いて
剰余乗算の一手法であるモンゴメリ乗算等の演算や剰余
加算等を行っている。しかし、乗算器の使用効率を上
げ、楕円曲線暗号処理を高速に行うためには、２つの２
ｐｏｒｔ−ＲＡＭと乗算器を同時に動作させなければな
らない。ＲＡＭと乗算器の動作は消費出力を必要とする
ので、この方法では非接触ＩＣカード等の消費電力に制
限のある環境において実装することは難しい。また、２
つの２ｐｏｒｔ−ＲＡＭと乗算器を交互に動作させるこ
とも考えられるが、この場合には乗算器の使用効率は半
分になりモンゴメリ乗算に必要なクロック数は２倍近く
になるので、楕円曲線暗号の演算処理も遅くなってしま
う。

【００１２】

【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、メモリと乗算器を同時動
作させることなく、モンゴメリ乗算等の多倍長演算を実
行可能とする多倍長演算処理装置を提供することを目的
とする。

【００１３】さらに、本発明は、メモリと乗算器を同時
動作させることなく、モンゴメリ乗算等の多倍長演算を
実行可能とすることにより、低消費電力の演算回路を実
現し、例えば非接触で外部給電を受けて動作するＩＣカ
ード等、電力消費が制限された環境での演算が要求され
るデバイスにおいて処理エラー等を発生させることのな
い多倍長演算回路により楕円曲線暗号処理を実行可能と
したＩＣデバイスを提供することを目的とする。

【００１４】さらに、本発明は、ワード格納レジスタを
マルチブロック対応のレジスタとする構成としてブロッ
ク数が異なる鍵長に対応した楕円曲線暗号回路を実現す
ることを目的とする。

【００１５】

【課題を解決するための手段】本発明の第１の側面は、
多倍長演算処理装置において、所定ビット数のデータか
らなるワード単位での乗算処理を実行する乗算器と、前
記乗算器に対する入力データを格納するレジスタであ
り、１レジスタに１ワードを格納する構成を有する多段
構成の第１のシフトレジスタと、前記乗算器における乗
算処理後のデータを格納するレジスタであり、１レジス
タに１ワードを格納する構成を有する多段構成の第２の
シフトレジスタと、を有することを特徴とする多倍長演
算処理装置にある。

【００１６】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置は、さら
に、前記乗算器に対する入力データを格納する１ワード
格納用レジスタと、前記乗算器の乗算処理の停止クロッ
クタイミングに、前記１ワード格納用レジスタに対する
メモリからのデータセット処理を実行する制御部と、を
有する構成であることを特徴とする。

【００１７】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置は、さら
に、前記乗算器の乗算処理の停止クロックタイミング
に、前記多段構成の第１のシフトレジスタに対するメモ
リからのデータセット処理を実行する制御部を有する構
成であることを特徴とする。

【００１８】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置は、さら
に、前記乗算器の計算結果を入力し、該入力に基づく加
算処理を実行する加算器を有することを特徴とする。

【００１９】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置は、さら
に、前記第１のシフトレジスタの前段に、セレクタと、
１ワード格納用レジスタを交互に構成した回路構成を有
することを特徴とする。

【００２０】さらに、本発明の第２の側面は、モンゴメ
リ乗算を実行する多倍長演算処理装置であり、下記計算
プロセスからなるモンゴメリ乗算、 ＩＮＰＵＴ：ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…
ｘ₁ｘ₀）_b，Ｙ＝（ｙ_{n- 1}…ｙ₁ｙ₀）_b， ０≦Ｘ，Ｙ＜ｍ，Ｒ＝ｂⁿ，ｇｃｄ（ｍ，ｂ）＝１，
ｍ’＝−ｍ^-1ｍｏｄｂ ＯＵＴＰＵＴ：Ｚ＝ＸＹＲ^-1ｍｏｄｍ １．Ａ←０（Ａ＝（ａ_nａ_n-1…ａ₁ａ₀）_b） ２．Ｆｏｒ i ｆｒｏｍ ０ｔｏ n−１ ｄｏ ｔｈ
ｅ Ｆｏｌｌｏｗｉｎｇ： ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ ３．Ｂ←Ａ−ｍ ４．Ｉｆ Ｂ≧０， ｒｅｔｕｒｎ （Ｂ）， ｅｌｓ
ｅ ｒｅｔｕｒｎ （Ａ） の計算を行う多倍長演算処理装置において、上記計算プ
ロセス中のＸを格納するｂビット×ｎ段のシフトレジス
タと、上記計算プロセス中のＹを格納するｂビット×ｎ
段のシフトレジスタと、上記計算プロセス中のｍを格納
するｂビット×ｎ段のシフトレジスタと、上記計算プロ
セス中のＡを格納するｂビット×（ｎ＋１）段のシフト
レジスタと、上記計算プロセス中のｍ’を格納するｂビ
ットのレジスタと、上記計算プロセス中のｕ_iを格納す
るｂビットのレジスタと、ｂビット×ｂビットの乗算器
と、３入力（２ｂ＋１）ビットの加算器と、を備えるこ
とを特徴とする多倍長演算処理装置にある。

【００２１】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置において、
さらに、２入力のｂビットの加算器を有することを特徴
とする。

【００２２】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置は、さら
に、前記各シフトレジスタの少なくともいずれかのシフ
トレジスタ前段に、セレクタと、１ワード格納用レジス
タを交互に構成した回路構成を有することを特徴とす
る。

【００２３】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置は、さら
に、前記乗算器の乗算処理の停止クロックタイミング
に、前記シフトレジスタに対するメモリからのデータセ
ット処理を実行する制御部を有する構成であることを特
徴とする。

【００２４】さらに、本発明の第３の側面は、モンゴメ
リ乗算を実行する多倍長演算処理装置であり、下記計算
プロセスからなるモンゴメリ乗算、 ＩＮＰＵＴ：ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…
ｘ₁ｘ₀）_b，Ｙ＝（ｙ_{n- 1}…ｙ₁ｙ₀）_b， ０≦Ｘ，Ｙ＜ｍ，Ｒ＝ｂⁿ，ｇｃｄ（ｍ，ｂ）＝１，
ｍ’＝−ｍ^-1ｍｏｄｂ ＯＵＴＰＵＴ：Ｚ＝ＸＹＲ^-1ｍｏｄｍ １．Ａ←０（Ａ＝（ａ_nａ_n-1…ａ₁ａ₀）_b） ２．Ｆｏｒ i ｆｒｏｍ ０ｔｏ n−１ ｄｏ ｔｈ
ｅ Ｆｏｌｌｏｗｉｎｇ： ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ ３．Ｂ←Ａ−ｍ ４．Ｉｆ Ｂ≧０， ｒｅｔｕｒｎ （Ｂ）， ｅｌｓ
ｅ ｒｅｔｕｒｎ （Ａ） の計算を行う多倍長演算処理装置において、上記計算プ
ロセス中のＸを格納するｂビット×ｎ段のシフトレジス
タと、上記計算プロセス中のｍを格納するｂビット×ｎ
段のシフトレジスタと、上記計算プロセス中のＡを格納
するｂビット×（ｎ＋１）段のシフトレジスタと、上記
計算プロセス中のｍ’を格納するｂビットのレジスタ
と、上記計算プロセス中のＹおよび、ｕ_iを選択的に格
納するｂビットのレジスタと、ｂビット×ｂビットの乗
算器と、３入力（２ｂ＋１）ビットの加算器と、を備え
ることを特徴とする多倍長演算処理装置にある。

【００２５】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置において、
さらに、２入力のｂビットの加算器を有することを特徴
とする。

【００２６】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置は、さら
に、前記各シフトレジスタの少なくともいずれかのシフ
トレジスタ前段に、セレクタと、１ワード格納用レジス
タを交互に構成した回路構成を有することを特徴とす
る。

【００２７】さらに、本発明の多倍長演算処理装置の一
実施態様において、前記多倍長演算処理装置は、さら
に、前記乗算器の乗算処理の停止クロックタイミング
に、前記シフトレジスタまたはレジスタに対するメモリ
からのデータセット処理を実行する制御部を有する構成
であることを特徴とする。

【００２８】さらに、本発明の第４の側面は、楕円曲線
暗号処理を実行する演算手段を有するＩＣデバイスであ
り、前記演算手段は、多倍長演算処理部を有し、該多倍
長演算処理部は、所定ビット数のデータからなるワード
単位での乗算処理を実行する乗算器と、前記乗算器に対
する入力データを格納するレジスタであり、１レジスタ
に１ワードを格納する構成を有する多段構成の第１のシ
フトレジスタと、前記乗算器における乗算処理後のデー
タを格納するレジスタであり、１レジスタに１ワードを
格納する構成を有する多段構成の第２のシフトレジスタ
と、を有することを特徴とするＩＣデバイスにある。

【００２９】さらに、本発明のＩＣデバイスの一実施態
様において、前記ＩＣデバイスは、電磁波入力を行なう
インタフェースと、前記インタフェースからの入力電磁
波に基づいて、ＩＣデバイス内の処理部に対する電力供
給を行なう電源供給手段とを有し、前記演算手段は、前
記電源供給手段からの電源供給により動作する構成を有
することを特徴とする。

【００３０】さらに、本発明のＩＣデバイスの一実施態
様において、前記多倍長演算処理部は、さらに、前記乗
算器に対する入力データを格納する１ワード格納用レジ
スタと、前記乗算器の乗算処理の停止クロックタイミン
グに、前記１ワード格納用レジスタに対するメモリから
のデータセット処理を実行する制御部と、を有する構成
であることを特徴とする。

【００３１】さらに、本発明のＩＣデバイスの一実施態
様において、前記多倍長演算処理部は、さらに、前記乗
算器の乗算処理の停止クロックタイミングに、前記多段
構成の第１のシフトレジスタに対するメモリからのデー
タセット処理を実行する制御部を有する構成であること
を特徴とする。

【００３２】さらに、本発明のＩＣデバイスの一実施態
様において、前記多倍長演算処理部は、さらに、前記乗
算器の計算結果を入力し、該入力に基づく加算処理を実
行する加算器を有することを特徴とする。

【００３３】さらに、本発明のＩＣデバイスの一実施態
様において、前記多倍長演算処理部は、さらに、前記第
１のシフトレジスタの前段に、セレクタと、１ワード格
納用レジスタを交互に構成した回路構成を有することを
特徴とする。

【００３４】本発明のさらに他の目的、特徴や利点は、
後述する本発明の実施例や添付する図面に基づくより詳
細な説明によって明らかになるであろう。

【００３５】

【発明の実施の形態】本発明の多倍長演算処理装置およ
びＩＣデバイスの詳細について、以下説明する。

【００３６】まず、図１に本発明の多倍長演算処理装置
を内蔵したＩＣカード型のデバイス構成例を示す。図１
に示すＩＣカード型デバイス１００は、ユーザが日常的
に携帯可能な携帯型デバイスであり、例えば個人のクレ
ジットカード、交通手段利用可能なパス、キャッシュカ
ード等として利用可能なカードである。それぞれの利用
に応じて、例えばショップ、銀行、駅の改札等に備えら
れたリーダライタと接触または非接触状態での通信を実
行し、暗号処理に基づく認証処理、検証処理等を行な
う。この暗号処理の際に、後段で説明する多倍長演算を
実行する。

【００３７】ＩＣカード型デバイス１００において、Ｃ
ＰＵ(Central processing Unit)１０１は、ＩＣカード
型デバイス１００の実行する各種アプリケーションプロ
グラム、認証、検証処理等の処理プログラムを実行する
とともに、各処理部におけるデータ転送制御を実行する
プロセッサである。ＲＯＭ（Read-Only-Memory）１０２
は、ＣＰＵ１０１が実行するプログラム、あるいは演算
パラメータとしての固定データを格納する。ＲＡＭ（Ra
ndom Access Memory）１０３は、ＣＰＵ１０１の処理に
おいて実行されるプログラム、およびプログラム処理に
おいて適宜変化するパラメータの格納エリア、ワーク領
域として使用される。

【００３８】ＥＥＰＲＯＭ１０４は、認証、検証処理
等、各種暗号処理の際に適用する各種鍵、例えば公開鍵
方式の暗号処理実行時の公開鍵、秘密鍵のペアおよび認
証局の公開鍵証明書等を格納し、共通鍵方式の暗号処理
実行時の共通鍵、あるいは識別子としてのＩＤ等を格納
する。

【００３９】ＤＥＳ暗号処理部１０６は、共通鍵暗号化
方式の暗号処理としてのＤＥＳ（データ暗号標準：Deta
encryption standard）アルゴリズムを実行する。共通
鍵暗号化方式はデータの暗号化処理に用いる暗号化鍵と
データの復号化に用いる復号化鍵を共通のものとして、
正規のユーザにこれら暗号化処理、復号化に用いる共通
鍵を付与して、鍵を持たない不正ユーザによるデータア
クセスを排除するものである。共通鍵暗号方式の代表的
な暗号化方式がＤＥＳである。

【００４０】また、ＡＬＵコントローラ１０８、演算器
（ＡＬＵ）１０９、ＡＬＵＲＡＭ１１０からなる多倍長
演算処理部１０７は、公開鍵暗号処理方式としての楕円
曲線暗号方式（ＥＣＣ）アルゴリズムを実行する。公開
鍵暗号化方式は、暗号化するときに使用する暗号化鍵に
よる処理と、復号するときに使用する復号化鍵の処理と
を異なるアルゴリズムとした方式である。公開鍵暗号化
方式は、不特定のユーザが使用可能な公開鍵を使用する
方法であり、特定個人に対する暗号化文書を、その特定
個人が発行した公開鍵を用いて暗号化処理を行なう。公
開鍵によって暗号化された文書は、その暗号化処理に使
用された公開鍵に対応する秘密鍵によってのみ復号処理
が可能となる。秘密鍵は、公開鍵を発行した個人のみが
所有するので、その公開鍵によって暗号化された文書は
秘密鍵を持つ個人のみが復号することができる。公開鍵
暗号化方式の代表的なものには楕円曲線暗号方式、ＲＳ
Ａ（Rivest-Shamir-Adleman）暗号等がある。ここで
は、後述する多倍長演算による楕円曲線暗号処理を実行
する。

【００４１】ＩＣカード型デバイス１００は、接触方
式、あるいは非接触方式によって入出力Ｉ／Ｆ１１１を
介して、外部のリーダライタとの間でデータ送受信を実
行する。また、入出力Ｉ／Ｆ１１１は、コイルアンテナ
を有し、コイルアンテナにより外部の電磁波を受信し
て、電源供給部５１２に出力し、電源供給部１１２は、
電磁波に基づく変換電力をＩＣカード型デバイスの各処
理部に供給する。ＣＰＵ１０１、多倍長演算処理部１０
７、その他の処理部は、電源供給部１１２から供給され
る電力によって動作する。

【００４２】多倍長演算処理部１０７は、楕円曲線暗号
処理としてのモンゴメリ乗算および加算を実行する。

【００４３】モンゴメリ乗算は、下記の入力（ＩＮＰＵ
Ｔ）に基づいて、出力（ＯＵＴＰＵＴ）を得る演算処理
である。

【００４４】

【数１】 ＩＮＰＵＴ：ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，Ｙ＝（ｙ_{n- 1} …ｙ₁ｙ₀）_b， ０≦Ｘ，Ｙ＜ｍ，Ｒ＝ｂⁿ，ｇｃｄ（ｍ，ｂ）＝１，ｍ’＝−ｍ^-1ｍｏｄｂ ＯＵＴＰＵＴ：Ｚ＝ＸＹＲ^-1ｍｏｄｍ １．Ａ←０（Ａ＝（ａ_nａ_n-1…ａ₁ａ₀）_b） ２．Ｆｏｒ i ｆｒｏｍ ０ｔｏ n−１ ｄｏ ｔｈｅ Ｆｏｌｌｏｗｉｎ ｇ： ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ ３．Ｂ←Ａ−ｍ ４．Ｉｆ Ｂ≧０， ｒｅｔｕｒｎ （Ｂ）， ｅｌｓｅ ｒｅｔｕｒｎ （ Ａ） ……（数式１）

【００４５】上記（数式１）に示す入力、ｍ＝（ｍ_n-1
…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，Ｙ＝（ｙ_n-1…
ｙ₁ｙ₀）_b，において、ｍ，Ｘ，Ｙは、、それぞれ１ワ
ード：３２ビットとし、０〜ｎ−１のｎワードからな
り、０≦Ｘ，Ｙ＜ｍ，Ｒ＝ｂⁿ，ｇｃｄ（ｍ，ｂ）＝
１，ｍ’＝−ｍ^-1ｍｏｄｂの条件を満たす。なお、１ワ
ードは、１クロックサイクルで実行する演算データであ
る。

【００４６】上記（数式１）に示す出力としてのＺ＝Ｘ
ＹＲ^-1ｍｏｄｍを得るための演算ステップが、 １．Ａ←０（Ａ＝（ａ_nａ_n-1…ａ₁ａ₀）_b） ２．Ｆｏｒ i ｆｒｏｍ ０ｔｏ n−１ ｄｏ ｔｈ
ｅ Ｆｏｌｌｏｗｉｎｇ： ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ ３．Ｂ←Ａ−ｍ ４．Ｉｆ Ｂ≧０， ｒｅｔｕｒｎ （Ｂ）， ｅｌｓ
ｅ ｒｅｔｕｒｎ （Ａ） として示され、この演算処理を実行する場合、の演算処
理ステップを簡潔にまとめると下記のようになる。

【００４７】ステップ１．メモリよりＸ，Ｙ，ｍをそれ
ぞれレジスタ（Ｘ₄…Ｘ₀），（Ｙ₄…Ｙ₀），（Ｍ₄…
Ｍ₀）に格納する。 ステップ２．モンゴメリ乗算回路においてＡを計算す
る。 ステップ３．加算回路を用いてＢを計算する。 ステップ４．ＡまたはＢをメモリに戻す。

【００４８】この場合、連続して同じｍを剰余とするモ
ンゴメリ乗算を行う場合には、ステップ１におけるｍを
（Ｍ₄…Ｍ₀）に格納する操作は初期のモンゴメリ乗算に
おいてのみ行えばよい。ステップ１、３、４においては
乗算器の入力を０にすることにより乗算器の動作を止め
る。ステップ２においてはメモリのアクセスを行わない
ため、乗算器とメモリとの同時動作を回避することがで
きる。また、シフトレジスタを用いることにより乗算器
の入力を制御するセレクタの入力数を減らすことが可能
となる。

【００４９】上述のステップ２．すなわち、モンゴメリ
乗算回路におけるＡの計算処理、具体的には、 ２．Ｆｏｒ i ｆｒｏｍ ０ｔｏ n−１ ｄｏ ｔｈ
ｅ Ｆｏｌｌｏｗｉｎｇ： ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ を実行するために適用する本発明のモンゴメリ乗算回路
の詳細構成図を図２に示す。モンゴメリ乗算回路は、例
えば図１に示す演算器１０９の内部に構成されるもので
ある。

【００５０】図２に示す構成は、前記数式１に示す計算
プロセスを実行する構成として、上記計算プロセス中の
Ｘを格納するｂビット×ｎ段のシフトレジスタと、上記
計算プロセス中のＹを格納するｂビット×ｎ段のシフト
レジスタと、上記計算プロセス中のｍを格納するｂビッ
ト×ｎ段のシフトレジスタと、上記計算プロセス中のＡ
を格納するｂビット×（ｎ＋１）段のシフトレジスタ
と、上記計算プロセス中のｍ’を格納するｂビットのレ
ジスタと、上記計算プロセス中のｕ_iを格納するｂビッ
トのレジスタと、ｂビット×ｂビットの乗算器と、３入
力（２ｂ＋１）ビットの加算器と、を備えた構成であ
る。

【００５１】図２に示す構成において、シフトレジスタ
２０１（Ｍ０〜Ｍ４）は、ｍ＝（ｍ _n-1…ｍ₁ｍ₀）_bの５
ワードを格納する３２ビット×５ブロックからなるシフ
トレジスタであり、メモリから順次１ワードづつ入力さ
れ、Ｍ４からＭ０へ順次シフトする。シフトレジスタ２
０２（Ｘ０〜Ｘ４）は、Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，の５
ワードを格納する３２ビット×５ブロックからなるシフ
トレジスタであり、メモリから順次１ワードづつ入力さ
れ、Ｘ４からＸ０へ順次シフトする。メモリは、例えば
図１に示すＡＬＵＲＡＭ１１０である。シフトレジスタ
２０３（Ｙ０〜Ｙ４）は、Ｙ＝（ｙ_n-1…ｙ₁ｙ₀）_b，の
５ワードを格納する３２ビット×５ブロックからなるシ
フトレジスタであり、メモリから順次１ワードづつ入力
され、Ｙ４からＹ０へ順次シフトする。

【００５２】セレクタ２３１はメモリからの入力ワー
ド、またはレジスタＭ０の格納ワードを選択してレジス
タＭ４に入力する。セレクタ２３２はメモリからの入力
ワード、またはレジスタＸ０の格納ワードを選択してレ
ジスタＸ４に入力する。セレクタ２３３はメモリからの
入力ワード、またはレジスタＹ０の格納ワードを選択し
てレジスタＹ４に入力する。

【００５３】レジスタ２１４は、上記（数式１）に示す
入力としての、ｍ’＝−ｍ^-1ｍｏｄｂの１ワード格納レ
ジスタであり、セレクタ２３６は、レジスタＭ０，Ｘ
０，Ｍ’、０のいずれかを３２ビット乗算器２５１に選
択出力する。

【００５４】レジスタＵ２１３は、上記（数式１）に示
す２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂの計算結果値の１ワー
ド格納レジスタである。

【００５５】シフトレジスタ２０４（Ａ０〜Ａ４）は、
上記（数式１）に示す ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ における、２．１，２．３の処理ステップで生成するワ
ードＡを５ワード格納するシフトレジスタである。

【００５６】セレクタ２３５は、レジスタＹ０，Ｕ，Ａ
０、０のいずれかを３２ビット乗算器２５１に選択出力
する。乗算器２５１は、セレクタ２３５，２３６からの
入力値の乗算処理を実行する。

【００５７】乗算器２５１の乗算結果は、３入力６５ビ
ット加算器２５２に出力される。３入力６５ビット加算
器２５２は、乗算器２５１の乗算結果、セレクタ２３８
が出力するシフトレジスタＡ０、または０のいずれかの
値、およびセレクタ２３７が出力するレジスタＴ２１
２、または０のいずれかの値に基づく加算処理を実行す
る。レジスタＴ２１２は、３入力６５ビット加算器２５
２の中間計算結果値が格納される。レジスタＡ’２１１
は、３入力６５ビット加算器２５２の計算結果値Ａが格
納される。セレクタ２３４は、レジスタＡ０、またはレ
ジスタＡ’２１１、または３入力６５ビット加算器２５
２の出力値のいずれかをレジスタＡ４に格納する。

【００５８】図２に示すモンゴメリ乗算回路において、
入力ワードまたは計算結果ワード、あるいは中間値を格
納するレジスタ構成をまとめた図を図３に示す。図３に
示すように、前述の（数式１）に示す入力、ｍ＝（ｍ
_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，Ｙ＝（ｙ
_n-1…ｙ₁ｙ₀）_b，、および計算結果としてのＡを格納す
る５ワード分のシフトレジスタと、入力あるいは計算結
果格納レジスタとしてのＡ’、Ｍ’、Ｕ、Ｔの各１ワー
ドレジスタを持つ構成となる。

【００５９】先の数式１に示した乗算処理を実行するた
めには、Ｙ＝（ｙ_n-1…ｙ₁ｙ₀）_b，を削減可能である。
Ｙ＝（ｙ_n-1…ｙ₁ｙ₀）_b，を格納するレジスタと、Ｕを
格納するレジスタを兼用し、レジスタを削減したモンゴ
メリ乗算回路構成を図４に示す。

【００６０】この図４に示すモンゴメリ乗算回路構成
は、図２に示すＹ＝（ｙ_n-1…ｙ₁ｙ₀）_b，を格納するレ
ジスタ２０３と、Ｕを格納するレジスタ２１３を１つの
１ワード格納レジスタ、すなわち図４に示すレジスタ３
とした点である。

【００６１】この図４に示すモンゴメリ乗算回路構成
は、前記数式１に示す計算プロセスを実行する構成とし
て、数式１の計算プロセス中のＸを格納するｂビット×
ｎ段のシフトレジスタと、数式１の計算プロセス中のｍ
を格納するｂビット×ｎ段のシフトレジスタと、数式１
の計算プロセス中のＡを格納するｂビット×（ｎ＋１）
段のシフトレジスタと、数式１の計算プロセス中のｍ’
を格納するｂビットのレジスタと、数式１の計算プロセ
ス中のＹおよび、ｕ_iを選択的に格納するｂビットのレ
ジスタと、ｂビット×ｂビットの乗算器と、３入力（２
ｂ＋１）ビットの加算器と、を備えた構成である。

【００６２】図４に示すモンゴメリ乗算回路において、
入力ワードまたは計算結果ワード、あるいは中間値を格
納するレジスタ構成をまとめた図を図５に示す。図５に
示すように、前述の（数式１）に示す入力、ｍ＝（ｍ
_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，およびＡ計
算結果としてのＡを格納する５ワード分のシフトレジス
タと、入力あるいは計算結果格納レジスタとしての
Ａ’、Ｍ’、Ｕ、Ｔの各１ワードレジスタを持つ構成と
なる。ここで、レジスタＵは、Ｙ＝（ｙ_n-1…ｙ
₁ｙ ₀）_b，を格納するレジスタとしても利用される。

【００６３】図４に示すモンゴメリ乗算回路において実
行する計算処理手順について図６、図７を参照して説明
する。図６に示す計算処理は、上記（数式１）に示す ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ の各計算処理を示しており、ｉ＝２の時点における計算
処理である。図６の、１ｃｌｋ（クロック）〜５ｃｌｋ
が上記ステップ２．１、６ｃｌｋが上記ステップ２．
２、７ｃｌｋ〜１２ｃｌｋが上記ステップ２．３の各計
算処理に対応する。図７は、各クロックタイミングにお
ける各レジスタ０，１，３，９〜１５および信号２，４
〜８の値の変遷を示したタイミングチャート図である。

【００６４】図６に示す１ｃｌｋの処理は、３２ビット
乗算器１６において、ｘ０×ｙ２の乗算が実行され、ま
た、３入力６５ビット加算器１７において、［０］，
［ａ０］，［ｘ０×ｙ２］の加算処理が実行されている
ことを示す。図７においての対応について説明する。１
ｃｌｋ時点では、図７左端（１ｃｌｋ）に示すレジスタ
値、信号値を持つ。１ｃｌｋ目の処理として、３２ビッ
ト乗算器１６において、信号２：ｘ０と、信号４：ｙ２
に基づいて、ｘ０×ｙ２の乗算を実行し、信号５：ｘ０
×ｙ２を出力し、また、３入力６５ビット加算器１７に
は、信号６：ｘ０×ｙ２、信号７：ａ０、信号８：０の
各値が入力されて、［０］，［ａ０］，［ｘ０×ｙ２］
の加算処理が実行され、その結果として、２ｃｌｋの時
点で、レジスタ１５に値［ｔ０］が格納される。図７
は、このように各クロックサイクルにおけるレジスタ、
信号値を示している。

【００６５】図６の２ｃｌｋの処理は、３２ビット乗算
器１６において、信号２：ｘ１と、信号４：ｙ２に基づ
いて、ｘ１×ｙ２の乗算を実行し、信号５：ｘ１×ｙ２
を出力し、また、３入力６５ビット加算器１７には、信
号６：ｘ１×ｙ２、信号７：ａ１、信号８：ｔ０の各値
が入力されて、［ｔ０］，［ａ１］，［ｘ０×ｙ２］の
加算処理が実行され、その結果として、３ｃｌｋの時点
で、レジスタ１５に値［ｔ１］が格納されることを示
す。以下、同様の計算処理が実行され、５ｃｌｋの時点
で、前述の数式中の２．１．Ａ←Ａ＋ｙ_iＸの計算結果
として、ａ０〜ａ５がそれぞれレジスタ９〜１４に格納
される。

【００６６】なお、ここで、図６，図７に示すクロック
１における各レジスタに格納されたａ０〜ａ４と、クロ
ック５の時点で各レジスタに格納されているａ０〜ａ４
は異なるものである。

【００６７】次に６ｃｌｋは、上記式の２．２．ｕ_i＝
ａ₀ｍ’ｍｏｄｂの計算処理であり、３２ビット乗算器
１６に入力されるレジスタＭ’の格納値としてのｍ’
（信号２）と、レジスタ９からの入力値ａ０（信号４）
との乗算：ｍ’×ａ０が実行され、３入力６５ビット加
算器１７では、ｍ’×ａ０（信号６）、０（信号７）、
０（信号８）の加算が実行される。その結果［ｕ２］が
レジスタ３に格納される。

【００６８】次の７ｃｌｋ〜１２ｃｌｋは、上記式の
２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂの計算処理であり、７
ｃｌｋの処理は、３２ビット乗算器１６において、ｍ０
×ｕ２の乗算が実行され、また、３入力６５ビット加算
器１７において、［０］，［ａ０］，［ｍ０×ｕ］の加
算処理が実行され、結果値［ｔ０］を出力し、レジスタ
１５に格納する。以下、１２ｃｌｋまで、同様の計算処
理を実行して、計算結果としてのａ０〜ａ４をレジスタ
９〜１３に格納する。なお、１２ｃｌｋにおいては、３
２ビット乗算器１６の出力は、３入力６５ビット加算器
１７に入力されず、値［０］が入力される。計算結果と
してのａ０〜ａ４は、１ｃｌｋ，５ｃｌｋの値としての
ａ０〜ａ４と異なる値であり、 ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ の計算結果として取得される値である。

【００６９】上述したように、上記処理において、１２
ｃｌｋでは、３２ビット乗算器１６の出力は、３入力６
５ビット加算器１７に入力する必要がなく、３２ビット
乗算器１６の動作を一時停止することが可能となる。こ
の１２ｃｌｋ目の３２ビット乗算器１６の停止期間にお
いて、メモリにアクセスし、次の計算に用いるｙ_iをレ
ジスタＵ３に格納する処理を実行する。

【００７０】これらの制御処理は、例えば図１の構成に
おいて、ＡＬＵコントローラ１０８が実行する。すなわ
ち、図２に示す乗算回路構成は、演算器（ＡＬＵ）１０
９内部に構成され、メモリ、すなわちＡＬＵＲＡＭ１１
０から演算器（ＡＬＵ）１０９内部のレジスタに対する
データセット処理タイミングが、３２ビット乗算器１６
の停止クロックタイミングとなるように、制御手段であ
るＡＬＵコントローラ１０８が制御する。

【００７１】上述した演算処理シーケンスを実行するこ
とで、乗算器の処理と、メモリアクセス処理とを並列動
作させることなく、シーケンシャルに独立して動作させ
ることが可能となり、乗算器の処理と、メモリアクセス
処理との並列動作に起因する電力消費の上昇を防止する
ことが可能となる。

【００７２】３２ビット乗算器１６の動作時の消費電力
と、メモリアクセス時の処理、具体的には、次の計算に
用いるｙ_iをレジスタＵ３に格納する処理を実行するた
めの、値［ｙ_i］を格納したメモリとしてのＲＡＭから
のデータ読み出し処理時の消費電力の時間経過との対応
は図８に示すような関係にあり、同一クロックタイミン
グでの処理が実行されると、消費電力のピークが重な
り、一時的な電力消費が急激に増加することとなる。こ
のような現象は、例えば先に図１を参照して説明したよ
うな外部給電型のＩＣカード等において、十分な電力供
給が得られない場合に処理エラーを発生させる原因とな
る。

【００７３】本発明の構成では、３２ビット乗算器１６
の動作と、メモリアクセス処理とが並列に動作すること
がなく、図８に示すように、各処理における消費電力の
ピークが重なることがない。従って、例えば外部給電型
のＩＣカード等のように十分な電力供給が得られない構
成における処理エラーの発生を低減させることが可能と
なる。

【００７４】なお、図４に示すＹ＝（ｙ_n-1…ｙ
₁ｙ₀）_b，を格納するレジスタと、Ｕを格納するレジス
タを１つの１ワード格納レジスタとして共通化した構成
に限らず、図２に示すＹ＝（ｙ_n-1…ｙ₁ｙ₀）_b，を格納
するレジスタを多段構成のシフトレジスタとした構成に
おいても、ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁
ｘ₀）_b，Ｙ＝（ｙ_n-1…ｙ₁ｙ₀）_b，、の各シフトレジス
タに対するメモリからのデータセット処理を、乗算器の
停止時に実行し、メモリアクセス終了後に乗算器処理を
開始する処理シーケンス制御を制御部において実行する
ことで消費電力の上昇を抑制できる。

【００７５】次に、加算処理回路構成について説明す
る。まず、図９を参照して、先に図２を参照して説明し
たモンゴメリ乗算回路に対応する加算回路について説明
する。

【００７６】図９に示す加算回路は、先に図２を参照し
て説明したモンゴメリ乗算回路と同様のレジスタ構成を
持つものであり、前述の（数式１）に示す入力、ｍ＝
（ｍ_{n- 1}…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，Ｙ＝
（ｙ_n-1…ｙ₁ｙ₀）_b，、および計算結果としてのＡを格
納する各々５ワード分、すなわち３２ビット×５ブロッ
クのシフトレジスタを持つ。

【００７７】シフトレジスタ３０１（Ｍ０〜Ｍ４）は、
ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_bの５ワードを格納する３２ビッ
ト×５ブロックからなるシフトレジスタであり、メモリ
から順次１ワードづつ入力され、Ｍ４からＭ０へ順次シ
フトする。シフトレジスタ３０２（Ｙ０〜Ｙ４）は、Ｙ
＝（ｙ_n-1…ｙ₁ｙ₀）_b，の５ワードを格納する３２ビッ
ト×５ブロックからなるシフトレジスタであり、メモリ
から順次１ワードづつ入力され、Ｙ４からＹ０へ順次シ
フトする。シフトレジスタ３０３（Ｘ０〜Ｘ４）は、Ｘ
＝（ｘ_n-1…ｘ₁ｘ₀）_b，の５ワードを格納する３２ビッ
ト×５ブロックからなるシフトレジスタであり、メモリ
から順次１ワードづつ入力され、Ｘ４からＸ０へ順次シ
フトする。メモリは、例えば図１に示すＡＬＵＲＡＭ１
１０である。

【００７８】セレクタ３３１はメモリからの入力ワー
ド、またはレジスタＭ０の格納ワードを選択してレジス
タＭ４に入力する。セレクタ３３２はメモリからの入力
ワード、またはレジスタＹ０の格納ワードを選択してレ
ジスタＹ４に入力する。セレクタ３３３はメモリからの
入力ワード、またはレジスタＸ０の格納ワード、または
３２ビット加算器３５１の加算結果を選択してレジスタ
Ｘ４に入力する。

【００７９】セレクタ３３６は、レジスタＭ０，Ｙ０，
またはその反転値のいずれかを３２ビット加算器３５１
に選択出力する。

【００８０】シフトレジスタ２０４（Ａ０〜Ａ４）は、
上記の乗算処理で生成した値、すなわち、（数式１）に
示す ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ における、２．１，２．３の処理ステップで生成するワ
ードＡを５ワード格納し、さらに、本加算回路での計算
結果を格納するシフトレジスタである。

【００８１】セレクタ３３５は、レジスタＸ０，Ａ０の
いずれかを３２ビット加算器３５１に選択出力する。３
２ビット加算器３５１は、セレクタ３３５，３３６，３
３７からの入力値の加算処理を実行する。セレクタ３３
７は、３２ビット加算器３５１の加算結果を格納するレ
ジスタ３１１からの出力、または０，１のいずれかを３
２ビット加算器３５１に選択出力する。

【００８２】３２ビット加算器３５１の加算結果は、セ
レクタ３３３，３３４に供給される。セレクタ３３４
は、レジスタＡ０の格納ワード、または３２ビット加算
器３５１の加算結果を選択してレジスタＡ４に入力す
る。

【００８３】なお、図９に示す３２ビット加算器３５１
は、先に図２を参照して説明した乗算回路中の３入力６
５ビット加算器２５２を適用可能であり、加算回路とし
て独立の加算器を設けることなく、乗算回路中の加算器
を使用可能である。

【００８４】前述したように、図９に示す加算回路は、
先に図２を参照して説明した乗算回路と同様のｍ＝（ｍ
_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，Ｙ＝（ｙ
_n-1…ｙ₁ｙ₀）_b，、およびＡを格納する各々５ワード
分、すなわち３２ビット×５ブロックのシフトレジスタ
を持つ。

【００８５】先に図４を参照して説明したＹ＝（ｙ_n-1
…ｙ₁ｙ₀）_b，を格納するレジスタと、Ｕを格納するレ
ジスタを兼用し、レジスタを削減したモンゴメリ乗算回
路と同様、加算回路においても、Ｙ＝（ｙ_n-1…ｙ
₁ｙ₀）_b，を格納するレジスタを削減し、３２ビットワ
ードの１ワード格納レジスタを使用し、レジスタを削減
した構成が可能である。本構成による加算回路を図１０
に示す。

【００８６】この図１０に示す加算回路構成と図９の構
成との差異は、図９に示すＹ＝（ｙ _n-1…ｙ₁ｙ₀）_b，を
格納するレジスタ３０２を１つのレジスタ、すなわち図
１０に示すレジスタＵ８３０とした点である。

【００８７】図１０に示す加算回路において実行する計
算処理手順について図１１、図１２を参照して説明す
る。図１１に示す計算処理は、上記（数式１）に示す最
後のステップの減算処理、すなわち、３．Ｂ←Ａ−ｍの
計算処理を示している。

【００８８】上記計算において、セレクタ８５０はＡ
を、セレクタ８５１はＦを選択する。このとき、レジス
タ８００−８０４を巡回シフトし、レジスタ８２０−８
２４を巡回シフトすることによりをＢ←Ａ−ｍ計算す
る。なお、計算結果は、Ｂ＝（Ｂ _n-1…Ｂ₁Ｂ₀）_bとな
る。なお、計算結果としてのＢはレジスタＸ８１０〜８
１４に格納することによりレジスタを削減している。

【００８９】図１１に示す１ｃｌｋの処理は、図１０の
３２ビット加算器８７０において、［１］，［ａ０］，
［ｍ０の反転値］の加算処理が実行されていることを示
す。図に示すアンダーラインは、＋−反転値であること
を示している。図１２における対応について説明する。
１ｃｌｋ時点では、図１２左端（１ｃｌｋ）に示すレジ
スタ値、信号値を持つ。１ｃｌｋ目の処理として、レジ
スタ８００（Ｍ０）に格納された［ｍ０］の反転値がセ
レクタ８５１を介して信号８４１：−ｍ０として３２ビ
ット加算器８７０に入力され、レジスタ８２０（Ａ０）
に格納された［ａ０］がセレクタ８５０を介して信号８
４０：ａ０として３２ビット加算器８７０に入力され、
さらにセレクタ８５２からの選択値：１が３２ビット加
算器８７０に入力されて、３２ビット加算器８７０にお
いて、［１］，［ａ０］，［−ｍ０］の加算処理が実行
される。その結果として、２ｃｌｋの時点で、レジスタ
８１４（Ｘ４）に値［ｂ０］が格納される。図１２は、
このように各クロックサイクルにおけるレジスタ、信号
値を示している。

【００９０】図１１の２ｃｌｋの処理は、３２ビット加
算器８７０において、レジスタ８００（Ｍ０）に格納さ
れた［ｍ１］の反転値がセレクタ８５１を介して信号８
４１：−ｍ１として３２ビット加算器８７０に入力さ
れ、レジスタ８２０（Ａ０）に格納された［ａ１］がセ
レクタ８５０を介して信号８４０：ａ１として３２ビッ
ト加算器８７０に入力されて、３２ビット加算器８７０
において、［ａ１］，［−ｍ１］の加算処理が実行され
る。その結果として、３ｃｌｋの時点で、レジスタ８１
４（Ｘ４）に値［ｂ１］が格納される。以下、同様の計
算処理が実行され、６ｃｌｋの時点で、前述した数式１
中の最終計算処理ステップとしての、 ３．Ｂ←Ａ−ｍ の計算結果が算出される。

【００９１】なお、図１０に示す３２ビット加算器８７
０は、先に図４を参照して説明した乗算回路中の３入力
６５ビット加算器１７を適用可能であり、加算回路とし
て独立の加算器を設けることなく、乗算回路中の加算器
を使用可能である。

【００９２】次に、図９または図１０の加算回路を適用
して実行する剰余加算処理について、図１３、図１４を
参照して説明する。剰余加算は次のように計算できる。

【００９３】

【数２】 ＩＮＰＵＴ：ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，Ｙ＝（ｙ_{n- 1} …ｙ₁ｙ₀）_b，０≦Ｘ，Ｙ＜ｍ ＯＵＴＰＵＴ：Ｚ＝Ｘ＋Ｙｍｏｄｍ １．Ａ←Ｘ＋Ｙ ２．Ｂ←Ａ−ｍ ３．Ｉｆ Ｂ≧０， ｒｅｔｕｒｎ （Ｂ）， ｅｌｓｅ ｒｅｔｕｒｎ （ Ａ） ……（数式２）

【００９４】上記数式２で示す剰余加算は、図９または
図１０の加算回路を適用してモンゴメリ乗算時同様、以
下のような処理ステップの実行により計算される。 １．メモリよりＸ，Ｙ，ｍをそれぞれレジスタ（Ｘ₄…
Ｘ₀），（Ｙ₄…Ｙ₀），（Ｍ₄…Ｍ₀）に格納する。 ２．加算回路においてＡおよびＢを計算する。 ３．ＡまたはＢをメモリに戻す。

【００９５】図１３は図９または図１０の加算回路を用
いた剰余加算の計算法である。このとき、各レジスタお
よび信号は図１４のタイミングチャートで示された値を
とる。１−５ｃｌｋ目ではセレクタ８５０（図１０参
照）はＢをセレクタ８５１はＣを選択する。このとき、
レジスタ８３０にｙ_iの値をメモリから読み出し、レジ
スタ８１０−８１４を巡回シフトすることによりＡ←Ｘ
＋Ｙを計算する。また、６−１０ｃｌｋ目ではセレクタ
８５０はＡをセレクタ８５１はＦ（レジスタＭ０の反転
入力）を選択する。このとき、レジスタ８００−８０４
を巡回シフトし、レジスタ８２０−８２４を巡回シフト
することによりＢ←Ａ−ｍを計算する。なお、Ａまたは
Ｂのどちらをメモリに戻すかは５ｃｌｋ目および１０ｃ
ｌｋ目の加算器のキャリーアウト（Ｃａｒｒｙ Ｏｕ
ｔ）が左右する。

【００９６】加算回路において実行する計算処理手順に
ついて図１３、図１４を参照して説明する。図１３に示
す計算処理は、上記（数式２）に示す １．Ａ←Ｘ＋Ｙ ２．Ｂ←Ａ−ｍ の各計算処理を示しており、ｉ＝０の時点における計算
処理である。図１３の、１ｃｌｋ（クロック）〜５ｃｌ
ｋが上記ステップ１、６ｃｌｋ〜１１ｃｌｋが上記ステ
ップ２の各計算処理に対応する。図１４は、各クロック
タイミングにおける各レジスタ８００〜８３１および信
号８４０〜８４２の値の変遷を示したタイミングチャー
ト図である。

【００９７】図１３に示す１ｃｌｋの処理は、３２ビッ
ト加算器８７０（図１０参照）において、［０］，［ｘ
０］，［ｙ０］の加算処理が実行されていることを示
す。図１４における対応について説明する。１ｃｌｋ時
点では、図１４左端（１ｃｌｋ）に示すレジスタ値、信
号値を持つ。１ｃｌｋ目の処理として、レジスタ８１０
（Ｘ０）に格納された［ｘ０］がセレクタ８５０を介し
て信号８４０：ｘ０として３２ビット加算器８７０に入
力され、レジスタ８３０（Ｕ）に格納された［ｙ０］が
セレクタ８５１を介して信号８４１：ｙ０として３２ビ
ット加算器８７０に入力され、さらにセレクタ８５２か
らの選択値：０が３２ビット加算器８７０に入力され
て、３２ビット加算器８７０において、［０］，［ｘ
０］，［ｙ０］の加算処理が実行される。その結果とし
て、２ｃｌｋの時点で、レジスタ８２４（Ａ４）に値
［ａ０］が格納される。図１４は、このように各クロッ
クサイクルにおけるレジスタ、信号値を示している。

【００９８】図１３の２ｃｌｋの処理は、３２ビット加
算器８７０において、レジスタ８１０（Ｘ０）に格納さ
れた［ｘ１］がセレクタ８５０を介して信号８４０：ｘ
１として３２ビット加算器８７０に入力され、レジスタ
８３０（Ｕ）に格納された［ｙ１］がセレクタ８５１を
介して信号８４１：ｙ１として３２ビット加算器８７０
に入力され、３２ビット加算器８７０において、［ｘ
１］，［ｙ１］の加算処理が実行される。その結果とし
て、３ｃｌｋの時点で、レジスタ８２４（Ａ４）に値
［ａ１］が格納される。以下、同様の計算処理が実行さ
れ、５ｃｌｋの時点で、前述の数式２中の［１．Ａ←Ｘ
＋Ｙ］の計算結果として、ａ０〜ａ４がそれぞれレジス
タ８２０〜８２４に格納される。

【００９９】次に６ｃｌｋ〜１１ｃｌｋは、上記式２中
の［２．Ｂ←Ａ−ｍ］の計算処理であり、６ｃｌｋの処
理は、図１０の３２ビット加算器８７０において、
［１］，［ａ０］，［ｍ０の反転値］の加算処理が実行
されていることを示す。図に示すアンダーラインは、＋
−反転値であることを示している。図１４における対応
について説明する。６ｃｌｋ時点の処理は、レジスタ８
００（Ｍ０）に格納された［ｍ０］の反転値がセレクタ
８５１を介して信号８４１：−ｍ０として３２ビット加
算器８７０に入力され、レジスタ８２０（Ａ０）に格納
された［ａ０］がセレクタ８５０を介して信号８４０：
ａ０として３２ビット加算器８７０に入力され、さらに
セレクタ８５２からの選択値：１が３２ビット加算器８
７０に入力されて、３２ビット加算器８７０において、
［１］，［ａ０］，［−ｍ０］の加算処理が実行され
る。その結果として、７ｃｌｋの時点で、レジスタ８１
４（Ｘ４）に値［ｂ０］が格納される。

【０１００】図１３の７ｃｌｋの処理は、３２ビット加
算器８７０において、レジスタ８００（Ｍ０）に格納さ
れた［ｍ１］の反転値がセレクタ８５１を介して信号８
４１：−ｍ１として３２ビット加算器８７０に入力さ
れ、レジスタ８２０（Ａ０）に格納された［ａ１］がセ
レクタ８５０を介して信号８４０：ａ１として３２ビッ
ト加算器８７０に入力されて、３２ビット加算器８７０
において、［ａ１］，［−ｍ１］の加算処理が実行され
る。その結果として、８ｃｌｋの時点で、レジスタ８１
４（Ｘ４）に値［ｂ１］が格納される。以下、同様の計
算処理が実行され、１１ｃｌｋの時点で、前述した数式
２中の計算処理ステップ［２．Ｂ←Ａ−ｍ］の計算結果
が算出される。

【０１０１】次に、図９または図１０の加算回路を適用
して実行する剰余減算処理について、図１５、図１６を
参照して説明する。剰余減算は次のように計算できる。

【０１０２】

【数３】 ＩＮＰＵＴ：ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b，Ｙ＝（ｙ_{n- 1} …ｙ₁ｙ₀）_b，０≦Ｘ，Ｙ＜ｍ ＯＵＴＰＵＴ：Ｚ＝Ｘ−Ｙｍｏｄｍ １．Ａ←Ｘ−Ｙ ２．Ｂ←Ａ＋ｍ ３．Ｉｆ Ａ≧０， ｒｅｔｕｒｎ （Ａ）， ｅｌｓｅ ｒｅｔｕｒｎ （ Ｂ） ……（数式３）

【０１０３】上記数式３で示す剰余減算は、図９または
図１０の加算回路を適用してモンゴメリ乗算時同様、以
下のような処理ステップの実行により計算される。 １．メモリよりＸ，Ｙ，ｍをそれぞれレジスタ（Ｘ₄…
Ｘ₀），（Ｙ₄…Ｙ₀），（Ｍ₄…Ｍ₀）に格納する。 ２．加算回路においてＡおよびＢを計算する。 ３．ＡまたはＢをメモリに戻す。

【０１０４】図１５は図９または図１０の加算回路を用
いた剰余減算の計算法である。このとき、各レジスタお
よび信号は図１６のタイミングチャートで示された値を
とる。１−５ｃｌｋ目ではセレクタ８５０（図１０参
照）はＢをセレクタ８５１はＤ（レジスタＵの反転入
力）を選択する。このとき、レジスタ８３０にｙ_iの値
をメモリから読み出し、レジスタ８１０−８１４を巡回
シフトすることによりＡ←Ｘ−Ｙを計算する。また、６
−１０ｃｌｋ目ではセレクタ８５０はＡをセレクタ８５
１はＥを選択する。このとき、レジスタ８００−８０４
を巡回シフトし、レジスタ８２０−８２４を巡回シフト
することによりＢ←Ａ＋ｍを計算する。なお、Ａまたは
Ｂのどちらをメモリに戻すかは５ｃｌｋ目の加算器のキ
ャリーアウト（Ｃａｒｒｙ Ｏｕｔ）が左右する。

【０１０５】加算回路において実行する計算処理手順に
ついて図１５、図１６を参照して説明する。図１５に示
す計算処理は、上記（数式３）に示す １．Ａ←Ｘ−Ｙ ２．Ｂ←Ａ＋ｍ の各計算処理を示しており、ｉ＝０の時点における計算
処理である。図１５の、１ｃｌｋ（クロック）〜５ｃｌ
ｋが上記ステップ１、６ｃｌｋ〜１１ｃｌｋが上記ステ
ップ２の各計算処理に対応する。図１６は、各クロック
タイミングにおける各レジスタ８００〜８３１および信
号８４０〜８４２の値の変遷を示したタイミングチャー
ト図である。

【０１０６】図１５に示す１ｃｌｋの処理は、３２ビッ
ト加算器８７０（図１０参照）において、［１］，［ｘ
０］，［−ｙ０］の加算処理が実行されていることを示
す。図に示すアンダーラインは、＋−反転値であること
を示している。図１６における対応について説明する。
１ｃｌｋ時点では、図１６左端（１ｃｌｋ）に示すレジ
スタ値、信号値を持つ。１ｃｌｋ目の処理として、レジ
スタ８１０（Ｘ０）に格納された［ｘ０］がセレクタ８
５０を介して信号８４０：ｘ０として３２ビット加算器
８７０に入力され、レジスタ８３０（Ｕ）に格納された
［ｙ０］が反転の後、セレクタ８５１を介して信号８４
１：−ｙ０として３２ビット加算器８７０に入力され、
さらにセレクタ８５２からの選択値：１が３２ビット加
算器８７０に入力されて、３２ビット加算器８７０にお
いて、［１］，［ｘ０］，［−ｙ０］の加算処理が実行
される。その結果として、２ｃｌｋの時点で、レジスタ
８２４（Ａ４）に値［ａ０］が格納される。図１６は、
このように各クロックサイクルにおけるレジスタ、信号
値を示している。

【０１０７】図１５の２ｃｌｋの処理は、３２ビット加
算器８７０において、レジスタ８１０（Ｘ０）に格納さ
れた［ｘ１］がセレクタ８５０を介して信号８４０：ｘ
１として３２ビット加算器８７０に入力され、レジスタ
８３０（Ｕ）に格納された［ｙ１］が反転の後、セレク
タ８５１を介して信号８４１：−ｙ１として３２ビット
加算器８７０に入力され、３２ビット加算器８７０にお
いて、［ｘ１］，［−ｙ１］の加算処理が実行される。
その結果として、３ｃｌｋの時点で、レジスタ８２４
（Ａ４）に値［ａ１］が格納される。以下、同様の計算
処理が実行され、６ｃｌｋの時点で、前述の数式２中の
［１．Ａ←Ｘ＋Ｙ］の計算結果として、ａ０〜ａ４がそ
れぞれレジスタ８２０〜８２４に格納される。

【０１０８】次に６ｃｌｋ〜１１ｃｌｋは、上記式３中
の［２．Ｂ←Ａ＋ｍ］の計算処理であり、６ｃｌｋの処
理は、図１０の３２ビット加算器８７０において、
［１］，［ａ０］，［ｍ０］の加算処理が実行されてい
ることを示す。図１６における対応について説明する。
６ｃｌｋ時点の処理は、レジスタ８００（Ｍ０）に格納
された［ｍ０］がセレクタ８５１を介して信号８４１：
ｍ０として３２ビット加算器８７０に入力され、レジス
タ８２０（Ａ０）に格納された［ａ０］がセレクタ８５
０を介して信号８４０：ａ０として３２ビット加算器８
７０に入力され、さらにセレクタ８５２からの選択値：
１が３２ビット加算器８７０に入力されて、３２ビット
加算器８７０において、［１］，［ａ０］，［ｍ０］の
加算処理が実行される。その結果として、７ｃｌｋの時
点で、レジスタ８１４（Ｘ４）に値［ｂ０］が格納され
る。

【０１０９】図１５の７ｃｌｋの処理は、３２ビット加
算器８７０において、レジスタ８００（Ｍ０）に格納さ
れた［ｍ１］がセレクタ８５１を介して信号８４１：ｍ
１として３２ビット加算器８７０に入力され、レジスタ
８２０（Ａ０）に格納された［ａ１］がセレクタ８５０
を介して信号８４０：ａ１として３２ビット加算器８７
０に入力されて、３２ビット加算器８７０において、
［ａ１］，［ｍ１］の加算処理が実行される。その結果
として、８ｃｌｋの時点で、レジスタ８１４（Ｘ４）に
値［ｂ１］が格納される。以下、同様の計算処理が実行
され、１１ｃｌｋの時点で、前述した数式２中の計算処
理ステップ［２．Ｂ←Ａ＋ｍ］の計算結果が算出され
る。

【０１１０】次に、マルチブロック対応のレジスタを用
いることによりブロック数が異なる鍵長に対応した楕円
曲線暗号回路構成について、図１７を参照して説明す
る。

【０１１１】モンゴメリ乗算においてはｍの最上位ブロ
ックであるｍ_n-1は非ゼロではなくてはいけない。つま
り、常にｍのブロック長にあわせた演算を行わなければ
ならない。そこで上記の手法を使い、さらにブロック長
の異なるモンゴメリ乗算を可能とするのが図１７に示し
たマルチブロック対応のレジスタである。図１７に示す
構成の場合には、５から７ブロックつまり１２９ｂｉｔ
から２２４ｂｉｔまでのモンゴメリ乗算が可能となる。

【０１１２】図１７に示す回路は、ｍ＝（ｍ_n-1…ｍ₁ｍ
₀）_b，Ｘ＝（ｘ_n-1…ｘ₁ｘ₀）_b、およびＡを格納する各
々５ワード分、すなわち３２ビット×５ブロックのシフ
トレジスタ５０１，５０２，５０３を持ち、さらにワー
ドＭのレジスタＭ４の前段にセレクタ５２１を介してレ
ジスタ５１１（Ｍ５）、さらに、その前段にセレクタ５
２２を介してレジスタ５１２（Ｍ６）さらにその前段に
セレクタ５２３を有し、外部あるいはメモリからの入力
くたはＭ０からの循環値を選択出力する構成となってい
る。ワードＸ、ＡについてもＭと同様の構成を持つ。

【０１１３】５ブロック（１２９ｂｉｔから１６０ｂｉ
ｔ）のモンゴメリ乗算を行う場合には、セレクタ５２１
はＤを選択することにより、３２ｂｉｔ×５段のシフト
レジスタが構成される。また、６ブロック（１６１ｂｉ
ｔから１９２ｂｉｔ）のモンゴメリ乗算を行う場合に
は、セレクタ５２２はＢを選択し、セレクタ５２１はＣ
を選択することにより、３２ｂｉｔ×６段のシフトレジ
スタが構成される。さらに、７ブロック（１９３ｂｉｔ
から２２４ｂｉｔ）のモンゴメリ乗算を行う場合には、
セレクタ５２２はＡを、セレクタ５２１はＣを選択する
ことにより、３２ｂｉｔ×７段のシフトレジスタが構成
される。レジスタＸ、レジスタＡについても同様の制御
が行われる。

【０１１４】図１７に示す構成は、各レジスタを５〜７
ブロックの可変構成として示しているが、さらに、前段
にレジスタとセレクタを付加することで、任意数、例え
ば８ブロック以上の計算に適用可能な構成とすることが
可能である。

【０１１５】以上、特定の実施例を参照しながら、本発
明について詳解してきた。しかしながら、本発明の要旨
を逸脱しない範囲で当業者が該実施例の修正や代用を成
し得ることは自明である。すなわち、例示という形態で
本発明を開示してきたのであり、限定的に解釈されるべ
きではない。本発明の要旨を判断するためには、冒頭に
記載した特許請求の範囲の欄を参酌すべきである。

【０１１６】

【発明の効果】以上、説明したように、本発明の多倍長
演算処理装置およびＩＣデバイスによれば、ブロック長
とブロック数に応じたシフトレジスタとして、例えば３
２ビット×５ブロックのシフトレジスタを構成し、各ブ
ロックのデータをシフトレジスタにおいてシフトし、そ
れぞれ乗算器、加算器に入力して、多倍長演算処理を実
行し、さらに、メモリからのレジスタに対するデータ格
納処理と、乗算器における乗算処理プロセスとを並列に
動作させることなく、それぞれの処理プロセスをシーケ
ンシャルなタイミングで実行して多倍長演算処理を行な
う構成としたので、モンゴメリ乗算処理、剰余加算処理
等の高速実行、低消費電力化が可能となる。

【０１１７】さらに、本発明の多倍長演算処理装置およ
びＩＣデバイスによれば、メモリと乗算器を同時動作さ
せることなく、モンゴメリ乗算等の多倍長演算を実行可
能となるので、低消費電力の演算回路が実現され、例え
ば非接触で外部給電を受けて動作するＩＣカード等、電
力消費が制限された環境での演算が要求されるデバイス
において処理エラー等を発生させることなく多倍長演算
を実行し、楕円曲線暗号処理を実行するＩＣデバイスが
実現される。

【０１１８】さらに、本発明のマルチブロック対応のレ
ジスタを用いた多倍長演算処理装置およびＩＣデバイス
によれば、ブロック数が異なる鍵長に対応した楕円曲線
暗号回路が実現される。

【図面の簡単な説明】

【図１】本発明のＩＣカード型デバイス構成例を示すブ
ロック図である。

【図２】本発明の多倍長演算処理回路を構成するモンゴ
メリ乗算回路構成を示す図である。

【図３】図２に示すモンゴメリ乗算回路構成におけるレ
ジスタ構成を示す図である。

【図４】本発明の多倍長演算処理回路を構成するモンゴ
メリ乗算回路構成を示す図である。

【図５】図４に示すモンゴメリ乗算回路構成におけるレ
ジスタ構成を示す図である。

【図６】本発明のモンゴメリ乗算回路における計算処理
手順を説明する図である。

【図７】本発明のモンゴメリ乗算回路における計算処理
手順を説明するタイミングチャート図である。

【図８】モンゴメリ乗算回路における乗算処理とメモリ
アクセスにおける電力消費を説明する図である。

【図９】本発明の多倍長演算処理回路を構成する加算回
路構成を示す図である。

【図１０】本発明の多倍長演算処理回路を構成する加算
回路構成を示す図である。

【図１１】本発明の加算回路における計算処理手順を説
明する図である。

【図１２】本発明の加算回路における計算処理手順を説
明するタイミングチャート図である。

【図１３】本発明の加算回路における剰余加算計算処理
手順を説明する図である。

【図１４】本発明の加算回路における剰余加算計算処理
手順を説明するタイミングチャート図である。

【図１５】本発明の加算回路における剰余減算計算処理
手順を説明する図である。

【図１６】本発明の加算回路における剰余減算計算処理
手順を説明するタイミングチャート図である。

【図１７】本発明のマルチブロック対応のレジスタを用
いた多倍長演算処理装置構成におけるレジスタ構成を示
す図である。

【符号の説明】

１００ ＩＣカード型デバイス １０１ ＣＰＵ １０２ ＲＯＭ １０３ ＲＡＭ １０４ ＨＤＤ １０５ 変調増幅部 １０６ ＤＥＳ暗号処理部 １０７ 多倍長演算処理部 １０８ ＡＬＵコントローラ＆Ｉ／Ｆ １０９ 演算器 １１０ ＡＬＵＲＡＭ １１１ 入出力Ｉ／Ｆ ２０１，２０２，２０３，２０４ シフトレジスタ ２１１，２１２，２１３，２１４ レジスタ ２３１〜２３８ セレクタ ２５１ 乗算器 ２５２ 加算器 ３０１，３０２，３０３，３０４ シフトレジスタ ３１１ レジスタ ３３１〜３３７ セレクタ ３５１ 加算器 ５０１，５０２，５０３ シフトレジスタ ５１１，５１２ レジスタ ５２１〜５２３ セレクタ ５３１，５３２ レジスタ ５４１〜５４３ セレクタ ５５１，５５２ レジスタ ５６１〜５６３ セレクタ

Claims (19)

【特許請求の範囲】
1. 【請求項１】多倍長演算処理装置において、 所定ビット数のデータからなるワード単位での乗算処理
   を実行する乗算器と、 前記乗算器に対する入力データを格納するレジスタであ
   り、１レジスタに１ワードを格納する構成を有する多段
   構成の第１のシフトレジスタと、 前記乗算器における乗算処理後のデータを格納するレジ
   スタであり、１レジスタに１ワードを格納する構成を有
   する多段構成の第２のシフトレジスタと、 を有することを特徴とする多倍長演算処理装置。
2. 【請求項２】前記多倍長演算処理装置は、さらに、 前記乗算器に対する入力データを格納する１ワード格納
   用レジスタと、 前記乗算器の乗算処理の停止クロックタイミングに、前
   記１ワード格納用レジスタに対するメモリからのデータ
   セット処理を実行する制御部と、 を有する構成であることを特徴とする請求項１に記載の
   多倍長演算処理装置。
3. 【請求項３】前記多倍長演算処理装置は、さらに、 前記乗算器の乗算処理の停止クロックタイミングに、前
   記多段構成の第１のシフトレジスタに対するメモリから
   のデータセット処理を実行する制御部を有する構成であ
   ることを特徴とする請求項１に記載の多倍長演算処理装
   置。
4. 【請求項４】前記多倍長演算処理装置は、さらに、 前記乗算器の計算結果を入力し、該入力に基づく加算処
   理を実行する加算器を有することを特徴とする請求項１
   に記載の多倍長演算処理装置。
5. 【請求項５】前記多倍長演算処理装置は、さらに、 前記第１のシフトレジスタの前段に、 セレクタと、１ワード格納用レジスタを交互に構成した
   回路構成を有することを特徴とする請求項１に記載の多
   倍長演算処理装置。
6. 【請求項６】モンゴメリ乗算を実行する多倍長演算処理
   装置であり、 下記計算プロセスからなるモンゴメリ乗算、 ＩＮＰＵＴ：ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…
   ｘ₁ｘ₀）_b，Ｙ＝（ｙ_{n- 1}…ｙ₁ｙ₀）_b， ０≦Ｘ，Ｙ＜ｍ，Ｒ＝ｂⁿ，ｇｃｄ（ｍ，ｂ）＝１，
   ｍ’＝−ｍ^-1ｍｏｄｂＯＵＴＰＵＴ：Ｚ＝ＸＹＲ^-1ｍｏ
   ｄｍ １．Ａ←０（Ａ＝（ａ_nａ_n-1…ａ₁ａ₀）_b） ２．Ｆｏｒ i ｆｒｏｍ ０ｔｏ n−１ ｄｏ ｔｈ
   ｅ Ｆｏｌｌｏｗｉｎｇ： ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ ３．Ｂ←Ａ−ｍ ４．Ｉｆ Ｂ≧０， ｒｅｔｕｒｎ （Ｂ）， ｅｌｓ
   ｅ ｒｅｔｕｒｎ （Ａ） の計算を行う多倍長演算処理装置において、 上記計算プロセス中のＸを格納するｂビット×ｎ段のシ
   フトレジスタと、 上記計算プロセス中のＹを格納するｂビット×ｎ段のシ
   フトレジスタと、 上記計算プロセス中のｍを格納するｂビット×ｎ段のシ
   フトレジスタと、 上記計算プロセス中のＡを格納するｂビット×（ｎ＋
   １）段のシフトレジスタと、 上記計算プロセス中のｍ’を格納するｂビットのレジス
   タと、 上記計算プロセス中のｕ_iを格納するｂビットのレジス
   タと、 ｂビット×ｂビットの乗算器と、 ３入力（２ｂ＋１）ビットの加算器と、 を備えることを特徴とする多倍長演算処理装置。
7. 【請求項７】前記多倍長演算処理装置において、さら
   に、 ２入力のｂビットの加算器を有することを特徴とする請
   求項６に記載の多倍長演算処理装置。
8. 【請求項８】前記多倍長演算処理装置は、さらに、 前記各シフトレジスタの少なくともいずれかのシフトレ
   ジスタ前段に、 セレクタと、１ワード格納用レジスタを交互に構成した
   回路構成を有することを特徴とする請求項６に記載の多
   倍長演算処理装置。
9. 【請求項９】前記多倍長演算処理装置は、さらに、 前記乗算器の乗算処理の停止クロックタイミングに、前
   記シフトレジスタに対するメモリからのデータセット処
   理を実行する制御部を有する構成であることを特徴とす
   る請求項６に記載の多倍長演算処理装置。
10. 【請求項１０】モンゴメリ乗算を実行する多倍長演算処
    理装置であり、 下記計算プロセスからなるモンゴメリ乗算、 ＩＮＰＵＴ：ｍ＝（ｍ_n-1…ｍ₁ｍ₀）_b，Ｘ＝（ｘ_n-1…
    ｘ₁ｘ₀）_b，Ｙ＝（ｙ_{n- 1}…ｙ₁ｙ₀）_b， ０≦Ｘ，Ｙ＜ｍ，Ｒ＝ｂⁿ，ｇｃｄ（ｍ，ｂ）＝１，
    ｍ’＝−ｍ^-1ｍｏｄｂ ＯＵＴＰＵＴ：Ｚ＝ＸＹＲ^-1ｍｏｄｍ １．Ａ←０（Ａ＝（ａ_nａ_n-1…ａ₁ａ₀）_b） ２．Ｆｏｒ i ｆｒｏｍ ０ｔｏ n−１ ｄｏ ｔｈ
    ｅ Ｆｏｌｌｏｗｉｎｇ： ２．１．Ａ←Ａ＋ｙ_iＸ ２．２．ｕ_i＝ａ₀ｍ’ｍｏｄｂ ２．３．Ａ←（Ａ＋ｕ_iｍ）／ｂ ３．Ｂ←Ａ−ｍ ４．Ｉｆ Ｂ≧０， ｒｅｔｕｒｎ （Ｂ）， ｅｌｓ
    ｅ ｒｅｔｕｒｎ （Ａ） の計算を行う多倍長演算処理装置において、 上記計算プロセス中のＸを格納するｂビット×ｎ段のシ
    フトレジスタと、 上記計算プロセス中のｍを格納するｂビット×ｎ段のシ
    フトレジスタと、 上記計算プロセス中のＡを格納するｂビット×（ｎ＋
    １）段のシフトレジスタと、 上記計算プロセス中のｍ’を格納するｂビットのレジス
    タと、 上記計算プロセス中のＹおよび、ｕ_iを選択的に格納す
    るｂビットのレジスタと、 ｂビット×ｂビットの乗算器と、 ３入力（２ｂ＋１）ビットの加算器と、 を備えることを特徴とする多倍長演算処理装置。
11. 【請求項１１】前記多倍長演算処理装置において、さら
    に、 ２入力のｂビットの加算器を有することを特徴とする請
    求項１０に記載の多倍長演算処理装置。
12. 【請求項１２】前記多倍長演算処理装置は、さらに、 前記各シフトレジスタの少なくともいずれかのシフトレ
    ジスタ前段に、 セレクタと、１ワード格納用レジスタを交互に構成した
    回路構成を有することを特徴とする請求項１０に記載の
    多倍長演算処理装置。
13. 【請求項１３】前記多倍長演算処理装置は、さらに、 前記乗算器の乗算処理の停止クロックタイミングに、前
    記シフトレジスタまたはレジスタに対するメモリからの
    データセット処理を実行する制御部を有する構成である
    ことを特徴とする請求項１０に記載の多倍長演算処理装
    置。
14. 【請求項１４】楕円曲線暗号処理を実行する演算手段を
    有するＩＣデバイスであり、 前記演算手段は、多倍長演算処理部を有し、 該多倍長演算処理部は、 所定ビット数のデータからなるワード単位での乗算処理
    を実行する乗算器と、 前記乗算器に対する入力データを格納するレジスタであ
    り、１レジスタに１ワードを格納する構成を有する多段
    構成の第１のシフトレジスタと、 前記乗算器における乗算処理後のデータを格納するレジ
    スタであり、１レジスタに１ワードを格納する構成を有
    する多段構成の第２のシフトレジスタと、 を有することを特徴とするＩＣデバイス。
15. 【請求項１５】前記ＩＣデバイスは、 電磁波入力を行なうインタフェースと、 前記インタフェースからの入力電磁波に基づいて、ＩＣ
    デバイス内の処理部に対する電力供給を行なう電源供給
    手段とを有し、 前記演算手段は、前記電源供給手段からの電源供給によ
    り動作する構成を有することを特徴とする請求項１４に
    記載のＩＣデバイス。
16. 【請求項１６】前記多倍長演算処理部は、さらに、 前記乗算器に対する入力データを格納する１ワード格納
    用レジスタと、 前記乗算器の乗算処理の停止クロックタイミングに、前
    記１ワード格納用レジスタに対するメモリからのデータ
    セット処理を実行する制御部と、 を有する構成であることを特徴とする請求項１４に記載
    のＩＣデバイス。
17. 【請求項１７】前記多倍長演算処理部は、さらに、 前記乗算器の乗算処理の停止クロックタイミングに、前
    記多段構成の第１のシフトレジスタに対するメモリから
    のデータセット処理を実行する制御部を有する構成であ
    ることを特徴とする請求項１４に記載のＩＣデバイス。
18. 【請求項１８】前記多倍長演算処理部は、さらに、 前記乗算器の計算結果を入力し、該入力に基づく加算処
    理を実行する加算器を有することを特徴とする請求項１
    ４に記載のＩＣデバイス。
19. 【請求項１９】前記多倍長演算処理部は、さらに、 前記第１のシフトレジスタの前段に、 セレクタと、１ワード格納用レジスタを交互に構成した
    回路構成を有することを特徴とする請求項１４に記載の
    ＩＣデバイス。