JP2003216025A

JP2003216025A - 非線形変換装置及び非線形変換方法及び非線形変換プログラム及び加算方法

Info

Publication number: JP2003216025A
Application number: JP2002016285A
Authority: JP
Inventors: Junko Nakajima; 純子中嶋; Mitsuru Matsui; 充松井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-01-25
Filing date: 2002-01-25
Publication date: 2003-07-30
Anticipated expiration: 2022-01-25
Also published as: JP4004805B2

Abstract

(57)【要約】【課題】この発明は、非線形変換処理を並列に行い従
来より高速な演算方法を得ること及びデータのアクセス
方法によって演算の遅延を起こす場合がある従来の要因
を回避し、高速な演算方法を得ることを目的とする。【解決手段】複数のデータＩＶＰと複数のデータＩＶ
Ｑを連結データＩＶとして連結して非線形変換装置に入
力し、複数のデータＭＡと複数のデータＭＢを連結デー
タＭとして連結して非線形変換装置に入力し、複数の連
結データＩＶと連結データＭとから１の連結データＩＶ
と連結データＭとを順次選択し、連結データＩＶ中のデ
ータＩＶＰと連結データＭ中のデータＭＡとを非線形変
換する処理とともに、並行して、選択した連結データＩ
Ｖ中のデータＩＶＱと連結データＭ中のデータＭＢとを
上記非線形変換と同一のアルゴリズムにより非線形変換
する処理を、順次選択された連結データＩＶと連結デー
タＭについて逐次的に繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、非線形変換装置
及び非線形変換方法に関するものである。特に、非線形
変換を高速に行う処理に関するものである。

【０００２】

【従来の技術】従来例１．従来例１では、従来行われて
いた非線形変換装置について説明する。図７は、非線形
変換装置１３００の概要図である。１０００は、イニシ
ャル値ＩＶを格納する記憶領域を示す。イニシャル値Ｉ
Ｖは固定値である。１２００は、通信によって任意の者
から他の者へ送信されるメッセージＭを格納する記憶領
域である。１３１０は、任意のアルゴリズム関数を用い
てイニシャル値ＩＶとメッセージＭとから変換データを
求める変換部である。変換部１３１０で用いられるアル
ゴリズムには、ハッシュ値を求めるためのハッシュ関数
や平文を暗号化するためのブロック暗号があり、図７で
はハッシュ関数Ｆ１（Ｆｕｎｃｔｉｏｎ１）が挙げら
れている。ハッシュ関数の例としては、ＳＨＡ−１やＭ
Ｄ−５などがあげられる。非線形変換装置１３００の変
換部１３１０でハッシュ関数Ｆ１により変換された変換
データは、ハッシュ値として出力される。１１００は変
換後の変換データを格納する記憶領域である。

【０００３】次に、詳細を説明する。１００１〜１０１
０、１１０１〜１１１０、１２０１〜１２１０は、全て
３２ビット領域のレジスタである。イニシャル値ＩＶ
は、ＩＶ（１）、ＩＶ（２）、ＩＶ（３）、・・・、Ｉ
Ｖ（Ｋ）というように３２ビットのイニシャル値に分割
される。ＩＶ（１）、ＩＶ（２）、ＩＶ（３）、・・
・、ＩＶ（Ｋ）は、入力部Ｉ１３５０によって、各々、
レジスタ１００１、レジスタ１００２、レジスタ１００
３、・・・、レジスタ１０１０に格納される。メッセー
ジＭも同様に、Ｍ（１）、Ｍ（２）、Ｍ（３）、・・
・、Ｍ（Ｋ）というように３２ビットデータに分割さ
れ、入力部Ｍ１３６０によって、各々、レジスタ１２０
１、レジスタ１２０２、レジスタ１２０３、・・・、レ
ジスタ１２１０に格納される。

【０００４】非線形変換装置１３００の変換部１３１０
では、レジスタ１００１に格納されたＩＶ（１）とレジ
スタ１２０１に格納されたＭ（１）とから非線形変換が
なされ、変換結果としてＳ（１）を出力する。出力した
Ｓ（１）は、レジスタ１１０１に格納される。次に、変
換部１３１０により、レジスタ１００２に格納されたＩ
Ｖ（２）とレジスタ１２０２に格納されたＭ（２）を入
力データとしてＦ１によって非線形変換がなされ、変換
結果としてＳ（２）が出力され、レジスタ１１０２に格
納される。以下同様にして、逐次的にＳ（３）、・・
・、Ｓ（Ｋ）が出力され、レジスタ１１０３、・・・、
レジスタ１１１０に格納される。格納されたレジスタ１
１０１〜レジスタ１１１０中のＳ（１）〜Ｓ（Ｋ）は、
出力部１３７０によって連結されてハッシュ値１１００
が出力される。

【０００５】上記に示した非線形変換装置１３００が行
う非線形変換の逐次的処理について、さらに詳細に説明
する。図８は、非線形変換装置１３００が逐次的に行う
非線形変換の処理工程（第１非線形変換工程〜第Ｋ非線
形変換工程）を示した図である。図８の横軸は、時間ｔ
を表しており、第１非線形変換工程から第Ｋ非線形変換
工程までの工程が、第１非線形変換工程から順に逐次的
に行われていることを示している。第１非線形変換工程
１３００ａは、非線形変換装置１３００によって第１に
実行される非線形変換処理の工程を示す。第２非線形変
換工程１３００ｂは、第１非線形変換工程１３００ａの
処理後に実行される非線形変換処理の工程を示す。同様
にして、第２非線形変換工程１３００ｂの実行後に、第
３非線形変換工程１３００ｃが行われ、最後に、第Ｋ非
線形変換工程１３００ｋが実行される。

【０００６】第１非線形変換工程．第１非線形変換工程
１３００ａでは、レジスタ１００１に格納されたＩＶ
（１）とレジスタ１２０１に格納されたＭ（１）とから
変換部１３１０の有するハッシュ関数Ｆ１によって非線
形変換がなされる。即ち、ＩＶ（１）とＭ（１）とをハ
ッシュ関数Ｆ１に基づいて非線形変換し、非線形変換後
のデータとＩＶ（１）とを用いてＸＯＲ（ＸＯＲ：ＥＸ
ＣＬＵＳＩＶＥＯＲ）１３２０が排他的論理和演算を
行い結果としてＳ（１）を出力する。出力されたＳ
（１）は、レジスタ１１０１に格納される。第２非線形変換工程．第２非線形変換工程１３００ｂで
は、入力値としてＩＶ（２）、Ｍ（２）及びＳ（１）を
用いる。まず、変換部１３１０は、ＩＶ（２）とＭ
（２）とをハッシュ関数Ｆ１により非線形変換する。Ｘ
ＯＲ１３２０は、変換した結果である変換値と第１非線
形変換工程１３００ａの出力結果であるＳ（１）との排
他的論理和演算を行い、その結果であるＳ（２）をレジ
スタ１１０２に出力する。第３非線形変換工程〜第Ｋ非線形変換工程．第３非線形
変換工程１３００ｃ〜第Ｋ非線形変換工程１３００ｋに
ついても、逐次的に上記第１非線形変換工程１３００ａ
と同様の演算を行い、出力データとして、Ｓ（３）〜Ｓ
（Ｋ）をレジスタ１１０３〜レジスタ１１１０に出力す
る。このように、非線形変換装置１３００では、第２非
線形変換工程１３００ｂは、第１非線形変換工程１３０
０ａにおいて出力されたＳ（１）を用いなければならな
い。同様に、第３非線形変換工程１３００ｃの変換工程
においても第２非線形変換工程１３００ｂの出力結果で
あるＳ（２）が必要であり、第Ｋ非線形変換工程１３０
０ｋにおいても第Ｋ非線形変換工程１３００ｋの前の変
換工程における出力データであるＳ（ｋ−１）が必要で
ある。従って、第１非線形変換工程１３００ａから第Ｋ
非線形変換工程１３００ｋで行われる非線形変換処理自
体はすべて同様の処理であっても、前で行われた変換結
果を用いて次の変換工程を経なければならないため、第
１非線形変換工程１３００ａから第Ｋ非線形変換工程１
３００ｋの各工程は、逐次的に行わなければならなかっ
た。そのため、大量の入力データに対しては、同様の非
線形変換処理を大量の入力データ分、ループ処理として
繰り返さなければならず、複数のデータの並行処理が行
えないために全体の総処理時間の増大が問題となってい
た。

【０００７】従来例２．従来例２は、任意のアルゴリズ
ムを実行する場合に、従来行われていた加算処理方法に
ついて示すものである。図９は、２Ｊビット長のデータ
の加算処理の動作を示している。図９に示すように、レ
ジスタ８０２に格納されたデータ（１）とメモリ８００
中の任意の領域８０１に格納されたデータ（２）とを加
算器８１５によって加算している。ここで、単一に２Ｊ
ビット長のデータの加算命令が存在せず、Ｊビット長の
データの加算命令しかできない場合には、図９のよう
に、単純にデータ（１）とデータ（２）とを加算するこ
とは不可能となる。そこで、代替方法としてデータ
（１）とデータ（２）とを、各々上位Ｊビットと下位Ｊ
ビットに分け、それぞれの単位で加算演算を行うことに
よって２Ｊビット長のデータの加算処理を実現する方法
がある。図１０は、上位と下位のＪビットずつを加算処
理単位として加算演算を行う従来の加算方法を示す図で
ある。レジスタ８０２に格納された２Ｊビット長のデー
タ（１）は、上位Ｊビットと下位Ｊビットのデータに分
割し、レジスタ８０４とレジスタ８０３にそれぞれ格納
される。レジスタ８０４に格納されたデータをデータＨ
（１）、レジスタ８０３に格納されたデータをデータＬ
（１）とする。まず、レジスタ８０３に格納されたデー
タＬ（１）とメモリ８００の任意の領域８０１の下位Ｊ
ビットに格納されたデータＬ（２）との加算を行う。そ
の後、レジスタ８０４に格納されたデータＨ（１）とメ
モリ８００の任意の領域８０１の上位Ｊビットに格納さ
れたデータＨ（２）との加算を行う。上記のようにして
行われた加算結果を加算データとしてレジスタ８０７に
転送する。以上のような加算処理では、下位Ｊビットの
加算時に桁上がりが発生した場合には、桁上がりをキャ
リーとしてレジスタ８１０に格納し、上位Ｊビットの加
算時にキャリーの値をも加算する。

【０００８】上記に示した加算処理の詳細を図１１のフ
ローチャートに示す。まず、２Ｊビット長レジスタであ
るレジスタ８０２に格納されたデータ（１）を上位Ｊビ
ットのデータＨ（１）と下位ＪビットのデータＬ（１）
に分割する（Ｓ１２０）。レジスタ８０２の下位Ｊビッ
トに格納されたデータＬ（１）をレジスタ８０３に格納
し、上位Ｊビットに格納されたデータＨ（１）をレジス
タ８０４に格納する（Ｓ１２１）。レジスタ８０３に格
納されたデータＬ（１）とメモリ８００の任意の領域８
０１の下位Ｊビットに格納されたデータＬ（２）とを加
算器８１５により加算し、加算した結果を領域８０１の
下位ＪビットにデータＬ（２）として格納する。このと
き、桁上がりが発生した場合には、桁上がりの値をレジ
スタ８１０にキャリーとして格納する（Ｓ１２２）。次
に、上位Ｊビットの加算を行う。即ち、レジスタ８０４
に格納されたデータＨ（１）とメモリ８００の任意の領
域８０１の上位Ｊビットに格納されたデータＨ（２）と
キャリーが存在する場合にはレジスタ８１０に格納され
たキャリーとを加算器８１５により加算し、加算した結
果を領域８０１の上位ＪビットにデータＨ（２）として
格納する（Ｓ１２３）。メモリ８００の領域８０１に格
納された２Ｊビットのデータは、レジスタ８０７に転送
される（Ｓ１２４）。

【０００９】このようにして、２Ｊビット長の加算が単
一の命令で実現できないために、その代わりとして上
位、下位のＪビット単位で加算演算を行う場合、この演
算によって得られた結果が格納されたメモリ上の任意の
領域から演算結果を２Ｊビットの値としてＣＰＵが読み
出し、レジスタ８０７に転送する際に読み出し時間に莫
大な時間がかかるため、全体の処理時間が遅延し、演算
速度が著しく低下し、全体の処理時間が遅延するという
問題が生じていた。

【００１０】

【発明が解決しようとする課題】例えば、甲から乙にネ
ットワークを通じて送信されたメッセージが改ざんされ
ていないメッセージであることを認証する認証情報を作
成する暗号アプリケーションにおいて、非線形変換処理
を汎用的なマイクロプロセッサを搭載したコンピュータ
上のソフトウエアで実現する場合、図８に示すように、
第一の非線形変換工程から第Ｋの非線形変換工程は逐次
的に行わなければならなかった。本発明の目的は、非線
形変換処理を並列に処理し、従来より高速な演算方法を
得ることにある。

【００１１】また、本発明の目的は、データのアクセス
方法によって演算の遅延を起こす場合がある従来の要因
を回避し、高速な演算方法を得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る非線形変
換装置は、所定長のデータを記憶する記憶部と、互いに
関連しない複数のデータを連結し、連結した所定長の連
結データを上記記憶部に入力する入力部と、上記入力部
により上記記憶部に入力された所定長の連結データを入
力して、同一のアルゴリズムにより連結前の複数のデー
タを並行して非線形変換し、複数の変換データを取得す
る変換部とを備えることを特徴とする。

【００１３】上記入力部は、複数のデータＩＶＰの各デ
ータＩＶＰと複数のデータＩＶＱの各データＩＶＱとを
各々連結データＩＶとして連結し、連結した複数の連結
データＩＶを上記記憶部に入力し、複数のデータＭＡの
各データＭＡと複数のデータＭＢの各データＭＢとを各
々連結データＭとして連結し、連結した複数の連結デー
タＭを上記記憶部に入力し、上記変換部は、上記入力部
によって上記記憶部に入力された複数の連結データＩＶ
と連結データＭとから１の連結データＩＶと連結データ
Ｍとを順次選択し、選択した連結データＩＶ中のデータ
ＩＶＰと連結データＭ中のデータＭＡとを入力データと
して上記アルゴリズムにより非線形変換し変換データＨ
Ｓを取得する処理とともに、並行して、選択した連結デ
ータＩＶ中のデータＩＶＱと連結データＭ中のデータＭ
Ｂとを入力データとして上記非線形変換に用いたアルゴ
リズムと同一のアルゴリズムにより非線形変換し変換デ
ータＨＴを取得する処理を、順次選択された連結データ
ＩＶと連結データＭについて逐次的に繰り返すことを特
徴とする。

【００１４】上記記憶部は、２Ｊビット長のレジスタと
２Ｊビット長のメモリの少なくともいずれかであり、上
記入力部は、Ｊビット長である各データＩＶＰとＪビッ
ト長である各データＩＶＱとを上記記憶部であるレジス
タあるいはメモリの上位Ｊビット領域と下位Ｊビット領
域に各々入力し、Ｊビット長である各データＭＡとＪビ
ット長である各データＭＢとを上記記憶部であるレジス
タあるいはメモリの上位Ｊビット領域と下位Ｊビット領
域に各々入力することを特徴とする。

【００１５】上記入力部は、複数のデータＩＶＲと複数
のデータＭＣとを連結させずに上記記憶部に入力し、上
記変換部は、非線形変換により変換データＨＳと変換デ
ータＨＴとを並行して取得する上記２つの処理に並行し
て、上記入力部によって上記記憶部に入力された複数の
データＩＶＲと複数のデータＭＣとから１のデータＩＶ
ＲとデータＭＣとを順次選択し、選択したデータＩＶＲ
とデータＭＣとを任意のアルゴリズムにより非線形変換
し変換データＨＵを取得する処理を順次選択されたデー
タＩＶＲとデータＭＣについて逐次的に繰り返すことを
特徴とする。

【００１６】上記記憶部は、複数の種類あるいは複数の
長さから構成されるレジスタあるいはメモリであること
を特徴とする。

【００１７】上記変換部は、非線形変換するためのアル
ゴリズムに平文を暗号化するためのブロック暗号あるい
ハッシュ値を求めるためのハッシュ関数を使用すること
を特徴とする。

【００１８】上記非線形変換装置は、さらに、上記変換
部が取得した変換データを連結して上記記憶部に出力す
る出力部を備えることを特徴とする。

【００１９】この発明に係る非線形変換方法は、所定長
のデータを記憶部に記憶し、互いに関連しない複数のデ
ータを連結し、連結した所定長の連結データを上記記憶
部に入力し、上記記憶部に入力された所定長の連結デー
タを入力して、同一のアルゴリズムにより連結前の複数
のデータを並行して非線形変換し、複数の変換データを
取得することを特徴とする。

【００２０】この発明に係る非線形変換プログラムは、
所定長のデータを記憶部に記憶する処理、互いに関連し
ない複数のデータを連結し、連結した所定長の連結デー
タを上記記憶部に入力する処理、上記記憶部に入力され
た所定長の連結データを入力して、同一のアルゴリズム
により連結前の複数のデータを並行して非線形変換し、
複数の変換データを取得する処理とをコンピュータに実
行させることを特徴とする。

【００２１】この発明に係る加算方法は、２Ｊビット長
のデータ（１）と２Ｊビット長のデータ（２）とを２Ｊ
ビット長のデータのまま単一に加算する命令が存在しな
い計算機の加算方法において、２Ｊビット長のデータ
（１）を上位ＪビットのデータからなるデータＨ（１）
と下位ＪビットのデータからなるデータＬ（１）に分割
し、２Ｊビット長のデータ（２）を上位Ｊビットのデー
タからなるデータＨ（２）と下位Ｊビットのデータから
なるデータＬ（２）に分割し、上記分割されたデータＬ
（１）とデータＬ（２）とを加算し、加算された結果桁
上がりが発生した場合には、加算された結果中、下位Ｊ
ビットを加算データＬとして格納し、上記桁上がりをキ
ャリーとして格納し、加算された結果桁上がりが発生し
ない場合には、加算された結果を加算データＬとして格
納し、上記分割されたデータＨ（１）とデータＨ（２）
とを加算し、上記キャリーが格納されている場合には、
上記データＨ（１）とデータＨ（２）との加算結果にキ
ャリーを加算し、加算された結果を加算データＨとして
格納し、上記格納された加算データＬと加算データＨと
を２Ｊビット長からなる２つの記録領域の下位Ｊビット
に各々転送し、上記転送された加算データＨを上位ビッ
ト、加算データＬを下位ビットとして連結し、２Ｊビッ
ト長となった加算データを記録領域へ転送することを特
徴とする。

【００２２】

【発明の実施の形態】実施の形態１．本実施の形態で
は、非線形変換を並列に処理する非線形変換装置につい
て説明する。図１は、非線形変換装置の概要図である。
３００は、非線形変換装置を示す。３１０は、非線形変
換装置３００の有する変換部である。図１において、１
０１、１０２、１０３、・・・、１１０、２０１、２０
２、２０３、・・・、２１０、４０１、４０２、４０
３、・・・、４１０は、すべて６４ビット長のレジスタ
を示す。各レジスタは図示されていないが記録部によっ
て記憶可能なデバイスの一例である。１０１Ｈ、１０２
Ｈ、１０３Ｈ、・・・、１１０Ｈ、２０１Ｈ、２０２
Ｈ、２０３Ｈ、・・・、２１０Ｈ、４０１Ｈ、４０２
Ｈ、４０３Ｈ、・・・、４１０Ｈは、それぞれ１０１、
１０２、１０３、・・・、１１０、２０１、２０２、２
０３、・・・、２１０、４０１、４０２、４０３、・・
・、４１０の上位３２ビット部分を示し、１０１Ｌ、１
０２Ｌ、１０３Ｌ、・・・、１１０Ｌ、２０１Ｌ、２０
２Ｌ、２０３Ｌ、・・・、２１０Ｌ、４０１Ｌ、４０２
Ｌ、４０３Ｌ、・・・、４１０Ｌは、それぞれ１０１、
１０２、１０３、・・・、１１０、２０１、２０２、２
０３、・・・、２１０、４０１、４０２、４０３、・・
・、４１０の下位３２ビット部分を示す。Ｆ２は、変換
部３１０で使用されるアルゴリズムであるハッシュ関数
を示す。このＦ２を用いて非線形変換処理が行われる。

【００２３】２００Ｈは、送信者から受信者へネットワ
ークによって送信されるメッセージＭＡを格納したレジ
スタである。メッセージＭＡは、ＭＡ（１）、ＭＡ
（２）、・・・、ＭＡ（ｋ）まで３２ビット単位に分割
される。２００Ｌも同様にメッセージＭＢを格納したレ
ジスタであり、メッセージＭＢは、ＭＢ（１）、・・
・、ＭＢ（Ｋ）まで３２ビット単位に分割される。１０
０Ｈは、初期値であるイニシャル値ＩＶＰを格納したレ
ジスタである。レジスタ１００Ｈに格納されたイニシャ
ル値ＩＶＰは、ＩＶＰ（１）からＩＶＰ（Ｋ）まで３２
ビット単位に分割される。１００Ｌも同様にイニシャル
値ＩＶＱを格納したレジスタであり、イニシャル値ＩＶ
Ｑは、ＩＶＱ（１）からＩＶＱ（Ｋ）まで３２ビット単
位に分割される。４００Ｈは、メッセージＭＡとイニシ
ャル値ＩＶＰとを入力データとしてこれらのデータを用
いて非線形変換装置３００によって変換された変換デー
タであるＨＳ（１）〜ＨＳ（Ｋ）を格納するレジスタで
ある。ＨＳ（１）〜ＨＳ（Ｋ）まで３２ビット単位のデ
ータは連結後、ハッシュ値ＨＳとしてレジスタ４００Ｈ
に格納される。４００Ｌは、メッセージＭＢとイニシャ
ル値ＩＶＱとを入力データとして非線形変換された変換
データであるＨＴ（１）〜ＨＴ（Ｋ）を格納するレジス
タである。ＨＴ（１）〜ＨＴ（Ｋ）までの３２ビットデ
ータは連結後、ハッシュ値ＨＴとしてレジスタ４００Ｌ
に格納される。

【００２４】上記メッセージＭＡ、メッセージＭＢ、イ
ニシャル値ＩＶＰ、イニシャル値ＩＶＱは、すべて非線
形変換装置３００への入力データであり、ハッシュ値Ｈ
Ｓ、ハッシュ値ＨＴは、すべて非線形変換装置３００か
らの出力データである。

【００２５】次に、非線形変換装置３００が行う処理の
動作について、図１を用いて説明する。前処理．まず、第１のイニシャル値であるレジスタ１０
０Ｈ中のＩＶＰ（１）と第２のイニシャル値である１０
０Ｌ中のＩＶＱ（１）は、入力部Ｉ３５０によって、そ
れぞれレジスタ１０１の上位３２ビット領域１０１Ｈと
レジスタ１０１の上位３２ビット領域１０１Ｌに転送さ
れ、それによりレジスタ１０１において６４ビットの長
さに連結される。同様にして、ＩＶＰ（２）とＩＶＱ
（２）、ＩＶＰ（３）とＩＶＱ（３）、・・・、ＩＶＰ
（Ｋ）とＩＶＱ（Ｋ）とが、各々連結され、レジスタ１
０２、レジスタ１０３、レジスタ１１０に格納される。
連結された各データを連結データＩＶとする。ハッシュ
関数Ｆ２へのもう一方からの入力データとなるメッセー
ジＭＡとメッセージＭＢは、入力部Ｍ３６０によって、
イニシャル値ＩＶＰやイニシャル値ＩＶＱと同様な連結
手段によって連結される。すなわち、レジスタ２００Ｈ
中のＭＡ（１）とレジスタ２００Ｌ中のＭＢ（１）は、
それぞれレジスタ２０１の上位３２ビット領域２０１Ｈ
と下位３２ビット領域２０１Ｌに転送され、それにより
レジスタ２０１において６４ビットの長さに連結され
る。同様にして、ＭＡ（２）とＭＢ（２）、ＭＡ（３）
とＭＢ（３）、ＭＡ（Ｋ）とＭＢ（Ｋ）とが連結され、
それぞれレジスタ２０２、レジスタ２０３、レジスタ２
１０に格納される。連結された各データを連結データＭ
とする。以上の動作を行う入力部Ｉ３５０と入力部Ｍ３
６０とは、互いに関連しない複数のデータを連結し、連
結した所定長の連結データをレジスタ等から構成される
記憶部に入力する入力部の一例である。

【００２６】非線形変換処理．前述のような入力データ
の連結手段によって、連結された個々の６４ビット長の
連結データＩＶと連結データＭとは、変換部３１０の有
するハッシュ関数Ｆ２によって、その内部において、６
４ビット単位で演算される。このとき、各レジスタにお
いて連結手段によって連結された連結データＩＶと連結
データＭの上位３２ビットと下位３２ビットのデータ
は、相互に独立性が保たれたまま、同時に処理が実行さ
れる。例えば、連結データＩＶの上位３２ビットである
ＩＶＰ（１）と連結データＭの上位３２ビットであるＭ
Ａとを入力データとして非線形変換し変換データＨＳを
取得する処理と、連結データＩＶの下位３２ビットであ
るＩＶＱ（１）と連結データＭの下位３２ビットである
ＭＢとを入力データとして非線形変換し変換データＨＴ
を取得する処理とが、変換部３１０によって並行して行
われる。このようにして、変換部３１０は、複数の連結
データＩＶと連結データＭとから１の連結データＩＶと
連結データＭとを順次選択し、選択した連結データＩＶ
中のデータＩＶＰ（ＩＶＰ（１）〜ＩＶＰ（Ｋ）のいず
れか）と連結データＭ中のデータＭＡ（ＭＡ（１）〜Ｍ
Ａ（Ｋ）のいずれか）とを入力データとして任意のアル
ゴリズムにより非線形変換し変換データＨＳ（ＨＳ
（１）〜ＨＳ（Ｋ）のいずれか）を取得するとともに、
並行して、選択した連結データＩＶ中のデータＩＶＱ
（ＩＶＱ（１）〜ＩＶＱ（Ｋ）のいずれか）と連結デー
タＭ中のデータＭＢ（ＭＢ（１）〜ＭＢ（Ｋ）のいずれ
か）とを入力データとして上記非線形変換に用いたアル
ゴリズムと同一のアルゴリズムにより非線形変換し変換
データＨＴ（ＨＴ（１）〜ＨＴ（Ｋ）のいずれか）を取
得する処理を、順次選択された連結データＩＶと連結デ
ータＭについて逐次的に繰り返す。このように実行する
ことによって、非線形変換装置３００の変換部３１０
は、ハッシュ関数Ｆ２を用いて、イニシャル値ＩＶＰと
メッセージＭＡを入力データとして非線形変換する処理
とイニシャル値ＩＶＱとメッセージＭＢを入力データと
して非線形変換する処理を並列に、同時に実行すること
ができる。

【００２７】後処理．変換部３１０のハッシュ関数Ｆ２
によって変換された変換データであるＨＳ（１）はレジ
スタ４０１の上位３２ビット領域４０１Ｈに格納され
る。また、変換部３１０のハッシュ関数Ｆ２によって変
換された変換データＨＴ（１）はレジスタ４０１の下位
３２ビット領域４０１Ｌに格納される。ＨＳ（２）とＨ
Ｔ（２）も同様にレジスタ４０２に格納される。他の変
換データも同様に各レジスタに格納される。次に、レジ
スタ４０１〜レジスタ４１０の各々上位３２ビット部分
４０１Ｈ〜４１０Ｈに格納されたＨＳ（１）、ＨＳ
（２）、・・・、ＨＳ（Ｋ）は、出力部３７０によって
それぞれ切り出され、連結する手段によって連結され、
レジスタ４００Ｈに出力される。同様にして、レジスタ
４０１〜レジスタ４１０の下位部分４０１Ｌ〜４１０Ｌ
に格納されたＨＴ（１）、ＨＴ（２）、・・・、ＨＴ
（Ｋ）は、それぞれ切り出され、それらを連結する手段
によって連結され、レジスタ４００Ｌに格納される。

【００２８】次に、非線形変換工程について、図２を用
いて詳細に説明する。第１非線形変換工程３００ａ．第１非線形変換工程３０
０ａでは、レジスタ１０１の上位３２ビットに格納され
たＩＶＰ（１）とレジスタ２０１の上位３２ビットに格
納されたＭＡ（１）とは、変換部３１０のハッシュ関数
Ｆ２を用いて非線形変換される。即ち、ＩＶＰ（１）と
ＭＡ（１）とからハッシュ関数Ｆ２に基づいてデータを
非線形変換し、非線形変換後のデータとＩＶＰ（１）と
を用いてＸＯＲ３２０が排他的論理和演算を行い、行っ
た結果をＨＳ（１）として出力する。出力されたＨＳ
（１）は、レジスタ４０１の上位３２ビット領域４０１
Ｈに格納される。第１非線形変換工程３００ａでは、上
記ＨＳ（１）を出力するための非線形変換処理と同時
に、並行して以下に記すＨＴ（１）を出力するための非
線形変換処理が行われる。すなわち、レジスタ１０１の
下位３２ビットに格納されたＩＶＱ（１）とレジスタ２
０１の下位３２ビットに格納されたＭＢ（１）とが、変
換部３１０のハッシュ関数Ｆ２を用いて上記処理と同時
に、非線形変換される。即ち、ＩＶＱ（１）とＭＢ
（１）とからハッシュ関数Ｆ２に基づいてデータを非線
形変換し、非線形変換後のデータとＩＶＱ（１）とを用
いてＸＯＲ３２０が排他的論理和演算を行い、行った結
果をＨＴ（１）として出力する処理がＨＳ（１）を出力
する処理と並行して行われる。出力されたＨＴ（１）
は、レジスタ４０１の下位３２ビット領域４０１Ｌに格
納される。上記で説明したデータの流れを図３に示す。
図３に示すように、レジスタ２０１に格納されたＭＡ
（１）とレジスタ１０１に格納されたＩＶＰ（１）とか
ら非線形変換がなされ、ＸＯＲ３２０によって排他的論
理和がとられ、変換されたでーたをレジスタ４０１にＨ
Ｓ（１）として出力する処理と並行して、レジスタ２０
１に格納されたＭＢ（１）とレジスタ１０１に格納され
たＩＶＱ（１）とから非線形変換がなされ、ＸＯＲ３２
０によって排他的論理和がとられ、変換されたでーたを
レジスタ４０１にＨＴ（１）として出力する処理が行わ
れる。

【００２９】第２非線形変換工程３００ｂ．第２非線形
変換工程３００ｂでは、レジスタ１０２とレジスタ２０
２の上位ビットの処理と下位ビットの処理が同時に、並
行して行われる。ただし、いずれの処理も第１非線形変
換工程３００ａの出力データを必要とするため、第１非
線形変換工程３００ａを経た後でなければ実行できな
い。第２非線形変換工程３００ｂでは、レジスタ１０２
とレジスタ２０２の上位ビットの処理に、入力値として
ＩＶＰ（２）、ＭＡ（２）及びＨＳ（１）を用いる。ま
ず、変換部３１０は、ＩＶＰ（２）とＭＡ（２）とを入
力データとしてハッシュ関数Ｆ２を用いて非線形変換を
行う。ＸＯＲ３２０は、変換した結果である変換値と第
１非線形変換工程３００ａの出力結果であるＨＳ（１）
との排他的論理和演算を行い、その結果をＳ（２）とし
て出力する。第２非線形変換工程３００ｂにおいても、
上記ＨＳ（２）を出力するための非線形変換処理と同時
に、並行してＨＴ（２）を出力するための同一の非線形
変換処理が行われる。

【００３０】第３非線形変換工程〜第Ｋ非線形変換工
程．第３非線形変換工程３００ｃ〜第Ｋ非線形変換工程
３００ｋについても、逐次的に上記第１非線形変換工程
３００ａ等と同様の演算を行い、出力データとして、Ｈ
Ｓ（３）〜ＨＳ（Ｋ）及びＨＴ（３）〜ＨＴ（Ｋ）をそ
れぞれ出力するための並行処理が行われる。

【００３１】このように、上位３２ビットの演算処理と
下位３２ビットの演算処理は、独立に、かつ、並列に処
理され、それぞれ独立に処理結果を得ることができる。
このため、非線形変換処理は、従来の２倍の処理速度を
実現することができる。すなわち、同一のアルゴリズム
に基づく同一の命令に従って、メッセージＭＡとイニシ
ャル値ＩＶＰとの処理とメッセージＭＢとイニシャル値
ＩＶＱとの処理とを並列処理することで、単精度（３２
ビット長）と倍精度（６４ビット長）の演算がすべて同
じサイクル数で実行可能であれば、１メッセージ当たり
の演算効率は２倍に向上し、高速化が実現できる。

【００３２】本実施の形態では、入力データであるイニ
シャル値ＩＶＰ，イニシャル値ＩＶＱ，メッセージＭ
Ａ，メッセージＭＢをそれぞれ３２ビット単位に分割し
た例を図１に示したが、各入力データを分割する単位は
３２ビットに限らず、８、１６、６４、１２８ビット等
の値がとれる。それらに対応して図１に示すレジスタの
格納可能ビット数は、倍制度のデータ長、即ち、１６，
３２，１２８，２５６ビットとなる。このようにレジス
タの格納可能ビット数は２^xで（Ｘ≧１）であれば、ど
のようなビット数をとることもできる。

【００３３】以上のように、非線形変換装置３００を用
いることによって互いに関連しない複数のデータについ
て並列して同時に非線形変換処理を行うことができ、高
速に変換データを出力することが可能となる。したがっ
て、例えば、入力データであるメッセージに対し、その
メッセージが正当であることを認証するデジタル署名情
報として変換データを用いる場合にも、高速な認証情報
を生成できる。このようなデジタル署名においては、大
量の通信メッセージに対し、高速に認証情報を生成する
必要があるため、従来に比べ、本実施の形態のように並
列して複数のデータを同時に非線形変換処理行うこと
で、非線形変換処理スピードを複数倍にできる効果は今
後のネット通信市場において大きな意味をもつものであ
る。

【００３４】実施の形態２．実施の形態２では、実施の
形態１に更に第３の入力データであるイニシャル値ＩＶ
Ｒとそれに対応する入力データであるメッセージＭＣと
に対する処理が付加され、これらを並列処理することに
より、非線形変換をより高速に処理することを実現する
実施の形態である。例えば、ペンティアム（ペンティア
ムは登録商標。以下、同様。）３では、６４ビット長の
レジスタを８個と３２ビット長のレジスタを８個、ＣＰ
Ｕ中に保持している。従って、６４ビット長のレジスタ
を実施の形態１に示す処理にて利用し、３２ビット長の
レジスタを第３の入力データであるイニシャル値ＩＶＲ
とメッセージＭＣに対する処理に用いることが可能であ
る。

【００３５】図４は、実施の形態１に更に第３のイニシ
ャル値ＩＶＲとメッセージＭＣとに対する処理を付加し
た非線形変換装置３００の概念図である。ＩＶＲは、イ
ニシャル値を示し、レジスタ５００に格納され、ＩＶＲ
（１）からＩＶＲ（Ｋ）まで３２ビット単位に分割され
る。ＭＣも同様にメッセージを示し、レジスタ６００に
格納され、ＭＣ（１）からＭＣ（Ｋ）まで３２ビット単
位に分割される。ＨＵは、非線形変換後の出力データで
あるハッシュ値を示す。ＨＵ（１）からＨＵ（Ｋ）は、
連結されてハッシュ値ＨＵとしてレジスタ７００に格納
される。

【００３６】図４に基づいて動作を説明する。まず、Ｉ
ＶＲ（１）は、実施の形態１の場合と同様に、レジスタ
５０１に転送される。ＩＶＲ（２）からＩＶＲ（Ｋ）も
同様に、レジスタ５０２〜レジスタ５１０に転送され
る。ここで、レジスタ５０１〜レジスタ５１０は図示は
していないが記録部によって記憶可能なデバイスの一例
である。ＭＣ（１）も、実施の形態１の場合と同様に、
レジスタ６０１に転送される。ＭＣ（２）からＭＣ
（Ｋ）も同様に、レジスタ６０２〜レジスタ６１０に転
送される。なお、レジスタ６０１〜レジスタ６１０は記
録部によって記憶可能なデバイスの一例である。ここ
で、変換部３１０は、６４ビット長のレジスタを使用し
て、実施の形態１と同様の非線形変換処理を行うために
使用するアルゴリズムとしてＦ２というハッシュ関数を
用い、３２ビット長のレジスタを使用して、前記Ｆ２を
使用した処理と並列に処理するためのアルゴリズムとし
てＦ３というハッシュ関数を使用する。

【００３７】実施の形態１で説明したように、非線形変
換装置３００の変換部３１０は、レジスタ１０１Ｈに転
送されたＩＶＰ（１）とレジスタ２０１Ｈに転送された
ＭＡ（１）とからハッシュ関数Ｆ２によって、非線形変
換処理を行う。変換後、変換部３１０は、レジスタ４０
１Ｈに出力データとしてＨＳ（１）を出力する。上記処
理と同時に、非線形変換装置３００の変換部３１０は、
レジスタ１０１Ｌに転送されたＩＶＱ（１）とレジスタ
２０１Ｌに転送されたＭＢ（１）を入力データとして非
線形変換処理を行い、レジスタ４０１ＬにＨＴ（１）を
出力する処理を並行に行う。さらに、本実施の形態で
は、次の非線形変換処理が上記２つの処理と並行に行わ
れる。即ち、レジスタ５０１に転送されたＩＶＲ（１）
とレジスタ６０１に転送されたＭＣ（１）を入力データ
として非線形変換装置３００の変換部がＦ３をハッシュ
関数として使用して非線形変換処理を行い、出力データ
であるＨＵ（１）を６０１に出力する。

【００３８】上記に説明した３つの非線形変換並行処理
の詳細について図５を使用して説明する。図５は、本実
施の形態の非線形変換装置３００によって実行される３
つの並行処理である非線形変換処理の工程を表した図で
ある。第１非線形変換工程３００ａ．第１非線形変換工程３０
０ａでは、以下に示す並列処理１と並列処理２と並列処
理３が並列に処理される。（１）並列処理１．第１非線形変換工程３００ａでは、
レジスタ１０１上位ビットに転送されたＩＶＰ（１）と
レジスタ２０１の上位ビットに転送されたＭＡ（１）を
入力データとして、入力データは、ハッシュ関数Ｆ２に
より変換され、出力データとしてＨＳ（１）がレジスタ
４０１の上位３２ビットに出力される。（２）並列処理２．この処理に並行して、第１非線形変
換工程３００ａでは次の処理が実行される。即ち、レジ
スタ１０１下位ビットに転送されたＩＶＱ（１）とレジ
スタ２０１の下位ビットに転送されたＭＢ（１）を入力
データとして、入力データは、ハッシュ関数Ｆ２により
変換され、出力データとしてＨＴ（１）がレジスタ４０
１の下位３２ビットに出力される。（３）並列処理３．更に、これらの処理と並行して、第
１非線形変換工程３００ａでは次の処理が実行される。
即ち、レジスタ５０１に転送されたＩＶＲ（１）とレジ
スタ６０１に転送されたＭＣ（１）を入力データとし
て、入力データは、ハッシュ関数Ｆ３により変換され、
出力データとしてＨＵ（１）がレジスタ７０１に出力さ
れる。

【００３９】第１非線形変換工程３００ａでは、以上の
３つの処理を並行に行うことができる。同様に、第２非
線形変換工程３００ｂ、第３非線形変換工程３００ｃ〜
第Ｋ非線形変換工程３００ｋの各工程においても３つの
イニシャル値と３つのメッセージを入力データとして、
各アルゴリズムにより非線形変換処理を並行して行い、
その結果、３つの出力データをハッシュ値として同時に
出力することが可能となる。

【００４０】このように、６４ビット長のレジスタと３
２ビット長のレジスタを同時に、並行して使用すること
により、３つの変換処理を並行して行い、それぞれの命
令を記述したコードを、ペンティアム３のようなＣＰＵ
内部において命令レベルで並列実行可能なようにマージ
することによって、３つの独立なデータブロックを並列
に演算することができる。このように、異なる種類のレ
ジスタを組み合わせることによって複数の独立なデータ
を並列に演算することが可能となるため、並列できる処
理数が多ければ多いほど高速に出力データを得ることが
できる。今後、大量の通信データに対し、デジタル署名
や暗号化の必要性が増大することに鑑みれば、上記のよ
うに、より高速なデータ処理を実現することはこれか
ら、ますます加速するＩＴ社会に大きな貢献を果たすも
のである。

【００４１】また、以上の実施の形態では、例としてレ
ジスタを使用したが、レジスタでなく、メモリを使用し
てもよい。この場合には、メモリ間で演算処理がなされ
る。また、レジスタとメモリを混在させて使用してもよ
い。なお、変換部３１０は、ソフトウェアによって実現
されていてもよいし、ハードウェアによって実現さてい
てもよい。

【００４２】実施の形態３．実施の形態３では、単一の
２Ｊビット長の加算命令が存在しない計算機において、
Ｊビットずつの演算処理を行う場合に、データのアクセ
ス方法によって演算の遅延を起こす場合がある従来の要
因を回避し、高速な演算方法を得る方法について説明す
る。図６は、レジスタ８０２に格納されたデータ（１）
とメモリ８００の任意の領域８０１に格納されたの値と
の加算演算を示す図である。

【００４３】データの加算処理は、次の手順によって行
われる。まず、レジスタ８０２に格納されたデータ
（１）の上位Ｊビットは、レジスタ８０４にデータＨ
（１）として転送され、レジスタ８０２に格納されたデ
ータ（１）の下位Ｊビットは、レジスタ８０３にデータ
Ｌ（１）として転送される（Ｓ１）。次に、レジスタ８
０３に転送されたデータＬ（１）とメモリ８００の任意
の領域８０１の下位Ｊビットに格納されたデータＬ
（２）とが、加算器８１５によって加算される。加算さ
れた結果は、レジスタ８０３に加算データＬとして格納
される（Ｓ２）。このとき、桁上がりが発生した場合に
は、桁上がりをレジスタ８１０にキャリーとして格納す
る。次に、レジスタ８０４の上位Ｊビットに格納された
データＨ（１）と領域８０１の上位Ｊビットに格納され
たデータＨ（２）とキャリーが存在する場合にはレジス
タ８１０に格納されたキャリーとが、加算器８１５によ
って加算され、加算された結果をレジスタ８０４に加算
データＨとして格納する（Ｓ３）。レジスタ８０３とレ
ジスタ８０４に格納された各データは、それぞれ、レジ
スタ８０５とレジスタ８０６の下位Ｊビットに転送され
る（Ｓ４）。その後、レジスタ８０６に格納された加算
データＨを上位ビット、レジスタ８０５に転送された加
算データＬを下位ビットとして連結する。連結後、２Ｊ
ビット長となった加算データをレジスタ８０７へ転送す
る（Ｓ５）。その後、レジスタ８０７をメモリ８００の
領域８０１へ転送する。

【００４４】このように、単一の２Ｊビット長の加算命
令が存在しない場合に、従来方法のようなメモリ書き込
みと読み出しを行わないため、演算の遅延を起こすよう
な要因を排除して、高速な演算を可能にすることができ
る。従って、従来に比して全体の処理のスピードを向上
させることができる。

【００４５】

【発明の効果】本発明によれば、非線形変換処理を高速
に行うことができる。特に、非線形変換処理をソフトウ
ェア（プログラム）により行う場合には、サイクル数を
減少させることができ、高速処理を行うことができる。

【００４６】また、本発明によれば、演算の遅延を起こ
すような要因を排除して、高速な演算を可能にすること
ができる。

【図面の簡単な説明】

【図１】実施の形態１における非線形変換装置の構成
図。

【図２】実施の形態１における非線形変換装置の動作
図。

【図３】データ間の加算処理動作を示す図。

【図４】実施の形態２における非線形変換装置の構成
図。

【図５】実施の形態２における非線形変換装置の動作
図。

【図６】実施の形態３の加算方法を示す図。

【図７】従来の非線形変換処理図。

【図８】従来の非線形変換処理工程図。

【図９】従来のメモリとレジスタとの間の加算処理の
一例を示す図。

【図１０】従来の加算方法動作を示す図。

【図１１】従来の加算方法動作を示すフローチャー
ト。

【符号の説明】

１００Ｈ，１００Ｌ，５００，１０００イニシャル値
を格納したレジスタ、２００Ｈ，２００Ｌ，６００，１
２００メッセージを格納したレジスタ、３００，１３
００非線形変換装置、３００ａ，１３００ａ第１非
線形変換工程、３００ｂ，１３００ｂ第２非線形変換
工程、３００ｃ，１３００ｃ第３非線形変換工程、３
００ｋ，１３００ｋ第Ｋ非線形変換工程、３１０，１
３１０変換部、３２０，１３２０ＸＯＲ、３５０入
力部Ｉ、３６０入力部Ｍ、３７０出力部、４００
Ｈ，４００Ｌ，７００，１１００ハッシュ値を格納し
たレジスタ、８００メモリ、１０１〜１１０，２０１
〜２１０，４０１〜４１０，５０１〜５１０，６０１〜
６１０，１００１〜１０１０，１１０１〜１１１０，１
２０１〜１２１０，８０２〜８０７，８１０レジス
タ、８１５加算器。

Claims

【特許請求の範囲】

【請求項１】所定長のデータを記憶する記憶部と、互いに関連しない複数のデータを連結し、連結した所定
長の連結データを上記記憶部に入力する入力部と、上記入力部により上記記憶部に入力された所定長の連結
データを入力して、同一のアルゴリズムにより連結前の
複数のデータを並行して非線形変換し、複数の変換デー
タを取得する変換部とを備えることを特徴とする非線形
変換装置。
【請求項２】上記入力部は、複数のデータＩＶＰの各
データＩＶＰと複数のデータＩＶＱの各データＩＶＱと
を各々連結データＩＶとして連結し、連結した複数の連
結データＩＶを上記記憶部に入力し、複数のデータＭＡ
の各データＭＡと複数のデータＭＢの各データＭＢとを
各々連結データＭとして連結し、連結した複数の連結デ
ータＭを上記記憶部に入力し、上記変換部は、上記入力部によって上記記憶部に入力さ
れた複数の連結データＩＶと連結データＭとから１の連
結データＩＶと連結データＭとを順次選択し、選択した
連結データＩＶ中のデータＩＶＰと連結データＭ中のデ
ータＭＡとを入力データとして上記アルゴリズムにより
非線形変換し変換データＨＳを取得する処理とともに、
並行して、選択した連結データＩＶ中のデータＩＶＱと
連結データＭ中のデータＭＢとを入力データとして上記
非線形変換に用いたアルゴリズムと同一のアルゴリズム
により非線形変換し変換データＨＴを取得する処理を、
順次選択された連結データＩＶと連結データＭについて
逐次的に繰り返すことを特徴とする請求項１に記載され
た非線形変換装置。
【請求項３】上記記憶部は、２Ｊビット長のレジスタ
と２Ｊビット長のメモリの少なくともいずれかであり、上記入力部は、Ｊビット長である各データＩＶＰとＪビ
ット長である各データＩＶＱとを上記記憶部であるレジ
スタあるいはメモリの上位Ｊビット領域と下位Ｊビット
領域に各々入力し、Ｊビット長である各データＭＡとＪ
ビット長である各データＭＢとを上記記憶部であるレジ
スタあるいはメモリの上位Ｊビット領域と下位Ｊビット
領域に各々入力することを特徴とする請求項２に記載さ
れた非線形変換装置。
【請求項４】上記入力部は、複数のデータＩＶＲと複
数のデータＭＣとを連結させずに上記記憶部に入力し、上記変換部は、非線形変換により変換データＨＳと変換
データＨＴとを並行して取得する上記２つの処理に並行
して、上記入力部によって上記記憶部に入力された複数
のデータＩＶＲと複数のデータＭＣとから１のデータＩ
ＶＲとデータＭＣとを順次選択し、選択したデータＩＶ
ＲとデータＭＣとを任意のアルゴリズムにより非線形変
換し変換データＨＵを取得する処理を順次選択されたデ
ータＩＶＲとデータＭＣについて逐次的に繰り返すこと
を特徴とする請求項２に記載された非線形変換装置。
【請求項５】上記記憶部は、複数の種類あるいは複数
の長さから構成されるレジスタあるいはメモリであるこ
とを特徴とする請求項４に記載された非線形変換装置。
【請求項６】上記変換部は、非線形変換するためのア
ルゴリズムに平文を暗号化するためのブロック暗号ある
いハッシュ値を求めるためのハッシュ関数を使用するこ
とを特徴とする請求項１に記載された非線形変換装置。
【請求項７】上記非線形変換装置は、さらに、上記変
換部が取得した変換データを連結して上記記憶部に出力
する出力部を備えることを特徴とする請求項１に記載さ
れた非線形変換装置。
【請求項８】所定長のデータを記憶部に記憶し、互いに関連しない複数のデータを連結し、連結した所定
長の連結データを上記記憶部に入力し、上記記憶部に入力された所定長の連結データを入力し
て、同一のアルゴリズムにより連結前の複数のデータを
並行して非線形変換し、複数の変換データを取得するこ
とを特徴とする非線形変換方法。
【請求項９】所定長のデータを記憶部に記憶する処
理、互いに関連しない複数のデータを連結し、連結した所定
長の連結データを上記記憶部に入力する処理、上記記憶部に入力された所定長の連結データを入力し
て、同一のアルゴリズムにより連結前の複数のデータを
並行して非線形変換し、複数の変換データを取得する処
理とをコンピュータに実行させることを特徴とする非線
形変換プログラム。
【請求項１０】２Ｊビット長のデータ（１）と２Ｊビ
ット長のデータ（２）とを２Ｊビット長のデータのまま
単一に加算する命令が存在しない計算機の加算方法にお
いて、２Ｊビット長のデータ（１）を上位Ｊビットのデータか
らなるデータＨ（１）と下位Ｊビットのデータからなる
データＬ（１）に分割し、２Ｊビット長のデータ（２）を上位Ｊビットのデータか
らなるデータＨ（２）と下位Ｊビットのデータからなる
データＬ（２）に分割し、上記分割されたデータＬ（１）とデータＬ（２）とを加
算し、加算された結果桁上がりが発生した場合には、加
算された結果中、下位Ｊビットを加算データＬとして格
納し、上記桁上がりをキャリーとして格納し、加算され
た結果桁上がりが発生しない場合には、加算された結果
を加算データＬとして格納し、上記分割されたデータＨ（１）とデータＨ（２）とを加
算し、上記キャリーが格納されている場合には、上記デ
ータＨ（１）とデータＨ（２）との加算結果にキャリー
を加算し、加算された結果を加算データＨとして格納
し、上記格納された加算データＬと加算データＨとを２Ｊビ
ット長からなる２つの記録領域の下位Ｊビットに各々転
送し、上記転送された加算データＨを上位ビット、加算データ
Ｌを下位ビットとして連結し、２Ｊビット長となった加
算データを記録領域へ転送することを特徴とする加算方
法。