JP2003186861A - ＦｅＲＡＭ及び再構成可能ハードウエアを利用したシステムオンチップアーキテクチャ - Google Patents

ＦｅＲＡＭ及び再構成可能ハードウエアを利用したシステムオンチップアーキテクチャ

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JP2003186861A
JP2003186861A JP2002322847A JP2002322847A JP2003186861A JP 2003186861 A JP2003186861 A JP 2003186861A JP 2002322847 A JP2002322847 A JP 2002322847A JP 2002322847 A JP2002322847 A JP 2002322847A JP 2003186861 A JP2003186861 A JP 2003186861A
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soc
chip architecture
reconfigurable hardware
embedded
memory component
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JP2002322847A
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Francis Joseph
フランシス・ジョセフ
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    • G—PHYSICS
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Abstract

(57)【要約】 【課題】電源復旧時に、電源喪失時に停止した位置から
プロセッサ処理が可能なシステムオンチップ（ＳＯＣ）
アーキテクチャの提供 【解決手段】本ＳＯＣアーキテクチャは、好ましくは、
ＳＯＣが容易に再構成であり優れた性能／特性を発揮す
るように再構成可能ハードウェアを備える。また、再構
成可能ハードウェアにおいて、その構成と現在実行中の
ステートが強誘電メモリ部品に格納される。さらに、再
構成可能ハードウェアは、再構成可能ハードウェアに埋
め込まれた自身の強誘電メモリ部品を備え、そのメモリ
の中にハードウェア構成と現在実行中のステートを格納
できるようにしている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はシステムオンチップ
（ＳＯＣ）アーキテクチャに関するものであり、より具
体的には強誘電体メモリ（ＦｅＲＡＭ又はＦＲＡＭ）及
び関連する再構成可能ハードウエアを含むＳＯＣアーキ
テクチャに関する。
【０００２】
【従来の技術】現在、高い機能性及び多様性を持つ小型
演算装置の需要が高まっている。更には、新たな特徴及
び性能を持つ演算装置への要求も絶えず存在し、マーケ
ットウィンドウ（例えば、市場の要求にあわせ、競合他
社に先んじて市場シェアを拡大する為に製品を市場へ出
すまでの時間）の短縮も進んでいる。これらの要素は、
集積回路（ＩＣ）の１平方インチに収容するトランジス
タの最大数を増やすという絶えぬ要求と共に、単一ＩＣ
上に作られる総合演算システムである様々なシステムオ
ンチップ（ＳＯＣ）アーキテクチャの開発の推進力とな
ってきた。
【０００３】ＳＯＣアーキテクチャは様々な形態のもの
（例えばアプリケーション専用集積回路（ＡＳＩＣ）、
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）
等）があるが、現在一般的に使用可能なＳＯＣアーキテ
クチャを図１のブロック図に示した。図１に示したよう
に、一般的なＳＯＣアーキテクチャ１はマイクロプロセ
ッサ２（又はマイクロコントローラ）、知的財産（Ｉ
Ｐ）ブロック３、スタティック及びダイナミックランダ
ムアクセスメモリ（ＳＲＡＭ及びＤＲＡＭ）部品から成
るメモリブロック４、メモリコントローラ５、入出力
（Ｉ／Ｏ）ブロック６、Ｉ／Ｏインターフェース７、ダ
イレクトメモリアクセス（ＤＭＡ）８及びデバッグモジ
ュール９を含んでいる。デバッグモジュール９をＳＯＣ
１に組み込むことにより、外付けデバッグ装置を用いて
ＳＯＣ構成の試験を外部から行うよりも高速に実施出来
るようにすることが望ましいと考えられる。
【０００４】知的財産（ＩＰ）ブロック３は、一般的に
財産的性質を持つと考えられるハードウエア等を指すも
のである。ＩＰブロックが指定され、その設計が試験・
認証されると、ＳＯＣが異なる目的に使用される場合で
あっても、及び／又は異なる特徴を持つものである場合
であっても、ＩＰブロックを、そのＩＰ技術の所有者
（及び／又はライセンスを持つ者）がＳＯＣ内で再利用
することが出来る。このＩＰ技術の再利用は、製品を市
場に出すまでに要する時間を短縮する上で重要である。
【０００５】メモリコントローラ５はシステムバス１０
にインターフェースで繋がる部品間のシステムバス１０
を介した情報伝送を制御するものである。マイクロプロ
セッサ２は、ＳＲＡＭ及びＤＲＡＭメモリ部品４への
（からの）データの格納及び取得を含むＳＯＣ１の動作
を制御する為にソフトウエアによりプログラムされてい
る。Ｉ／Ｏインターフェース７は、Ｉ／Ｏブロック６の
ハードウエアと連携して作動することにより、確実にＳ
ＯＣ１へのデータ入力がＳＯＣ１と適合したものとなる
ように、そしてＳＯＣ１からのデータ出力が適正にフォ
ーマットされるように作動するものである。Ｉ／Ｏイン
ターフェース７は、例えば汎用シリアルバス（ＵＳＢ）
又は周辺部品相互接続（ＰＣＩ）とすることが出来る。
ＤＭＡ８は、データのＩ／Ｏインターフェース７への
（からの）ＳＲＡＭ及びＤＲＡＭメモリブロック４から
の（への）システムバス１０を使用しない伝送の速度を
高めるものであり、これによりＩ／Ｏ伝送におけるＳＯ
Ｃ１の性能が高められる。
【０００６】Ｉ／Ｏブロック６は特定の機能を実施する
固定ハードウエアから構成されることが一般的である。
同様に、ＩＰブロック３も通常は特定の機能を実施する
固定ハードウエアから構成される。換言すれば、一度ハ
ードウエアが構成されてしまうと、通常は再構成が出来
ないということである。ＳＲＡＭ及びＤＲＡＭ部品４に
記憶されたソフトウエア又はハードウエアは、マイクロ
プロセッサ２がＩＰハードウエア３及び／又はＩ／Ｏハ
ードウエア６と連携して異なる機能を実行することが出
来るように変更可能であり、比較的容易にＳＯＣ１を事
前に予定したアプリケーション用に設定することが出来
る。これにより、元の設計の境界内において同じＳＯＣ
アーキテクチャによる元のアプリケーションの利用を拡
張することが出来る。
【０００７】ＳＲＡＭは揮発性メモリ素子であり、通常
は非常に高速なアクセス速度を提供することが出来る。
一般的に、ＳＯＣのマイクロプロセッサ又はマイクロコ
ントローラは高速演算を実行する為にＳＲＡＭを使用す
る。ＤＲＡＭは非常に高密度な揮発性メモリ素子である
が、アクセス時間という意味においては相対的に遅い。
この理由から、ＤＲＡＭは一般的にＳＯＣにおいては、
マイクロプロセッサ又はマイクロコントローラによる相
対的に頻繁ではあるが高速アクセス速度を要さない大容
量データの保存に利用されている。例えば、電源投入
後、ＳＯＣはＩ／Ｏ素子、現在及び未来の命令、アプリ
ケーション情報、プログラムスレッド、データ値等に関
わる全ての情報をＤＲＡＭへと記憶する。一方、ＳＲＡ
Ｍは、ＳＯＣにおいて高速でアクセスしなければならな
い小容量の命令シーケンスの記憶に使用される。
【発明が解決しようとする課題】
【０００８】図１に示したＳＯＣ１のようなＩＣの欠点
の１つは、ＤＲＡＭ及びＳＲＡＭに記憶された情報が、
これらの種類のメモリ素子が持つ揮発性特性により電源
を落とした場合に全て失われるという点である。従っ
て、電源サイクル（ＩＣから電源が落ちた時点から始ま
り、ＩＣへの電源供給が戻った時点で終わる）が発生す
る度にＩＣをブートアップ（例えば再ブート）し、初期
化しなければならないのである。このような事象が発生
する度にＳＲＡＭ／ＤＲＡＭメモリブロック４に記憶さ
れたデータは失われ、マイクロプロセッサ２もその命令
実行の位置を喪失する。ＳＲＡＭ／ＤＲＡＭメモリブロ
ック４に記憶されたデータは、電源サイクルが生じると
失われることになる為、ＳＯＣに使用されるＩＰハード
ウエアブロックがいくら再構成可能であっても、データ
が失われている為にＳＲＡＭ／ＤＲＡＭブロック４に記
憶されたデータを使用して再構成することは出来ない。
従って、電源サイクルが発生した場合、マイクロプロセ
ッサ２を再ブートし、ＳＲＡＭ／ＤＲＡＭメモリブロッ
ク４に記憶されていたデータを、マイクロプロセッサ２
を通じて再度記憶しなければならないのである。
【０００９】ＳＯＣのメモリブロック４は、ＳＲＡＭ及
びＤＲＡＭメモリ素子とは別にプログラマブルリードオ
ンリーメモリ（ＰＲＯＭ）素子、又は代わりにリードオ
ンリーメモリ（ＲＯＭ）を含むものであっても良い。こ
れらのメモリ素子は通常不揮発性（これらに記憶された
データは、電源が一時的に切られても失われない等）で
はあるが、他の理由から、これらのタイプのメモリ素子
は一般的にはＳＯＣにおいて使用されないか、或いは使
用されていても限られた範囲に留まる。例えば、ＰＲＯ
Ｍは相対的に遅く、埋め込むには比較的高いコストを要
する為、ＳＯＣにおいてこの種のメモリ素子を利用する
ことは一般的ではないのである。ＲＯＭは相対的に容易
に、安価に埋め込むことが可能であり、高速ではある
が、１度しかプログラミングできない素子である為、Ｓ
ＯＣアーキテクチャには通常使用されない。
【００１０】ＰＲＯＭ又はＲＯＭがＳＯＣに使用されて
いる場合、その目的はＳＯＣ中にデータの書き込み及び
再書き込みを行う為ではない。時にＰＲＯＭ又はＲＯＭ
はブートアップ命令（例えばシステムバス１０上のＩ／
Ｏブロック６のアドレス等、起動する際にＳＯＣが必要
とするＰＲＯＭ又はＲＯＭから実行される各種起動情報
をＳＯＣのマイクロプロセッサ又はマイクロコントロー
ラにより取得する目的で実行される初期コマンド）を記
憶する為に使用される場合がある
【００１１】非常に高速なアクセス時間を提供すること
が出来る他の種類の不揮発性メモリは存在するが、これ
らは通常、標準的なＣＭＯＳ製造技術等の標準的な製造
技術を用いてＳＯＣにおいて実現するには適していな
い。強誘電体キャパシタは、双安定特性を持っている。
従って、これを不揮発性メモリ素子として使用すること
が可能であり、これは一般的に強誘電体ランダムアクセ
スメモリ（ＦｅＲＡＭ又はＦＲＡＭ）として知られてい
る。強誘電体ＲＡＭは標準的なＤＲＡＭに匹敵する外形
とＳＲＡＭに近い速度とを持っている。更に、ＦｅＲＡ
ＭはＤＲＡＭと同等、或いはより高速であり、ＳＲＡＭ
よりもわずかに劣るデータアクセス時間を持っている。
しかしながら製造技術における限界から、この種のメモ
リ素子は通常、ＳＯＣの埋め込み型メモリとしては適さ
ないスタンドアローン型メモリ素子（例えばスマートカ
ードに使用されるもの）としてしか入手できないのが一
般的である。
【００１２】数年前、コロラド州のＲＡＭＴＲＯＮ社が
スタンドアローン型ＦｅＲＡＭ（ＦＲＡＭ）キャパシタ
を製造することが出来るカスタマイズされたＩＣ製造工
程を開発し、現在は様々な製造業者からこのようなキャ
パシタの入手が可能となった。しかしながら、ＲＡＭＴ
ＲＯＮ社や他の会社が製造したこれらのキャパシタは、
外形が非常に大きいと共にアクセス時間も長く、ＳＯＣ
アプリケーションにおいては事実上使用出来ないもので
あった。
【００１３】図１に示すＳＯＣ１のようなＩＣの他の欠
点は、その性能がマイクロプロセッサ又はマイクロコン
トローラにより実行される好適なソフトウエア又はファ
ームウエアの存在の有無により制約されるという点であ
る。更に、ファームウエアもソフトウエアもＳＯＣのマ
イクロプロセッサ又はマイクロコントローラにより逐次
実行される為、ＳＯＣの性能がマイクロプロセッサ又は
マイクロコントローラの処理性能により限定されるとい
う点がある。
【００１４】従って、面積的・スケーラビリティ的な目
標を満たす方法でＳＯＣ中に実現することが出来ると共
に電源サイクルの発生に伴う再ブートの必要性を緩和す
ることが可能な不揮発性メモリ素子であるＦｅＲＡＭの
利用を可能としたＳＯＣの需要が存在するのである。更
に、ＳＯＣのマイクロプロセッサ又はマイクロコントロ
ーラの処理能力による制約が非常に小さい範囲に限られ
たＳＯＣの需要も存在する。
【課題を解決するための手段】
【００１５】本発明は、強誘電体ランダムアクセスメモ
リ（ＦｅＲＡＭ）のような埋め込み型強誘電体メモリ部
品を情報記憶用に含むＳＯＣアーキテクチャを提供する
ものである。本発明によれば、例えば相補型金属酸化物
半導体（ＣＭＯＳ）技術のような現在のＩＣ製造技術を
用いてＦｅＲＡＭを広い面積を要することなくＩＣ中に
埋め込むことが出来る。よってＦｅＲＡＭをＳＯＣ中に
確実に埋め込むことが出来、そしてＦｅＲＡＭの不揮発
性により、そこに記憶された情報は電源サイクルが生じ
ても失われることが無い。更に、これによりＣＭＯＳ技
術のような単一の製造技術をＳＯＣの部品全ての製造に
用いることが可能となる。これは更に高実装密度及び高
速性といったこの製造技術の利点をＳＯＣに実現するこ
とにも繋がるのである。
【００１６】本発明によれば、通常はＳＯＣのＳＲＡＭ
及びＤＲＡＭメモリ部品に記憶される上述した種類のデ
ータの全てを記憶する為には、単一の強誘電体ランダム
アクセスメモリ（ＦｅＲＡＭ）部品があれば充分である
ことが判明している。ＦｅＲＡＭのデータアクセス時間
は、ＤＲＡＭに匹敵するかこれを上回り、ＳＲＡＭより
もごくわずかに遅いだけである。従って、ＳＲＡＭ及び
ＤＲＡＭの機能を実行する為にＦｅＲＡＭを使用するこ
とが出来る。更に、ＦｅＲＡＭは不揮発性である為、Ｆ
ｅＲＡＭに記憶されたデータは電源サイクルが生じても
失われることはない。
【００１７】本発明によれば、望ましくは標準ＣＭＯＳ
製造技術である標準製造技術を用いて非常に効率的に強
誘電体キャパシタを埋め込むことが出来る。更に本発明
によれば、埋め込み型強誘電体キャパシタはより新しい
ＣＭＯＳ製造技術に対してスケーラブルである。換言す
れば、ＣＭＯＳ製造技術がより小型のＩＣ部品の製作を
可能とする新たな進化を遂げるに伴い、本発明に基づく
埋め込み型強誘電体キャパシタも他のＩＣ部品と同程度
のスケーラビリティで変化させることが出来るというこ
とである。これらのＦｅＲＡＭキャパシタは従来から既
知のＦｅＲＡＭキャパシタよりも大幅に小さい形状をし
ており、非常に高速のアクセス時間を持ち、そして標準
ＣＭＯＳ製造技術等の標準的なＩＣ製造技術を用いて容
易に埋め込むことが出来る。本発明によれば、本発明以
前には知られていなかったこれら及び他の要因は、強誘
電体キャパシタをＳＯＣへと集積化する上で、非常に望
ましいものなのである。
【００１８】本発明のＦｅＲＡＭは、ＳＯＣの製造によ
く利用される標準ＣＭＯＳ部品と似た外形的埋め込み特
性を持っている為、ＦｅＲＡＭを含む全てのＳＯＣ部品
を、ＳＲＡＭ及びＤＲＡＭを含むＳＯＣの製造に用いら
れているＣＭＯＳプロセスを用いたＳＯＣと比較しても
オーバーヘッドを実質的に増大しない方式で標準型ＣＭ
ＯＳウエハに埋め込むことが出来る容易な方法が提供さ
れる。更に、ＦｅＲＡＭは最新の製造技術に対してスケ
ーラブルである為、部品サイズの更なる小型化を可能と
する製造技術の進化又は開発に伴い、ＦｅＲＡＭを小型
化することが可能である。
【００１９】このことにより、従来技術に基づくＳＯＣ
アーキテクチャと比べ、幾つかの更なる利点が提供され
る。例えば、命令群及びＳＯＣのプロセッサがその命令
群を実行する位置と共に前の命令実行結果もＦｅＲＡＭ
中に記憶することが出来るという点である。電源サイク
ルが生じ、その後電源が戻った場合、プロセッサは電源
の喪失時に停止した位置から開始することが出来る。こ
れにより、電源が戻った場合のＳＯＣの再ブート及び最
初からのプログラム実行再開の必要性が緩和される。
【００２０】本発明のＳＯＣアーキテクチャは、マイク
ロプロセッサ又はマイクロコントローラに加え、再構成
可能なハードウエア、例えば異なる様々なアプリケーシ
ョンを実施する為にＳＯＣの容易な構成及び再構成を実
現するフィールドプログラマブルゲートアレイ（ＦＰＧ
Ａ）を利用することが望ましい。更に、構成及び再構成
可能ハードウエアの現在の実行結果がＦｅＲＡＭメモリ
部品に記憶された場合、電源サイクル発生後に再構成可
能ハードウエアを容易に回復させ、実行を続けさせるこ
とが出来る。出来れば、再構成可能ハードウエア中に追
加ＦｅＲＡＭ部品を埋め込むことが望ましい。例えばＦ
ＰＧＡのように、再構成可能ハードウエア中にＳＲＡＭ
を設けることが知られている。ＦｅＲＡＭを直接的に本
発明の再構成可能ハードウエアに設けることにより、ハ
ードウエアの構成をそこに直接記憶させることが出来、
よって電源サイクルが生じた場合もハードウエアの構成
は失われず、電源が戻った場合にそのハードウエア構成
を容易に入手することが出来る。
【００２１】本発明のこれら及び他の特徴及び利点は、
以下の説明及び添付図から明らかとなる。
【００２２】
【発明の実施の形態】図２は本発明のＳＯＣアーキテク
チャ２０の一実施例を描いたブロック図である。図２に
おいて図１と同じ名前を持つ部品は、図１のそれらの部
品と同一のものであっても良い。しかしながら、本発明
においては、図２のＳＯＣ１０が必ずしも部品３、４、
６、８又は９を含んでいる必要はない。ＳＯＣ１０に必
須となる要素は、マイクロプロセッサ２１、動的に再構
成することが出来る（例えばオンザフライでの再構成が
可能な）再構成可能ハードウエア２２、ＦｅＲＡＭメモ
リ部品２３、Ｉ／Ｏインターフェース２７及びシステム
バス３２だけである。デバッグモジュール３１は、ＳＯ
Ｃ２０の作動に必須ではないが、試験をＳＯＣ２０の様
々な部品に実施して特定の条件が満たされていることを
確認しなければならない為、あることが望ましい。デバ
ッグモジュールをチップ上に設けることにより、試験を
助長し、ＳＯＣ２０の市場出荷までの時間を短縮するこ
とが出来る。しかしながら当業者には明らかなように、
ＳＯＣ２０の部品の試験は当ＳＯＣ外部で実施すること
も可能である。
【００２３】図２に示した実施例によれば、マイクロプ
ロセッサ２１が再構成可能ハードウエア２２を構成する
為にマイクロプロセッサが実行する命令は、ＦｅＲＡＭ
部品２３、或いは再構成可能ハードウエア２２自体に埋
め込まれた別個のＦｅＲＡＭ部品（図示せず）に記憶さ
れる。また、ＳＯＣ２０がその特殊機能を実施する為に
必要な他のデータ、命令又はコードもまたＦｅＲＡＭ部
品２３中に記憶される。別の強誘電体メモリ部品を再構
成可能ハードウエア２２中に埋め込むことにより、再構
成可能ハードウエアの実行状態や構成を、直接的に再構
成可能ハードウエア２２中に記憶することも可能であ
る。こうすることにより、再構成可能ハードウエア２２
によるこの情報の利用が可能となる為、再構成可能ハー
ドウエア２２は電源サイクル後にマイクロプロセッサ２
１の助けを借りることなくその構成及び実行状態を回復
することが出来るのである。強誘電体メモリ部品の使用
が望ましいとされる状況の例をあげると、ＳＯＣがパー
ソナルディジタルアシスタント（ＰＤＡ）や携帯電話等
のハンドヘルド装置中に使用される場合、又は電源サイ
クルの発生によるコンピュータシステムの再ブートが望
ましくない、或いは許されない他のアプリケーションに
使用される場合がある。これにはモーションピクチャエ
キスパートグループ（ＭＰＥＧ）ビデオ、直交周波数分
割多重化（ＯＦＤＭ）及びコード分割多重化アクセス
（ＣＤＭＡ）コーデックのような機能がＳＯＣに埋め込
まれている場合が含まれる。
【００２４】更に、上述したように、ＦｅＲＡＭ部品２
３中の記憶位置は、マイクロプロセッサ２１により実行
されている命令（又は命令ストリング）のアドレスポイ
ンタの記憶と共に、マイクロプロセッサ２１により次に
実行されるべき命令（又は命令ストリング）のアドレス
ポインタの記憶に使用されることが望ましい。従って、
電源サイクルが発生した場合、ＦｅＲＡＭ部品２３中に
記憶されたデータが保持されるだけではなく、電源が戻
った時点でマイクロプロセッサ２１の実行点が即座に回
復可能となるのである。マイクロプロセッサ２１は電源
が回復した時点で単にアドレスポインタをアクセスし、
そのアドレスポインタが識別するＦｅＲＡＭ２３中の位
置に記憶された命令の実行を再開するだけで良いのであ
る。従って、電源サイクルが生じた場合、電源投入時に
レジスタ値が再呼び出しされることによりＳＯＣ１０が
即座にオンするのである。この結果、電源サイクル発生
後の再ブート及び再初期化は不必要となる。
【００２５】更に、再構成可能ハードウエア２２を再構
成することにより、及び／又はある範囲においてはマイ
クロプロセッサ２１を再プログラムすることにより、Ｓ
ＯＣ２０の基本的、或いは全体的機能性をいつでも変更
することが出来る。ＦｅＲＡＭ２３及び再構成可能ハー
ドウエア２２の両方を使用することで、優秀な性能と共
に柔軟性の向上やアプリケーションのより速い実現がＳ
ＯＣ２０に提供されるのである。ＳＯＣ２０において同
じ再構成可能ハードウエア２２を全く異なるアプリケー
ションに使用しつつＡＳＩＣに匹敵する性能レベルを達
成することも出来る。
【００２６】図３は、本発明のＳＯＣ４０の他の実施例
を描いたブロック図であるが、これは図１に示されてい
る部品で、図２のＳＯＣ実施例には含まれていなかった
部品を含んでいる。ＳＯＣ４０の性能及び汎用性を更に
高める為に複雑な高性能ＩＰブロック４９を設けること
が出来る。この実施例は更に、Ｉ／Ｏ機能性を最適化す
る為にＤＭＡ４８及びＩ／Ｏハードウエアブロック４６
を利用している。加えて、ＳＲＡＭの高速データアクセ
ス時間及びＤＲＡＭの大容量データ保存機能の利点を得
る為にＳＲＡＭ及びＤＲＡＭ部品４４が含まれている。
この場合、ＦｅＲＡＭ４３は、例えばプログラムアドレ
スや命令値、及び／又は失われた場合にＳＯＣ４０が特
定の機能又はタスクの実行に要する時間量を増やすこと
になるデータのみを記憶する為に使用することが出来
る。
【００２７】例えば、ＳＲＡＭ部品４４が現在処理中の
データの短期結果のみを記憶する為に使用されている場
合、電源サイクルの間、ＳＲＡＭ中に記憶された短期結
果が失われたとしても、このことがＳＯＣ４０に電源が
復帰した際のプログラム実行の継続に影響を与えるとい
うわけでは必ずしもない。これは、プログラムカウン
タ、プログラム命令、必要なデータ値等に関わる必須情
報の全てが不揮発性ＦｅＲＡＭ部品４３中に記憶されて
いる為である。従ってＳＯＣ４０のシステムは、電源サ
イクル発生後、電源サイクル発生以前にはどの位置にい
たかをはっきりと認識しているのである。結果が蓄積さ
れるに伴う実行結果の保存に加え、マイクロプロセッサ
４１及び／又は再構成可能ハードウエア４２が実行する
アルゴリズムにより使用されるパラメータ及び変数等の
情報も電源サイクルが生じても失われずに済む様にＦｅ
ＲＡＭ中に記憶されることが望ましい。
【００２８】ＳＯＣ２０及び４０の再構成可能特性によ
り、広範囲にわたる所望の機能群を実施する為にインタ
ーネット上、又は有線・無線通信媒体上での構成（及び
再構成）が可能であることから、本発明のＳＯＣアーキ
テクチャはウエブを基盤とした機器及びソフトウエア定
義の機器及び命令に非常に好適なものとなっている。更
に、本発明のＳＯＣアーキテクチャにより、ＳＯＣ製品
の市場出荷までの時間が短縮される。例えば、ＳＯＣ２
０又は４０を使用した製品は、ＳＯＣが特定アプリケー
ション用の機能の殆どを実行するように構成されてから
市場に投入することが出来るものであり、長い時間を要
する試験条件の適合を待つ必要がない。ＳＯＣに必要な
試験、又は最終的な強化は、後の時点（例えば製品を市
場に導入した後に）でインターネットを介して行うこと
が出来る。
【００２９】例えば、命令を伝送制御プロトコル／イン
ターネットプロトコル（ＴＣＰ／ＩＰ）を用いてインタ
ーネット上で送ることが出来る。図３を参照すると、一
例として、Ｉ／Ｏインターフェース４７がデータを受信
し、Ｉ／Ｏハードウエア４６及び／又はマイクロプロセ
ッサ４１と共に必要なオープンシステム相互接続（ＯＳ
Ｉ）下層処理機能（例えばメディアアクセス制御（ＭＡ
Ｃ）層及び物理層の処理）を実施して伝送された命令を
復号化している。その後この情報を不揮発性ＦｅＲＡＭ
部品４３に記憶し、この情報を使用してマイクロプロセ
ッサ４１により再構成可能ハードウエア４２を再構成出
来るようにすることが望ましい。これはＩ／Ｏインター
フェース４７を介してインターネット上に出力された、
デバッグ／自己試験モジュール５１、又は単に性能強化
目的で実行された試験に関わる試験結果について実施す
ることが出来る。
【００３０】本発明の他の利点は、ＳＯＣ２０、４０の
それぞれの再構成可能ハードウエア２２、４２を複数の
機能用に使用することが出来るという点である。これ
は、ＳＯＣアーキテクチャの選択において非常に重要な
問題である、ＩＰの再利用可能性を強化するものであ
る。更に、ＦｅＲＡＭ２３、４３及び再構成可能ハード
ウエア２２、４２のいずれも集積化における問題が無
く、そして現在のＩＣ製造技術（例えば図２に関して上
述したＣＭＯＳ製造処理）を使用してスケーラブルであ
る為、本発明のＳＯＣアーキテクチャは製造技術スケー
リングの利点を享受することが出来る。
【００３１】本発明は実施例を参照しつつ説明したもの
である。本発明は、本願に説明した実施例に限られるも
のではない。上述したように、図３に示したＳＯＣ４０
の多くの部品はオプションであるが、上述した理由から
推奨されるものである。例えば、ＦｅＲＡＭ４３により
通常はＳＲＡＭ及びＤＲＡＭが実行する機能を実施させ
ることにより、ＳＲＡＭ及びＤＲＡＭ部品４４を不要と
することも出来る。しかしながら、ＳＲＡＭ及びＤＲＡ
Ｍ部品４４をＦｅＲＡＭ部品４３と共に使用することは
ＳＯＣの全体的性能の強化につながる為、推奨されるも
のである。同様に、図３に示したＩＰブロック４９は再
構成可能ハードウエア４２がかわりに実施することが出
来る機能を提供しているが、これら両方の部品が存在す
ることにより、ＳＯＣの性能及び汎用性が強化される。
当業者には周知の通り、図２及び図３に示したＳＯＣア
ーキテクチャに本発明の範囲から外れることなく他の変
更を加えることが可能である。このような変更は、いず
れも本発明の範囲に入るものである。更に、本発明はＳ
ＯＣを製造する為のＩＣ製造技術に限られたものではな
い。例えば、本願においては特にＣＭＯＳ製造技術につ
いて述べたが、本願の説明から、他のＩＣ製造技術が利
用可能であることは当業者には明らかである。ＣＭＯＳ
製造技術は、基本的にその速度、互換性、面積及びスケ
ーラビリティ特性において本発明と共に利用するに好適
な処理の単なる一例なのである。
【００３２】以上の説明及び添付の図面から、当該技術
者には本発明に対するさまざまな修正が明らかになるで
あろう。従って、本発明は、付属の特許請求の範囲によ
ってのみ制限されるものとする。しかしながら、本発明
の広汎な応用の可能性に鑑み、以下に本発明の実施態様
を幾つか例示する。
【００３３】（実施態様１）システムバス（３２）と、
前記システムバス（３２）と通信するプロセッサ（２
１）と、前記システムバス（３２）と通信する入出力
（Ｉ／Ｏ）インターフェース（２７）と、そして前記シ
ステムバス（３２）と通信する強誘電体メモリ部品（２
３）とを含むシステムオンチップ（ＳＯＣ）アーキテク
チャ（２０）。
【００３４】（実施態様２）前記システムバス（３２）
と通信するデバッグ及び自己試験モジュール（５１）を
更に含む実施態様１に記載のＳＯＣ（２０）。
【００３５】（実施態様３）前記システムバス（３２）
と通信するダイレクトメモリアクセス（ＤＭＡ）部品
（４８）を更に含む実施態様１または２に記載のＳＯＣ
（２０）。
【００３６】（実施態様４）前記システムバス（３２）
と通信するメモリコントローラ（２５）を更に含む実施
態様１乃至３のいずれかに記載のＳＯＣ（２０）。
【００３７】（実施態様５）前記システムバス（３２）
と通信する再構成可能ハードウエア（２２）を更に含む
実施態様１乃至４のいずれかに記載のＳＯＣ（２０）。
【００３８】（実施態様６）前記再構成可能ハードウエ
ア（２２）がそこに埋め込まれた強誘電体メモリ部品を
含み、前記再構成可能ハードウエア（２２）が、前記再
構成可能ハードウエアに埋め込まれた前記強誘電体メモ
リ部品に記憶された構成を持つものであることを特徴と
する実施態様５に記載のＳＯＣ（２０）。
【００３９】（実施態様７）前記再構成可能ハードウエ
ア（２２）中に埋め込まれた前記強誘電体メモリ部品が
強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）部品で
あることを特徴とする実施態様５に記載のＳＯＣ（２
０）。
【００４０】（実施態様８）システムオンチップ（ＳＯ
Ｃ）アーキテクチャ（２０）において、電源サイクルの
発生による前記ＳＯＣの再ブート及び再初期化の必要を
回避する為の方法であって、前記ＳＯＣ（２０）に埋め
込まれた強誘電体メモリ部品（２３）中に、前記ＳＯＣ
に埋め込まれたプロセッサにより次に実行されるべき命
令を含む、前記強誘電体メモリ部品（２３）中のアドレ
ス位置を示すアドレスポインタを記憶させるステップで
あって、前記次の命令が前記プロセッサ（２１）により
現在実行されている命令群の一部であることを特徴とす
るステップと、電源サイクルの発生後に電源が戻った時
点で前記プロセッサ（２１）により前記次の命令をアク
セスするステップであって、前記次の命令をアクセスす
る為に前記プロセッサが前記アドレスポインタを利用す
ることを特徴とするステップと、そして前記プロセッサ
（２１）において前記次の命令を実行することにより前
記命令群の実行を再開するステップとを含む方法。
【００４１】（実施態様９）前記強誘電体メモリ部品
（２３）が強誘電体ランダムアクセスメモリ（ＦｅＲＡ
Ｍ）部品（２３）であることを特徴とする実施態様８に
記載の方法。
【００４２】（実施態様１０）前記ＳＯＣ（２０）が、
そこに埋め込まれた再構成可能ハードウエア（２２）を
含むことを特徴とし、前記電源サイクルの発生以前に前
記再構成可能ハードウエア（２２）の構成と、前記再構
成可能ハードウエア（２２）の現在の状態を前記強誘電
体メモリ部品（２３）中に記憶するステップを更に含む
ことを特徴とする実施態様９に記載の方法。
【図面の簡単な説明】
【図１】従来技術に基づくＳＯＣアーキテクチャのブロ
ック図である。
【図２】ＩＰブロックのかわりに再構成可能ハードウエ
アを、そしてＳＲＡＭ／ＤＲＡＭメモリ部品のかわりに
ＦｅＲＡＭメモリ部品を採用した本発明に基づくＳＯＣ
アーキテクチャの一実施例のブロック図である。
【図３】ＩＰブロックに加えて再構成可能ハードウエア
を、そしてＳＲＡＭ／ＤＲＡＭメモリ部品に加えてＦｅ
ＲＡＭメモリ部品を採用した本発明に基づくＳＯＣアー
キテクチャの一実施例のブロック図である。
【符号の説明】
２０ システムオンチップアーキテクチャ ２１ プロセッサ ２２ 再構成可能ハードウエア ２３ 強誘電体メモリ部品 ２５ メモリコントローラ ２７ Ｉ／Ｏインターフェース ３２ システムバス ４８ ＤＭＡ部品 ５１ 自己試験モジュール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランシス・ジョセフ アメリカ合衆国カリフォルニア州サニーベ ール ルビス・ドライブ863 Ｆターム(参考） 5B062 AA01 BB01 CC01 DD08 DD09 DD10 JJ05 JJ08

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】システムバスと、前記システムバスと通信
    するプロセッサと、前記システムバスと通信する入出力
    インターフェースと、そして前記システムバスと通信す
    る強誘電体メモリ部品とを含むシステムオンチップアー
    キテクチャ。
  2. 【請求項２】前記システムバスと通信するデバッグ及び
    自己試験モジュールを更に含む請求項１に記載のシステ
    ムオンチップアーキテクチャ。
  3. 【請求項３】前記システムバスと通信するダイレクトメ
    モリアクセス部品を更に含む請求項１または２に記載の
    システムオンチップアーキテクチャ。
  4. 【請求項４】前記システムバスと通信するメモリコント
    ローラを更に含む請求項１乃至３のいずれかに記載のシ
    ステムオンチップアーキテクチャ。
  5. 【請求項５】前記システムバスと通信する再構成可能ハ
    ードウエアを更に含む請求項１乃至４のいずれかに記載
    のシステムオンチップアーキテクチャ。
  6. 【請求項６】前記再構成可能ハードウエアがそこに埋め
    込まれた強誘電体メモリ部品を含み、前記再構成可能ハ
    ードウエアが、前記再構成可能ハードウエアに埋め込ま
    れた前記強誘電体メモリ部品に記憶された構成を持つも
    のであることを特徴とする請求項５に記載のシステムオ
    ンチップアーキテクチャ。
  7. 【請求項７】前記再構成可能ハードウエア中に埋め込ま
    れた前記強誘電体メモリ部品が強誘電体ランダムアクセ
    スメモリ部品であることを特徴とする請求項５に記載の
    システムオンチップアーキテクチャ。
  8. 【請求項８】システムオンチップアーキテクチャにおい
    て、電源サイクルの発生による前記ＳＯＣの再ブート及
    び再初期化の必要を回避する為の方法であって、 前記システムオンチップアーキテクチャに埋め込まれた
    強誘電体メモリ部品中に、前記システムオンチップアー
    キテクチャに埋め込まれたプロセッサにより次に実行さ
    れるべき命令を含む、前記強誘電体メモリ部品中のアド
    レス位置を示すアドレスポインタを記憶させるステップ
    であって、前記次の命令が前記プロセッサにより現在実
    行されている命令群の一部であることを特徴とするステ
    ップと、 電源サイクルの発生後に電源が戻った時点で前記プロセ
    ッサにより前記次の命令をアクセスするステップであっ
    て、前記次の命令をアクセスする為に前記プロセッサが
    前記アドレスポインタを利用することを特徴とするステ
    ップと、 そして前記プロセッサにおいて前記次の命令を実行する
    ことにより前記命令群の実行を再開するステップとを含
    む方法。
  9. 【請求項９】前記強誘電体メモリ部品が強誘電体ランダ
    ムアクセスメモリ部品であることを特徴とする請求項８
    に記載の方法。
  10. 【請求項１０】前記システムオンチップアーキテクチャ
    が、そこに埋め込まれた再構成可能ハードウエアを含む
    ことを特徴とし、前記電源サイクルの発生以前に前記再
    構成可能ハードウエアの構成と、前記再構成可能ハード
    ウエアの現在の状態を前記強誘電体メモリ部品中に記憶
    するステップを更に含むことを特徴とする請求項９に記
    載の方法。
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