JP2003178293A - 画像処理装置およびその方法 - Google Patents
画像処理装置およびその方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T15/00—3D [Three Dimensional] image rendering
- G06T15/04—Texture mapping
-
- G—PHYSICS
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Abstract
(57)【要約】
【課題】クロスバー回路の小型化を図れ、また処理の高
速化を図れる画像処理装置およびその方法を提供する。 【解決手段】ＤＤＡ処理後（ＳＴ１１）、メモリからテ
クスチャデータを読み出し（ＳＴ１２）、サブワード再
配置処理を行った後（ＳＴ１３）、テクスチャフィルタ
リングを行い（ＳＴ１４）、その後、クロスバー回路１
３により各処理モジュールの第１の演算器にグローバル
分配し（ＳＴ１５）、ピクセルレベルの処理、具体的に
は、フィルタリング後のテクスチャデータと、ラスタラ
イズ後の各種データを用いて、ピクセル単位の演算を行
い、ピクセルレベルの処理における各種テストをパスし
たピクセルデータを、メモリモジュール上のフレームバ
ッファに描画する（ＳＴ１６）。
速化を図れる画像処理装置およびその方法を提供する。 【解決手段】ＤＤＡ処理後（ＳＴ１１）、メモリからテ
クスチャデータを読み出し（ＳＴ１２）、サブワード再
配置処理を行った後（ＳＴ１３）、テクスチャフィルタ
リングを行い（ＳＴ１４）、その後、クロスバー回路１
３により各処理モジュールの第１の演算器にグローバル
分配し（ＳＴ１５）、ピクセルレベルの処理、具体的に
は、フィルタリング後のテクスチャデータと、ラスタラ
イズ後の各種データを用いて、ピクセル単位の演算を行
い、ピクセルレベルの処理における各種テストをパスし
たピクセルデータを、メモリモジュール上のフレームバ
ッファに描画する（ＳＴ１６）。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の演算処理装
置が処理データを共有して並列処理を行う画像処理装置
およびその方法に関するものである。
置が処理データを共有して並列処理を行う画像処理装置
およびその方法に関するものである。
【０００２】
【従来の技術】近年、３次元コンピュータグラフィック
ス（３Ｄ Ｃｏｍｐｕｔｅｒ Ｇｒａｐｈｉｃｓ）をハ
ードウェアで高速に実行するグラフィックスＬＳＩの普
及は著しく、特にゲーム機やパーソナルコンピュータ
（ＰＣ）では、このグラフィックスＬＳＩを標準で搭載
しているものが多い。また、グラフィックスＬＳＩにお
ける技術的進歩は早く、「ＤｉｒｅｃｔＸ」で採用され
た「Ｖｅｒｔｅｘ Ｓｈａｄｅｒ」や「Ｐｉｘｅ１ Ｓ
ｈａｄｅｒ」に代表される機能面での拡張が続けられて
いるとともに、ＣＰＵを上回るペースで性能が向上して
いる。
ス（３Ｄ Ｃｏｍｐｕｔｅｒ Ｇｒａｐｈｉｃｓ）をハ
ードウェアで高速に実行するグラフィックスＬＳＩの普
及は著しく、特にゲーム機やパーソナルコンピュータ
（ＰＣ）では、このグラフィックスＬＳＩを標準で搭載
しているものが多い。また、グラフィックスＬＳＩにお
ける技術的進歩は早く、「ＤｉｒｅｃｔＸ」で採用され
た「Ｖｅｒｔｅｘ Ｓｈａｄｅｒ」や「Ｐｉｘｅ１ Ｓ
ｈａｄｅｒ」に代表される機能面での拡張が続けられて
いるとともに、ＣＰＵを上回るペースで性能が向上して
いる。
【０００３】グラフィックスＬＳＩの性能を向上させる
には、ＬＳＩの動作周波数を上げるだけではなく、並列
処理の手法を利用することが有効である。並列処理の手
法を大別すると以下のようになる。第１は領域分割によ
る並列処理法であり、第２はプリミティブレベルでの並
列処理法であり、第３はピクセルレベルでの並列処理法
である。
には、ＬＳＩの動作周波数を上げるだけではなく、並列
処理の手法を利用することが有効である。並列処理の手
法を大別すると以下のようになる。第１は領域分割によ
る並列処理法であり、第２はプリミティブレベルでの並
列処理法であり、第３はピクセルレベルでの並列処理法
である。
【０００４】上記分類は並列処理の粒度に基づいてお
り、領域分割並列処理の粒度が最もあらく、ピクセル・
レベル並列処理の粒度が最も細かい。それぞれの手法の
概要を以下に述べる。
り、領域分割並列処理の粒度が最もあらく、ピクセル・
レベル並列処理の粒度が最も細かい。それぞれの手法の
概要を以下に述べる。
【０００５】領域分割による並列処理
画面を複数の矩形領域に分割し、複数の処理ユニットそ
れぞれが担当する領域を割り当てながら並列処理する手
法である。
れぞれが担当する領域を割り当てながら並列処理する手
法である。
【０００６】プリミティブレベルでの並列処理
複数の処理ユニットに別々のプリミティブ（たとえば三
角形）を与えて並列動作させる手法である。プリミティ
ブレベルでの並列化処理について概念的に示したものを
図１に示す。図１において、ＰＭ０〜ＰＭｎ−１がそれ
ぞれ異なるプリミティブを示し、ＰＵ０〜ＰＵｎ−１が
処理ユニット、ＭＭ０〜ＭＭｎ−１がメモリモジュール
をそれぞれ示している。各処理ユニットＰＵ０〜ＰＵｎ
−１に比較的均等な大きさのプリミティブＰＭ０〜ＰＭ
ｎ−１が与えられているときには、各処理ユニットＰＵ
０〜ＰＵｎ−１に対する負荷のバランスがとれ、効率的
並列処理が行える。
角形）を与えて並列動作させる手法である。プリミティ
ブレベルでの並列化処理について概念的に示したものを
図１に示す。図１において、ＰＭ０〜ＰＭｎ−１がそれ
ぞれ異なるプリミティブを示し、ＰＵ０〜ＰＵｎ−１が
処理ユニット、ＭＭ０〜ＭＭｎ−１がメモリモジュール
をそれぞれ示している。各処理ユニットＰＵ０〜ＰＵｎ
−１に比較的均等な大きさのプリミティブＰＭ０〜ＰＭ
ｎ−１が与えられているときには、各処理ユニットＰＵ
０〜ＰＵｎ−１に対する負荷のバランスがとれ、効率的
並列処理が行える。
【０００７】ピクセルレベルでの並列処理
最も粒度の細かい並列処理の手法である。図２は、ピク
セルレベルでの並列処理の手法に基づくプリミティブレ
ベルでの並列化処理について概念的に示す図である。図
２のように、ピクセルレベルでの並列処理の手法では三
角形をラスタライズする際に、２×８のマトリクス状に
配列されたピクセルからなるピクセルスタンプ（Ｐｉｘ
ｅｌ Ｓｔａｍｐ）ＰＳと呼ばれる矩形領域単位にピク
セルが生成される。図２の例では、ピクセルスタンプＰ
Ｓ０からからピクセルスタンプＰＳ７までの合計８個の
ピクセルスタンプが生成されている。これらピクセルス
タンプＰＳ０〜ＰＳ７に含まれる最大１６個のピクセル
が同時に処理される。この手法は、他の手法に比べ粒度
が細かい分、並列処理の効率が良い。
セルレベルでの並列処理の手法に基づくプリミティブレ
ベルでの並列化処理について概念的に示す図である。図
２のように、ピクセルレベルでの並列処理の手法では三
角形をラスタライズする際に、２×８のマトリクス状に
配列されたピクセルからなるピクセルスタンプ（Ｐｉｘ
ｅｌ Ｓｔａｍｐ）ＰＳと呼ばれる矩形領域単位にピク
セルが生成される。図２の例では、ピクセルスタンプＰ
Ｓ０からからピクセルスタンプＰＳ７までの合計８個の
ピクセルスタンプが生成されている。これらピクセルス
タンプＰＳ０〜ＰＳ７に含まれる最大１６個のピクセル
が同時に処理される。この手法は、他の手法に比べ粒度
が細かい分、並列処理の効率が良い。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た領域分割による並列処理の場合、各処理ユニットを効
率良く並列動作させるためには、各領域に描画されるべ
きオブジェクトをあらかじめ分類する必要があり、シー
ンデータ解析の負荷が重い。また、１フレーム分のシー
ンデータが全て揃った上で描画を開始するのではなく、
オブジェクトデータが与えられると即描画を開始するい
わゆるイミーディエートモードでの描画を行う際には並
列性を引き出すことができない。
た領域分割による並列処理の場合、各処理ユニットを効
率良く並列動作させるためには、各領域に描画されるべ
きオブジェクトをあらかじめ分類する必要があり、シー
ンデータ解析の負荷が重い。また、１フレーム分のシー
ンデータが全て揃った上で描画を開始するのではなく、
オブジェクトデータが与えられると即描画を開始するい
わゆるイミーディエートモードでの描画を行う際には並
列性を引き出すことができない。
【０００９】また、プリミティブレベルでの並列処理の
場合、実際には、オブジェクトを構成するプリミティブ
ＰＭ０〜ＰＭｎ−１の大きさにはバラツキがあることか
ら、処理ユニットＰＵ０〜ＰＵｎ−１ごとに一つのプリ
ミティブを処理する時間に差が生じる。この差が大きく
なった際には、処理ユニットが描画する領域も大きく異
なり、データのローカリティが失われるので、メモリモ
ジュールを構成するたとえばＤＲＡＭのページミスが頻
発し性能が低下する。また、この手法の場合には、配線
コストが高いという問題点もある。一般に、グラフィッ
クス処理を行うハードウェアでは、メモリのバンド幅を
広げるために、複数メモリモジュールを用いてメモリイ
ンターリーブを行う。その際、図１に示すように、各処
理ユニットＰＵ０〜ＰＵｎ−１と各内蔵メモリモジュー
ルＭＭ０〜ＭＭｎ−１を全て結ぶ必要がある。
場合、実際には、オブジェクトを構成するプリミティブ
ＰＭ０〜ＰＭｎ−１の大きさにはバラツキがあることか
ら、処理ユニットＰＵ０〜ＰＵｎ−１ごとに一つのプリ
ミティブを処理する時間に差が生じる。この差が大きく
なった際には、処理ユニットが描画する領域も大きく異
なり、データのローカリティが失われるので、メモリモ
ジュールを構成するたとえばＤＲＡＭのページミスが頻
発し性能が低下する。また、この手法の場合には、配線
コストが高いという問題点もある。一般に、グラフィッ
クス処理を行うハードウェアでは、メモリのバンド幅を
広げるために、複数メモリモジュールを用いてメモリイ
ンターリーブを行う。その際、図１に示すように、各処
理ユニットＰＵ０〜ＰＵｎ−１と各内蔵メモリモジュー
ルＭＭ０〜ＭＭｎ−１を全て結ぶ必要がある。
【００１０】一方、ピクセルレベルでの並列処理の場
合、上述したように、粒度が細かい分、並列処理の効率
が良いという利点があり、実際のフィルタリングを含む
処理としては図３に示すような手順で行われている。
合、上述したように、粒度が細かい分、並列処理の効率
が良いという利点があり、実際のフィルタリングを含む
処理としては図３に示すような手順で行われている。
【００１１】すなわち、ＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉ
ｆｆｅｒｅｎｔｉａｌ Ａｎａｒｉｚｅｒ）パラメー
タ、たとえばラスタライゼーション（Ｒａｓｔｅｒｉｚ
ａｔｉｏｎ）に必要な各種データ（Ｚ、テクスチャ座
標、カラーなど）の傾き等のＤＤＡパラメータを算出す
る（ＳＴ１）。次に、メモリからテクスチャデータを読
み出し（ＳＴ２）、サブワード再配置処理を行った後
（ＳＴ３）、クロスバー回路により各処理ユニットにグ
ローバル分配する（ＳＴ４）。次に、テクスチャフィル
タリング（Ｔｅｘｔｕｒｅ Ｆｉｌｔｅｒｉｎｇ）を行
う（ＳＴ５）。この場合、処理ユニットＰＵ０〜ＰＵ３
は、読み出されたテクスチャデータと、（ｕ，ｖ）アド
レスは算出時に得た小数部を使って４近傍補間などのフ
ィルタリング処理を行う。次に、ピクセルレベルの処理
（Ｐｅｒ−Ｐｉｘｅｌ Ｏｐｅｒａｔｉｏｎ）、具体的
には、フィルタリング後のテクスチャデータと、ラスタ
ライズ後の各種データを用いて、ピクセル単位の演算を
行う（ＳＴ５）。そして、ピクセルレベルの処理におけ
る各種テストをパスしたピクセルデータを、メモリモジ
ュールＭＭ０〜ＭＭ３上のフレームバッファおよびＺバ
ッファに描画する（ＳＴ６）。
ｆｆｅｒｅｎｔｉａｌ Ａｎａｒｉｚｅｒ）パラメー
タ、たとえばラスタライゼーション（Ｒａｓｔｅｒｉｚ
ａｔｉｏｎ）に必要な各種データ（Ｚ、テクスチャ座
標、カラーなど）の傾き等のＤＤＡパラメータを算出す
る（ＳＴ１）。次に、メモリからテクスチャデータを読
み出し（ＳＴ２）、サブワード再配置処理を行った後
（ＳＴ３）、クロスバー回路により各処理ユニットにグ
ローバル分配する（ＳＴ４）。次に、テクスチャフィル
タリング（Ｔｅｘｔｕｒｅ Ｆｉｌｔｅｒｉｎｇ）を行
う（ＳＴ５）。この場合、処理ユニットＰＵ０〜ＰＵ３
は、読み出されたテクスチャデータと、（ｕ，ｖ）アド
レスは算出時に得た小数部を使って４近傍補間などのフ
ィルタリング処理を行う。次に、ピクセルレベルの処理
（Ｐｅｒ−Ｐｉｘｅｌ Ｏｐｅｒａｔｉｏｎ）、具体的
には、フィルタリング後のテクスチャデータと、ラスタ
ライズ後の各種データを用いて、ピクセル単位の演算を
行う（ＳＴ５）。そして、ピクセルレベルの処理におけ
る各種テストをパスしたピクセルデータを、メモリモジ
ュールＭＭ０〜ＭＭ３上のフレームバッファおよびＺバ
ッファに描画する（ＳＴ６）。
【００１２】ところで、テクスチャリード系のメモリア
クセスは、描画系のメモリアクセスとは異なるため、他
のモジュールに属すメモリからの読み出しが必要とな
る。したがって、テクスチャリード系のメモリアクセス
に関しては、上述したようにクロスバー回路のような配
線を必要とする。
クセスは、描画系のメモリアクセスとは異なるため、他
のモジュールに属すメモリからの読み出しが必要とな
る。したがって、テクスチャリード系のメモリアクセス
に関しては、上述したようにクロスバー回路のような配
線を必要とする。
【００１３】しかしながら、従来の画像処理装置では、
上述したように、クロスバー回路により各処理ユニット
にグローバル分配し、その後、テクスチャフィルタリン
グを行っていることから、グローバル分配するデータ量
が多く（たとえば４Ｔｂｐｓ）、グローバルバスとして
のクロスバー回路が大型化し、配線遅延の観点等から処
理の高速化の妨げとなるという不利益がある。
上述したように、クロスバー回路により各処理ユニット
にグローバル分配し、その後、テクスチャフィルタリン
グを行っていることから、グローバル分配するデータ量
が多く（たとえば４Ｔｂｐｓ）、グローバルバスとして
のクロスバー回路が大型化し、配線遅延の観点等から処
理の高速化の妨げとなるという不利益がある。
【００１４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的、クロスバー回路の小型化を図れ、
また処理の高速化を図れる画像処理装置およびその方法
を提供することにある。
のであり、その目的、クロスバー回路の小型化を図れ、
また処理の高速化を図れる画像処理装置およびその方法
を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点は、複数の処理モジュールが処
理データを共有して並列処理を行う画像処理装置であっ
て、上記複数の処理モジュールは、少なくともフィルタ
リング処理に関するデータが記憶されるメモリモジュー
ルと、フィルタリング処理用データを得るとともに、処
理データに基づいてあらかじめ対応するメモリインター
リーブで決められた担当する処理を行う処理回路と、上
記処理回路で得られた担当する処理データおよびフィル
タリング処理後のデータに基づいてピクセル単位の演算
処理を行う第１の演算器と、上記処理回路で得られたフ
ィルタリング処理用データおよび上記メモリモジュール
に記憶されているフィルタリング処理に関するデータに
基づいてフィルタリング処理を行い、上記第１の演算器
による演算処理データを受けて上記メモリモジュールに
対して描画する第２の演算器と、を有し、さらに、上記
各処理モジュールの複数の第１の演算器と複数の第２の
演算器間を相互に接続するグローバルバスであって、各
処理モジュールにおいて上記処理回路で得られたフィル
タリング処理用データを同一の処理モジュールの第２の
演算器に供給し、各処理モジュールの第２の演算器によ
るフィルタリング後のデータを当該処理に対応する処理
モジュールの第１の演算器に供給し、当該第１の演算器
による演算処理データを第２の演算器に供給するクロス
バー回路を有する。
め、本発明の第１の観点は、複数の処理モジュールが処
理データを共有して並列処理を行う画像処理装置であっ
て、上記複数の処理モジュールは、少なくともフィルタ
リング処理に関するデータが記憶されるメモリモジュー
ルと、フィルタリング処理用データを得るとともに、処
理データに基づいてあらかじめ対応するメモリインター
リーブで決められた担当する処理を行う処理回路と、上
記処理回路で得られた担当する処理データおよびフィル
タリング処理後のデータに基づいてピクセル単位の演算
処理を行う第１の演算器と、上記処理回路で得られたフ
ィルタリング処理用データおよび上記メモリモジュール
に記憶されているフィルタリング処理に関するデータに
基づいてフィルタリング処理を行い、上記第１の演算器
による演算処理データを受けて上記メモリモジュールに
対して描画する第２の演算器と、を有し、さらに、上記
各処理モジュールの複数の第１の演算器と複数の第２の
演算器間を相互に接続するグローバルバスであって、各
処理モジュールにおいて上記処理回路で得られたフィル
タリング処理用データを同一の処理モジュールの第２の
演算器に供給し、各処理モジュールの第２の演算器によ
るフィルタリング後のデータを当該処理に対応する処理
モジュールの第１の演算器に供給し、当該第１の演算器
による演算処理データを第２の演算器に供給するクロス
バー回路を有する。
【００１６】第１の観点では、上記各処理モジュールの
処理回路は、担当するデータの処理時間をフィルタリン
グ処理後のデータが第１の演算器に供給される時間と等
しくなるように時間調整を行うための手段を有する。
処理回路は、担当するデータの処理時間をフィルタリン
グ処理後のデータが第１の演算器に供給される時間と等
しくなるように時間調整を行うための手段を有する。
【００１７】また、第１の観点では、プリミティブの頂
点データに対する演算を行い、１プリミティブをセット
アップして、各処理モジュールの処理回路にそれぞれ担
当するデータを出力するセットアップ回路を有する。
点データに対する演算を行い、１プリミティブをセット
アップして、各処理モジュールの処理回路にそれぞれ担
当するデータを出力するセットアップ回路を有する。
【００１８】本発明の第２の観点は、複数の処理モジュ
ールが処理データを共有して並列処理を行う画像処理方
法であって、各処理モジュールにおいて、フィルタリン
グ処理用データを得るとともに、処理データに基づいて
あらかじめ対応するメモリインターリーブで決められた
担当する処理を行い、得られたフィルタリング処理用デ
ータおよびメモリモジュールに記憶されているフィルタ
リング処理に関するデータに基づいてフィルタリング処
理を行い、各処理モジュールにおけるフィルタリング処
理後のデータをグローバルバスを通して所定の処理モジ
ュールに供給し、フィルタリング処理後のデータを受け
た処理モジュールにおいて、得られた担当する処理デー
タおよびフィルタリング処理後のデータに基づいてピク
セル単位の演算処理を行い、当該演算処理データを上記
メモリモジュールに対して描画する。
ールが処理データを共有して並列処理を行う画像処理方
法であって、各処理モジュールにおいて、フィルタリン
グ処理用データを得るとともに、処理データに基づいて
あらかじめ対応するメモリインターリーブで決められた
担当する処理を行い、得られたフィルタリング処理用デ
ータおよびメモリモジュールに記憶されているフィルタ
リング処理に関するデータに基づいてフィルタリング処
理を行い、各処理モジュールにおけるフィルタリング処
理後のデータをグローバルバスを通して所定の処理モジ
ュールに供給し、フィルタリング処理後のデータを受け
た処理モジュールにおいて、得られた担当する処理デー
タおよびフィルタリング処理後のデータに基づいてピク
セル単位の演算処理を行い、当該演算処理データを上記
メモリモジュールに対して描画する。
【００１９】好適には、上記各処理モジュールにおい
て、担当するデータの処理時間をフィルタリング処理後
のデータが供給される時間と略等しくなるように時間調
整を行う。
て、担当するデータの処理時間をフィルタリング処理後
のデータが供給される時間と略等しくなるように時間調
整を行う。
【００２０】また、本発明では、上記フィルタリング処
理が必要な処理はテクスチャに関する処理である。ま
た、上記並列処理は、ピクセルレベルでの並列処理であ
る。
理が必要な処理はテクスチャに関する処理である。ま
た、上記並列処理は、ピクセルレベルでの並列処理であ
る。
【００２１】本発明によれば、たとえばセットアップ回
路において、頂点データに対する演算が行われ、１プリ
ミティブがセットアップされ、各処理モジュールにそれ
ぞれ担当テクスチャ分のセットアップ情報が出力され
る。各処理モジュールにおける処理回路では、セットア
ップ回路による情報に基づいてたとえばＤＤＡパラメー
タ、具体的には、ラスタライゼーションに必要な各種デ
ータ（Ｚ、テクスチャ座標、カラーなど）の傾き等のＤ
ＤＡパラメータが算出される。また、各処理回路では、
パラメータデータに基づいて、たとえば三角形が自分が
担当する領域であるか否かを判断し、担当領域である場
合には、ラスタライゼーションが行われる。さらに、各
処理回路では、ＬＯＤ計算によるミップマップレベルの
算出や、テクスチャアクセスのための（ｕ，ｖ）アドレ
ス計算が行われる。
路において、頂点データに対する演算が行われ、１プリ
ミティブがセットアップされ、各処理モジュールにそれ
ぞれ担当テクスチャ分のセットアップ情報が出力され
る。各処理モジュールにおける処理回路では、セットア
ップ回路による情報に基づいてたとえばＤＤＡパラメー
タ、具体的には、ラスタライゼーションに必要な各種デ
ータ（Ｚ、テクスチャ座標、カラーなど）の傾き等のＤ
ＤＡパラメータが算出される。また、各処理回路では、
パラメータデータに基づいて、たとえば三角形が自分が
担当する領域であるか否かを判断し、担当領域である場
合には、ラスタライゼーションが行われる。さらに、各
処理回路では、ＬＯＤ計算によるミップマップレベルの
算出や、テクスチャアクセスのための（ｕ，ｖ）アドレ
ス計算が行われる。
【００２２】そして、各処理回路では、得られたテクス
チャ座標や、テクスチャアクセスのためのアドレス情報
等が第２の演算器に出力される。一方、各処理回路で
は、得られたテクスチャ以外のカラー等の情報が第１の
演算器にそれぞれ供給される。そして、各処理モジュー
ルの第２の演算器では、処理回路から供給されたテクス
チャに関する座標データやアドレスデータを受けて、メ
モリモジュールからテクスチャデータが読み出されて、
読み出されたテクスチャデータと、（ｕ，ｖ）アドレス
は算出時に得た小数部を使って４近傍補間などのテクス
チャフィルタリングが行われる。この第２の演算器によ
るフィルタリング後の各テクスチャデータを、クロスバ
ー回路を介して、スタンプに対応するフレームバッファ
を持つたとえば処理モジュールの第１の演算器に供給さ
れる。この処理モジュールの第１の演算器では、処理回
路により供給されたテクスチャ情報以外のデータ、およ
び、クロスバー回路を介して受信する各処理モジュール
の第２の演算器テクスチャフィルタリング処理後のデー
タに基づいて、ピクセルレベルの処理が行われ、その結
果が第２の演算器に出力される。そして、第２の演算器
では、第１の演算器により供給されたピクセルレベルの
処理結果を受けて、ピクセルレベルの処理における各種
テストをパスしたピクセルデータをメモリモジュールに
描画される。以上の処理が各モジュールで並列的に行わ
れる。
チャ座標や、テクスチャアクセスのためのアドレス情報
等が第２の演算器に出力される。一方、各処理回路で
は、得られたテクスチャ以外のカラー等の情報が第１の
演算器にそれぞれ供給される。そして、各処理モジュー
ルの第２の演算器では、処理回路から供給されたテクス
チャに関する座標データやアドレスデータを受けて、メ
モリモジュールからテクスチャデータが読み出されて、
読み出されたテクスチャデータと、（ｕ，ｖ）アドレス
は算出時に得た小数部を使って４近傍補間などのテクス
チャフィルタリングが行われる。この第２の演算器によ
るフィルタリング後の各テクスチャデータを、クロスバ
ー回路を介して、スタンプに対応するフレームバッファ
を持つたとえば処理モジュールの第１の演算器に供給さ
れる。この処理モジュールの第１の演算器では、処理回
路により供給されたテクスチャ情報以外のデータ、およ
び、クロスバー回路を介して受信する各処理モジュール
の第２の演算器テクスチャフィルタリング処理後のデー
タに基づいて、ピクセルレベルの処理が行われ、その結
果が第２の演算器に出力される。そして、第２の演算器
では、第１の演算器により供給されたピクセルレベルの
処理結果を受けて、ピクセルレベルの処理における各種
テストをパスしたピクセルデータをメモリモジュールに
描画される。以上の処理が各モジュールで並列的に行わ
れる。
【００２３】
【発明の実施の形態】図４は、本発明の係る画像処理装
置の一実施形態を示すブロック構成図である。
置の一実施形態を示すブロック構成図である。
【００２４】本実施形態に係る画像処理装置１０は、図
４に示すように、セットアップ回路１１、処理モジュー
ル１２−０〜１２−３、およびクロスバー回路１３を有
している。
４に示すように、セットアップ回路１１、処理モジュー
ル１２−０〜１２−３、およびクロスバー回路１３を有
している。
【００２５】本画像処理装置１０では、セットアップ回
路１１に対して複数個、本実施形態では４個の処理モジ
ュール１２−０〜１２−３が並列に接続されて、複数の
処理モジュール１２−０〜１２−３で処理データを共有
し並列に処理する。そして、テクスチャリード系に関し
ては、他の処理モジュールに対するメモリアクセスを必
要とするが、このアクセスにはグローバルアクセスバス
としてのクロスバー回路１３が用いられる。
路１１に対して複数個、本実施形態では４個の処理モジ
ュール１２−０〜１２−３が並列に接続されて、複数の
処理モジュール１２−０〜１２−３で処理データを共有
し並列に処理する。そして、テクスチャリード系に関し
ては、他の処理モジュールに対するメモリアクセスを必
要とするが、このアクセスにはグローバルアクセスバス
としてのクロスバー回路１３が用いられる。
【００２６】以下に各構成要素の構成および機能につい
て、図面に関連付けて順を追って説明する。
て、図面に関連付けて順を追って説明する。
【００２７】セットアップ回路１１は、ＣＰＵや外部メ
モリとのデータの授受、並びに各処理モジュール１２−
０〜１２−３とのデータの授受を司るとともに、頂点デ
ータに対する演算を行い、１プリミティブをセットアッ
プして、各処理モジュール１２−０〜１２−３にそれぞ
れ担当テクスチャ分のセットアップ情報を出力する。具
体的には、セットアップ回路１１は、データが入力され
ると、Ｐｅｒ−Ｖｅｒｔｅｘオペレーションを行う。こ
の処理においては、３次元座標、法線ベクトル、テクス
チャ座標の各頂点データが入力されると、頂点データに
対する演算が行われる。代表的な演算としては、物体の
変形やスクリーンへの投影などを行う座標変換の演算処
理、ライティング（Ｌｉｇｈｔｉｎｇ）の演算処理、ク
リッピング（Ｃｌｉｐｐｉｎｇ）の演算処理がある。
モリとのデータの授受、並びに各処理モジュール１２−
０〜１２−３とのデータの授受を司るとともに、頂点デ
ータに対する演算を行い、１プリミティブをセットアッ
プして、各処理モジュール１２−０〜１２−３にそれぞ
れ担当テクスチャ分のセットアップ情報を出力する。具
体的には、セットアップ回路１１は、データが入力され
ると、Ｐｅｒ−Ｖｅｒｔｅｘオペレーションを行う。こ
の処理においては、３次元座標、法線ベクトル、テクス
チャ座標の各頂点データが入力されると、頂点データに
対する演算が行われる。代表的な演算としては、物体の
変形やスクリーンへの投影などを行う座標変換の演算処
理、ライティング（Ｌｉｇｈｔｉｎｇ）の演算処理、ク
リッピング（Ｃｌｉｐｐｉｎｇ）の演算処理がある。
【００２８】処理モジュール１２−０は、処理回路とし
てのＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａ
ｌ Ａｎａｒｉｚｅｒ）回路１２１−０、第１の演算器
（演算器１）１２２−０、第２の演算器（演算器２）１
２３−０、およびたとえばＤＲＡＭからなるメモリモジ
ュール（ＭＥＭ）１２４−０を有している。
てのＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔｉａ
ｌ Ａｎａｒｉｚｅｒ）回路１２１−０、第１の演算器
（演算器１）１２２−０、第２の演算器（演算器２）１
２３−０、およびたとえばＤＲＡＭからなるメモリモジ
ュール（ＭＥＭ）１２４−０を有している。
【００２９】同様に、処理モジュール１２−１は、処理
回路としてのＤＤＡ回路１２１−１、第１の演算器（演
算器１）１２２−１、第２の演算器（演算器２）１２３
−１、およびたとえばＤＲＡＭからなるメモリモジュー
ル（ＭＥＭ）１２４−１を有している。処理モジュール
１２−２は、処理回路としてのＤＤＡ回路１２１−２、
第１の演算器（演算器１）１２２−２、第２の演算器
（演算器２）１２３−２、およびたとえばＤＲＡＭから
なるメモリモジュール（ＭＥＭ）１２４−２を有してい
る。処理モジュール１２−３は、処理回路としてのＤＤ
Ａ回路１２１−３、第１の演算器（演算器１）１２２−
３、第２の演算器（演算器２）１２３−３、およびたと
えばＤＲＡＭからなるメモリモジュール（ＭＥＭ）１２
４−３を有している。
回路としてのＤＤＡ回路１２１−１、第１の演算器（演
算器１）１２２−１、第２の演算器（演算器２）１２３
−１、およびたとえばＤＲＡＭからなるメモリモジュー
ル（ＭＥＭ）１２４−１を有している。処理モジュール
１２−２は、処理回路としてのＤＤＡ回路１２１−２、
第１の演算器（演算器１）１２２−２、第２の演算器
（演算器２）１２３−２、およびたとえばＤＲＡＭから
なるメモリモジュール（ＭＥＭ）１２４−２を有してい
る。処理モジュール１２−３は、処理回路としてのＤＤ
Ａ回路１２１−３、第１の演算器（演算器１）１２２−
３、第２の演算器（演算器２）１２３−３、およびたと
えばＤＲＡＭからなるメモリモジュール（ＭＥＭ）１２
４−３を有している。
【００３０】そして、各処理モジュール１２−０〜１２
−３の第１の演算器１２２−０〜１２２−３と第２の演
算器１２３−０〜１２３−３が、後で詳述するように、
クロスバー回路１３を介して相互に接続されている。
−３の第１の演算器１２２−０〜１２２−３と第２の演
算器１２３−０〜１２３−３が、後で詳述するように、
クロスバー回路１３を介して相互に接続されている。
【００３１】図５は、本実施形態に係る画像処理装置の
基本的なアーキテクチャおよび処理フローを示す図であ
る。なお、図５において、丸印を付した矢印はテクスチ
ャに関するデータの流れを示し、丸印を付していない矢
印はピクセルに関するデータの流れを示している。
基本的なアーキテクチャおよび処理フローを示す図であ
る。なお、図５において、丸印を付した矢印はテクスチ
ャに関するデータの流れを示し、丸印を付していない矢
印はピクセルに関するデータの流れを示している。
【００３２】本実施形態では、各処理モジュール１２−
０〜１２−３は、メモリモジュール１２４−０〜１２４
−３が所定の大きさ、たとえば４×４の矩形領域単位に
インターリーブされている。具体的には、図５に示すよ
うに、いわゆるフレームバッファは、全メモリモジュー
ルにインターリーブされ、テクスチャメモリは、各メモ
リモジュール１２４−０〜１２４−３に分散されてい
る。
０〜１２−３は、メモリモジュール１２４−０〜１２４
−３が所定の大きさ、たとえば４×４の矩形領域単位に
インターリーブされている。具体的には、図５に示すよ
うに、いわゆるフレームバッファは、全メモリモジュー
ルにインターリーブされ、テクスチャメモリは、各メモ
リモジュール１２４−０〜１２４−３に分散されてい
る。
【００３３】処理モジュール１２−０におけるＤＤＡ回
路１２１−０は、セットアップ回路１１による情報に基
づいてＤＤＡパラメータを計算する。この処理では、ラ
スタライゼーション（Ｒａｓｔｅｒｉｚａｔｉｏｎ）に
必要な各種データ（Ｚ、テクスチャ座標、カラーなど）
の傾き等のＤＤＡパラメータを算出する。また、ＤＤＡ
回路１２１−０は、パラメータデータに基づいて、たと
えば三角形が自分が担当する領域であるか否かを判断
し、担当領域である場合には、ラスタライゼーション
（Ｒａｓｔｅｒｉｚａｔｉｏｎ）を行う。具体的には、
その三角形が自分が担当する領域、たとえば４×４ピル
セルの矩形領域単位でインターリーブされた領域に属し
ているか否かを判断し、属している場合には、各種デー
タ（Ｚ、テクスチャ座標、カラーなど）をラスタライズ
する。この場合、生成単位は、１ローカルモジュール当
たり１サイクルで２×２ピクセルである。次に、ＤＤＡ
回路１２１−０は、テクスチャ座標のパースペクティブ
コレクション（Ｐｅｒｓｐｅｃｔｉｖｅ Ｃｏｒｒｅｃ
ｔｉｏｎ）を行う。また、この処理ステージにはＬＯＤ
（Ｌｅｖｅｌ ｏｆ Ｄｅｔａｉｌ）計算によるミップ
マップ（ＭｉｐＭａｐ）レベルの算出や、テクスチャア
クセスのための（ｕ，ｖ）アドレス計算も含まれる。
路１２１−０は、セットアップ回路１１による情報に基
づいてＤＤＡパラメータを計算する。この処理では、ラ
スタライゼーション（Ｒａｓｔｅｒｉｚａｔｉｏｎ）に
必要な各種データ（Ｚ、テクスチャ座標、カラーなど）
の傾き等のＤＤＡパラメータを算出する。また、ＤＤＡ
回路１２１−０は、パラメータデータに基づいて、たと
えば三角形が自分が担当する領域であるか否かを判断
し、担当領域である場合には、ラスタライゼーション
（Ｒａｓｔｅｒｉｚａｔｉｏｎ）を行う。具体的には、
その三角形が自分が担当する領域、たとえば４×４ピル
セルの矩形領域単位でインターリーブされた領域に属し
ているか否かを判断し、属している場合には、各種デー
タ（Ｚ、テクスチャ座標、カラーなど）をラスタライズ
する。この場合、生成単位は、１ローカルモジュール当
たり１サイクルで２×２ピクセルである。次に、ＤＤＡ
回路１２１−０は、テクスチャ座標のパースペクティブ
コレクション（Ｐｅｒｓｐｅｃｔｉｖｅ Ｃｏｒｒｅｃ
ｔｉｏｎ）を行う。また、この処理ステージにはＬＯＤ
（Ｌｅｖｅｌ ｏｆ Ｄｅｔａｉｌ）計算によるミップ
マップ（ＭｉｐＭａｐ）レベルの算出や、テクスチャア
クセスのための（ｕ，ｖ）アドレス計算も含まれる。
【００３４】そして、ＤＤＡ回路１２１−０は、たとえ
ば図６に示すように、テクスチャ系のＤＤＡ部１２１１
によりテクスチャ座標や、テクスチャアクセスのための
アドレス情報等のテクスチャ用処理を行い、テクスチャ
に関する情報を第１の演算器１２２−０、クロスバー回
路１３を介して第２の演算器１２３−０に出力する。一
方、ＤＤＡ回路１２１−０は、テクスチャ以外のカラー
等の処理はその他のＤＤＡ部１２１２で行って第１の演
算器１２２−０に出力する。本実施形態においては、Ｄ
ＤＡ回路１２１（−０〜３）には、その他のＤＤＡ部１
２１２のデータ入力側にのみＦＩＦＯ（Ｆｉｒｓｔ−Ｉ
ｎ Ｆｉｒｓｔ−Ｏｕｔ）を設け、テクスチャ系のフィ
ルタリング処理の時間を考慮した時間調整を行ってい
る。また、テクスチャ系のＤＤＡ部１２１１は全ピクセ
ルに関する担当するテクスチャのデータを発生し、その
他のＤＤＡ部１２１２はメモリインターリーブによる担
当部分にみ発生する。
ば図６に示すように、テクスチャ系のＤＤＡ部１２１１
によりテクスチャ座標や、テクスチャアクセスのための
アドレス情報等のテクスチャ用処理を行い、テクスチャ
に関する情報を第１の演算器１２２−０、クロスバー回
路１３を介して第２の演算器１２３−０に出力する。一
方、ＤＤＡ回路１２１−０は、テクスチャ以外のカラー
等の処理はその他のＤＤＡ部１２１２で行って第１の演
算器１２２−０に出力する。本実施形態においては、Ｄ
ＤＡ回路１２１（−０〜３）には、その他のＤＤＡ部１
２１２のデータ入力側にのみＦＩＦＯ（Ｆｉｒｓｔ−Ｉ
ｎ Ｆｉｒｓｔ−Ｏｕｔ）を設け、テクスチャ系のフィ
ルタリング処理の時間を考慮した時間調整を行ってい
る。また、テクスチャ系のＤＤＡ部１２１１は全ピクセ
ルに関する担当するテクスチャのデータを発生し、その
他のＤＤＡ部１２１２はメモリインターリーブによる担
当部分にみ発生する。
【００３５】第１の演算器１２２−０は、ＤＤＡ回路１
２１−０により供給されたテクスチャ情報以外のデー
タ、および、クロスバー回路１３を介して受信する各処
理モジュール１２−０〜１２−３の第２の演算器１２３
−０〜１２３−３でテクスチャフィルタリング処理後の
データに基づいて、ピクセルレベルの処理（Ｐｅｒ−Ｐ
ｉｘｅｌ Ｏｐｅｒａｔｉｏｎ）を行い、その結果をク
ロスバー回路１３を介して第２の演算器１２３−０に出
力する。このピクセルレベルの処理においては、フィル
タリング後のテクスチャデータと、ラスタライズ後の各
種データを用いて、ピクセル単位の演算が行われる。こ
こで行われる処理は、ピクセルレベルでのライティング
（Ｐｅｒ−ＰｉｘｅｌＬｉｇｈｔｉｎｇ）などいわゆる
Ｐｉｘｅｌ Ｓｈａｄｅｒに相当する。
２１−０により供給されたテクスチャ情報以外のデー
タ、および、クロスバー回路１３を介して受信する各処
理モジュール１２−０〜１２−３の第２の演算器１２３
−０〜１２３−３でテクスチャフィルタリング処理後の
データに基づいて、ピクセルレベルの処理（Ｐｅｒ−Ｐ
ｉｘｅｌ Ｏｐｅｒａｔｉｏｎ）を行い、その結果をク
ロスバー回路１３を介して第２の演算器１２３−０に出
力する。このピクセルレベルの処理においては、フィル
タリング後のテクスチャデータと、ラスタライズ後の各
種データを用いて、ピクセル単位の演算が行われる。こ
こで行われる処理は、ピクセルレベルでのライティング
（Ｐｅｒ−ＰｉｘｅｌＬｉｇｈｔｉｎｇ）などいわゆる
Ｐｉｘｅｌ Ｓｈａｄｅｒに相当する。
【００３６】第２の演算器１２３−０は、ＤＤＡ回路１
２１−０から供給されたテクスチャに関する座標データ
やアドレスデータを受けて、メモリモジュール１２４−
０からテクスチャデータを読み出し、テクスチャフィル
タリング（ＴｅｘｔｕｒｅＦｉｌｔｅｒｉｎｇ）を行
い、フィルタリング後のテクスチャデータを、クロスバ
ー回路１３を介して、スタンプに対応するフレームバッ
ファを持つ処理モジュールの第１の演算器１２２−０〜
１２２−３のいずれかに出力する。この場合、第２の演
算器１２３−０は、読み出されたテクスチャデータと、
（ｕ，ｖ）アドレスは算出時に得た小数部を使って４近
傍補間などのフィルタリング処理を行う。また、第２の
演算器１２３−０は、第１の演算器１２２−０により供
給されたピクセルレベルの処理結果を受けて、ピクセル
レベルの処理における各種テストをパスしたピクセルデ
ータをメモリモジュール１２４−０に描画する。
２１−０から供給されたテクスチャに関する座標データ
やアドレスデータを受けて、メモリモジュール１２４−
０からテクスチャデータを読み出し、テクスチャフィル
タリング（ＴｅｘｔｕｒｅＦｉｌｔｅｒｉｎｇ）を行
い、フィルタリング後のテクスチャデータを、クロスバ
ー回路１３を介して、スタンプに対応するフレームバッ
ファを持つ処理モジュールの第１の演算器１２２−０〜
１２２−３のいずれかに出力する。この場合、第２の演
算器１２３−０は、読み出されたテクスチャデータと、
（ｕ，ｖ）アドレスは算出時に得た小数部を使って４近
傍補間などのフィルタリング処理を行う。また、第２の
演算器１２３−０は、第１の演算器１２２−０により供
給されたピクセルレベルの処理結果を受けて、ピクセル
レベルの処理における各種テストをパスしたピクセルデ
ータをメモリモジュール１２４−０に描画する。
【００３７】処理モジュール１２−１におけるＤＤＡ回
路１２１−１は、セットアップ回路１１による情報に基
づいてＤＤＡパラメータ、具体的には、ラスタライゼー
ションに必要な各種データ（Ｚ、テクスチャ座標、カラ
ーなど）の傾き等のＤＤＡパラメータを算出する。ま
た、ＤＤＡ回路１２１−１は、パラメータデータに基づ
いて、たとえば三角形が自分が担当する領域であるか否
かを判断し、担当領域である場合には、ラスタライゼー
ションを行う。具体的には、その三角形が自分が担当す
る領域、たとえば４×４ピルセルの矩形領域単位でイン
ターリーブされた領域に属しているか否かを判断し、属
している場合には、各種データ（Ｚ、テクスチャ座標、
カラーなど）をラスタライズする。この場合、生成単位
は、１ローカルモジュール当たり１サイクルで２×２ピ
クセルである。次に、ＤＤＡ回路１２１−１は、テクス
チャ座標のパースペクティブコレクション（Ｐｅｒｓｐ
ｅｃｔｉｖｅ Ｃｏｒｒｅｃｔｉｏｎ）を行う。また、
この処理ステージにはＬＯＤ計算によるミップマップレ
ベルの算出や、テクスチャアクセスのための（ｕ，ｖ）
アドレス計算も含まれる。
路１２１−１は、セットアップ回路１１による情報に基
づいてＤＤＡパラメータ、具体的には、ラスタライゼー
ションに必要な各種データ（Ｚ、テクスチャ座標、カラ
ーなど）の傾き等のＤＤＡパラメータを算出する。ま
た、ＤＤＡ回路１２１−１は、パラメータデータに基づ
いて、たとえば三角形が自分が担当する領域であるか否
かを判断し、担当領域である場合には、ラスタライゼー
ションを行う。具体的には、その三角形が自分が担当す
る領域、たとえば４×４ピルセルの矩形領域単位でイン
ターリーブされた領域に属しているか否かを判断し、属
している場合には、各種データ（Ｚ、テクスチャ座標、
カラーなど）をラスタライズする。この場合、生成単位
は、１ローカルモジュール当たり１サイクルで２×２ピ
クセルである。次に、ＤＤＡ回路１２１−１は、テクス
チャ座標のパースペクティブコレクション（Ｐｅｒｓｐ
ｅｃｔｉｖｅ Ｃｏｒｒｅｃｔｉｏｎ）を行う。また、
この処理ステージにはＬＯＤ計算によるミップマップレ
ベルの算出や、テクスチャアクセスのための（ｕ，ｖ）
アドレス計算も含まれる。
【００３８】そして、ＤＤＡ回路１２１−１は、たとえ
ば図６に示すように、テクスチャ系のＤＤＡ部１２１１
によりテクスチャ座標や、テクスチャアクセスのための
アドレス情報等のテクスチャ用処理を行い、テクスチャ
に関する情報を第１の演算器１２２−１、クロスバー回
路１３を介して第２の演算器１２３−１に出力する。一
方、ＤＤＡ回路１２１−１は、テクスチャ以外のカラー
等の処理はその他のＤＤＡ部１２１２で行って第１の演
算器１２２−１に出力する。
ば図６に示すように、テクスチャ系のＤＤＡ部１２１１
によりテクスチャ座標や、テクスチャアクセスのための
アドレス情報等のテクスチャ用処理を行い、テクスチャ
に関する情報を第１の演算器１２２−１、クロスバー回
路１３を介して第２の演算器１２３−１に出力する。一
方、ＤＤＡ回路１２１−１は、テクスチャ以外のカラー
等の処理はその他のＤＤＡ部１２１２で行って第１の演
算器１２２−１に出力する。
【００３９】第１の演算器１２２−１は、ＤＤＡ回路１
２１−１により供給されたテクスチャ情報以外のデー
タ、および、クロスバー回路１３を介して受信する各処
理モジュール１２−０〜１２−３の第２の演算器１２３
−０〜１２３−３でテクスチャフィルタリング処理後の
データに基づいて、ピクセルレベルの処理を行い、その
結果をクロスバー回路１３を介して第２の演算器１２３
−１に出力する。このピクセルレベルの処理において
は、フィルタリング後のテクスチャデータと、ラスタラ
イズ後の各種データを用いて、ピクセル単位の演算が行
われる。ここで行われる処理は、ピクセルレベルでのラ
イティングなどいわゆるＰｉｘｅｌＳｈａｄｅｒに相当
する。
２１−１により供給されたテクスチャ情報以外のデー
タ、および、クロスバー回路１３を介して受信する各処
理モジュール１２−０〜１２−３の第２の演算器１２３
−０〜１２３−３でテクスチャフィルタリング処理後の
データに基づいて、ピクセルレベルの処理を行い、その
結果をクロスバー回路１３を介して第２の演算器１２３
−１に出力する。このピクセルレベルの処理において
は、フィルタリング後のテクスチャデータと、ラスタラ
イズ後の各種データを用いて、ピクセル単位の演算が行
われる。ここで行われる処理は、ピクセルレベルでのラ
イティングなどいわゆるＰｉｘｅｌＳｈａｄｅｒに相当
する。
【００４０】第２の演算器１２３−１は、ＤＤＡ回路１
２１−１から供給されたテクスチャに関する座標データ
やアドレスデータを受けて、メモリモジュール１２４−
１からテクスチャデータを読み出し、テクスチャフィル
タリングを行い、フィルタリング後のテクスチャデータ
を、クロスバー回路１３を介して、スタンプに対応する
フレームバッファを持つ処理モジュールの第１の演算器
１２２−０〜１２２−３のいずれかに出力する。この場
合、第２の演算器１２３−１は、読み出されたテクスチ
ャデータと、（ｕ，ｖ）アドレスは算出時に得た小数部
を使って４近傍補間などのフィルタリング処理を行う。
また、第２の演算器１２３−１は、第１の演算器１２２
−１により供給されたピクセルレベルの処理結果を受け
て、ピクセルレベルの処理における各種テストをパスし
たピクセルデータをメモリモジュール１２４−１に描画
する。
２１−１から供給されたテクスチャに関する座標データ
やアドレスデータを受けて、メモリモジュール１２４−
１からテクスチャデータを読み出し、テクスチャフィル
タリングを行い、フィルタリング後のテクスチャデータ
を、クロスバー回路１３を介して、スタンプに対応する
フレームバッファを持つ処理モジュールの第１の演算器
１２２−０〜１２２−３のいずれかに出力する。この場
合、第２の演算器１２３−１は、読み出されたテクスチ
ャデータと、（ｕ，ｖ）アドレスは算出時に得た小数部
を使って４近傍補間などのフィルタリング処理を行う。
また、第２の演算器１２３−１は、第１の演算器１２２
−１により供給されたピクセルレベルの処理結果を受け
て、ピクセルレベルの処理における各種テストをパスし
たピクセルデータをメモリモジュール１２４−１に描画
する。
【００４１】処理モジュール１２−２におけるＤＤＡ回
路１２１−２は、セットアップ回路１１による情報に基
づいてＤＤＡパラメータ、具体的には、ラスタライゼー
ションに必要な各種データ（Ｚ、テクスチャ座標、カラ
ーなど）の傾き等のＤＤＡパラメータを算出する。ま
た、ＤＤＡ回路１２１−２は、パラメータデータに基づ
いて、たとえば三角形が自分が担当する領域であるか否
かを判断し、担当領域である場合には、ラスタライゼー
ションを行う。具体的には、その三角形が自分が担当す
る領域、たとえば４×４ピクセルの矩形領域単位でイン
ターリーブされた領域に属しているか否かを判断し、属
している場合には、各種データ（Ｚ、テクスチャ座標、
カラーなど）をラスタライズする。この場合、生成単位
は、１ローカルモジュール当たり１サイクルで２×２ピ
クセルである。次に、ＤＤＡ回路１２１−２は、テクス
チャ座標のパースペクティブコレクション（Ｐｅｒｓｐ
ｅｃｔｉｖｅ Ｃｏｒｒｅｃｔｉｏｎ）を行う。また、
この処理ステージにはＬＯＤ計算によるミップマップレ
ベルの算出や、テクスチャアクセスのための（ｕ，ｖ）
アドレス計算も含まれる。
路１２１−２は、セットアップ回路１１による情報に基
づいてＤＤＡパラメータ、具体的には、ラスタライゼー
ションに必要な各種データ（Ｚ、テクスチャ座標、カラ
ーなど）の傾き等のＤＤＡパラメータを算出する。ま
た、ＤＤＡ回路１２１−２は、パラメータデータに基づ
いて、たとえば三角形が自分が担当する領域であるか否
かを判断し、担当領域である場合には、ラスタライゼー
ションを行う。具体的には、その三角形が自分が担当す
る領域、たとえば４×４ピクセルの矩形領域単位でイン
ターリーブされた領域に属しているか否かを判断し、属
している場合には、各種データ（Ｚ、テクスチャ座標、
カラーなど）をラスタライズする。この場合、生成単位
は、１ローカルモジュール当たり１サイクルで２×２ピ
クセルである。次に、ＤＤＡ回路１２１−２は、テクス
チャ座標のパースペクティブコレクション（Ｐｅｒｓｐ
ｅｃｔｉｖｅ Ｃｏｒｒｅｃｔｉｏｎ）を行う。また、
この処理ステージにはＬＯＤ計算によるミップマップレ
ベルの算出や、テクスチャアクセスのための（ｕ，ｖ）
アドレス計算も含まれる。
【００４２】そして、ＤＤＡ回路１２１−２は、たとえ
ば図６に示すように、テクスチャ系のＤＤＡ部１２１１
によりテクスチャ座標や、テクスチャアクセスのための
アドレス情報等のテクスチャ用処理を行い、テクスチャ
に関する情報を第１の演算器１２２−２、クロスバー回
路１３を介して第２の演算器１２３−２に出力する。一
方、ＤＤＡ回路１２１−２は、テクスチャ以外のカラー
等の処理はその他のＤＤＡ部１２１２で行って第１の演
算器１２２−２に出力する。
ば図６に示すように、テクスチャ系のＤＤＡ部１２１１
によりテクスチャ座標や、テクスチャアクセスのための
アドレス情報等のテクスチャ用処理を行い、テクスチャ
に関する情報を第１の演算器１２２−２、クロスバー回
路１３を介して第２の演算器１２３−２に出力する。一
方、ＤＤＡ回路１２１−２は、テクスチャ以外のカラー
等の処理はその他のＤＤＡ部１２１２で行って第１の演
算器１２２−２に出力する。
【００４３】第１の演算器１２２−２は、ＤＤＡ回路１
２１−２により供給されたテクスチャ情報以外のデー
タ、および、クロスバー回路１３を介して受信する各処
理モジュール１２−０〜１２−３の第２の演算器１２３
−０〜１２３−３でテクスチャフィルタリング処理後の
データに基づいて、ピクセルレベルの処理を行い、その
結果をクロスバー回路１３を介して第２の演算器１２３
−２に出力する。このピクセルレベルの処理において
は、フィルタリング後のテクスチャデータと、ラスタラ
イズ後の各種データを用いて、ピクセル単位の演算が行
われる。ここで行われる処理は、ピクセルレベルでのラ
イティングなどいわゆるＰｉｘｅｌＳｈａｄｅｒに相当
する。
２１−２により供給されたテクスチャ情報以外のデー
タ、および、クロスバー回路１３を介して受信する各処
理モジュール１２−０〜１２−３の第２の演算器１２３
−０〜１２３−３でテクスチャフィルタリング処理後の
データに基づいて、ピクセルレベルの処理を行い、その
結果をクロスバー回路１３を介して第２の演算器１２３
−２に出力する。このピクセルレベルの処理において
は、フィルタリング後のテクスチャデータと、ラスタラ
イズ後の各種データを用いて、ピクセル単位の演算が行
われる。ここで行われる処理は、ピクセルレベルでのラ
イティングなどいわゆるＰｉｘｅｌＳｈａｄｅｒに相当
する。
【００４４】第２の演算器１２３−２は、ＤＤＡ回路１
２１−２から供給されたテクスチャに関する座標データ
やアドレスデータを受けて、メモリモジュール１２４−
２からテクスチャデータを読み出し、テクスチャフィル
タリングを行い、フィルタリング後のテクスチャデータ
を、クロスバー回路１３を介して、スタンプに対応する
フレームバッファを持つ処理モジュールの第１の演算器
１２２−０〜１２２−３のいずれかに出力する。この場
合、第２の演算器１２３−２は、読み出されたテクスチ
ャデータと、（ｕ，ｖ）アドレスは算出時に得た小数部
を使って４近傍補間などのフィルタリング処理を行う。
また、第２の演算器１２３−２は、第１の演算器１２２
−２により供給されたピクセルレベルの処理結果を受け
て、ピクセルレベルの処理における各種テストをパスし
たピクセルデータをメモリモジュール１２４−２に描画
する。
２１−２から供給されたテクスチャに関する座標データ
やアドレスデータを受けて、メモリモジュール１２４−
２からテクスチャデータを読み出し、テクスチャフィル
タリングを行い、フィルタリング後のテクスチャデータ
を、クロスバー回路１３を介して、スタンプに対応する
フレームバッファを持つ処理モジュールの第１の演算器
１２２−０〜１２２−３のいずれかに出力する。この場
合、第２の演算器１２３−２は、読み出されたテクスチ
ャデータと、（ｕ，ｖ）アドレスは算出時に得た小数部
を使って４近傍補間などのフィルタリング処理を行う。
また、第２の演算器１２３−２は、第１の演算器１２２
−２により供給されたピクセルレベルの処理結果を受け
て、ピクセルレベルの処理における各種テストをパスし
たピクセルデータをメモリモジュール１２４−２に描画
する。
【００４５】処理モジュール１２−３におけるＤＤＡ回
路１２１−３は、セットアップ回路１１による情報に基
づいてＤＤＡパラメータ、具体的には、ラスタライゼー
ションに必要な各種データ（Ｚ、テクスチャ座標、カラ
ーなど）の傾き等のＤＤＡパラメータを算出する。ま
た、ＤＤＡ回路１２１−３は、パラメータデータに基づ
いて、たとえば三角形が自分が担当する領域であるか否
かを判断し、担当領域である場合には、ラスタライゼー
ションを行う。具体的には、その三角形が自分が担当す
る領域、たとえば４×４ピクセルの矩形領域単位でイン
ターリーブされた領域に属しているか否かを判断し、属
している場合には、各種データ（Ｚ、テクスチャ座標、
カラーなど）をラスタライズする。この場合、生成単位
は、１ローカルモジュール当たり１サイクルで２×２ピ
クセルである。次に、ＤＤＡ回路１２１−３は、テクス
チャ座標のパースペクティブコレクション（Ｐｅｒｓｐ
ｅｃｔｉｖｅ Ｃｏｒｒｅｃｔｉｏｎ）を行う。また、
この処理ステージにはＬＯＤ計算によるミップマップレ
ベルの算出や、テクスチャアクセスのための（ｕ，ｖ）
アドレス計算も含まれる。
路１２１−３は、セットアップ回路１１による情報に基
づいてＤＤＡパラメータ、具体的には、ラスタライゼー
ションに必要な各種データ（Ｚ、テクスチャ座標、カラ
ーなど）の傾き等のＤＤＡパラメータを算出する。ま
た、ＤＤＡ回路１２１−３は、パラメータデータに基づ
いて、たとえば三角形が自分が担当する領域であるか否
かを判断し、担当領域である場合には、ラスタライゼー
ションを行う。具体的には、その三角形が自分が担当す
る領域、たとえば４×４ピクセルの矩形領域単位でイン
ターリーブされた領域に属しているか否かを判断し、属
している場合には、各種データ（Ｚ、テクスチャ座標、
カラーなど）をラスタライズする。この場合、生成単位
は、１ローカルモジュール当たり１サイクルで２×２ピ
クセルである。次に、ＤＤＡ回路１２１−３は、テクス
チャ座標のパースペクティブコレクション（Ｐｅｒｓｐ
ｅｃｔｉｖｅ Ｃｏｒｒｅｃｔｉｏｎ）を行う。また、
この処理ステージにはＬＯＤ計算によるミップマップレ
ベルの算出や、テクスチャアクセスのための（ｕ，ｖ）
アドレス計算も含まれる。
【００４６】そして、ＤＤＡ回路１２１−３は、たとえ
ば図６に示すように、テクスチャ系のＤＤＡ部１２１１
によりテクスチャ座標や、テクスチャアクセスのための
アドレス情報等のテクスチャ用処理を行い、テクスチャ
に関する情報を第１の演算器１２２−３、クロスバー回
路１３を介して第２の演算器１２３−３に出力する。一
方、ＤＤＡ回路１２１−３は、テクスチャ以外のカラー
等の処理はその他のＤＤＡ部１２１２で行って第１の演
算器１２２−３に出力する。
ば図６に示すように、テクスチャ系のＤＤＡ部１２１１
によりテクスチャ座標や、テクスチャアクセスのための
アドレス情報等のテクスチャ用処理を行い、テクスチャ
に関する情報を第１の演算器１２２−３、クロスバー回
路１３を介して第２の演算器１２３−３に出力する。一
方、ＤＤＡ回路１２１−３は、テクスチャ以外のカラー
等の処理はその他のＤＤＡ部１２１２で行って第１の演
算器１２２−３に出力する。
【００４７】第１の演算器１２２−３は、ＤＤＡ回路１
２１−３により供給されたテクスチャ情報以外のデー
タ、および、クロスバー回路１３を介して受信する各処
理モジュール１２−０〜１２−３の第２の演算器１２３
−０〜１２３−３でテクスチャフィルタリング処理後の
データに基づいて、ピクセルレベルの処理を行い、その
結果をクロスバー回路１３を介して第２の演算器１２３
−３に出力する。このピクセルレベルの処理において
は、フィルタリング後のテクスチャデータと、ラスタラ
イズ後の各種データを用いて、ピクセル単位の演算が行
われる。ここで行われる処理は、ピクセルレベルでのラ
イティングなどいわゆるＰｉｘｅｌＳｈａｄｅｒに相当
する。
２１−３により供給されたテクスチャ情報以外のデー
タ、および、クロスバー回路１３を介して受信する各処
理モジュール１２−０〜１２−３の第２の演算器１２３
−０〜１２３−３でテクスチャフィルタリング処理後の
データに基づいて、ピクセルレベルの処理を行い、その
結果をクロスバー回路１３を介して第２の演算器１２３
−３に出力する。このピクセルレベルの処理において
は、フィルタリング後のテクスチャデータと、ラスタラ
イズ後の各種データを用いて、ピクセル単位の演算が行
われる。ここで行われる処理は、ピクセルレベルでのラ
イティングなどいわゆるＰｉｘｅｌＳｈａｄｅｒに相当
する。
【００４８】第２の演算器１２３−３は、ＤＤＡ回路１
２１−３から供給されたテクスチャに関する座標データ
やアドレスデータを受けて、メモリモジュール１２４−
３からテクスチャデータを読み出し、テクスチャフィル
タリングを行い、フィルタリング後のテクスチャデータ
を、クロスバー回路１３を介して、スタンプに対応する
フレームバッファを持つ処理モジュールの第１の演算器
１２２−０〜１２２−３のいずれかに出力する。この場
合、第２の演算器１２３−３は、読み出されたテクスチ
ャデータと、（ｕ，ｖ）アドレスは算出時に得た小数部
を使って４近傍補間などのフィルタリング処理を行う。
また、第２の演算器１２３−３は、第１の演算器１２２
−３により供給されたピクセルレベルの処理結果を受け
て、ピクセルレベルの処理における各種テストをパスし
たピクセルデータをメモリモジュール１２４−３に描画
する。
２１−３から供給されたテクスチャに関する座標データ
やアドレスデータを受けて、メモリモジュール１２４−
３からテクスチャデータを読み出し、テクスチャフィル
タリングを行い、フィルタリング後のテクスチャデータ
を、クロスバー回路１３を介して、スタンプに対応する
フレームバッファを持つ処理モジュールの第１の演算器
１２２−０〜１２２−３のいずれかに出力する。この場
合、第２の演算器１２３−３は、読み出されたテクスチ
ャデータと、（ｕ，ｖ）アドレスは算出時に得た小数部
を使って４近傍補間などのフィルタリング処理を行う。
また、第２の演算器１２３−３は、第１の演算器１２２
−３により供給されたピクセルレベルの処理結果を受け
て、ピクセルレベルの処理における各種テストをパスし
たピクセルデータをメモリモジュール１２４−３に描画
する。
【００４９】図７は、本実施形態に係るクロスバー回路
のグローバルバス系統の具体的な構成例を示す図であ
る。このクロスバー回路１３は、図７に示すように、４
本のテクスチャラインを１グループとして、４グループ
の第１〜第４の配線群ＧＲＰ０〜ＧＲＰ３を有してい
る。第１の配線群ＧＲＰ０は４本の配線ｔｅｘ００〜ｔ
ｅｘ０３を有し、第２の配線群ＧＲＰ１は４本の配線ｔ
ｅｘ１０〜ｔｅｘ１３を有し、第３の配線群ＧＲＰ２は
４本の配線ｔｅｘ２０〜ｔｅｘ２３を有し、第４の配線
群ＧＲＰ３は４本の配線ｔｅｘ３０〜ｔｅｘ３３を有し
ている。そして、処理モジュール１２−０の第２の演算
器１２３−０の端子が第１の配線群ＧＲＰ０の配線ｔｅ
ｘ００、第２の配線群ＧＲＰ１の配線ｔｅｘ１０、第３
の配線群ＧＲＰ２の配線ｔｅｘ２０、第４の配線群ＧＲ
Ｐ３の配線ｔｅｘ３０に接続されている。同様に、処理
モジュール１２−１の第２の演算器１２３−１の端子が
第１の配線群ＧＲＰ０の配線ｔｅｘ０１、第２の配線群
ＧＲＰ１の配線ｔｅｘ１１、第３の配線群ＧＲＰ２の配
線ｔｅｘ２１、第４の配線群ＧＲＰ３の配線ｔｅｘ３１
に接続されている。処理モジュール１２−２の第２の演
算器１２３−２の端子が第１の配線群ＧＲＰ０の配線ｔ
ｅｘ０２、第２の配線群ＧＲＰ１の配線ｔｅｘ１２、第
３の配線群ＧＲＰ２の配線ｔｅｘ２２、第４の配線群Ｇ
ＲＰ３の配線ｔｅｘ３２に接続されている。処理モジュ
ール１２−３の第２の演算器１２３−３の端子が第１の
配線群ＧＲＰ０の配線ｔｅｘ０３、第２の配線群ＧＲＰ
１の配線ｔｅｘ１３、第３の配線群ＧＲＰ２の配線ｔｅ
ｘ２３、第４の配線群ＧＲＰ３の配線ｔｅｘ３３に接続
されている。
のグローバルバス系統の具体的な構成例を示す図であ
る。このクロスバー回路１３は、図７に示すように、４
本のテクスチャラインを１グループとして、４グループ
の第１〜第４の配線群ＧＲＰ０〜ＧＲＰ３を有してい
る。第１の配線群ＧＲＰ０は４本の配線ｔｅｘ００〜ｔ
ｅｘ０３を有し、第２の配線群ＧＲＰ１は４本の配線ｔ
ｅｘ１０〜ｔｅｘ１３を有し、第３の配線群ＧＲＰ２は
４本の配線ｔｅｘ２０〜ｔｅｘ２３を有し、第４の配線
群ＧＲＰ３は４本の配線ｔｅｘ３０〜ｔｅｘ３３を有し
ている。そして、処理モジュール１２−０の第２の演算
器１２３−０の端子が第１の配線群ＧＲＰ０の配線ｔｅ
ｘ００、第２の配線群ＧＲＰ１の配線ｔｅｘ１０、第３
の配線群ＧＲＰ２の配線ｔｅｘ２０、第４の配線群ＧＲ
Ｐ３の配線ｔｅｘ３０に接続されている。同様に、処理
モジュール１２−１の第２の演算器１２３−１の端子が
第１の配線群ＧＲＰ０の配線ｔｅｘ０１、第２の配線群
ＧＲＰ１の配線ｔｅｘ１１、第３の配線群ＧＲＰ２の配
線ｔｅｘ２１、第４の配線群ＧＲＰ３の配線ｔｅｘ３１
に接続されている。処理モジュール１２−２の第２の演
算器１２３−２の端子が第１の配線群ＧＲＰ０の配線ｔ
ｅｘ０２、第２の配線群ＧＲＰ１の配線ｔｅｘ１２、第
３の配線群ＧＲＰ２の配線ｔｅｘ２２、第４の配線群Ｇ
ＲＰ３の配線ｔｅｘ３２に接続されている。処理モジュ
ール１２−３の第２の演算器１２３−３の端子が第１の
配線群ＧＲＰ０の配線ｔｅｘ０３、第２の配線群ＧＲＰ
１の配線ｔｅｘ１３、第３の配線群ＧＲＰ２の配線ｔｅ
ｘ２３、第４の配線群ＧＲＰ３の配線ｔｅｘ３３に接続
されている。
【００５０】そして、第１の配線群ＧＲＰ０の４本の配
線ｔｅｘ００〜ｔｅｘ０３が処理モジュール１２−０の
第１の演算器１２２−０の各端子に接続されている。同
様に、第２の配線群ＧＲＰ１の４本の配線ｔｅｘ１０〜
ｔｅｘ１３が処理モジュール１２−１の第１の演算器１
２２−１の各端子に接続されている。第３の配線群ＧＲ
Ｐ２の４本の配線ｔｅｘ２０〜ｔｅｘ２３が処理モジュ
ール１２−２の第１の演算器１２２−２の各端子に接続
されている。第４の配線群ＧＲＰ３の４本の配線ｔｅｘ
３０〜ｔｅｘ３３が処理モジュール１２−３の第１の演
算器１２２−３の各端子に接続されている。
線ｔｅｘ００〜ｔｅｘ０３が処理モジュール１２−０の
第１の演算器１２２−０の各端子に接続されている。同
様に、第２の配線群ＧＲＰ１の４本の配線ｔｅｘ１０〜
ｔｅｘ１３が処理モジュール１２−１の第１の演算器１
２２−１の各端子に接続されている。第３の配線群ＧＲ
Ｐ２の４本の配線ｔｅｘ２０〜ｔｅｘ２３が処理モジュ
ール１２−２の第１の演算器１２２−２の各端子に接続
されている。第４の配線群ＧＲＰ３の４本の配線ｔｅｘ
３０〜ｔｅｘ３３が処理モジュール１２−３の第１の演
算器１２２−３の各端子に接続されている。
【００５１】このような構成を有する画像処理装置１０
の処理は、概念的には、図８に示すように行われる。す
なわち、セットアップ回路１１によるデータが各モジュ
ールにおいてテクスチャ用ＤＤＡ部１２１１およびその
他のＤＤＡ部１２１２に分配され、テクスチャ用ＤＤＡ
部１２１１によるテクスチャ情報、およびメモリ１２４
のテクスチャデータに基づいて第２の演算器１２３でテ
クスチャフィルタリングが行われる（で示すデータの
流れ）。そして、フィルタリング後のテクスチャデータ
がクロスバー回路１３で所望のモジュールの第１の演算
器１２２に分配される（で示すデータの流れ）。そし
て、第１の演算器１２２でピクセルレベルの処理が行わ
れ、その結果がクロスバー回路１３を通して第２の演算
器１２３に送られ、メモリモジュール１２４に対する描
画処理が行われる（で示すデータの流れ）。
の処理は、概念的には、図８に示すように行われる。す
なわち、セットアップ回路１１によるデータが各モジュ
ールにおいてテクスチャ用ＤＤＡ部１２１１およびその
他のＤＤＡ部１２１２に分配され、テクスチャ用ＤＤＡ
部１２１１によるテクスチャ情報、およびメモリ１２４
のテクスチャデータに基づいて第２の演算器１２３でテ
クスチャフィルタリングが行われる（で示すデータの
流れ）。そして、フィルタリング後のテクスチャデータ
がクロスバー回路１３で所望のモジュールの第１の演算
器１２２に分配される（で示すデータの流れ）。そし
て、第１の演算器１２２でピクセルレベルの処理が行わ
れ、その結果がクロスバー回路１３を通して第２の演算
器１２３に送られ、メモリモジュール１２４に対する描
画処理が行われる（で示すデータの流れ）。
【００５２】次に、上記図４の構成による動作を、図５
に関連付けて説明する。
に関連付けて説明する。
【００５３】まず、セットアップ回路１１において、頂
点データに対する演算が行われ、１プリミティブがセッ
トアップされ、各処理モジュール１２−０〜１２−３に
それぞれ担当テクスチャ分のセットアップ情報が出力さ
れる。
点データに対する演算が行われ、１プリミティブがセッ
トアップされ、各処理モジュール１２−０〜１２−３に
それぞれ担当テクスチャ分のセットアップ情報が出力さ
れる。
【００５４】各処理モジュール１２−０〜１２−３にお
けるＤＤＡ回路１２１−０〜１２１−３では、セットア
ップ回路１１による情報に基づいてＤＤＡパラメータ、
具体的には、ラスタライゼーションに必要な各種データ
（Ｚ、テクスチャ座標、カラーなど）の傾き等のＤＤＡ
パラメータが算出される。また、ＤＤＡ回路１２１−０
〜１２１−３では、パラメータデータに基づいて、たと
えば三角形が自分が担当する領域であるか否かを判断
し、担当領域である場合には、ラスタライゼーションが
行われる。さらに、ＤＤＡ回路１２１−０〜１２１−３
では、ＬＯＤ計算によるミップマップレベルの算出や、
テクスチャアクセスのための（ｕ，ｖ）アドレス計算が
行われる。
けるＤＤＡ回路１２１−０〜１２１−３では、セットア
ップ回路１１による情報に基づいてＤＤＡパラメータ、
具体的には、ラスタライゼーションに必要な各種データ
（Ｚ、テクスチャ座標、カラーなど）の傾き等のＤＤＡ
パラメータが算出される。また、ＤＤＡ回路１２１−０
〜１２１−３では、パラメータデータに基づいて、たと
えば三角形が自分が担当する領域であるか否かを判断
し、担当領域である場合には、ラスタライゼーションが
行われる。さらに、ＤＤＡ回路１２１−０〜１２１−３
では、ＬＯＤ計算によるミップマップレベルの算出や、
テクスチャアクセスのための（ｕ，ｖ）アドレス計算が
行われる。
【００５５】そして、ＤＤＡ回路１２１−０〜１２１−
３では、テクスチャ系のＤＤＡ部１２１１により得られ
たテクスチャ座標や、テクスチャアクセスのためのアド
レス情報等が第１の演算器１２２−０〜１２２−３、ク
ロスバー回路１３を介して第２の演算器１２３−０〜１
２３−３に出力される。一方、ＤＤＡ回路１２１−０〜
１２１−３では、その他のＤＤＡ部１２１２で得られた
テクスチャ以外のカラー等の情報が第１の演算器１２２
−０〜１２２−３にそれぞれ供給される。
３では、テクスチャ系のＤＤＡ部１２１１により得られ
たテクスチャ座標や、テクスチャアクセスのためのアド
レス情報等が第１の演算器１２２−０〜１２２−３、ク
ロスバー回路１３を介して第２の演算器１２３−０〜１
２３−３に出力される。一方、ＤＤＡ回路１２１−０〜
１２１−３では、その他のＤＤＡ部１２１２で得られた
テクスチャ以外のカラー等の情報が第１の演算器１２２
−０〜１２２−３にそれぞれ供給される。
【００５６】そして、各処理モジュール１２−０〜１２
−３の第２の演算器１２３−０〜１２３−３では、ＤＤ
Ａ回路１２１−０〜１２１−３から供給されたテクスチ
ャに関する座標データやアドレスデータを受けて、メモ
リモジュール１２４−０〜１２４−３からテクスチャデ
ータが読み出されて、読み出されたテクスチャデータ
と、（ｕ，ｖ）アドレスは算出時に得た小数部を使って
４近傍補間などのテクスチャフィルタリングが行われ
る。この第２の演算器１２３−０〜１２３−３によるフ
ィルタリング後の各テクスチャデータを、クロスバー回
路１３を介して、スタンプに対応するフレームバッファ
を持つたとえば処理モジュール１２−１の第１の演算器
１２２−１に供給される。
−３の第２の演算器１２３−０〜１２３−３では、ＤＤ
Ａ回路１２１−０〜１２１−３から供給されたテクスチ
ャに関する座標データやアドレスデータを受けて、メモ
リモジュール１２４−０〜１２４−３からテクスチャデ
ータが読み出されて、読み出されたテクスチャデータ
と、（ｕ，ｖ）アドレスは算出時に得た小数部を使って
４近傍補間などのテクスチャフィルタリングが行われ
る。この第２の演算器１２３−０〜１２３−３によるフ
ィルタリング後の各テクスチャデータを、クロスバー回
路１３を介して、スタンプに対応するフレームバッファ
を持つたとえば処理モジュール１２−１の第１の演算器
１２２−１に供給される。
【００５７】処理モジュール１２−１の第１の演算器１
２２−１では、ＤＤＡ回路１２１−１により供給された
テクスチャ情報以外のデータ、および、クロスバー回路
１３を介して受信する各処理モジュール１２−０〜１２
−３の第２の演算器１２３−０〜１２３−３でテクスチ
ャフィルタリング処理後のデータに基づいて、ピクセル
レベルの処理が行われ、その結果がクロスバー回路１３
を介して第２の演算器１２３−１に出力される。
２２−１では、ＤＤＡ回路１２１−１により供給された
テクスチャ情報以外のデータ、および、クロスバー回路
１３を介して受信する各処理モジュール１２−０〜１２
−３の第２の演算器１２３−０〜１２３−３でテクスチ
ャフィルタリング処理後のデータに基づいて、ピクセル
レベルの処理が行われ、その結果がクロスバー回路１３
を介して第２の演算器１２３−１に出力される。
【００５８】そして、第２の演算器１２３−１では、第
１の演算器１２２−１により供給されたピクセルレベル
の処理結果を受けて、ピクセルレベルの処理における各
種テストをパスしたピクセルデータがメモリモジュール
１２４−１に描画される。
１の演算器１２２−１により供給されたピクセルレベル
の処理結果を受けて、ピクセルレベルの処理における各
種テストをパスしたピクセルデータがメモリモジュール
１２４−１に描画される。
【００５９】以上の処理が各モジュールで並列的に行わ
れる。
れる。
【００６０】以上説明したように、本実施形態によれ
ば、図９に示すように、ＤＤＡ処理後（ＳＴ１１）、メ
モリからテクスチャデータを読み出し（ＳＴ１２）、サ
ブワード再配置処理を行った後（ＳＴ１３）、テクスチ
ャフィルタリングを行い（ＳＴ１４）、その後、クロス
バー回路１３により各処理モジュールの第１の演算器に
グローバル分配し（ＳＴ１５）、ピクセルレベルの処
理、具体的には、フィルタリング後のテクスチャデータ
と、ラスタライズ後の各種データを用いて、ピクセル単
位の演算を行い、ピクセルレベルの処理における各種テ
ストをパスしたピクセルデータを、メモリモジュール上
のフレームバッファに描画する（ＳＴ１６）ことから、
以下の効果を得ることができる。すなわち、フィルタリ
ング処理によりデータ量を減らしてから分配するので、
グローバルバスとしてのクロスバー回路１３を小型化で
きる。また、フィルタ前のデータフローを局所化できる
ことから、高バンド幅を必要とするメモリモジュールか
ら第２の演算器へのパスが局所的となり、処理の高速化
を図ることができる。その結果、設計が容易で、配線コ
スト、配線遅延を低減できる画像処理装置を実現できる
利点がある。
ば、図９に示すように、ＤＤＡ処理後（ＳＴ１１）、メ
モリからテクスチャデータを読み出し（ＳＴ１２）、サ
ブワード再配置処理を行った後（ＳＴ１３）、テクスチ
ャフィルタリングを行い（ＳＴ１４）、その後、クロス
バー回路１３により各処理モジュールの第１の演算器に
グローバル分配し（ＳＴ１５）、ピクセルレベルの処
理、具体的には、フィルタリング後のテクスチャデータ
と、ラスタライズ後の各種データを用いて、ピクセル単
位の演算を行い、ピクセルレベルの処理における各種テ
ストをパスしたピクセルデータを、メモリモジュール上
のフレームバッファに描画する（ＳＴ１６）ことから、
以下の効果を得ることができる。すなわち、フィルタリ
ング処理によりデータ量を減らしてから分配するので、
グローバルバスとしてのクロスバー回路１３を小型化で
きる。また、フィルタ前のデータフローを局所化できる
ことから、高バンド幅を必要とするメモリモジュールか
ら第２の演算器へのパスが局所的となり、処理の高速化
を図ることができる。その結果、設計が容易で、配線コ
スト、配線遅延を低減できる画像処理装置を実現できる
利点がある。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
複数の処理装置が処理データを共有して並列処理する際
に、クロスバー回路の配線本数を削減し、小型化するこ
とができる。その結果、設計が容易で、配線コスト、配
線遅延を低減できる画像処理装置を実現できる利点があ
る。
複数の処理装置が処理データを共有して並列処理する際
に、クロスバー回路の配線本数を削減し、小型化するこ
とができる。その結果、設計が容易で、配線コスト、配
線遅延を低減できる画像処理装置を実現できる利点があ
る。
【図１】プリミティブレベルでの並列化処理について概
念的に示す図である。
念的に示す図である。
【図２】ピクセルレベルでの並列処理の手法に基づくプ
リミティブ・レベルでの並列化処理について概念的に示
す図である。
リミティブ・レベルでの並列化処理について概念的に示
す図である。
【図３】従来の画像処理装置のテクスチャフィルタリン
グを含む処理手順を説明するための図である。
グを含む処理手順を説明するための図である。
【図４】本発明の係る画像処理装置の一実施形態を示す
ブロック構成図である。
ブロック構成図である。
【図５】本実施形態に係る画像処理装置の基本的なアー
キテクチャおよび処理フローを示す図である。
キテクチャおよび処理フローを示す図である。
【図６】本実施形態に係るＤＤＡ回路の要部の構成例を
示す図である。
示す図である。
【図７】本実施形態に係るクロスバー回路の具体的な構
成例を示す図である。
成例を示す図である。
【図８】本実施形態に係る画像処理装置の処理を概念的
に説明するための図である。
に説明するための図である。
【図９】本実施形態に係る画像処理装置の概念的な処理
フローを示す図である。
フローを示す図である。
１０…画像処理装置、１１…セットアップ回路、１２−
０〜１２−３…処理モジュール、１２１−０〜１２１−
３…ＤＤＡ回路、１２２−０〜１２２−３…第１の演算
器、１２３−０〜１２３−３…第２の演算器、１２４−
０〜１２４−３…メモリモジュール、１３…クロスバー
回路。
０〜１２−３…処理モジュール、１２１−０〜１２１−
３…ＤＤＡ回路、１２２−０〜１２２−３…第１の演算
器、１２３−０〜１２３−３…第２の演算器、１２４−
０〜１２４−３…メモリモジュール、１３…クロスバー
回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１２月２５日（２００１．１２．
２５）
２５）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図３】
【図２】
【図４】
【図６】
【図８】
【図５】
【図７】
【図９】
Claims (9)
- 【請求項１】 複数の処理モジュールが処理データを共
有して並列処理を行う画像処理装置であって、 上記複数の処理モジュールは、 少なくともフィルタリング処理に関するデータが記憶さ
れるメモリモジュールと、 フィルタリング処理用データを得るとともに、処理デー
タに基づいてあらかじめ対応するメモリインターリーブ
で決められた担当する処理を行う処理回路と、 上記処理回路で得られた担当する処理データおよびフィ
ルタリング処理後のデータに基づいてピクセル単位の演
算処理を行う第１の演算器と、 上記処理回路で得られたフィルタリング処理用データお
よび上記メモリモジュールに記憶されているフィルタリ
ング処理に関するデータに基づいてフィルタリング処理
を行い、上記第１の演算器による演算処理データを受け
て上記メモリモジュールに対して描画する第２の演算器
と、 を有し、 さらに、上記各処理モジュールの複数の第１の演算器と
複数の第２の演算器間を相互に接続するグローバルバス
であって、各処理モジュールにおいて上記処理回路で得
られたフィルタリング処理用データを同一の処理モジュ
ールの第２の演算器に供給し、各処理モジュールの第２
の演算器によるフィルタリング後のデータを当該処理に
対応する処理モジュールの第１の演算器に供給し、当該
第１の演算器による演算処理データを第２の演算器に供
給するクロスバー回路有する画像処理装置。 - 【請求項２】 上記各処理モジュールの処理回路は、担
当するデータの処理時間をフィルタリング処理後のデー
タが第１の演算器に供給される時間と等しくなるように
時間調整を行うための手段を有する請求項１記載の画像
処理装置。 - 【請求項３】 プリミティブの頂点データに対する演算
を行い、１プリミティブをセットアップして、各処理モ
ジュールの処理回路にそれぞれ担当するデータを出力す
るセットアップ回路を有する請求項１記載の画像処理装
置。 - 【請求項４】 上記フィルタリング処理が必要な処理は
テクスチャに関する処理である請求項１記載の画像処理
装置。 - 【請求項５】 上記並列処理は、ピクセルレベルでの並
列処理である請求項１記載の画像処理装置。 - 【請求項６】 複数の処理モジュールが処理データを共
有して並列処理を行う画像処理方法であって、 各処理モジュールにおいて、フィルタリング処理用デー
タを得るとともに、処理データに基づいてあらかじめ対
応するメモリインターリーブで決められた担当する処理
を行い、 得られたフィルタリング処理用データおよびメモリモジ
ュールに記憶されているフィルタリング処理に関するデ
ータに基づいてフィルタリング処理を行い、 各処理モジュールにおけるフィルタリング処理後のデー
タをグローバルバスを通して所定の処理モジュールに供
給し、 フィルタリング処理後のデータを受けた処理モジュール
において、得られた担当する処理データおよびフィルタ
リング処理後のデータに基づいてピクセル単位の演算処
理を行い、当該演算処理データを上記メモリモジュール
に対して描画する画像処理方法。 - 【請求項７】 上記各処理モジュールにおいて、担当す
るデータの処理時間をフィルタリング処理後のデータが
供給される時間と等しくなるように時間調整を行う請求
項６記載の画像処理方法。 - 【請求項８】 上記フィルタリング処理が必要な処理は
テクスチャに関する処理である請求項６記載の画像処理
方法。 - 【請求項９】 上記並列処理は、ピクセルレベルでの並
列処理である請求項６記載の画像処理方法。
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