JP2003167939A - クリティカルパステスト方法 - Google Patents
クリティカルパステスト方法Info
- Publication number
- JP2003167939A JP2003167939A JP2001364601A JP2001364601A JP2003167939A JP 2003167939 A JP2003167939 A JP 2003167939A JP 2001364601 A JP2001364601 A JP 2001364601A JP 2001364601 A JP2001364601 A JP 2001364601A JP 2003167939 A JP2003167939 A JP 2003167939A
- Authority
- JP
- Japan
- Prior art keywords
- vector
- critical path
- simulation
- inspection
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】ＬＳＩの回路大規模化による実動作ベクタの長
大化および半導体プロセスの微細化による遅延故障率増
加に対して、最適なテストベクタを選択して検査箇所を
削減することで効率的にクリティカルパスを検査する。 【解決手段】クリティカルパス抽出工程１０１で静的タ
イミング検証によりクリティカルパスを抽出し、実動作
ベクタを用いたシミュレーション工程１０２でクリティ
カルパスの状態遷移をモニタし、このモニタ結果からベ
クタ診断工程１０３でシミュレーションベクタのテスト
可能性を診断し、検査不可となったクリティカルパスに
ついてはフィードバック工程１０４で回路制約情報を設
計にフィードバックし、ベクタ診断工程１０３で検査カ
バー率の高い実動作ベクタと最適な検査サイクルを判断
し、これらをＬＳＩ検査工程１０５に渡す。
大化および半導体プロセスの微細化による遅延故障率増
加に対して、最適なテストベクタを選択して検査箇所を
削減することで効率的にクリティカルパスを検査する。 【解決手段】クリティカルパス抽出工程１０１で静的タ
イミング検証によりクリティカルパスを抽出し、実動作
ベクタを用いたシミュレーション工程１０２でクリティ
カルパスの状態遷移をモニタし、このモニタ結果からベ
クタ診断工程１０３でシミュレーションベクタのテスト
可能性を診断し、検査不可となったクリティカルパスに
ついてはフィードバック工程１０４で回路制約情報を設
計にフィードバックし、ベクタ診断工程１０３で検査カ
バー率の高い実動作ベクタと最適な検査サイクルを判断
し、これらをＬＳＩ検査工程１０５に渡す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（ＬＳＩ）のクリティカルパステストに係り、特に、Ｌ
ＳＩの遅延故障判定を行うための検査がＬＳＩ内のすべ
てのクリティカルパスに対して行われているか否かを診
断することができるクリティカルパステスト方法に関す
る。
（ＬＳＩ）のクリティカルパステストに係り、特に、Ｌ
ＳＩの遅延故障判定を行うための検査がＬＳＩ内のすべ
てのクリティカルパスに対して行われているか否かを診
断することができるクリティカルパステスト方法に関す
る。
【０００２】
【従来の技術】近年、半導体プロセス微細化とＬＳＩの
１チップ化に伴いＬＳＩの回路規模はますます大きくな
っている。このような大規模ＬＳＩの動作速度を保証す
るために、ＬＳＩ内部のクリティカルパステストは不可
欠になっている。特に、ＬＳＩ内部のすべてのクリティ
カルパスを網羅した検査が行われることが重要になって
いる。
１チップ化に伴いＬＳＩの回路規模はますます大きくな
っている。このような大規模ＬＳＩの動作速度を保証す
るために、ＬＳＩ内部のクリティカルパステストは不可
欠になっている。特に、ＬＳＩ内部のすべてのクリティ
カルパスを網羅した検査が行われることが重要になって
いる。
【０００３】図４は従来の大規模ＬＳＩのテスト方法を
示す図である。図４において、ＬＳＩ検査装置４０４を
用いてＬＳＩ４０５を検査するための検査ベクタ４０３
には、実動作ベクタ４０１およびスキャンパスベクタ４
０２が含まれる。このような従来のテスト方法において
は、ＬＳＩの実動作を想定した多大な実動作ベクタ４０
１を用意していた。また、ＬＳＩ内部の縮退故障に対し
ては、スキャンパスベクタ４０２を入力してスキャンパ
ステストを行って検査していた。
示す図である。図４において、ＬＳＩ検査装置４０４を
用いてＬＳＩ４０５を検査するための検査ベクタ４０３
には、実動作ベクタ４０１およびスキャンパスベクタ４
０２が含まれる。このような従来のテスト方法において
は、ＬＳＩの実動作を想定した多大な実動作ベクタ４０
１を用意していた。また、ＬＳＩ内部の縮退故障に対し
ては、スキャンパスベクタ４０２を入力してスキャンパ
ステストを行って検査していた。
【０００４】
【発明が解決しようとする課題】しかしながら、図４に
示した従来のテスト方法によりＬＳＩの動作速度を保証
するためには、大規模化しているＬＳＩの実動作のほと
んどをカバーする多大な検査ベクタ４０３が必要になっ
てくる。また、スキャンパステストはＬＳＩ内部の回路
の縮退故障を検出することを目的としたテストであり、
ＬＳＩの動作速度を保証することはできない。
示した従来のテスト方法によりＬＳＩの動作速度を保証
するためには、大規模化しているＬＳＩの実動作のほと
んどをカバーする多大な検査ベクタ４０３が必要になっ
てくる。また、スキャンパステストはＬＳＩ内部の回路
の縮退故障を検出することを目的としたテストであり、
ＬＳＩの動作速度を保証することはできない。
【０００５】さらに近年の半導体プロセス微細化の進展
により、ＬＳＩ内部の動作タイミングがクリティカルな
箇所については、製造ばらつき、ＬＳＩ内部の電圧降
下、配線間のクロストーク等の原因による遅延故障も問
題になっており、従来以上に回路の動作速度保証を行う
ためのテストベクタが必要になっている。
により、ＬＳＩ内部の動作タイミングがクリティカルな
箇所については、製造ばらつき、ＬＳＩ内部の電圧降
下、配線間のクロストーク等の原因による遅延故障も問
題になっており、従来以上に回路の動作速度保証を行う
ためのテストベクタが必要になっている。
【０００６】また近年、遅延故障モデルを対象にした自
動ベクタ生成ツールが出現しているが、それぞれのクリ
ティカルパスに対してベクタを生成するため、ベクタ数
の増加をさらに招く結果となっている。その上、このベ
クタは実動作と無関係であるため、ＬＳＩ内部の電圧降
下や配線間のクロストークを含めた遅延故障を検査する
ことができない。一方、実動作ベクタによる検査では、
多数のクリティカルパスに対してどれだけ検査がカバー
されているかが不明であり、さらに、クリティカルパス
の中には検査不可能な箇所も存在する。
動ベクタ生成ツールが出現しているが、それぞれのクリ
ティカルパスに対してベクタを生成するため、ベクタ数
の増加をさらに招く結果となっている。その上、このベ
クタは実動作と無関係であるため、ＬＳＩ内部の電圧降
下や配線間のクロストークを含めた遅延故障を検査する
ことができない。一方、実動作ベクタによる検査では、
多数のクリティカルパスに対してどれだけ検査がカバー
されているかが不明であり、さらに、クリティカルパス
の中には検査不可能な箇所も存在する。
【０００７】このように大規模化、微細化したＬＳＩの
検査には多大なテストベクタを用いる必要があり、ＬＳ
Ｉの検査時間が長大化し、ＬＳＩ検査コストの増大を招
いている。それにもかかわらず、遅延故障に対して効果
的な実動作ベクタによる検査において、上述したように
クリティカルパスの検査カバー率が不明であるという問
題が存在している。
検査には多大なテストベクタを用いる必要があり、ＬＳ
Ｉの検査時間が長大化し、ＬＳＩ検査コストの増大を招
いている。それにもかかわらず、遅延故障に対して効果
的な実動作ベクタによる検査において、上述したように
クリティカルパスの検査カバー率が不明であるという問
題が存在している。
【０００８】本発明はかかる点に鑑みてなされたもので
あり、ＬＳＩの遅延故障判定を行うための検査がＬＳＩ
内のすべてのクリティカルパスに対して行われているか
否かを診断することができ、最適なテストベクタを選択
して検査箇所を削減することで効率的にクリティカルパ
スを検査することができるクリティカルパステスト方法
を提供することを目的とする。
あり、ＬＳＩの遅延故障判定を行うための検査がＬＳＩ
内のすべてのクリティカルパスに対して行われているか
否かを診断することができ、最適なテストベクタを選択
して検査箇所を削減することで効率的にクリティカルパ
スを検査することができるクリティカルパステスト方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１に記載のクリティカルパステスト
方法は、半導体集積回路の静的タイミング検証によりク
リティカルパスを抽出するクリティカルパス抽出工程
（１０１）と、シミュレーションベクタを入力して前記
半導体集積回路の動作シミュレーションを行い前記抽出
されたクリティカルパスの状態遷移をモニタするシミュ
レーション工程（１０２）と、前記クリティカルパスの
状態遷移のモニタ結果から個別のクリティカルパスに対
する前記シミュレーションベクタのテスト可能性を診断
して有効なシミュレーションベクタを選択するベクタ診
断工程（１０３）と、前記ベクタ診断工程においてテス
ト不可と診断されたクリティカルパスに対する回路制約
情報を設計にフィードバックするフィードバック工程
（１０４）と、前記ベクタ診断工程において選択された
シミュレーションベクタを用いて前記半導体集積回路の
検査を行う検査工程（１０５）と、を有する。
に、本発明の請求項１に記載のクリティカルパステスト
方法は、半導体集積回路の静的タイミング検証によりク
リティカルパスを抽出するクリティカルパス抽出工程
（１０１）と、シミュレーションベクタを入力して前記
半導体集積回路の動作シミュレーションを行い前記抽出
されたクリティカルパスの状態遷移をモニタするシミュ
レーション工程（１０２）と、前記クリティカルパスの
状態遷移のモニタ結果から個別のクリティカルパスに対
する前記シミュレーションベクタのテスト可能性を診断
して有効なシミュレーションベクタを選択するベクタ診
断工程（１０３）と、前記ベクタ診断工程においてテス
ト不可と診断されたクリティカルパスに対する回路制約
情報を設計にフィードバックするフィードバック工程
（１０４）と、前記ベクタ診断工程において選択された
シミュレーションベクタを用いて前記半導体集積回路の
検査を行う検査工程（１０５）と、を有する。
【００１０】請求項１記載のクリティカルパステスト方
法によれば、実動作ベクタを使用した動作シミュレーシ
ョンにおいて、静的タイミング検証により抽出されたク
リティカルパスの状態遷移をモニタしてシミュレーショ
ンベクタのテスト可能性を診断することにより、遅延故
障の検出に有効な検査ベクタを得てＬＳＩの検査を行う
ことができるとともに、テスト不可と診断されたクリテ
ィカルパスの設計へのフィードバックにより検査不可能
な回路を優先的に最適化することができ、ＬＳＩの動作
速度保証を効率的かつ容易に実現することができる。
法によれば、実動作ベクタを使用した動作シミュレーシ
ョンにおいて、静的タイミング検証により抽出されたク
リティカルパスの状態遷移をモニタしてシミュレーショ
ンベクタのテスト可能性を診断することにより、遅延故
障の検出に有効な検査ベクタを得てＬＳＩの検査を行う
ことができるとともに、テスト不可と診断されたクリテ
ィカルパスの設計へのフィードバックにより検査不可能
な回路を優先的に最適化することができ、ＬＳＩの動作
速度保証を効率的かつ容易に実現することができる。
【００１１】本発明の請求項２に記載のクリティカルパ
ステスト方法は、請求項１記載のクリティカルパステス
ト方法において、前記ベクタ診断工程が、クリティカル
パスを最も多く状態変化させているシミュレーションベ
クタを選択するクリティカルパスカバー率検出工程と、
多くのクリティカルパスが同時に状態遷移しているシミ
ュレーションサイクルを特定する最適サイクル特定工程
と、シミュレーションの際に全く状態変化の無いクリテ
ィカルパスを選別する検査不可パス検出工程と、を有す
るものである。
ステスト方法は、請求項１記載のクリティカルパステス
ト方法において、前記ベクタ診断工程が、クリティカル
パスを最も多く状態変化させているシミュレーションベ
クタを選択するクリティカルパスカバー率検出工程と、
多くのクリティカルパスが同時に状態遷移しているシミ
ュレーションサイクルを特定する最適サイクル特定工程
と、シミュレーションの際に全く状態変化の無いクリテ
ィカルパスを選別する検査不可パス検出工程と、を有す
るものである。
【００１２】請求項２記載のクリティカルパステスト方
法によれば、各実動作ベクタのクリティカルパスカバー
率を求めることができるため、実動作ベクタから最適な
検査ベクタを選択することができる。また、いくつかの
クリティカルパスが同時に状態遷移するシミュレーショ
ンサイクルを特定することができ、ＬＳＩ検査工程で効
率的にクリティカルパスの検査を行うための情報を得る
ことができる。
法によれば、各実動作ベクタのクリティカルパスカバー
率を求めることができるため、実動作ベクタから最適な
検査ベクタを選択することができる。また、いくつかの
クリティカルパスが同時に状態遷移するシミュレーショ
ンサイクルを特定することができ、ＬＳＩ検査工程で効
率的にクリティカルパスの検査を行うための情報を得る
ことができる。
【００１３】本発明の請求項３に記載のクリティカルパ
ステスト方法は、請求項２記載のクリティカルパステス
ト方法において、前記ＬＳＩ検査工程が、前記クリティ
カルパスカバー率検出工程で選択されたシミュレーショ
ンベクタを使用し、前記最適サイクル特定工程で特定さ
れたシミュレーションサイクル直後に、クリティカルパ
ス後段のフリップフロップの値をＬＳＩ外部に出力して
検査するものである。
ステスト方法は、請求項２記載のクリティカルパステス
ト方法において、前記ＬＳＩ検査工程が、前記クリティ
カルパスカバー率検出工程で選択されたシミュレーショ
ンベクタを使用し、前記最適サイクル特定工程で特定さ
れたシミュレーションサイクル直後に、クリティカルパ
ス後段のフリップフロップの値をＬＳＩ外部に出力して
検査するものである。
【００１４】請求項３記載のクリティカルパステスト方
法によれば、クリティカルパスカバー率の高い実動作ベ
クタを使用し、最適なシミュレーションサイクル直後の
クリティカルパスの状態遷移情報をＬＳＩ外部に出力す
ることで検査効率が高まるため、テストベクタの削減が
可能になり、検査時間を短縮することできる。また、実
動作ベクタを使用するため、ＬＳＩ内部の電圧降下およ
び配線間クロストークによる遅延故障も検査することが
でき、検査品質を向上させることができる。
法によれば、クリティカルパスカバー率の高い実動作ベ
クタを使用し、最適なシミュレーションサイクル直後の
クリティカルパスの状態遷移情報をＬＳＩ外部に出力す
ることで検査効率が高まるため、テストベクタの削減が
可能になり、検査時間を短縮することできる。また、実
動作ベクタを使用するため、ＬＳＩ内部の電圧降下およ
び配線間クロストークによる遅延故障も検査することが
でき、検査品質を向上させることができる。
【００１５】本発明の請求項４に記載のクリティカルパ
ステスト方法は、請求項１から３のうちいずれか一項記
載のクリティカルパステスト方法のＬＳＩ検査工程にお
いて、ＬＳＩチップが検査不良となった場合の検査ベク
タを前記ベクタ診断工程におけるシミュレーションベク
タの診断結果と照合することにより、検査不良となった
ＬＳＩチップの被疑故障箇所の範囲を限定するものであ
る。
ステスト方法は、請求項１から３のうちいずれか一項記
載のクリティカルパステスト方法のＬＳＩ検査工程にお
いて、ＬＳＩチップが検査不良となった場合の検査ベク
タを前記ベクタ診断工程におけるシミュレーションベク
タの診断結果と照合することにより、検査不良となった
ＬＳＩチップの被疑故障箇所の範囲を限定するものであ
る。
【００１６】請求項４記載のクリティカルパステスト方
法によれば、ベクタ診断工程における診断結果を利用す
ることにより、検査ベクタが影響を与えているクリティ
カルパスを容易に知ることができ、遅延故障による不良
箇所の被疑範囲を限定することができるため、検査不良
発生時の解析効率が改善されるという効果が得られる。
法によれば、ベクタ診断工程における診断結果を利用す
ることにより、検査ベクタが影響を与えているクリティ
カルパスを容易に知ることができ、遅延故障による不良
箇所の被疑範囲を限定することができるため、検査不良
発生時の解析効率が改善されるという効果が得られる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の一実施の
形態に係るクリティカルパステスト方法を示す工程を示
す図である。図１において、クリティカルパステスト方
法は、クリティカルパス抽出工程１０１、シミュレーシ
ョン工程１０２、ベクタ診断工程１０３、フィードバッ
ク工程１０４、ＬＳＩ検査工程１０５により実施するこ
とができる。
て図面を参照して説明する。図１は、本発明の一実施の
形態に係るクリティカルパステスト方法を示す工程を示
す図である。図１において、クリティカルパステスト方
法は、クリティカルパス抽出工程１０１、シミュレーシ
ョン工程１０２、ベクタ診断工程１０３、フィードバッ
ク工程１０４、ＬＳＩ検査工程１０５により実施するこ
とができる。
【００１８】クリティカルパス抽出工程１０１において
は、レイアウト設計データから抽出した回路情報ａに基
づいて静的タイミング検証によりすべてのクリティカル
パスを抽出し、抽出したクリティカルパス情報ｂをシミ
ュレーション工程１０２およびベクタ診断工程１０３に
伝える。
は、レイアウト設計データから抽出した回路情報ａに基
づいて静的タイミング検証によりすべてのクリティカル
パスを抽出し、抽出したクリティカルパス情報ｂをシミ
ュレーション工程１０２およびベクタ診断工程１０３に
伝える。
【００１９】シミュレーション工程１０２においては、
レイアウト設計からの回路情報ａに対して、クリティカ
ルパス情報ｂに該当する箇所を示すフラグを付加し、多
数の実動作ベクタ１０７をシミュレーションベクタとし
て用いて動作シミュレーション１０６を実行する。この
シミュレーション実行中に、フラグが付加されたクリテ
ィカルパスをモニタし、状態遷移するクリティカルパス
をシミュレーションサイクル毎に状態記録データベース
１０８に記録する。
レイアウト設計からの回路情報ａに対して、クリティカ
ルパス情報ｂに該当する箇所を示すフラグを付加し、多
数の実動作ベクタ１０７をシミュレーションベクタとし
て用いて動作シミュレーション１０６を実行する。この
シミュレーション実行中に、フラグが付加されたクリテ
ィカルパスをモニタし、状態遷移するクリティカルパス
をシミュレーションサイクル毎に状態記録データベース
１０８に記録する。
【００２０】ベクタ診断工程１０３においては、クリテ
ィカルパス抽出工程１０１で得られたクリティカルパス
情報ｂについて、状態記録データベース１０８に記録さ
れたデータを調べ、シミュレーションベクタがクリティ
カルパスを検査可能であるか否かを診断する。その結果
により、最も多くのクリティカルパスを検査することが
可能な実動作ベクタを選択することができるとともに、
多くのクリティカルパスが同時に状態遷移するシミュレ
ーションサイクルを特定することで最適な検査サイクル
情報を得ることができる。
ィカルパス抽出工程１０１で得られたクリティカルパス
情報ｂについて、状態記録データベース１０８に記録さ
れたデータを調べ、シミュレーションベクタがクリティ
カルパスを検査可能であるか否かを診断する。その結果
により、最も多くのクリティカルパスを検査することが
可能な実動作ベクタを選択することができるとともに、
多くのクリティカルパスが同時に状態遷移するシミュレ
ーションサイクルを特定することで最適な検査サイクル
情報を得ることができる。
【００２１】ＬＳＩ検査工程１０５においては、ベクタ
診断工程１０３で得られた最も検査カバー率の高い実動
作ベクタと最適な検査サイクル情報を受け取ることで、
最も効果的にクリティカルパスの検査を行うことが出来
る。
診断工程１０３で得られた最も検査カバー率の高い実動
作ベクタと最適な検査サイクル情報を受け取ることで、
最も効果的にクリティカルパスの検査を行うことが出来
る。
【００２２】他方、ベクタ診断工程１０３において実動
作ベクタで検査不可と診断されたクリティカルパス情報
は、フィードバック工程１０４に渡される。フィードバ
ック工程１０４においては、その検査不可と診断された
クリティカルパス情報を基にして回路タイミング制約を
抽出し、回路最適化情報を得て優先的に最適化すべきク
リティカルパスを判断する。
作ベクタで検査不可と診断されたクリティカルパス情報
は、フィードバック工程１０４に渡される。フィードバ
ック工程１０４においては、その検査不可と診断された
クリティカルパス情報を基にして回路タイミング制約を
抽出し、回路最適化情報を得て優先的に最適化すべきク
リティカルパスを判断する。
【００２３】この回路最適化情報をＬＳＩ設計にフィー
ドバックすることにより、検査不可と診断されたタイミ
ングクリティカルな箇所のタイミングマージンを改善す
ることができる。このように、フィードバック情報をＬ
ＳＩ設計に反映させることにより、ＬＳＩの動作速度を
保証し、検査すべきクリティカルパスを減少させ、検査
カバレッジを上昇させることができる。
ドバックすることにより、検査不可と診断されたタイミ
ングクリティカルな箇所のタイミングマージンを改善す
ることができる。このように、フィードバック情報をＬ
ＳＩ設計に反映させることにより、ＬＳＩの動作速度を
保証し、検査すべきクリティカルパスを減少させ、検査
カバレッジを上昇させることができる。
【００２４】図２は、本発明の一実施の形態に係るクリ
ティカルパステスト方法におけるベクタ診断工程の構成
を示す図である。図２において、ベクタ診断工程は、ク
リティカルパスカバー率検出工程２０１、最適検査サイ
クル特定工程２０２、検査不可パス検出工程２０３から
構成されている。
ティカルパステスト方法におけるベクタ診断工程の構成
を示す図である。図２において、ベクタ診断工程は、ク
リティカルパスカバー率検出工程２０１、最適検査サイ
クル特定工程２０２、検査不可パス検出工程２０３から
構成されている。
【００２５】クリティカルパスカバー率検出工程２０１
においては、クリティカルパスリストと状態記録データ
ベースを基にしてシミュレーションベクタ毎に状態変化
したクリティカルパスを特定し、シミュレーションベク
タ毎のクリティカルパス検査カバー率を得ることで、検
査に最適なテストベクタを選択することができる。
においては、クリティカルパスリストと状態記録データ
ベースを基にしてシミュレーションベクタ毎に状態変化
したクリティカルパスを特定し、シミュレーションベク
タ毎のクリティカルパス検査カバー率を得ることで、検
査に最適なテストベクタを選択することができる。
【００２６】最適検査サイクル特定工程２０２において
は、選択された最適ベクタにより多くのクリティカルパ
スが同時に状態遷移したシミュレーションサイクルを特
定することで、効率的な検査サイクル情報と、これによ
り検査カバーされているクリティカルパスを示す最適検
査サイクルカバーリストを得ることが出来る。
は、選択された最適ベクタにより多くのクリティカルパ
スが同時に状態遷移したシミュレーションサイクルを特
定することで、効率的な検査サイクル情報と、これによ
り検査カバーされているクリティカルパスを示す最適検
査サイクルカバーリストを得ることが出来る。
【００２７】検査カバー不可パス検出工程においては、
最適検査サイクルカバーリストとクリティカルパスリス
トを比較することにより、検査カバーされていないクリ
ティカルパスを検査不可パスリストとして抽出し、これ
を回路最適化が必要なクリティカルパス情報としてフィ
ードバック工程１０４に伝える。
最適検査サイクルカバーリストとクリティカルパスリス
トを比較することにより、検査カバーされていないクリ
ティカルパスを検査不可パスリストとして抽出し、これ
を回路最適化が必要なクリティカルパス情報としてフィ
ードバック工程１０４に伝える。
【００２８】図３は、本発明の一実施の形態に係るクリ
ティカルパステスト方法におけるＬＳＩ検査工程を説明
する図である。図３において、ＬＳＩ検査工程では、ベ
クタ診断工程から得られた最適ベクタ３０１と最適検査
サイクル情報３０２をＬＳＩ検査装置３０３に入力して
ＬＳＩ３０４を検査することが示されている。
ティカルパステスト方法におけるＬＳＩ検査工程を説明
する図である。図３において、ＬＳＩ検査工程では、ベ
クタ診断工程から得られた最適ベクタ３０１と最適検査
サイクル情報３０２をＬＳＩ検査装置３０３に入力して
ＬＳＩ３０４を検査することが示されている。
【００２９】検査対象のＬＳＩ３０４は、スキャンパス
等の手段により、内部レジスタの値を直接ＬＳＩ外部に
出力するような回路構成になっていることが望ましい。
まず、ＬＳＩ検査装置３０３は、検査対象のＬＳＩ３０
４に対して最適検査サイクル以前から実動作状態で動作
させ、クリティカルパスが状態遷移する最適検査サイク
ル直後まで実動作を継続させる。このときクリティカル
パスの状態遷移した値は、クリティカルパス後段のフリ
ップフロップ３０５に入力される。その直後のサイクル
からは、スキャンパス等の手段を用いてフリップフロッ
プの値をＬＳＩ外部に出力させて検査判定をする。
等の手段により、内部レジスタの値を直接ＬＳＩ外部に
出力するような回路構成になっていることが望ましい。
まず、ＬＳＩ検査装置３０３は、検査対象のＬＳＩ３０
４に対して最適検査サイクル以前から実動作状態で動作
させ、クリティカルパスが状態遷移する最適検査サイク
ル直後まで実動作を継続させる。このときクリティカル
パスの状態遷移した値は、クリティカルパス後段のフリ
ップフロップ３０５に入力される。その直後のサイクル
からは、スキャンパス等の手段を用いてフリップフロッ
プの値をＬＳＩ外部に出力させて検査判定をする。
【００３０】この方法によれば、遅延故障モデル等の手
法による新たなクリティカルパスの検査ベクタの生成を
必要とせず、効果的にクリティカルパスを検査すること
ができる。また、実動作状態で検査を行うため、ＬＳＩ
内部の電圧降下および配線間クロストーク等による遅延
故障の影響も検査することができ、検査品質を向上させ
ることができる。
法による新たなクリティカルパスの検査ベクタの生成を
必要とせず、効果的にクリティカルパスを検査すること
ができる。また、実動作状態で検査を行うため、ＬＳＩ
内部の電圧降下および配線間クロストーク等による遅延
故障の影響も検査することができ、検査品質を向上させ
ることができる。
【００３１】また、以上説明したクリティカルパステス
ト方法において、ＬＳＩチップがＬＳＩ検査工程で検査
不良となったときの検査ベクタを、ベクタ診断工程にお
けるシミュレーションベクタのテスト可能性の診断結果
と照合することにより、遅延故障ＬＳＩの遅延故障箇所
の被疑範囲を限定することができる。
ト方法において、ＬＳＩチップがＬＳＩ検査工程で検査
不良となったときの検査ベクタを、ベクタ診断工程にお
けるシミュレーションベクタのテスト可能性の診断結果
と照合することにより、遅延故障ＬＳＩの遅延故障箇所
の被疑範囲を限定することができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
実動作ベクタを使用した動作シミュレーションにおい
て、静的タイミング検証により抽出されたクリティカル
パスの状態遷移をモニタし、シミュレーションベクタの
テスト可能性を診断することにより、遅延故障の検出に
最適なシミュレーションベクタを選択し、検査ベクタを
削減して検査時間を短縮することができ、効率的にクリ
ティカルパスの検査を保証することができる。
実動作ベクタを使用した動作シミュレーションにおい
て、静的タイミング検証により抽出されたクリティカル
パスの状態遷移をモニタし、シミュレーションベクタの
テスト可能性を診断することにより、遅延故障の検出に
最適なシミュレーションベクタを選択し、検査ベクタを
削減して検査時間を短縮することができ、効率的にクリ
ティカルパスの検査を保証することができる。
【００３３】さらに本発明によれば、上記検査ベクタと
して選択されるシミュレーションベクタは実動作ベクタ
であることにより、ＬＳＩ内部の電圧降下や配線間クロ
ストークに影響された遅延変化を含めて検査することが
でき、ＬＳＩの動作速度保証を効果的に行うことができ
る。
して選択されるシミュレーションベクタは実動作ベクタ
であることにより、ＬＳＩ内部の電圧降下や配線間クロ
ストークに影響された遅延変化を含めて検査することが
でき、ＬＳＩの動作速度保証を効果的に行うことができ
る。
【図１】本発明の一実施の形態に係るクリティカルパス
テスト方法の構成を示す図である。
テスト方法の構成を示す図である。
【図２】本発明の一実施の形態に係るクリティカルパス
テスト方法におけるベクタ診断工程の構成を示す図であ
る。
テスト方法におけるベクタ診断工程の構成を示す図であ
る。
【図３】本発明の一実施の形態に係るクリティカルパス
テスト方法におけるＬＳＩ検査工程を説明する図であ
る。
テスト方法におけるＬＳＩ検査工程を説明する図であ
る。
【図４】従来の大規模ＬＳＩのテスト方法を示す図であ
る。
る。
１０１ クリティカルパス抽出工程
１０２ シミュレーション工程
１０３ ベクタ診断工程
１０４ フィードバック工程
１０５ ＬＳＩ検査工程
１０６ シミュレーション実行ステップ
１０７ 実動作ベクタ
１０８ 状態記録データベース
２０１ クリティカルパスカバー率検出工程
２０２ 最適検査サイクル特定工程
２０３ 検査不可パス検出工程
３０１ 最適ベクタ
３０２ 最適検査サイクル情報
３０３ ＬＳＩ検査装置
３０４ 検査対象ＬＳＩ
３０５ 後段フリップフロップ
４０１ 実動作ベクタ
４０２ スキャンパスベクタ
４０３ 検査ベクタ
４０４ ＬＳＩ検査装置
４０５ 半導体集積回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA00 AB02 AC10 AC11 AC14
AD07 AG14 AG15 AL09 AL11
AL12
5B046 AA08 BA03 JA01 KA05
Claims (4)
- 【請求項１】 半導体集積回路の静的タイミング検証に
よりクリティカルパスを抽出するクリティカルパス抽出
工程と、 シミュレーションベクタを入力して前記半導体集積回路
の動作シミュレーションを行い前記抽出されたクリティ
カルパスの状態遷移をモニタするシミュレーション工程
と、 前記クリティカルパスの状態遷移のモニタ結果から個別
のクリティカルパスに対する前記シミュレーションベク
タのテスト可能性を診断して有効なシミュレーションベ
クタを選択するベクタ診断工程と、 前記ベクタ診断工程においてテスト不可と診断されたク
リティカルパスに対する回路制約情報を設計にフィード
バックするフィードバック工程と、 前記ベクタ診断工程において選択されたシミュレーショ
ンベクタを用いて前記半導体集積回路の検査を行う検査
工程と、を有することを特徴とするクリティカルパステ
スト方法。 - 【請求項２】 前記ベクタ診断工程が、 クリティカルパスを最も多く状態変化させているシミュ
レーションベクタを選択するクリティカルパスカバー率
検出工程と、 多くのクリティカルパスが同時に状態遷移しているシミ
ュレーションサイクルを特定する最適サイクル特定工程
と、 シミュレーションの際に全く状態変化の無いクリティカ
ルパスを選別する検査不可パス検出工程と、を有するこ
とを特徴とする請求項１記載のクリティカルパステスト
方法。 - 【請求項３】 前記ＬＳＩ検査工程が、前記クリティカ
ルパスカバー率検出工程で選択されたシミュレーション
ベクタを使用し、前記最適サイクル特定工程で特定され
たシミュレーションサイクル直後に、クリティカルパス
後段のフリップフロップの値をＬＳＩ外部に出力して検
査することを特徴とする請求項２記載のクリティカルパ
ステスト方法。 - 【請求項４】 前記ＬＳＩ検査工程において、ＬＳＩチ
ップが検査不良となった場合の検査ベクタを前記ベクタ
診断工程におけるシミュレーションベクタの診断結果と
照合することにより、前記検査不良となったＬＳＩチッ
プの被疑故障箇所の範囲を限定することを特徴とする請
求項１から３のうちいずれか一項記載のクリティカルパ
ステスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364601A JP2003167939A (ja) | 2001-11-29 | 2001-11-29 | クリティカルパステスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364601A JP2003167939A (ja) | 2001-11-29 | 2001-11-29 | クリティカルパステスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003167939A true JP2003167939A (ja) | 2003-06-13 |
Family
ID=19174760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001364601A Pending JP2003167939A (ja) | 2001-11-29 | 2001-11-29 | クリティカルパステスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003167939A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7467366B2 (en) | 2006-09-26 | 2008-12-16 | International Business Machines Corporation | Method for generating a timing path software monitor for identifying a critical timing path in hardware devices coupled between components |
| US7484166B2 (en) * | 2003-12-10 | 2009-01-27 | Panasonic Corporation | Semiconductor integrated circuit verification method and test pattern preparation method |
| CN109581184A (zh) * | 2018-11-13 | 2019-04-05 | 北京航空航天大学 | 一种用于集成电路老化可靠性的筛选方法及片上测量系统 |
| CN118150990A (zh) * | 2024-05-12 | 2024-06-07 | 中茵微电子(南京)有限公司 | 一种芯片关键节点电压差检查方法及系统 |
-
2001
- 2001-11-29 JP JP2001364601A patent/JP2003167939A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7484166B2 (en) * | 2003-12-10 | 2009-01-27 | Panasonic Corporation | Semiconductor integrated circuit verification method and test pattern preparation method |
| US7467366B2 (en) | 2006-09-26 | 2008-12-16 | International Business Machines Corporation | Method for generating a timing path software monitor for identifying a critical timing path in hardware devices coupled between components |
| CN109581184A (zh) * | 2018-11-13 | 2019-04-05 | 北京航空航天大学 | 一种用于集成电路老化可靠性的筛选方法及片上测量系统 |
| CN109581184B (zh) * | 2018-11-13 | 2020-08-25 | 北京航空航天大学 | 一种用于集成电路老化可靠性的筛选方法及片上测量系统 |
| CN118150990A (zh) * | 2024-05-12 | 2024-06-07 | 中茵微电子(南京)有限公司 | 一种芯片关键节点电压差检查方法及系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6308290B1 (en) | Look ahead scan chain diagnostic method | |
| Tseng et al. | Multiple-output propagation transition fault test | |
| Stanley | High-accuracy flush-and-scan software diagnostic | |
| US7788561B2 (en) | Diagnosing mixed scan chain and system logic defects | |
| US11041906B2 (en) | Optimized scan chain diagnostic pattern generation for reversible scan architecture | |
| Yang et al. | Quick scan chain diagnosis using signal profiling | |
| JP2004220447A (ja) | 故障検出率算出装置及び故障検出率算出方法 | |
| US7761751B1 (en) | Test and diagnosis of semiconductors | |
| US6883115B2 (en) | LSI diagnostic system and method of diagnosing LSI | |
| Ghosh-Dastidar et al. | Adaptive techniques for improving delay fault diagnosis | |
| Ye et al. | Diagnosis and layout aware (DLA) scan chain stitching | |
| EP0849678B1 (en) | A system and method for testing electronic devices | |
| US6662328B1 (en) | Method of making logic devices | |
| JPH10239394A (ja) | Ｌｓｉの故障箇所の特定化方法 | |
| US10963612B2 (en) | Scan cell architecture for improving test coverage and reducing test application time | |
| US7039843B2 (en) | Modeling custom scan flops in level sensitive scan design | |
| Appello et al. | Understanding yield losses in logic circuits | |
| JP2003167939A (ja) | クリティカルパステスト方法 | |
| JP2005308471A (ja) | パスディレイテスト方法 | |
| US20090210761A1 (en) | AC Scan Diagnostic Method and Apparatus Utilizing Functional Architecture Verification Patterns | |
| Appello et al. | Yield analysis of logic circuits | |
| Burmer et al. | Software aided Failure analysis using ATPG tool | |
| JP2008527322A (ja) | 回路配置並びにその検査および／または診断方法 | |
| Kundu et al. | Demystifying Unexpected Silicon Responses through User-Defined Fault Models (UDFM) and Failure Analysis | |
| JP4020731B2 (ja) | 半導体集積回路の故障診断方法 |