JP2003167738A

JP2003167738A - Ｐｌｄ／ｆｐｇａデータプログラミング方式

Info

Publication number: JP2003167738A
Application number: JP2001364303A
Authority: JP
Inventors: Minoru Inada; 実稲田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-11-29
Filing date: 2001-11-29
Publication date: 2003-06-13
Anticipated expiration: 2021-11-29
Also published as: JP3787519B2

Abstract

(57)【要約】【課題】従来のＰＬＤ／ＦＰＧＡデータプログラミン
グ方式は、プログラム開発支援用パソコンとＰＬＤ／Ｆ
ＰＧＡを実装したカード間が専用プログラム用アダプタ
を介して１対１に接続されるので、作業効率が悪いとい
う問題があった。【解決手段】ＰＬＤまたはＦＰＧＡに用いられるプロ
グラムデータを作成するパソコン１と、プログラム用ア
ダプタ２０とは、ＬＡＮ中継器５１を介して１対Ｎに接
続され、プログラム用アダプタ２０とＰＬＤまたはＦＰ
ＧＡが実装されたカード３０とはＪＴＡＧコネクタ３１
を介して１対１に接続され、パソコン１に接続された複
数のプログラム用アダプタ２０にそれぞれ接続されたカ
ード３０には、パソコン１によって作成されたプログラ
ムデータが並行してダウンロードされるように構成され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラマブル
ロジックデバイス（ＰＬＤ）や、フィールドプログラマ
ブルゲートアレイ（ＦＰＧＡ）に対して論理機能を再書
換え（プログラム）する方式であるＰＬＤ／ＦＰＧＡデ
ータプログラミング方式に関するものである。

【０００２】

【従来の技術】従来のＰＬＤ／ＦＰＧＡデータプログラ
ム用アダプタは、プログラムデータの作成を開発支援す
るパソコンのシリアル或いはパラレルＩＯポートに直接
接続され、バウンダリ・スキャン用のアーキテクチャに
沿って、信号レベルなどの物理的なインタフェース条件
を変換するものが一般的であった。一方、パソコンから
ＬＡＮインタフェースを介してプログラムデータを送信
する例としては、プログラマブルロジックコントローラ
（ＰＬＣ）のような子機との間におけるデータの受け渡
しを行うデータ伝送システムとして、特開平６−８５８
８１号公報や特開平８−１９４５０６号公報がある。特
開平６−８５８８１号公報では、通信路（ＬＡＮ等）を
介して相互接続されたデータ伝送用アダプタ間で、一斉
同報通信により共有データを受け渡す手段を実現する例
が示されている。また、特開平８−１９４５０６号公報
では、パソコンで作成したプログラムをＰＬＣへ送信す
る通信手段としてＬＡＮインタフェースを利用する例が
示されている。

【０００３】次に、これらを含めて従来のＰＬＤ／ＦＰ
ＧＡデータプログラミング方式について説明する。図１
０は、従来の一般的なＰＬＤ／ＦＰＧＡデータプログラ
ミング方式を示すブロック図である。図１０において、
１はパソコン、３は内部バス２と接続されたパソコン１
の中央処理装置（ＣＰＵ）、４はＣＰＵ３に内部バス２
を介して接続されたメインメモリ、５はＣＰＵ３に内部
バス２を介して接続されたＢＩＯＳＲＯＭ（Ｂａｓｉ
ｃＩｎｐｕｔＯｕｔｐｕｔＳｙｓｔｅｍＲｅａ
ｄＯｎｌｙＭｅｍｏｒｙ）、６はＣＰＵ３に内部バ
ス２を介して接続された通信手段としてのＬＡＮ（Ｌｏ
ｃａｌＡｒｅａＮｅｔｗｏｒｋ）制御回路、７はＣ
ＰＵ３に内部バス２を介して接続されたＣＲＴ（Ｃａｔ
ｈｏｄｅＲａｙＴｕｂｅ）等の表示部（図示せず）
にビデオ信号を出力するビデオ出力回路、８はＣＰＵ３
に内部バス２を介して接続されたキーボード、プリンタ
等に対して入出力データを処理するシリアルＩＯ制御回
路、９はＣＰＵ３に内部バス２を介して接続されたパラ
レルＩＯ制御回路、１０はＯＳ（Ｏｐｅｒａｔｉｎｇ
Ｓｙｓｔｅｍ）等のシステムソフトウエアやプログラム
作成用ソフトウエア等が格納されたＨＤＤ（Ｈａｒｄ
ＤｉｓｋＤｒｉｖｅ）、１１はＦＤＤ（Ｆｌｏｐｐｙ
ＤｉｓｋＤｒｉｖｅ）であり、２〜１１はパソコン
１を構成する。３０はＰＬＤ／ＦＰＧＡを実装している
カード、３１はカード３０のＪＴＡＧ用コネクタ３１で
ある。８０はパソコン１のシリアルＩＯ制御回路８とカ
ード３０のＪＴＡＧ用コネクタ３１を１対１に接続する
プログラム用アダプタである。このプログラム用アダプ
タ８０を介して、パソコン内のプログラムデータダウン
ロード制御用ソフトウエアの制御によって、パソコン１
からカード３０上のＰＬＤ／ＦＰＧＡへプログラムデー
タがダウンロードされる。

【０００４】図１１は、特開平８−１９４５０６号公報
に示された従来のＰＬＤ／ＦＰＧＡデータプログラミン
グ方式を示すブロック図である。図１１において、１〜
１１は図１におけるものと同一のものである。８１はＰ
ＬＣ、８３はＰＬＣ８１の中央処理装置（ＣＰＵ）、８
４はメインメモリ、８５は不揮発性メモリ、８６は制御
用通信回路、８７はＬＡＮ制御回路、８８はＢＩＯＳ
ＲＯＭ、８９はＲＯＭ、９０はＩＯ制御回路であり、８
４〜９０はＰＬＣ８１を構成する。プログラム開発支援
パソコン１及びＰＬＣ８１を構成しているＣＰＵ３、８
３及び内部バス２、８２を同一アーキテクチャとし、パ
ソコン１上でプログラムのシミュレーションを行える機
能を備えたことが特徴であり、プログラムに対するデバ
ッグ作業効率向上を主目的とする。ここでのＬＡＮイン
タフェースは、パソコン１上のシミュレーション完了
後、パソコン１からＰＬＣ８１に対しデータを送信する
ための通信手段である。この従来例は、プログラム対象
が各種制御機器及びセンサ／アクチュエータ等の入出力
装置が接続されたＰＬＣであることやその目的が本発明
との大きな差異である。

【０００５】図１２は、特開平６−８５８８１号公報に
示された従来のＰＬＤ／ＦＰＧＡデータプログラミング
方式を示すブロック図である。図１２において、アダプ
タ９０が複数台のデータ処理装置９５に対して個別に配
設され、通信路９６を介してＬＡＮ接続されている。ア
ダプタ９０は、通信路９６を介して接続される他のアダ
プタ９０との間でデータ送受を行うアダプタ間通信部９
１と、データ処理装置９５との間でデータ送受を行う装
置間通信部９４と、両通信部９１、９４間におけるデー
タ受け渡しを行うデータ記憶部９３と、そのデータ記憶
部９３中には各データ処理装置９５で受け渡しを必要と
するデータを共有データ９２として備える。アダプタ通
信部９１は、装置間通信部９４により更新されたデータ
記憶部９３中の共通データ９２を、通信路９６を介して
他の全てのアダプタ９０に向かって一斉に送る一方、他
のアダプタ９０から受け取った共有データで自己の共有
データ９２を更新する。この従来例では、プログラム対
象がＰＬＣであることやアダプタ間で能動的にデータ送
受する構成となっていることが、本発明との大きな差異
である。

【０００６】

【発明が解決しようとする課題】従来のＰＬＤ／ＦＰＧ
Ａデータプログラミング方式は、プログラム開発支援用
パソコンとＰＬＤ／ＦＰＧＡを実装したカード間が専用
プログラム用アダプタを介して１対１に接続する必要が
あるため、プログラム対象のカード枚数、その種類が多
くなるにつれ、プログラム用アダプタの着脱、プログラ
ムデータダウンロード用ソフトウエアのセットアップを
繰り返し行う必要があり、作業効率が悪い。また、パソ
コンのシリアルポートとカード上のＪＴＡＧコネクタ間
を接続するシリアルケーブル長にも制限があり、カード
が分散配置されているケースでは、ケーブルの引き回し
に手間取り、パソコン及びプログラム用アダプタを適宜
移動しなければならない等、セットアップ作業時間に無
駄が多い。さらに、データプログラミングが正常に終了
しなかった場合、プログラミング作業者がエラーメッセ
ージ等を確認し、プログラミング処理を再実行する必要
があり、作業者がプログラミング作業だけで拘束されて
しまうケースも少なくない。

【０００７】この発明は、上記のような課題を解決する
ためになされたものであり、カード毎のアダプタ着脱、
シリアルケーブルの配線作業等を軽減でき、複数枚、数
種類のカードに対し並行してプログラムデータのダウン
ロード処理を実行でき、プログラミング作業時間の短
縮、作業者の手間暇の削減等、作業効率向上に対応でき
るＬＡＮインタフェースを有するＰＬＤ／ＦＰＧＡデー
タプログラミング方式を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係わるＰＬＤ
／ＦＰＧＡデータプログラミング方式においては、ＰＬ
ＤまたはＦＰＧＡで用いられるプログラムデータをプロ
グラム開発支援装置によって作成してＰＬＤまたはＦＰ
ＧＡにダウンロードするＰＬＤ／ＦＰＧＡデータプログ
ラミング方式において、ＰＬＤまたはＦＰＧＡで用いら
れるプログラムデータを作成すると共にＬＡＮ接続用の
第一のＬＡＮ制御回路を有するプログラム開発支援装置
と、このプログラム開発支援装置の第一のＬＡＮ制御回
路に接続されたＬＡＮ中継器と、ＬＡＮ接続用の第二の
ＬＡＮ制御回路及びＪＴＡＧ接続用のＪＴＡＧ制御回路
を有すると共に第二のＬＡＮ制御回路を介してＬＡＮ中
継器に接続されたプログラム用アダプタと、ＰＬＤ及び
ＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡ
Ｇコネクタを具備して、ＪＴＡＧコネクタを介してプロ
グラム用アダプタに接続されたカードを備え、ＬＡＮ中
継器は、複数のプログラム用アダプタが接続されるよう
に構成されると共に、複数のプログラム用アダプタにそ
れぞれ接続されたカードに実装されたＰＬＤまたはＦＰ
ＧＡには、プログラム開発支援装置によって作成された
プログラムデータがカード毎に並行してダウンロードさ
れるものである。

【０００９】また、ＰＬＤまたはＦＰＧＡで用いられる
プログラムデータをプログラム開発支援装置によって作
成してＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ
／ＦＰＧＡデータプログラミング方式において、ＰＬＤ
またはＦＰＧＡで用いられるプログラムデータを作成す
ると共に第一の無線ＬＡＮインタフェースを有するプロ
グラム開発支援装置と、このプログラム開発支援装置の
第一の無線ＬＡＮインタフェースに接続される第二の無
線ＬＡＮインタフェース及びＪＴＡＧ接続用のＪＴＡＧ
制御回路を有するプログラム用アダプタと、ＰＬＤ及び
ＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡ
Ｇコネクタを具備して、ＪＴＡＧコネクタを介してプロ
グラム用アダプタに接続されたカードを備え、第一の無
線ＬＡＮインタフェースには、複数のプログラム用アダ
プタが接続されると共に、複数のプログラム用アダプタ
にそれぞれ接続されたカードに実装されたＰＬＤまたは
ＦＰＧＡには、プログラム開発支援装置によって作成さ
れたプログラムデータがカード毎に並行してダウンロー
ドされるものである。

【００１０】また、プログラム用アダプタは、ダウンロ
ードの正常終了または異常終了をプログラム開発支援装
置に知らせると共に、異常終了の知らせを受けたプログ
ラム開発支援装置は、ダウンロードを再実行するもので
ある。

【００１１】さらに、プログラム用アダプタは、ダウン
ロードが異常終了したとき、ダウンロードを再実行する
ものである。また、プログラム用アダプタは、プログラ
ム開発装置によって設定されたダウンロードの再実行の
トライ数及び再実行までの待ち時間により再実行を行う
ものである。

【００１２】また、プログラム用アダプタのＪＴＡＧ制
御回路は、複数のカードが接続されるように構成されて
いるものである。さらにまた、プログラム用アダプタ
は、ダウンロードが異常終了したとき、複数接続された
カード毎にダウンロードを再実行するものである。

【００１３】また、プログラム用アダプタは、プログラ
ム開発装置によって設定されたダウンロードの再実行の
カード毎のトライ数及び再実行までの待ち時間により再
実行を行うものである。また、プログラム用アダプタ
は、プログラム開発装置によって設定されたダウンロー
ドの再実行のカード毎のトライ数を用いると共にダウン
ロードの異常終了による再実行の必要性を示すフラグを
設定して、設定されたフラグに応じて再実行を行うもの
である。

【００１４】加えて、プログラム用アダプタは、プログ
ラム開発支援装置から送信されたプログラムデータダウ
ンロード処理手順にしたがってダウンロードを実行する
ものである。また、プログラムデータダウンロード処理
手順には、プログラム開発支援装置からダウンロードの
中断指示があった場合にダウンロードを終了する条件が
含まれているものである。

【００１５】また、プログラム用アダプタは、プログラ
ム開発支援装置から送信されるプログラムデータを格納
する不揮発性メモリと、この不揮発性メモリのプログラ
ムデータをカードに実装されたＰＬＤまたはＦＰＧＡに
ダウンロードするための指示を行うスイッチを制御する
と共にダウンロードの正常終了または異常終了を示すラ
ンプの点灯を制御する制御回路とを有し、プログラム開
発支援装置からプログラムデータを不揮発性メモリに格
納した後は、プログラム開発支援装置との接続を切り離
して、スイッチを操作することによりダウンロードを行
うものである。

【００１６】

【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１について図を用いて説明する。図１は、こ
の発明の実施の形態１によるＰＬＤ／ＦＰＧＡデータプ
ログラミング方式を示すブロック図である。図１におい
て、１はプログラム開発支援装置であるパソコン、２は
パソコン１の内部バス、３は内部バス２に接続された中
央処理装置（ＣＰＵ）、４はＣＰＵ３に内部バス２を介
して接続されたメインメモリ、５はＣＰＵ３に内部バス
２を介して接続されたＢＩＯＳＲＯＭ（Ｂａｓｉｃ
ＩｎｐｕｔＯｕｔｐｕｔＳｙｓｔｅｍＲｅａｄＯ
ｎｌｙＭｅｍｏｒｙ）、６はＣＰＵ３に内部バス２を
介して接続された通信手段としてのＬＡＮ（Ｌｏｃａｌ
ＡｒｅａＮｅｔｗｏｒｋ）制御回路（第一のＬＡＮ
制御回路）、７はＣＰＵ３に内部バス２を介して接続さ
れたＣＲＴ（ＣａｔｈｏｄｅＲａｙＴｕｂｅ）等の
表示部（図示せず）にビデオ信号を出力するビデオ出力
回路、８はＣＰＵ３に内部バス２を介して接続されたキ
ーボード等からの入力データを処理するシリアルＩＯ制
御回路、９はＣＰＵ３に内部バス２を介して接続された
パラレルＩＯ制御回路、１０はＣＰＵ３に内部バス２を
介して接続されたＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔ
ｅｍ）等のシステムソフトウエアやＰＬＤ／ＦＰＧＡプ
ログラム作成用ソフトウエアやプログラムデータダウン
ロード処理条件設定用ソフトウエアが格納されたＨＤＤ
（ＨａｒｄＤｉｓｋＤｒｉｖｅ）、１１はＣＰＵ３
に内部バス２を介して接続されたＦＤＤ（Ｆｌｏｐｐｙ
ＤｉｓｋＤｒｉｖｅ）１１であり、２〜１１はパソ
コン１を構成する。

【００１７】２０はプログラム用アダプタである。２１
はプログラム用アダプタ２０の内部バス、２２は内部バ
ス２１に接続された中央処理装置（ＣＰＵ）、２３はＣ
ＰＵ２２に内部バス２１を介して接続されたメインメモ
リ、２４はＣＰＵ２２に内部バス２１を介して接続され
たＢＩＯＳＲＯＭ（ＢａｓｉｃＩｎｐｕｔＯｕｔ
ｐｕｔＳｙｓｔｅｍＲｅａｄＯｎｌｙＭｅｍｏ
ｒｙ）、２５はＣＰＵ２２に内部バス２１を介して接続
された通信手段としてのＬＡＮ（ＬｏｃａｌＡｒｅａ
Ｎｅｔｗｏｒｋ）制御回路（第二のＬＡＮ制御回路）、
２６はＣＰＵ２２に内部バス２１を介して接続され、プ
ログラムデータダウンロード制御用ソフトウエアが格納
されたＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、
２７はＣＰＵ２２に内部バス２１を介して接続されたＪ
ＴＡＧ制御回路である。２８、２９はプログラム用アダ
プタ２０と同じ構成のプログラム用アダプタである。

【００１８】３０、３２、３３はＰＬＤ／ＦＰＧＡを実
装しているカードで、それぞれプログラムデータダウン
ロード用のＪＴＡＧコネクタ３１を備えており、プログ
ラム用アダプタ２０、２８、２９と１対１に接続されて
いる。プログラム用アダプタとカードＪＴＡＧコネクタ
間は着脱自在の構造である。また、パソコン１とプログ
ラム用アダプタ２０、２８、２９は、伝送路５０により
トランシーバ、ブリッジ、ＨＵＢ、ルータ等のＬＡＮ中
継器５１を介して接続されている。

【００１９】次に、動作について説明する。パソコン１
に格納されたＰＬＤ／ＦＰＧＡプログラム作成用ソフト
ウエアを使用し、各カード３０、３２、３３に実装され
たＰＬＤ／ＦＰＧＡに対するプログラムデータを作成す
る。作成されたＰＬＤ／ＦＰＧＡプログラムデータをダ
ウンロード処理する作業者（オペレータ）は、プログラ
ムデータダウンロード処理条件設定用ソフトウエアを使
用して、どのカードのどのＰＬＤ／ＦＰＧＡに対してど
のプログラムデータをダウンロードするかといったデー
タダウンロード手順を設定する。このデータダウンロー
ド手順設定に従って、プログラムデータはＬＡＮ制御回
路６、伝送路５０、ＬＡＮ中継器５１及びＬＡＮ制御回
路２５を介してプログラム用アダプタ２２、２８、２９
へ送信される。

【００２０】次に、プログラム用アダプタ２２は、受信
したプログラムデータをメインメモリ２３に格納する。
一旦メインメモリ２３に格納されたプログラムデータ
は、プログラムデータダウンロード制御用ソフトウエア
により、ＪＴＡＧ制御回路２７、ＪＴＡＧコネクタ３１
を介して、ＩＥＥＥ１１４９．１として標準化されたバ
ウンダリスキャン方式に従って、カード３０上に実装さ
れたＰＬＤ／ＦＰＧＡに対してダウンロードされる。プ
ログラムデータのダウンロード処理が終了した時、プロ
グラム用アダプタ２０は、プログラム終了ステータス
（正常／異常）をＬＡＮ制御回路２５、伝送路５０、Ｌ
ＡＮ中継器５１、ＬＡＮ制御回路６を介して、パソコン
１へ送信する。なお、プログラム用アダプタ２８、２９
においても、プログラム用アダプタ２０と同様に、それ
ぞれカード３２、３３へプログラムデータをダウンロー
ド動作及びプログラム終了ステータス送信動作を実行す
る。

【００２１】次に、パソコン１では、各プログラム用ア
ダプタ２０、２８、２９から受信した各カードに対する
データプログラム処理の終了ステータスをディスプレイ
に表示させる。オペレータはパソコン１に表示されるデ
ータプログラム処理の終了ステータスを確認し、必要に
応じて再度プログラム処理を実行する。こうして、複
数、数種類のカードに実装された複数、数種類のＰＬＤ
／ＦＰＧＡに対してデータプログラミングを並行して処
理することができる。

【００２２】実施の形態１によれば、ＰＬＤ／ＦＰＧＡ
プログラム用アダプタにＬＡＮインタフェース機能を搭
載することにより、ＰＬＤ／ＦＰＧＡプログラムデータ
作成用パソコンが標準装備するＬＡＮインタフェース機
能を利用して、ＬＡＮ中継器を経由することにより、複
数、数種類のプログラムデータを各プログラム用アダプ
タへ送信し、プログラム用アダプタに接続した各カード
に実装されている複数、数種類のＰＬＤ／ＦＰＧＡに対
してプログラムデータのダウンロードを並行処理できる
ようにしたので、カードの仕様変更やデバッグ作業時に
おけるＰＬＤ／ＦＰＧＡの論理変更に対して、柔軟かつ
短時間に対応できる。

【００２３】また、従来のシリアル／パラレルケーブル
に比較し、ＬＡＮケーブルの許容長は長く、その引き回
し操作も簡単である。さらに、一般に普及しているＬＡ
Ｎインタフェース中継器を利用することにより、プログ
ラム対象カード枚数の増加にも柔軟に拡張でき、大規模
システムへ容易に対応できる。

【００２４】実施の形態２．図２は、この発明の実施の
形態２によるＰＬＤ／ＦＰＧＡデータプログラミング方
式を示すブロック図である。図２において、２１〜２
６、５０、５１は図１におけるものと同一のものであ
る。５５は内部バス２１に接続されたＪＴＡＧ制御回路
で、複数のＪＴＡＧコネクタと接続されるようにマルチ
プレクサ（ＭＵＸ）回路５６が設けられている。６０は
２１〜２６、５５、５６によって構成されるプログラム
用アダプタである。６１もプログラム用アダプタ６０と
同じ構成のプログラム用アダプタである。６２は複数の
カード６３、６５、６７が実装されたカードバスケット
である。カードバスケット６２に実装された複数のカー
ド６３、６５、６７は、それぞれＪＴＡＧコネクタ６
４、６６、６８を備えている。６９も６２と同様のカー
ドバスケットである。実施の形態２は、プログラム対象
のカードが同一バスケット内或いは同一ユニット内など
比較的近傍に配置された複数枚・数種類のカードに対し
て、プログラム用アダプタのＪＴＡＧ制御回路内にマル
チプレクサ回路５６を備えることにより、必要最小台数
（ＭＩＮ１台）のプログラム用アダプタを使用して、デ
ータプログラミングを処理するようにしたものである。

【００２５】次に、動作について説明する。カードバス
ケット６２にはカード６３、６５、６７のカードが実装
されて、それぞれＪＴＡＧコネクタ６４、６６、６８を
備えている。プログラム用アダプタ６０は、パソコン１
から送信されるデータダウンロード処理手順設定に沿っ
て、ＪＴＡＧ制御回路５５内のマルチプレクサ回路５６
を制御し、カード６３、６５、６７に対して順次プログ
ラムデータのダウンロードを行う。また、データプログ
ラム終了ステータスをパソコン１へ送信する。バスケッ
ト６９に接続されたプログラム用アダプタ６１も同様に
動作する。実施の形態２では、カードバスケットとプロ
グラム用アダプタを１対１に接続しているが、近接する
カードバスケット内にプログラム対象カードが実装さ
れ、かつプログラム用アダプタに空きポートがあれば、
その空きポートを近接カードバスケットのカードに接続
できることは勿論である。

【００２６】実施の形態２によれば、複数枚・複数種類
のプログラム対象のカードが同一バスケット内に配置さ
れた構成では、プログラム用アダプタのＪＴＡＧ制御回
路内にマルチプレクサ回路を備えることにより、必要最
小台数のプログラム用アダプタを使用して、データプロ
グラミングを処理できる。

【００２７】実施の形態３．図３は、この発明の実施の
形態３によるＰＬＤ／ＦＰＧＡデータプログラミング方
式の動作を示すフローチャートである。実施の形態３で
は、プログラム用アダプタ２０、２８、２９から送信さ
れたプログラム異常終了ステータスを受信したパソコン
１にてその異常終了を検知し、オペレータの操作を介さ
ず、自動的にデータプログラム処理を再実行（リトラ
イ）できるようにしている。

【００２８】例えば、図３に、カード（Ｎ）からのプロ
グラム異常終了ステータスを検出した場合のプログラム
データダウンロードのリトライ手順の一例を示す。パソ
コン１にて初回のプログラミング処理の前に、プログラ
ムデータダウンロード処理手順情報内にリトライタイミ
ング情報（リトライ回数ＴＲｍａｘ、リトライ実行まで
の待ち時間カウント数ＴＭｍａｘ）を設定する。また、
プログラムの実行回数をカウントする機能を備え、ダウ
ンロードが正常終了するまで、最大ＴＲｍａｘ回のリト
ライ処理行う。さらに、各リトライ実行前にＴＭｍａｘ
で設定された一定時間のウエイト処理が可能である。こ
の際、プログラム用データは既に初回のプログラム処理
時点でプログラム用アダプタのメインメモリ内に格納さ
れているため、パソコン１からは単にデータダウンロー
ドの再処理を指示するだけで済む。全プログラム処理が
終了すると最終ステータス（データダウンロードの正常
／異常終了、リトライ回数等）がパソコン１上のディス
プレイに表示される。

【００２９】次に、図３に基づき、さらに詳しくパソコ
ン１のリトライ処理について説明する。まず、ステップ
１００で、プログラムデータダウンロード処理手順情報
内にリトライタイミング情報（リトライ回数ＴＲｍａ
ｘ、リトライ実行までの待ち時間カウント数ＴＭｍａ
ｘ）を設定する。次いで、ステップ１０１で、プログラ
ム用アダプタ２０へデータダウンロード手順及びプログ
ラムデータを送信する。次いで、ステップ１０２で、プ
ログラム用アダプタ２０へデータダウンロード実行コマ
ンドを送信する。ステップ１０３で、トライ数をインク
リメントする。ステップ１０４で、プログラム用アダプ
タ２０から送信されるプログラム終了ステータスを調
べ、正常なら、ステップ１０５で、プログラム最終ステ
ータスを表示する。ステップ１０４で、異常なら、ステ
ップ１０６で、トライ数を調べ、最大値以上であれば、
ステップ１０５で、プログラム最終ステータスを表示し
て終了する。ステップ１０６で、トライ数が、最大値よ
り小さければ、ステップ１０７で、タイマーカウントを
インクリメントし、ステップ１０８で、カウント値が、
最大値以上であれば、ステップ１０２に行き、最大値未
満であれば、ステップ１０７に行く。

【００３０】実施の形態３によれば、プログラム用アダ
プタから送信されたプログラム異常終了ステータスを受
信したパソコンで、その異常終了を検知し、オペレータ
の操作を介さず、自動的にデータプログラム処理を再実
行（リトライ）することができる。

【００３１】実施の形態４．図４は、この発明の実施の
形態４によるＰＬＤ／ＦＰＧＡデータプログラミング方
式の動作を示すフローチャートである。実施の形態４
は、プログラム用アダプタ内のＣＰＵによりプログラム
終了ステータスを判断し、異常終了を検知した場合、パ
ソコン１にて予めプログラムデータダウンロード処理手
順データ内に設定され、各プログラム用アダプタに送信
されるリトライタイミング情報に沿って、自動的にデー
タダウンロードの再処理を実行する。プログラム用アダ
プタ内にプログラム実行回数をカウントする機能を備
え、ダウンロードが正常終了するまでの最大ＴＲｍａｘ
回のリトライ処理を行う。ここでもリトライ処理実行前
にＴＭｍａｘのウエイト処理を付加している。あるプロ
グラム用アダプタにてリトライ処理を含めた全プログラ
ム処理が終了した時点で、プログラム終了ステータス
（データダウンロードの正常／異常終了、リトライ回数
等）がパソコンへ送信され、パソコンのディスプレイに
表示される。

【００３２】図４に、プログラム用アダプタによるプロ
グラムデータの再ダウンロード処理の一例を示す。ま
ず、ステップ１１０で、パソコンからリトライ数及びタ
イマカウント終了値のリトライタイミング情報が設定さ
れたデータダウンロード処理手順受信する。次いで、ス
テップ１１１で、トライ数及びタイマ値を初期化する。
ステップ１１２で、パソコンからプログラムデータを受
信する。さらに、ステップ１１３で、パソコンからデー
タダウンロード実行コマンドを受信する。次いで、ステ
ップ１１４で、トライ数をインクリメントする。次い
で、ステップ１１５で、データダウンロード処理を行
う。ステップ１１６でプログラム終了ステータスを調
べ、正常なら、ステップ１１７で、終了ステータスを正
常とセットして、ステップ１１８で、プログラム終了ス
テータスをパソコンへ送信して終了する。ステップ１１
６で、異常であれば、ステップ１１９で、トライ数を調
べ、最大値以上であれば、ステップ１２３で、終了ステ
ータスを異常とセットして、ステップ１１８に行く。ス
テップ１１９で、トライ数が最大値未満であれば、ステ
ップ１２０で、タイマーカウントをインクリメントす
る。次いで、ステップ１２１で、カウント終了かどうか
を調べ、タイマーカウント値が、最大値以上であれば、
ステップ１２２で、タイマー値を初期化してステップ１
１４に行く。ステップ１２１で、タイマーカウント値が
最大値未満であれば、ステップ１２０に行く。

【００３３】実施の形態４によれば、プログラム用アダ
プタ内のＣＰＵによりプログラム終了ステータスを判断
し、異常終了を検知した場合、パソコンにて予め設定さ
れたリトライタイミング情報に沿って、自動的にデータ
ダウンロードの再処理を実行することができる。

【００３４】実施の形態５．図５は、この発明の実施の
形態５によるＰＬＤ／ＦＰＧＡデータプログラミング方
式の動作を示すフローチャートである。実施の形態５
は、図２のように、ＪＴＡＧ制御回路内にマルチプレク
サ回路を備えたプログラム用アダプタについて、そのプ
ログラム用アダプタ内ＣＰＵにてプログラム異常終了ス
テータスを検知し、自動的にプログラムデータダウンロ
ード処理を再実行（リトライ）するような構成・処理に
したものである。この場合についてもリトライ回数、リ
トライ実行前のウエイト時間を設定できる機能を備えて
いる。各プログラム用アダプタにおける最終的なプログ
ラム終了ステータスはパソコンに送信され、ディスプレ
イ表示により、オペレータは確認することができる。

【００３５】図５に、プログラム用アダプタによるプロ
グラムデータの再ダウンロード処理の一例を示す。ステ
ップ１３０で、パソコンからポートのリトライ数及びタ
イマカウント終了値のリトライタイミング情報が設定さ
れたデータダウンロード処理手順を受信する。次いで、
ステップ１３１で、ポート番号、ポートのトライ数及び
タイマを初期化する。ステップ１３２で、パソコンから
プログラムデータを受信する。ステップ１３３で、パソ
コンからデータダウンロード実行コマンドを受信する。
ステップ１３４で、ポートに対するトライ数をインクリ
メントする。次いで、ステップ１３５で、ポート接続カ
ードへデータダウンロード処理を行う。次いで、ステッ
プ１３６で、プログラム終了ステータスを調べ、正常で
あれば、ステップ１３７で、ポート接続カードの終了ス
テータスを正常とセットし、ステップ１３８で、データ
ダウンロード対象ポート番号をインクリメントする。次
いで、ステップ１３９で、全ポートに対する初回データ
のダウンロードが終了したかどうかを調べる。終了して
いればステップ１４５で、プログラム最終ステータスを
パソコンへ送信して終了する。ステップ１３９で、未終
了であれば、ステップ１３４へ行く。

【００３６】ステップ１３６で、異常であれば、ステッ
プ１４０で、トライ数を調べ、最大値以上であれば、ス
テップ１４４で、ポート接続カードの終了ステータスを
異常とセットして、ステップ１３８へ行く。ステップ１
４０で、トライ数が最大値未満であれば、ステップ１４
１で、タイマーカウントをインクリメントし、ステップ
１４２で、カウント値を調べ、最大値以上であれば、ス
テップ１４３で、タイマを初期化してステップ１３４に
行き、最大値未満であれば、ステップ１４１に行く。

【００３７】実施の形態５によれば、ＪＴＡＧ制御回路
内にマルチプレクサ回路を備えたプログラム用アダプタ
について、そのプログラム用アダプタ内ＣＰＵにてプロ
グラム異常終了ステータスを検知し、自動的にプログラ
ムデータダウンロード処理を再実行することができる。

【００３８】実施の形態６．図６は、この発明の実施の
形態６によるＰＬＤ／ＦＰＧＡデータプログラミング方
式の動作を示すフローチャートである。実施の形態６
は、図２のように、ＪＴＡＧ制御回路内にマルチプレク
サ回路を備えたプログラム用アダプタについて、ＭＵＸ
ポート毎にリトライ処理の有無を意味するフラグを備
え、プログラム用アダプタ内ＣＰＵにてプログラム異常
終了ステータスを検知し、検知したＭＵＸポートのリト
ライフラグをＯＮに設定して、プログラムデータダウン
ロード処理を直ちにはリトライせず、一旦スキップし、
先に次以降のＭＵＸポートに接続されているカードに対
してデータダウンロード処理を行い、全ＭＵＸポートに
対して一通りデータダウンロード処理が終了した後に、
再度リトライフラグがＯＮになっているＭＵＸポートに
対してのみデータダウンロードを再実行するように構成
・処理したものである。当然ながら、ＭＵＸポートが１
ポートした使用されていないケースで、そのポートにプ
ログラム異常を検出した時は、そのポートに対して直ち
にリトライ処理を実行する。各プログラム用アダプタに
おける最終的なプログラム終了ステータスはパソコンに
送信され、ディスプレイ表示により、オペレータは確認
することができる。

【００３９】図６に、プログラム用アダプタによるプロ
グラムデータの再ダウンロード処理の一例を示す。図６
のステップ１３０〜ステップ１３８は図５におけるもの
とほぼ同じものであるが、ステップ１３０では、パソコ
ンからポートのリトライ数のリトライタイミング情報が
設定されたデータダウンロード処理手順を受信する。。
ステップ１３６のプログラム終了ステータスが異常であ
れば、ステップ１４０に行き、トライ数を調べる。ステ
ップ１４０のトライ数が最大値以上であれば、ステップ
１５１で、ポート接続カードの終了ステータスを異常と
セットし、リトライフラグをＯＦＦにして、ステップ１
３８に行く。ステップ１４０で、トライ数が最大値未満
であれば、ステップ１５２で、ポート接続カードの終了
ステータスを異常とセットし、リトライフラグをＯＮに
セットして、ステップ１３８に行く。ステップ１３８に
次いで、ステップ１５０で、全ポートに対する２回目以
降のデータダウンロード処理中を示すリトライ処理中か
どうかを調べ、リトライ処理中でなければ、ステップ１
３９で全ポートに対する初回データダウンロードが終了
したかどうかを調べ、未終了であればステップ１３４に
行く。ステップ１３９で、全ポートに対する初回データ
ダウンロードが終了していれば、ステップ１５３で、ポ
ート番号を初期化する。また、ステップ１５０で、リト
ライ処理中であれば、ステップ１５５に行く。ステップ
１５３以降は、２回目以降のデータダウンロード処理を
行うルーチンである。ステップ１５４で、全ポートにつ
いてリトライフラグＯＮの有無を調べ、有であれば、ス
テップ１５５で、該当ポートのリトライフラグを調べ、
ＯＮであれば、ステップ１３４に行き、ＯＦＦであれ
ば、ステップ１３８に行く。ステップ１５４で、リトラ
イフラグＯＮでなければ、ステップ１５６で、プログラ
ム最終ステータスをパソコンへ送信して処理を終了す
る。

【００４０】実施の形態６によれば、ＪＴＡＧ制御回路
内にマルチプレクサ回路を備えたプログラム用アダプタ
について、ＭＵＸポート毎にリトライ処理の有無を示す
フラグを備え、このフラグに応じてＭＵＸポートに対す
るデータダウンロードを再実行することができる。

【００４１】実施の形態７．図７は、この発明の実施の
形態７によるＰＬＤ／ＦＰＧＡデータプログラミング方
式のディスプレイ表示を示す図であり、パソコン上のデ
ータダウンロード処理手順設定画面の一例を示してい
る。図７において、１５０はパソコン画面で、各カード
に対するプログラム順序、プログラムデータ名、リトラ
イ回数、ウェイト時間、及びＰＬＤ／ＦＰＧＡ単位の終
了条件を設定するためのウインドウ１５１〜１５４、プ
ログラムデータダウンロード処理全体の開始・停止を制
御するスタートメニュー、ストップメニュー１５５、１
５６から構成される。

【００４２】実施の形態７は、プログラム処理手順デー
タに予めプログラム終了条件を設定でき、パソコンから
プログラム用アダプタへプログラムデータダウンロード
中断指示が送信された場合、中断指示を受信したプログ
ラム用アダプタは終了条件に沿って直ちに或いは所定の
処理を実行した後に、データダウンロード処理を終了す
ることができるようにしたものである。終了時の処理と
しては、例えば同一カード上に複数のＰＬＤ／ＦＰＧＡ
が実装されており、パソコンからの中断指示を受信した
時点で、Ｎ番目のＰＬＤ／ＦＰＧＡに対してデータダウ
ンロード中であった場合、そのＮ番目のＰＬＤ／ＦＰＧ
Ａに対するデータダウンロード処理を終えた時点で、そ
のプログラム用アダプタにおけるデータダウンロード処
理を強制終了するようなケースが考えられる。

【００４３】実施の形態７によれば、プログラム処理手
順データに予めプログラム終了条件を設定でき、パソコ
ンからの中断指示により、データダウンロード処理を終
了することができる。

【００４４】実施の形態８．図８は、この発明の実施の
形態８によるＰＬＤ／ＦＰＧＡデータプログラミング方
式を示すブロック図である。図８において、２０〜２
７、３０、３１は図１におけるものと同一のものであ
る。３５は内部バス２１に接続されたＥＥＰＲＯＭまた
はフラッシュメモリ等の不揮発性メモリ、３６はプログ
ラムデータのダウンロードを指示するスイッチ及びプロ
グラム終了状態（正常／異常）をオペレータが確認する
ためのランプ（ＬＥＤ）点灯／消灯を制御するスイッチ
・ランプ制御回路（制御回路）である。

【００４５】実施の形態８は、プログラム用アダプタ２
０内にＥＥＰＲＯＭ或いはフラッシュメモリ等の不揮発
性メモリ３５を具備し、またプログラムデータのダウン
ロードを指示するスイッチ及びプログラム終了状態（正
常／異常）をオペレータが確認するためのランプ（ＬＥ
Ｄ）点灯／消灯のスイッチ・ランプ制御回路３６を具備
することにより、ＬＡＮインタフェースを介してパソコ
ンからプログラムデータを一旦プログラム用アダプタ２
０内の不揮発性メモリ３５へ格納した後は、プログラム
用アダプタ２０のみをプログラム対象カード３０まで移
動させ、ＪＴＡＧコネクタ３１に接続し、スイッチ操作
によりプログラムデータをダウンロードすることができ
る。当然ながら、この場合のプログラム対象カードは同
種であり、ＬＡＮインタフェースに接続し直すことによ
り、実施の形態１などと同様にメインメモリを介したプ
ログラム処理を行うことができ、また別プログラムデー
タを不揮発性メモリ３５へダウンロードすることによ
り、異種カードに対してスイッチ操作によるプログラム
データダウンロードが可能になることは勿論である。

【００４６】実施の形態８によれば、プログラム用アダ
プタ内に不揮発性メモリとスイッチ・ランプ制御回路を
具備することにより、ＬＡＮインタフェースを介してパ
ソコンからプログラムデータを一旦プログラム用アダプ
タ内の不揮発性メモリへ格納した後は、プログラム用ア
ダプタのみをプログラム対象カードまで移動させ、スイ
ッチ操作によりプログラムデータをダウンロードするこ
とができる。

【００４７】実施の形態９．図９は、この発明の実施の
形態９によるＰＬＤ／ＦＰＧＡデータプログラミング方
式を示すブロック図である。図９において、１〜５、７
〜１１、２０〜２４、２６〜３３は図１におけるものと
同一のものである。７０はパソコン１のＬＡＮ制御回路
で、無線インタフェース（第一の無線ＬＡＮインタフェ
ース）７１が設けられ、この無線インタフェース７１は
小型通信用アンテナ７２に接続されている。７３はプロ
グラム用アダプタ２０のＬＡＮ制御回路で、無線インタ
フェース（第二の無線ＬＡＮインタフェース）７４が設
けられ、この無線インタフェース７４は小型通信用アン
テナ７５に接続されている。７６、７７はプログラム用
アダプタ２８、２９に設けられた小型通信用アンテナで
ある。

【００４８】実施の形態９は、パソコン１とプログラム
用アダプタ２０間のデータ伝送媒体として無線ＬＡＮイ
ンタフェースで構成したものである。実施の形態１〜実
施の形態８のケースに対して無線ＬＡＮインタフェース
を適用できる。図９に見られるように、パソコン１及び
プログラム用アダプタ２０内にはそれぞれ無線インタフ
ェース７１、７４を備えたＬＡＮ制御回路７０、７３を
備え、それぞれ小型通信用アンテナ７２、７５を介して
データ送受信を行う。プログラム用アダプタ２８、２９
についても同様に機能する。

【００４９】実施の形態９によれば、パソコンとプログ
ラム用アダプタ間のデータ伝送媒体を無線ＬＡＮインタ
フェースで構成したので、無線ＬＡＮインタフェースを
通じてプログラムデータのダウンロード処理を行うこと
ができると共に、煩わしいケーブル配線作業を排除する
ことができる。

【００５０】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。ＰＬＤ
またはＦＰＧＡで用いられるプログラムデータをプログ
ラム開発支援装置によって作成してＰＬＤまたはＦＰＧ
ＡにダウンロードするＰＬＤ／ＦＰＧＡデータプログラ
ミング方式において、ＰＬＤまたはＦＰＧＡで用いられ
るプログラムデータを作成すると共にＬＡＮ接続用の第
一のＬＡＮ制御回路を有するプログラム開発支援装置
と、このプログラム開発支援装置の第一のＬＡＮ制御回
路に接続されたＬＡＮ中継器と、ＬＡＮ接続用の第二の
ＬＡＮ制御回路及びＪＴＡＧ接続用のＪＴＡＧ制御回路
を有すると共に第二のＬＡＮ制御回路を介してＬＡＮ中
継器に接続されたプログラム用アダプタと、ＰＬＤ及び
ＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡ
Ｇコネクタを具備して、ＪＴＡＧコネクタを介してプロ
グラム用アダプタに接続されたカードを備え、ＬＡＮ中
継器は、複数のプログラム用アダプタが接続されるよう
に構成されると共に、複数のプログラム用アダプタにそ
れぞれ接続されたカードに実装されたＰＬＤまたはＦＰ
ＧＡには、プログラム開発支援装置によって作成された
プログラムデータがカード毎に並行してダウンロードさ
れるので、ＬＡＮ中継器を経由することにより、複数の
カードに実装されたＰＬＤまたはＦＰＧＡに対して並行
してプログラムデータのダウンロードを行うことができ
る。

【００５１】また、ＰＬＤまたはＦＰＧＡで用いられる
プログラムデータをプログラム開発支援装置によって作
成してＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ
／ＦＰＧＡデータプログラミング方式において、ＰＬＤ
またはＦＰＧＡで用いられるプログラムデータを作成す
ると共に第一の無線ＬＡＮインタフェースを有するプロ
グラム開発支援装置と、このプログラム開発支援装置の
第一の無線ＬＡＮインタフェースに接続される第二の無
線ＬＡＮインタフェース及びＪＴＡＧ接続用のＪＴＡＧ
制御回路を有するプログラム用アダプタと、ＰＬＤ及び
ＦＰＧＡのいずれか一方または両方が実装され、ＪＴＡ
Ｇコネクタを具備して、ＪＴＡＧコネクタを介してプロ
グラム用アダプタに接続されたカードを備え、第一の無
線ＬＡＮインタフェースには、複数のプログラム用アダ
プタが接続されると共に、複数のプログラム用アダプタ
にそれぞれ接続されたカードに実装されたＰＬＤまたは
ＦＰＧＡには、プログラム開発支援装置によって作成さ
れたプログラムデータがカード毎に並行してダウンロー
ドされるので、無線ＬＡＮインタフェースを用いること
により、複数のカードに実装されたＰＬＤまたはＦＰＧ
Ａに対して並行してプログラムデータのダウンロードを
行うことができる。

【００５２】また、プログラム用アダプタは、ダウンロ
ードの正常終了または異常終了をプログラム開発支援装
置に知らせると共に、異常終了の知らせを受けたプログ
ラム開発支援装置は、ダウンロードを再実行するので、
プログラム開発支援装置により、ダウンロードを再実行
することができる。

【００５３】さらに、プログラム用アダプタは、ダウン
ロードが異常終了したとき、ダウンロードを再実行する
ので、プログラム用アダプタにより、ダウンロードを再
実行することができる。また、プログラム用アダプタ
は、プログラム開発装置によって設定されたダウンロー
ドの再実行のトライ数及び再実行までの待ち時間により
再実行を行うので、再実行を設定に基づいて行うことが
できる。

【００５４】また、プログラム用アダプタのＪＴＡＧ制
御回路は、複数のカードが接続されるように構成されて
いるので、一つのプログラム用アダプタに複数のカード
を接続することができる。さらにまた、プログラム用ア
ダプタは、ダウンロードが異常終了したとき、複数接続
されたカード毎にダウンロードを再実行するので、プロ
グラム用アダプタにより、カード毎にダウンロードを再
実行することができる。

【００５５】また、プログラム用アダプタは、プログラ
ム開発装置によって設定されたダウンロードの再実行の
カード毎のトライ数及び再実行までの待ち時間により再
実行を行うので、カード毎の設定に基づいて再実行を行
うことができる。また、プログラム用アダプタは、プロ
グラム開発装置によって設定されたダウンロードの再実
行のカード毎のトライ数を用いると共にダウンロードの
異常終了による再実行の必要性を示すフラグを設定し
て、設定されたフラグに応じて再実行を行うので、フラ
グを用いて再実行を行うことができる。

【００５６】加えて、プログラム用アダプタは、プログ
ラム開発支援装置から送信されたプログラムデータダウ
ンロード処理手順にしたがってダウンロードを実行する
ので、プログラム開発支援装置からの指示どおりにダウ
ンロードを実行することができる。また、プログラムデ
ータダウンロード処理手順には、プログラム開発支援装
置からダウンロードの中断指示があった場合にダウンロ
ードを終了する条件が含まれているので、プログラム開
発支援装置の指示に基づき、ダウンロードを中断するこ
とができる。

【００５７】また、プログラム用アダプタは、プログラ
ム開発支援装置から送信されるプログラムデータを格納
する不揮発性メモリと、この不揮発性メモリのプログラ
ムデータをカードに実装されたＰＬＤまたはＦＰＧＡに
ダウンロードするための指示を行うスイッチを制御する
と共にダウンロードの正常終了または異常終了を示すラ
ンプの点灯を制御する制御回路とを有し、プログラム開
発支援装置からプログラムデータを不揮発性メモリに格
納した後は、プログラム開発支援装置との接続を切り離
して、スイッチを操作することによりダウンロードを行
うので、プログラム用アダプタをカードが配置されたと
ころまで移動してダウンロードを行うことができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式を示すブロック図であ
る。

【図２】この発明の実施の形態２によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式を示すブロック図であ
る。

【図３】この発明の実施の形態３によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式の動作を示すフローチャ
ートである。

【図４】この発明の実施の形態４によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式の動作を示すフローチャ
ートである。

【図５】この発明の実施の形態５によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式の動作を示すフローチャ
ートである。

【図６】この発明の実施の形態６によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式の動作を示すフローチャ
ートである。

【図７】この発明の実施の形態７によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式のディスプレイ表示を示
す図である。

【図８】この発明の実施の形態８によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式を示すブロック図であ
る。

【図９】この発明の実施の形態９によるＰＬＤ／ＦＰ
ＧＡデータプログラミング方式を示すブロック図であ
る。

【図１０】従来のＰＬＤ／ＦＰＧＡデータプログラミ
ング方式を示すブロック図である。

【図１１】従来のＰＬＤ／ＦＰＧＡデータプログラミ
ング方式を示すブロック図である。

【図１２】従来のＰＬＤ／ＦＰＧＡデータプログラミ
ング方式を示すブロック図である。

【符号の説明】

１パソコン、２，２１内部バス、３，２２中央処
理装置（ＣＰＵ）、４，２３メインメモリ、５，２４
ＢＩＯＳＲＯＭ、６，２５，７０，７３ＬＡＮ制
御回路、７ビデオ出力装置、８シリアルＩＯ制御回
路、９パラレルＩＯ制御回路、１０ＨＤＤ、１１
ＦＤＤ、２０，２８，２９，６０，６１プログラム用
アダプタ、２６ＲＯＭ、２７，５５ＪＴＡＧ制御回
路、３０，３２，３３，６３，６５，６７カード、３
１，６４，６６，６８ＪＴＡＧコネクタ、３５不揮
発性メモリ、３６スイッチ・ランプ制御回路、５０
データ伝送路、５１ＬＡＮ中継器、５６マルチプレ
クサ回路、６２，６９カードバスケット、７１，７４
無線インタフェース回路、７２，７５，７６，７７
小型通信用アンテナ、１５０パソコン画面、１５１〜
１５４ウインドウ、１５５スタートメニュー、１５
６ストップメニュー。

Claims

【特許請求の範囲】

【請求項１】プログラマブルロジックデバイス（ＰＬ
Ｄ）またはフィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）で用いられるプログラムデータをプログラム開
発支援装置によって作成して上記ＰＬＤまたはＦＰＧＡ
にダウンロードするＰＬＤ／ＦＰＧＡデータプログラミ
ング方式において、ＰＬＤまたはＦＰＧＡで用いられる
プログラムデータを作成すると共にＬＡＮ接続用の第一
のＬＡＮ制御回路を有するプログラム開発支援装置、こ
のプログラム開発支援装置の第一のＬＡＮ制御回路に接
続されたＬＡＮ中継器、ＬＡＮ接続用の第二のＬＡＮ制
御回路及びＪＴＡＧ接続用のＪＴＡＧ制御回路を有する
と共に上記第二のＬＡＮ制御回路を介して上記ＬＡＮ中
継器に接続されたプログラム用アダプタ、ＰＬＤ及びＦ
ＰＧＡのいずれか一方または両方が実装され、ＪＴＡＧ
コネクタを具備して、上記ＪＴＡＧコネクタを介して上
記プログラム用アダプタに接続されたカードを備え、上
記ＬＡＮ中継器は、複数のプログラム用アダプタが接続
されるように構成されると共に、上記複数のプログラム
用アダプタにそれぞれ接続されたカードに実装されたＰ
ＬＤまたはＦＰＧＡには、上記プログラム開発支援装置
によって作成されたプログラムデータがカード毎に並行
してダウンロードされることを特徴とするＰＬＤ／ＦＰ
ＧＡデータプログラミング方式。
【請求項２】ＰＬＤまたはＦＰＧＡで用いられるプロ
グラムデータをプログラム開発支援装置によって作成し
て上記ＰＬＤまたはＦＰＧＡにダウンロードするＰＬＤ
／ＦＰＧＡデータプログラミング方式において、ＰＬＤ
またはＦＰＧＡで用いられるプログラムデータを作成す
ると共に第一の無線ＬＡＮインタフェースを有するプロ
グラム開発支援装置、このプログラム開発支援装置の第
一の無線ＬＡＮインタフェースに接続される第二の無線
ＬＡＮインタフェース及びＪＴＡＧ接続用のＪＴＡＧ制
御回路を有するプログラム用アダプタ、ＰＬＤ及びＦＰ
ＧＡのいずれか一方または両方が実装され、ＪＴＡＧコ
ネクタを具備して、上記ＪＴＡＧコネクタを介して上記
プログラム用アダプタに接続されたカードを備え、上記
第一の無線ＬＡＮインタフェースには、複数のプログラ
ム用アダプタが接続されると共に、上記複数のプログラ
ム用アダプタにそれぞれ接続されたカードに実装された
ＰＬＤまたはＦＰＧＡには、上記プログラム開発支援装
置によって作成されたプログラムデータがカード毎に並
行してダウンロードされることを特徴とするＰＬＤ／Ｆ
ＰＧＡデータプログラミング方式。
【請求項３】プログラム用アダプタは、ダウンロード
の正常終了または異常終了をプログラム開発支援装置に
知らせると共に、上記異常終了の知らせを受けたプログ
ラム開発支援装置は、上記ダウンロードを再実行するこ
とを特徴とする請求項１または請求項２記載のＰＬＤ／
ＦＰＧＡデータプログラミング方式。
【請求項４】プログラム用アダプタは、ダウンロード
が異常終了したとき、上記ダウンロードを再実行するこ
とを特徴とする請求項１または請求項２記載のＰＬＤ／
ＦＰＧＡデータプログラミング方式。
【請求項５】プログラム用アダプタは、プログラム開
発装置によって設定されたダウンロードの再実行のトラ
イ数及び再実行までの待ち時間により上記再実行を行う
ことを特徴とする請求項４記載のＰＬＤ／ＦＰＧＡデー
タプログラミング方式。
【請求項６】プログラム用アダプタのＪＴＡＧ制御回
路は、複数のカードが接続されるように構成されている
ことを特徴とする請求項１または請求項２記載のＰＬＤ
／ＦＰＧＡデータプログラミング方式。
【請求項７】プログラム用アダプタは、ダウンロード
が異常終了したとき、複数接続されたカード毎にダウン
ロードを再実行することを特徴とする請求項６記載のＰ
ＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項８】プログラム用アダプタは、プログラム開
発装置によって設定されたダウンロードの再実行のカー
ド毎のトライ数及び再実行までの待ち時間により上記再
実行を行うことを特徴とする請求項７記載のＰＬＤ／Ｆ
ＰＧＡデータプログラミング方式。
【請求項９】プログラム用アダプタは、プログラム開
発装置によって設定されたダウンロードの再実行のカー
ド毎のトライ数を用いると共に上記ダウンロードの異常
終了による再実行の必要性を示すフラグを設定して、上
記設定されたフラグに応じて再実行を行うことを特徴と
する請求項７記載のＰＬＤ／ＦＰＧＡデータプログラミ
ング方式。
【請求項１０】プログラム用アダプタは、プログラム
開発支援装置から送信されたプログラムデータダウンロ
ード処理手順にしたがってダウンロードを実行すること
を特徴とする請求項１〜請求項９のいずれか一項記載の
ＰＬＤ／ＦＰＧＡデータプログラミング方式。
【請求項１１】プログラムデータダウンロード処理手
順には、プログラム開発支援装置からダウンロードの中
断指示があった場合にダウンロードを終了する条件が含
まれていることを特徴とする請求項１０記載のＰＬＤ／
ＦＰＧＡデータプログラミング方式。
【請求項１２】プログラム用アダプタは、プログラム
開発支援装置から送信されるプログラムデータを格納す
る不揮発性メモリと、この不揮発性メモリのプログラム
データをカードに実装されたＰＬＤまたはＦＰＧＡにダ
ウンロードするための指示を行うスイッチを制御すると
共に上記ダウンロードの正常終了または異常終了を示す
ランプの点灯を制御する制御回路とを有し、上記プログ
ラム開発支援装置からプログラムデータを上記不揮発性
メモリに格納した後は、上記プログラム開発支援装置と
の接続を切り離して、上記スイッチを操作することによ
り上記ダウンロードを行うことを特徴とする請求項１〜
請求項１１のいずれか一項記載のＰＬＤ／ＦＰＧＡデー
タプログラミング方式。