JP2003163840A - Flicker correction circuit - Google Patents

Flicker correction circuit

Info

Publication number
JP2003163840A
JP2003163840A JP2001358818A JP2001358818A JP2003163840A JP 2003163840 A JP2003163840 A JP 2003163840A JP 2001358818 A JP2001358818 A JP 2001358818A JP 2001358818 A JP2001358818 A JP 2001358818A JP 2003163840 A JP2003163840 A JP 2003163840A
Authority
JP
Japan
Prior art keywords
circuit
flicker correction
flicker
signal
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001358818A
Other languages
Japanese (ja)
Other versions
JP3716784B2 (en
Inventor
Hidemitsu Nikawa
秀光 二河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2001358818A priority Critical patent/JP3716784B2/en
Publication of JP2003163840A publication Critical patent/JP2003163840A/en
Application granted granted Critical
Publication of JP3716784B2 publication Critical patent/JP3716784B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

<P>PROBLEM TO BE SOLVED: To provide a flicker correction circuit that can adjust a slice level depending on a flicker correction coefficient so as to effectively reduce noise even when a noise level is partially increased. <P>SOLUTION: A flicker coefficient extraction circuit 2 obtains the flicker correction coefficient 22 from a video signal S21 including flicker, a multiplier circuit 3 multiplies the flicker correction coefficient 22 with the video signal S21 to uniformize levels of frames thereby preventing the flicker from appearing in the video signal. Further, a multiplier circuit 5 multiples a flicker correction coefficient 22b with a level slice coefficient 25 to produce a new level slice coefficient and applies the new level slice coefficient to a level slice circuit 7 so as to make the level slice coefficient correspondent to fluctuations in a noise component by a noise extracting high pass filter circuit 4 thereby obtaining a noise signal S27 from which edge components are eliminated, and a multiplier circuit 9 and a subtractor circuit 10 reduces the noise by using the noise signal S27. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、フリッカ( flick
er)補正回路に関し、特に、レベルスライスをフリッカ
補正係数に応じて調整できるようにし、ノイズレベルが
大きい場合でもノイズリダクションが有効に行われるよ
うにしたフリッカ補正回路に関する。
TECHNICAL FIELD The present invention relates to a flicker (flick).
er) correction circuit, and more particularly, to a flicker correction circuit that allows level slices to be adjusted according to a flicker correction coefficient so that noise reduction can be effectively performed even when a noise level is high.

【0002】[0002]

【従来の技術】デジタルビデオカメラや携帯電話機のカ
メラ機能により映像を記録する場合、照明は屋外の自然
光であったり、屋内の蛍光灯であったりする。照明が人
工光であった場合、電源の周波数に応じて照明光にちら
つきが生じる。このため、照明の周期と映像のフレーム
周期の干渉によってフリッカが生じる。このフリッカに
対しては、従来、フリッカによる画像信号の周期的なレ
ベル変動を検知し、逆特性の係数を映像信号にかけるこ
とにより前記周期的なレベル変動をキャンセルすること
によりフリッカ補正を行っている。また、フリッカ補正
と同時に、ノイズレベルを検出し、映像信号に及ぼすノ
イズの影響を排除するノイズリダクションも行われてい
る。
2. Description of the Related Art When an image is recorded by a camera function of a digital video camera or a mobile phone, the illumination may be outdoor natural light or indoor fluorescent light. When the illumination is artificial light, the illumination light flickers depending on the frequency of the power supply. Therefore, flicker occurs due to the interference between the illumination cycle and the video frame cycle. With respect to this flicker, conventionally, flicker correction is performed by detecting the periodic level fluctuation of the image signal due to the flicker and applying the coefficient of the inverse characteristic to the video signal to cancel the periodic level fluctuation. There is. At the same time as flicker correction, noise reduction is also performed to detect the noise level and eliminate the influence of noise on the video signal.

【0003】図6は、従来のフリッカ補正回路を示す。
フリッカ補正回路200は、入力端子101に接続され
たフリッカ補正係数抽出回路102、入力端子101及
びフリッカ補正係数抽出回路102の出力端に接続され
た乗算回路103、この乗算回路103の出力端に接続
されたノイズ成分抽出用ハイパスフィルタ回路104、
入力端子105及びノイズ成分抽出用ハイパスフィルタ
回路104の出力端に接続されたレベルスライス回路1
06、入力端子107及びレベルスライス回路106の
出力端に接続された乗算回路108、この乗算回路10
8の出力端及び乗算回路103の出力端に接続された減
算回路109を備えて構成されている。この減算回路1
09には、出力端子118が接続されている。
FIG. 6 shows a conventional flicker correction circuit.
The flicker correction circuit 200 is connected to the flicker correction coefficient extraction circuit 102 connected to the input terminal 101, the input terminal 101 and the multiplication circuit 103 connected to the output terminals of the flicker correction coefficient extraction circuit 102, and the output terminal of the multiplication circuit 103. The high-pass filter circuit 104 for extracting the noise component,
Level slice circuit 1 connected to the input terminal 105 and the output terminal of the noise component extracting high-pass filter circuit 104
06, the input terminal 107 and the multiplication circuit 108 connected to the output terminal of the level slice circuit 106, and the multiplication circuit 10
8 and the output terminal of the multiplication circuit 103 are connected to the subtraction circuit 109. This subtraction circuit 1
An output terminal 118 is connected to 09.

【0004】図7は、図6の構成のフリッカ補正回路の
動作を示す。入力端子101には映像信号S111が入
力される。この映像信号S111は、図7の(a)に示
すように、各フレーム(又は、走査線)にノイズ成分1
25が乗っていると共に、フリッカのために周期的なレ
ベル変動がフレーム毎に生じている。映像信号S111
は、フリッカ補正係数抽出回路102及び乗算回路10
3に入力される。フリッカ補正係数抽出回路102は、
フリッカによってレベルの変化した映像信号S111の
補正を行うためのフリッカ補正係数112を生成する。
フリッカ補正係数112は、図7の(b)のように、映
像信号S111のレベル変動に応じて、100/12
0、100/80等の係数値が設定される。フリッカ補
正係数112とフリッカを含んだ映像信号S111は、
共に乗算回路103に印加される。乗算回路103はフ
リッカ補正係数112と映像信号S111を乗算し、フ
リッカのない映像信号S113が出力される。映像信号
S111にフリッカ補正係数112が乗算されたことに
より、映像信号S111に生じていたレベル変動が補正
され、図7の(c)のように、映像信号S113はフレ
ームのそれぞれで均一なレベルになっている。
FIG. 7 shows the operation of the flicker correction circuit having the configuration shown in FIG. The video signal S111 is input to the input terminal 101. This video signal S111 has a noise component 1 in each frame (or scanning line), as shown in FIG.
25, and periodical level fluctuations occur for each frame due to flicker. Video signal S111
Is a flicker correction coefficient extraction circuit 102 and a multiplication circuit 10.
Input to 3. The flicker correction coefficient extraction circuit 102
A flicker correction coefficient 112 for correcting the video signal S111 whose level has changed due to flicker is generated.
The flicker correction coefficient 112 is 100/12 depending on the level fluctuation of the video signal S111, as shown in FIG.
Coefficient values such as 0 and 100/80 are set. The flicker correction coefficient 112 and the video signal S111 including the flicker are
Both are applied to the multiplication circuit 103. The multiplication circuit 103 multiplies the flicker correction coefficient 112 and the video signal S111, and outputs a flicker-free video signal S113. Since the video signal S111 is multiplied by the flicker correction coefficient 112, the level fluctuation that has occurred in the video signal S111 is corrected, and the video signal S113 has a uniform level in each frame as shown in FIG. 7C. Has become.

【0005】乗算回路103から出力された映像信号S
113は、ノイズ成分抽出用ハイパスフィルタ回路10
4に入力され、このノイズ成分抽出用ハイパスフィルタ
回路104によって、図7の(d)のように、ノイズ成
分125とエッジ成分121を含む高周波成分信号S1
14が生成される。高周波成分信号S114はレベルス
ライス回路106に入力される。レベルスライス回路1
06は、入力端子105から入力されたレベルスライス
係数115によって図7の(e)のようにレベルスライ
スされ、エッジ成分121の除去されたノイズ成分12
5が生成される。入力端子107からはノイズリダクシ
ョンの強さを決める係数116が入力され、この係数1
16とレベルスライス回路106の出力信号S117と
が乗算回路108によって乗算され、図7の(f)のよ
うにノイズ信号S117が生成される。このノイズ信号
S117と乗算回路103から出力された映像信号S1
13は、減算回路109により減算処理〔(映像信号S
113)−(ノイズ信号S117)〕が演算され、この
演算により得られた信号が出力信号(映像信号)S11
8として出力端子110から出力される。
Video signal S output from multiplication circuit 103
Reference numeral 113 is a high-pass filter circuit 10 for noise component extraction.
4 and the high-pass filter circuit 104 for noise component extraction outputs a high-frequency component signal S1 including a noise component 125 and an edge component 121, as shown in FIG.
14 is generated. The high frequency component signal S114 is input to the level slice circuit 106. Level slice circuit 1
06 is level sliced by the level slice coefficient 115 input from the input terminal 105 as shown in FIG. 7E, and the noise component 12 from which the edge component 121 has been removed.
5 is generated. A coefficient 116 that determines the strength of noise reduction is input from the input terminal 107.
16 is multiplied by the output signal S117 of the level slice circuit 106 by the multiplication circuit 108 to generate the noise signal S117 as shown in FIG. The noise signal S117 and the video signal S1 output from the multiplication circuit 103
13 is a subtraction process [(video signal S
113)-(noise signal S117)] is calculated, and the signal obtained by this calculation is the output signal (video signal) S11.
8 is output from the output terminal 110.

【0006】[0006]

【発明が解決しようとする課題】しかし、従来のフリッ
カ補正回路によると、フリッカ補正係数によってノイズ
信号S117を増幅したことになり、ノイズ信号S11
7のレベルが大きくなっているのに対し、レベルスライ
ス係数115はフリッカ補正係数の大きさによらず一定
値である。このため、スライスレベル130を越えるノ
イズ成分122a,122bは、エッジ成分121と見
なされてノイズ成分125から除去されてしまう。実際
には、図7の(d)の信号波形からエッジ成分121成
分のみが除去され、図7の(d)の様にノイズ信号S1
17に差異が生じることが望ましいにもかかわらず、ど
の信号タイミングにおいても同じレベルのノイズ信号S
117a,117b,・・・になってしまい、図7の
(g)のように、ノイズ信号S117bが映像信号S1
13に残された状態の映像信号S118が出力されてし
まう。
However, according to the conventional flicker correction circuit, the noise signal S117 is amplified by the flicker correction coefficient, which results in the noise signal S11.
7, the level slice coefficient 115 is a constant value regardless of the size of the flicker correction coefficient. Therefore, the noise components 122a and 122b that exceed the slice level 130 are regarded as the edge component 121 and are removed from the noise component 125. Actually, only the edge component 121 component is removed from the signal waveform of FIG. 7D, and the noise signal S1 is generated as shown in FIG.
Although it is desirable that a difference be generated in 17, the noise signal S having the same level at any signal timing
, 117a, 117b, ..., and the noise signal S117b becomes the video signal S1 as shown in FIG.
The video signal S118 left in 13 is output.

【0007】このように、従来のフリッカ補正回路は、
フリッカ補正により大きくなってしまったノイズに対応
できず、ノイズリダクションが機能しないことがある。
また、ノイズレベルが上がることを前提にしてスライス
レベルを大きくすると、エッジ成分121がノイズ成分
125と見なされてしまうため、エッジ成分121が減
算回路109によって減算されるため、映像信号S11
8のエッジが鈍る(波形の立ち上がり終了部と立ち下が
り開始部が曲面になる)という新たな問題が生じる。
As described above, the conventional flicker correction circuit is
In some cases, noise reduction does not work because it is not possible to deal with noise that has become large due to flicker correction.
Further, if the slice level is increased on the assumption that the noise level increases, the edge component 121 is regarded as the noise component 125, and the edge component 121 is subtracted by the subtraction circuit 109. Therefore, the video signal S11
There is a new problem that the edge of 8 becomes dull (the rising end and falling start of the waveform are curved).

【0008】本発明の目的は、スライスレベルをフリッ
カ補正係数に応じて調整できるようにし、ノイズレベル
が部分的に大きくなる場合でも、ノイズリダクションが
効果的に行われるようにしたフリッカ補正回路を提供す
ることにある。
It is an object of the present invention to provide a flicker correction circuit that enables the slice level to be adjusted according to the flicker correction coefficient, so that noise reduction can be effectively performed even when the noise level partially increases. To do.

【0009】[0009]

【課題を解決するための手段】本発明は、上記の目的を
達成するため、フリッカが生じている映像信号にフリッ
カ補正係数を掛けてレベルを均一にし、前記映像信号に
周期的な変動が現れないようにするフリッカ補正手段
と、前記フリッカ補正手段によりフリッカ補正が行われ
た映像信号からノイズ成分を抽出し、このノイズ成分の
レベルに応じたスライスレベルを前記フリッカ補正手段
による前記フリッカ補正係数に基づいて設定することに
より前記ノイズ成分を除去するノイズリダクション手段
を備えることを特徴とするフリッカ補正回路を提供す
る。
In order to achieve the above-mentioned object, the present invention multiplies a flicker-caused video signal by a flicker correction coefficient to make the level uniform, and a periodic fluctuation appears in the video signal. And a flicker correction unit for eliminating the flicker correction unit, and a noise component is extracted from the video signal subjected to the flicker correction by the flicker correction unit, and a slice level corresponding to the level of the noise component is used as the flicker correction coefficient by the flicker correction unit. There is provided a flicker correction circuit including a noise reduction unit that removes the noise component by setting based on the setting.

【0010】この構成によれば、フリッカ補正に伴って
ノイズ成分が大きくなった部分に対しては、ノイズ成分
を除去するためのスライスレベルをフリッカ補正係数を
用いてスライスレベルを変更し、エッジ成分のみが除去
され、ノイズ成分はフリッカ補正に応じたレベルになる
ようにし、こうして得られたノイズ信号に基づいてノイ
ズリダクションを行っている。これにより、画像信号の
エッジを鈍らせたり、ノイズを多く残すことの少ないフ
リッカ補正回路を得ることができる。
According to this structure, with respect to the portion where the noise component increases due to the flicker correction, the slice level for removing the noise component is changed by using the flicker correction coefficient, and the edge component is changed. Only the noise component is removed so that the noise component has a level according to the flicker correction, and noise reduction is performed based on the noise signal thus obtained. As a result, it is possible to obtain a flicker correction circuit in which the edges of the image signal are not blunted and much noise is not left.

【0011】[0011]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図1は、本発明のフリッカ補正回
路の構成を示す。本発明のフリッカ補正回路100は、
入力端子1に接続されてフリッカ補正係数22a,22
bを生成するフリッカ補正係数抽出回路2、入力端子1
及びフリッカ補正係数抽出回路2の出力端に接続された
乗算回路3、この乗算回路3の出力端に接続されたノイ
ズ成分抽出用ハイパスフィルタ回路4、フリッカ補正係
数抽出回路2の出力端及び入力端子6に接続された乗算
回路5、この乗算回路5の出力端及びノイズ成分抽出用
ハイパスフィルタ回路4の出力端に接続されたレベルス
ライス回路7、入力端子8及びレベルスライス回路7の
出力端に接続された乗算回路9、この乗算回路9の出力
端及び乗算回路3の出力端に接続されるほか、自身の出
力端が出力端子11に接続された減算回路10を備えて
構成されている。減算回路10は、その(+)入力端子
が乗算回路9の出力端に接続され、(−)入力端子は乗
算回路3の出力端に接続されている。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of the flicker correction circuit of the present invention. The flicker correction circuit 100 of the present invention is
The flicker correction coefficients 22a, 22 are connected to the input terminal 1.
flicker correction coefficient extraction circuit 2 for generating b, input terminal 1
And a multiplication circuit 3 connected to the output terminal of the flicker correction coefficient extraction circuit 2, a noise component extracting high-pass filter circuit 4 connected to the output terminal of the multiplication circuit 3, an output terminal and an input terminal of the flicker correction coefficient extraction circuit 2. 6 connected to the multiplier circuit 5, the output terminal of the multiplier circuit 5 and the level slice circuit 7 connected to the output terminal of the noise component extracting high-pass filter circuit 4, the input terminal 8 and the output terminal of the level slice circuit 7. In addition to being connected to the output terminal of the multiplication circuit 9 and the output terminal of the multiplication circuit 3, the output terminal of itself is connected to the output terminal 11, and the subtraction circuit 10 is configured. The subtraction circuit 10 has its (+) input terminal connected to the output terminal of the multiplication circuit 9 and its (−) input terminal connected to the output terminal of the multiplication circuit 3.

【0012】図2は、図1に示したフリッカ補正回路1
00の動作を示す。入力端子1には、図2の(a)に示
す映像信号S21が入力される。この映像信号S21
は、各フレームにノイズ成分31が乗り、かつフリッカ
のために周期的なレベル変動をもった波形を成してお
り、入力端子1を通してフリッカ補正係数抽出回路2及
び乗算回路3の第1の入力端子に入力される。フリッカ
補正係数抽出回路3は、フリッカによって周期的にレベ
ルが変化している映像信号を一定にするためのフリッカ
補正係数22a(例えば、100/120、100/8
0等)を図2の(b)に示すように抽出し、乗算回路
3,5へ出力する。乗算回路3は、フリッカを含んだ映
像信号S21とフリッカ補正係数22aとの乗算を行
い、フリッカが無くなり、かつ各フレームのレベルが等
しくなった図2の(c)に示す映像信号S23を生成す
る。
FIG. 2 shows a flicker correction circuit 1 shown in FIG.
00 operation is shown. The video signal S21 shown in FIG. 2A is input to the input terminal 1. This video signal S21
Has a waveform with a noise component 31 on each frame and a periodic level fluctuation due to flicker, and the first input of the flicker correction coefficient extraction circuit 2 and the multiplication circuit 3 through the input terminal 1. Input to the terminal. The flicker correction coefficient extraction circuit 3 has a flicker correction coefficient 22a (for example, 100/120, 100/8) for keeping the video signal whose level is periodically changed by flicker constant.
0) is extracted as shown in FIG. 2B and output to the multiplication circuits 3 and 5. The multiplication circuit 3 multiplies the flicker-containing video signal S21 by the flicker correction coefficient 22a to generate a video signal S23 shown in FIG. 2C in which the flicker is eliminated and the levels of the respective frames are equal. .

【0013】この時点では、映像信号S21の各フレー
ムに生じていた周期的なレベル変動は補正され、各フレ
ームのレベルを同一にした映像信号S23は得られた
が、フレームによって異なる利得がノイズ成分にも及ん
でいるため、ノイズ成分にもフリッカ補正係数22aの
周期変動が加わることになる。そこで、本発明では、以
下の様なノイズリダクションを行って周期性を持つノイ
ズを効果的に軽減している。
At this point, the periodic level fluctuation occurring in each frame of the video signal S21 is corrected and the video signal S23 having the same level in each frame is obtained, but the gain different depending on the frame causes a noise component. Therefore, the fluctuation of the flicker correction coefficient 22a is also added to the noise component. Therefore, in the present invention, noise having the periodicity is effectively reduced by performing the following noise reduction.

【0014】乗算回路3から出力された映像信号S23
は、ノイズ成分抽出用ハイパスフィルタ回路4に印加さ
れる。ノイズ成分抽出用ハイパスフィルタ回路4では、
エッジ成分とノイズ成分を含む高周波信号S24を図2
の(d)のように生成し、これをレベルスライス回路7
へ出力する。一方、入力端子6には、スライスレベルを
決定するレベルスライス係数25が不図示の回路から入
力され、このレベルスライス係数25とフリッカ補正係
数22bの乗算が乗算回路5によって行われ、この乗算
結果として信号26が出力される。レベルスライス回路
7では、信号S26をスライスレベルとして、エッジ成
分32が除去されたノイズ信号S27を生成する。この
とき、信号S22及び乗算回路5を有しない図2の
(e)の状態(従来のレベルスライス信号S105の状
態)に比べ、図2の(f)のように、フリッカ補正によ
ってレベルの大きくなったノイズレベル35に対応し
て、スライスレベル33より大きくなったスライスレベ
ル36が得られている。
Video signal S23 output from the multiplication circuit 3
Is applied to the noise component extracting high-pass filter circuit 4. In the noise component extraction high-pass filter circuit 4,
A high frequency signal S24 including an edge component and a noise component is shown in FIG.
(D) of the level slice circuit 7
Output to. On the other hand, the level slice coefficient 25 that determines the slice level is input to the input terminal 6 from a circuit (not shown), and the multiplication circuit 5 multiplies the level slice coefficient 25 and the flicker correction coefficient 22b. The signal 26 is output. The level slice circuit 7 generates the noise signal S27 from which the edge component 32 has been removed, with the signal S26 set to the slice level. At this time, the level is increased by the flicker correction as shown in (f) of FIG. 2 as compared with the state of (e) of FIG. 2 (state of the conventional level slice signal S105) in which the signal S22 and the multiplication circuit 5 are not provided. A slice level 36 that is larger than the slice level 33 is obtained corresponding to the noise level 35.

【0015】レベルスライス回路7にはノイズ成分抽出
用ハイパスフィルタ回路4の出力信号である高周波信号
S24が入力される。レベルスライス回路7は、信号S
26をレベルスライス係数として、図2の(g)のよう
にフレーム毎にノイズ成分のレベルが異なるノイズ信号
S27a,27b,27c,・・・が得られる。このノ
イズ信号S27a,27b,27c,・・・は、乗算回
路9において入力端子8から入力されたノイズリダクシ
ョンの強さを決める係数28と乗算され、エッジ成分3
2の除去されたノイズ信号S29が得られる。このノイ
ズ信号S27a,27b,27c,・・・は減算回路1
0に入力され、図2の(c)の波形の映像信号S23か
ら減算されることにより、減算回路10からは図2の
(h)のように、映像信号S21の各フレームからノイ
ズ成分31が除去され、かつフリッカ補正された波形の
映像信号S34が出力される。
The high-frequency signal S24 which is the output signal of the noise component extracting high-pass filter circuit 4 is input to the level slice circuit 7. The level slice circuit 7 receives the signal S
26 as a level slice coefficient, noise signals S27a, 27b, 27c, ... With different noise component levels for each frame are obtained as shown in FIG. The noise signals S27a, 27b, 27c, ... Are multiplied by the coefficient 28 that determines the strength of the noise reduction input from the input terminal 8 in the multiplication circuit 9, and the edge component 3
2 removed noise signal S29 is obtained. The noise signals S27a, 27b, 27c, ...
2 and is subtracted from the video signal S23 having the waveform of FIG. 2C, the subtraction circuit 10 outputs the noise component 31 from each frame of the video signal S21 as shown in FIG. The video signal S34 having a waveform that has been removed and flicker-corrected is output.

【0016】以上説明したように、本発明のフリッカ補
正回路100によれば、ノイズリダクションの高周波成
分からエッジ成分を除去するレベルスライス回路7のス
ライスレベルをフリッカ補正係数22bで制御すること
により、フリッカ補正に伴ってノイズレベルが周期的に
変動するようになってしまった映像信号S23のノイズ
を目立たなくすることができる。
As described above, according to the flicker correction circuit 100 of the present invention, the flicker correction coefficient 22b controls the slice level of the level slicing circuit 7 for removing the edge component from the high frequency component of the noise reduction. It is possible to make the noise of the video signal S23 whose noise level periodically fluctuates due to the correction inconspicuous.

【0017】図3は、フリッカ補正係数抽出回路2の詳
細構成を示す。フリッカ補正係数抽出回路2は、入力端
子201に接続されたフレーム平均値計算回路202、
このフレーム平均値計算回路202に接続された平均値
計算回路203、フレーム平均値計算回路202の出力
端及び平均値計算回路203の出力端に接続された除算
器204、この除算器204の出力端に直列に接続され
た遅延回路205,206, 207,208、遅延回路
205の出力端に並列に接続された減算回路209, 2
10, 211、減算回路209の出力端に接続された絶
対値化回路(ABS)212、減算回路210の出力端
に接続された絶対値化回路(ABS)213、減算回路
211の出力端に接続された絶対値化回路(ABS)2
14、絶対値化回路212〜214の各出力信号を入力
信号とする3入力最小値抽出回路(MIN)215、こ
の3入力最小値抽出回路215の出力信号と絶対値化回
路212の出力信号を比較する等価比較回路216、3
入力最小値抽出回路215の出力信号と絶対値化回路2
13の出力信号を比較する等価比較回路217、3入力
最小値抽出回路215の出力信号と絶対値化回路214
の出力信号を比較する等価比較回路218、遅延回路2
06〜208の各出力端及び等価比較回路216〜21
8の各出力端に第1〜第3の制御信号端子219d〜2
19fが接続されると共に遅延回路206〜208から
の信号S305〜S307が入力端子219a〜219
cに入力されるスイッチ回路219、このスイッチ回路
219の出力端と出力端子221の間に接続された遅延
回路220を備えて構成されている。
FIG. 3 shows a detailed configuration of the flicker correction coefficient extraction circuit 2. The flicker correction coefficient extraction circuit 2 includes a frame average value calculation circuit 202 connected to an input terminal 201,
An average value calculation circuit 203 connected to the frame average value calculation circuit 202, an output terminal of the frame average value calculation circuit 202 and a divider 204 connected to the output terminal of the average value calculation circuit 203, and an output terminal of the divider 204. Delay circuits 205, 206, 207, 208 connected in series to the subtraction circuits 209, 2 connected in parallel to the output terminals of the delay circuit 205.
10, 211, an absolute value conversion circuit (ABS) 212 connected to the output end of the subtraction circuit 209, an absolute value conversion circuit (ABS) 213 connected to the output end of the subtraction circuit 210, and an output end of the subtraction circuit 211 Absolute value conversion circuit (ABS) 2
14. A 3-input minimum value extraction circuit (MIN) 215 which receives the output signals of the absolute value conversion circuits 212 to 214 as input signals, and outputs the output signal of the 3-input minimum value extraction circuit 215 and the output signal of the absolute value conversion circuit 212. Equivalent comparison circuits 216 and 3 for comparison
The output signal of the input minimum value extraction circuit 215 and the absolute value conversion circuit 2
Equivalent comparison circuit 217 for comparing output signals of 13 and output signal of 3-input minimum value extraction circuit 215 and absolute value conversion circuit 214
Comparison circuit 218 and delay circuit 2 for comparing the output signals of
06-208 output terminals and equivalent comparison circuits 216-21
1 to 3 control signal terminals 219d to 2
19f is connected and signals S305 to S307 from the delay circuits 206 to 208 are input terminals 219a to 219.
The switch circuit 219 is input to c, and the delay circuit 220 is connected between the output terminal of the switch circuit 219 and the output terminal 221.

【0018】スイッチ回路219の第1の入力端子21
9aには、遅延回路206の出力信号が入力され、第2
の入力端子219bには遅延回路207の出力信号が入
力され、第3の入力端子219cには遅延回路208の
出力信号が入力される。スイッチ回路219は、スイッ
チ219g,219h,219iを備えており、それぞ
れは第1〜第3の制御信号入力端子219d,219
e,219fに入力された制御信号S312〜S313
(等価比較回路216〜218から出力される)によっ
てオン/オフ制御される。スイッチ回路219の出力信
号はフリッカ補正係数22aとして乗算回路3へ出力さ
れ、このフリッカ補正係数22aを遅延回路220で遅
延した信号(フリッカ補正係数22b)が乗算回路5へ
出力される。なお、遅延回路205〜208、減算回路
209〜211、絶対値化回路212〜214、及び等
価比較回路216〜218の個数は、フリッカ補正係数
の設定数に応じて設けられるので、設定数が多くなれば
図3の構成から個数が増えることになる。
The first input terminal 21 of the switch circuit 219
The output signal of the delay circuit 206 is input to 9a
The output signal of the delay circuit 207 is input to the input terminal 219b of the input terminal 219, and the output signal of the delay circuit 208 is input to the third input terminal 219c. The switch circuit 219 includes switches 219g, 219h, and 219i, each of which has first to third control signal input terminals 219d and 219.
e, control signals S312 to S313 input to 219f
ON / OFF control is performed by (output from the equivalent comparison circuits 216 to 218). The output signal of the switch circuit 219 is output to the multiplication circuit 3 as a flicker correction coefficient 22a, and the signal (flicker correction coefficient 22b) obtained by delaying the flicker correction coefficient 22a by the delay circuit 220 is output to the multiplication circuit 5. The number of the delay circuits 205 to 208, the subtraction circuits 209 to 211, the absolute value conversion circuits 212 to 214, and the equivalent comparison circuits 216 to 218 are set according to the set number of the flicker correction coefficient, and thus the set number is large. In that case, the number will increase from the configuration of FIG.

【0019】図4は、図3のフリッカ補正係数抽出回路
の動作を示す。フレーム平均値計算回路202には、入
力端子1及び入力端子201を経由してフリッカにより
変動している図4の(a)に示す映像信号S21が入力
される。フレーム平均値計算回路202は、図4の
(b)の様な映像信号S21のフレーム毎のフレーム平
均値301を算出する。これは、各フレームのレベルを
基準値「100」から高いか低いかを示すもので、ここ
では、フレーム平均値301として、「80」〜「12
0」の値が示されている。このフレーム平均値301に
基づいて、平均値計算回路203は図4の(c)の様に
映像信号S21の全体の平均値302を算出し、除算器
204の一方の入力端子に印加する。平均値302は、
図4の(b)におけるフレーム平均値301のそれぞれ
の平均値を示しており、ここでは{(80+120+8
0+120+80+120+80+120)/8}=1
00の値が得られている。除算器204の他方の入力端
子には、平均値301が入力されているため、除算器2
04は〔(フレーム平均値301)/(平均値30
2)〕が図4の(d)の様に算出され、この算出結果は
信号S303として遅延回路205に入力される。遅延
回路205は、入力された信号S303を1フレーム分
遅延させた信号S304を生成し、これを遅延回路20
6に印加する。遅延回路206〜208は、信号S30
4を順次1フレームづつ遅延させ、図4の(e)〜
(h)に示す信号S305〜307を生成する。
FIG. 4 shows the operation of the flicker correction coefficient extraction circuit of FIG. The video signal S21 shown in FIG. 4A, which fluctuates due to flicker, is input to the frame average value calculation circuit 202 via the input terminals 1 and 201. The frame average value calculation circuit 202 calculates a frame average value 301 for each frame of the video signal S21 as shown in FIG. This indicates whether the level of each frame is higher or lower than the reference value “100”. Here, the frame average value 301 is “80” to “12”.
A value of "0" is shown. Based on the frame average value 301, the average value calculation circuit 203 calculates the average value 302 of the entire video signal S21 as shown in FIG. 4C, and applies it to one input terminal of the divider 204. The average value 302 is
The average values of the frame average values 301 in FIG. 4B are shown, and here, {(80 + 120 + 8)
0 + 120 + 80 + 120 + 80 + 120) / 8} = 1
A value of 00 has been obtained. Since the average value 301 is input to the other input terminal of the divider 204, the divider 2
04 is [(frame average value 301) / (average value 30
2)] is calculated as shown in FIG. 4D, and the calculation result is input to the delay circuit 205 as a signal S303. The delay circuit 205 delays the input signal S303 by one frame to generate a signal S304, which is delayed by the delay circuit 20.
6 is applied. The delay circuits 206 to 208 use the signal S30.
4 is sequentially delayed by one frame, and (e) to FIG.
The signals S305 to 307 shown in (h) are generated.

【0020】減算回路209は、信号S304と信号S
305の減算(=信号S305−信号S304)を行
い、この減算結果に対して絶対値化回路212により絶
対値(|100/80−100/120|等)をとる
と、図4の(i)に示す信号S308が得られる。同様
に、減算回路210においては、信号S304と信号S
306の減算(=信号S306−信号S304)が行わ
れ、この減算結果に対して絶対値化回路213により絶
対値をとることにより、図4の(j)に示す信号S30
9が得られる。このケースでは、減算回路210におい
て、最初のフレームで(100/120)−(100/
120)=0、次のフレームで(100/80)−(1
00/80)=0となる。また、減算回路211におい
ては、信号S304と信号S307の減算(信号S30
7−信号S304)が行われ、この減算結果に対して絶
対値化回路214により絶対値をとることにより、図4
の(k)に示す信号S310が得られる。
The subtraction circuit 209 has a signal S304 and a signal S
Subtraction of 305 (= signal S305-signal S304) is performed, and the absolute value (| 100 / 80-100 / 120 | etc.) is taken by the absolute value conversion circuit 212 with respect to this subtraction result. The signal S308 shown in is obtained. Similarly, in the subtraction circuit 210, the signals S304 and S
The subtraction of 306 (= signal S306−signal S304) is performed, and the absolute value is obtained by the absolute value conversion circuit 213 with respect to the subtraction result, so that the signal S30 shown in (j) of FIG. 4 is obtained.
9 is obtained. In this case, in the subtraction circuit 210, (100/120) − (100 /
120) = 0, in the next frame (100/80)-(1
00/80) = 0. In the subtraction circuit 211, the signal S304 and the signal S307 are subtracted (the signal S30
7-signal S304) is performed, and the absolute value is obtained by the absolute value conversion circuit 214 with respect to this subtraction result.
The signal S310 shown in (k) is obtained.

【0021】信号S308,S309,S310のそれ
ぞれは、3入力最小値抽出回路215の第1〜第3の入
力端子215a〜215cに入力される。3入力最小値
抽出回路215は、入力されたS308〜S310の中
で最も値の小さい信号を抽出し、これを信号S311と
する。ここでは、図4の(i)〜(k)を比べると、図
4の(j)に示すように、信号S309が“0”であ
り、3信号中で最も平均値の小さいことがわかる。3入
力最小値抽出回路215から出力される信号S311
は、等価比較回路216〜218のそれぞれの一方の入
力端子に入力される。等価比較回路216の他方の入力
端子には信号S308が入力され、等価比較回路217
の他方の入力端子には信号S309が入力され、更に、
等価比較回路218の他方の入力端子には信号S310
が入力される。
The signals S308, S309 and S310 are input to the first to third input terminals 215a to 215c of the 3-input minimum value extraction circuit 215, respectively. The 3-input minimum value extraction circuit 215 extracts the signal having the smallest value among the input S308 to S310, and sets this as the signal S311. Here, comparing (i) to (k) of FIG. 4, it can be seen that the signal S309 is “0” and the average value is the smallest among the three signals, as shown in (j) of FIG. Signal S311 output from the 3-input minimum value extraction circuit 215
Is input to one input terminal of each of the equivalent comparison circuits 216 to 218. The signal S308 is input to the other input terminal of the equivalent comparison circuit 216, and the equivalent comparison circuit 217 is input.
The signal S309 is input to the other input terminal of the
The signal S310 is applied to the other input terminal of the equivalent comparison circuit 218.
Is entered.

【0022】等価比較回路216は信号S311と信号
S308を比較するが、信号S308は図4の(i)の
ように或る値を有しているのに対し、信号S311は
“0”であるため、図4の(m)のように、等価比較回
路216は“0”の信号S312を出力する。また、等
価比較回路217は信号S311と信号S309を比較
するが、両信号は同一内容であるため、図4の(n)の
ように、等価比較回路217は“1”の信号S313を
出力する。更に、等価比較回路216は信号S311と
信号S308を比較するが、信号S308は図4の
(i)のように或る値を有しているのに対し、信号S3
11は“0”であるため、図4の(o)のように、等価
比較回路216は“0”の信号S314を出力する。
The equivalent comparison circuit 216 compares the signal S311 with the signal S308. The signal S308 has a certain value as shown in (i) of FIG. 4, while the signal S311 is "0". Therefore, the equivalent comparison circuit 216 outputs the signal S312 of "0" as shown in (m) of FIG. Further, the equivalent comparison circuit 217 compares the signal S311 and the signal S309, but since both signals have the same content, the equivalent comparison circuit 217 outputs the signal S313 of "1" as shown in (n) of FIG. . Further, the equivalence comparison circuit 216 compares the signal S311 with the signal S308. The signal S308 has a certain value as shown in (i) of FIG.
Since 11 is "0", the equivalent comparison circuit 216 outputs the signal S314 of "0" as shown in (o) of FIG.

【0023】スイッチ回路219は、第1〜第3の制御
信号入力端子219d〜219fに入力された信号S3
12〜S314が“0”か“1”かに応じて、対応する
入力端子219a,219b,219cに入力された信
号S308,S309,S310の1つを選択する。こ
こでは、信号S313が“1”であるため、スイッチ2
19hのみがオンにされ、入力端子219bに入力され
ている図4の(g)の信号S306が選択される。この
信号S306は遅延回路220によって1フレーム分の
遅延が行われた後、図4の(p)のように、フリッカ補
正係数S22として出力端子221から出力され、図1
の乗算回路3及び乗算回路5に印加される。
The switch circuit 219 receives the signal S3 input to the first to third control signal input terminals 219d to 219f.
One of the signals S308, S309, S310 input to the corresponding input terminals 219a, 219b, 219c is selected depending on whether 12 to S314 are "0" or "1". Here, since the signal S313 is "1", the switch 2
Only 19h is turned on, and the signal S306 in FIG. 4G input to the input terminal 219b is selected. This signal S306 is delayed by one frame by the delay circuit 220 and then output from the output terminal 221 as the flicker correction coefficient S22 as shown in (p) of FIG.
Is applied to the multiplication circuit 3 and the multiplication circuit 5.

【0024】図4の(p)のフリッカ補正係数22b
と、図2の(b)のフリッカ補正係数22aを比較して
わかるように、映像信号S21のレベルが大きいときに
はフリッカ補正係数22aは小さい値(100/12
0)に設定され、映像信号S21のレベルが小さいとき
にはフリッカ補正係数22aが大きい値(100/8
0)であるのに対し、フリッカ補正係数22bは逆にな
っている。これにより、ノイズ成分は元のまましてノイ
ズリダクションでき、図7の(g)に示したようなノイ
ズ信号が映像信号上に残されることはなくなる。
Flicker correction coefficient 22b of FIG. 4 (p)
As can be seen by comparing the flicker correction coefficient 22a of FIG. 2B, the flicker correction coefficient 22a has a small value (100/12 when the level of the video signal S21 is high.
0) and the level of the video signal S21 is small, the flicker correction coefficient 22a is a large value (100/8).
0), while the flicker correction coefficient 22b is reversed. As a result, noise reduction can be performed with the noise component as it is, and the noise signal as shown in FIG. 7G is not left on the video signal.

【0025】図5は、フリッカ補正係数抽出回路2の他
の構成例を示す。このフリッカ補正係数抽出回路2にお
ける全体構成は図3に示した通りであり、また、全体の
動作は図4に示した通りであるが、図3のフレーム平均
値計算回路202に代え、ライン平均値計算回路501
を用いたところに特徴がある。ライン平均値計算回路5
01からは、ライン平均値502が出力され、平均値計
算回路203及び除算器204に入力される。
FIG. 5 shows another example of the configuration of the flicker correction coefficient extraction circuit 2. The overall configuration of the flicker correction coefficient extraction circuit 2 is as shown in FIG. 3 and the overall operation is as shown in FIG. 4, but instead of the frame average value calculation circuit 202 of FIG. Value calculation circuit 501
It is characterized by using. Line average value calculation circuit 5
The line average value 502 is output from 01, and is input to the average value calculation circuit 203 and the divider 204.

【0026】図1〜図4ではフリッカ補正係数抽出回路
2の出力がフレーム単位で更新されたのに対し、図5の
構成によれば、走査線(ライン)単位で変更されるよう
になる。これにより、CMOS(Complementary Metal
Oxide Semiconductor )イメージセンサカメラ(image
sensor camera )のような走査線における段差として現
れるフリッカにも対応可能になる。
1 to 4, the output of the flicker correction coefficient extraction circuit 2 is updated on a frame-by-frame basis, whereas according to the configuration of FIG. 5, it is changed on a scanning line (line) basis. As a result, CMOS (Complementary Metal)
Oxide Semiconductor image sensor camera (image
It is also possible to deal with flicker that appears as a step in the scanning line such as sensor camera).

【0027】[0027]

【発明の効果】以上より明らかなように、本発明のフリ
ッカ補正回路によれば、フリッカ補正手段によってフリ
ッカ補正係数を求め、このフリッカ補正係数を用いてフ
リッカ補正を行うと共に、フリッカ補正後の映像信号に
含むノイズ成分のレベルに応じたスライスレベルを前記
フリッカ補正係数に基づいて変更することによりノイズ
を除去するノイズリダクション手段を備える構成にした
ので、画像信号のエッジを鈍らせたり、ノイズを多く残
すことの無いフリッカ補正回路を得ることができる。
As is apparent from the above, according to the flicker correction circuit of the present invention, the flicker correction coefficient is obtained by the flicker correction means, the flicker correction coefficient is used to perform the flicker correction, and the image after the flicker correction is performed. Since the noise reduction means for removing the noise by changing the slice level according to the level of the noise component included in the signal based on the flicker correction coefficient is provided, the edge of the image signal is blunted or the noise is increased. A flicker correction circuit that does not remain can be obtained.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のフリッカ補正回路の構成を示すブロッ
ク図である。
FIG. 1 is a block diagram showing a configuration of a flicker correction circuit of the present invention.

【図2】図1に示したフリッカ補正回路の動作を示すタ
イミングチャートである。
FIG. 2 is a timing chart showing the operation of the flicker correction circuit shown in FIG.

【図3】フリッカ補正係数抽出回路2の詳細構成を示す
ブロック図である。
FIG. 3 is a block diagram showing a detailed configuration of a flicker correction coefficient extraction circuit 2.

【図4】図3のフリッカ補正係数抽出回路の動作を示す
タイミングチャートである。
FIG. 4 is a timing chart showing the operation of the flicker correction coefficient extraction circuit of FIG.

【図5】本発明にかかるフリッカ補正係数抽出回路の他
の構成例を示すブロック図である。
FIG. 5 is a block diagram showing another configuration example of the flicker correction coefficient extraction circuit according to the present invention.

【図6】従来のフリッカ補正回路を示すブロック図であ
る。
FIG. 6 is a block diagram showing a conventional flicker correction circuit.

【図7】図6の構成のフリッカ補正回路の動作を示すタ
イミングチャートである。
7 is a timing chart showing an operation of the flicker correction circuit having the configuration of FIG.

【符号の説明】[Explanation of symbols]

1,6,8,201 入力端子 2 フリッカ補正係数抽出回路 3 乗算回路 4 ノイズ成分抽出用ハイパスフィルタ回路 5,9 乗算回路 7 レベルスライス回路 10,209,210,211 減算回路 11,221 出力端子 100 フリッカ補正回路 202 フレーム平均値計算回路 203 平均値計算回路 204 除算器 205,206, 207,208,220 遅延回路 212,213,214 絶対値化回路(ABS) 215 3入力最小値抽出回路 216,217,218 等価比較回路 219 スイッチ回路 219a〜219c 入力端 219d〜219f 制御信号端子 501 ライン平均値計算回路 1,6,8,201 Input terminal 2 Flicker correction coefficient extraction circuit 3 Multiplier circuit 4 High-pass filter circuit for noise component extraction 5,9 Multiplier circuit 7 level slice circuit 10,209,210,211 Subtraction circuit 11,221 output terminals 100 Flicker correction circuit 202 Frame average value calculation circuit 203 Average value calculation circuit 204 divider 205, 206, 207, 208, 220 Delay circuit 212, 213, 214 Absolute value conversion circuit (ABS) 215 3-input minimum value extraction circuit 216, 217, 218 Equivalent comparison circuit 219 switch circuit 219a to 219c Input end 219d to 219f control signal terminals 501 line average value calculation circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 フリッカが生じている映像信号にフリッ
カ補正係数を掛けてレベルを均一にし、前記映像信号に
周期的な変動が現れないようにするフリッカ補正手段
と、 前記フリッカ補正手段によりフリッカ補正が行われた映
像信号からノイズ成分を抽出し、このノイズ成分のレベ
ルに応じたスライスレベルを前記フリッカ補正手段によ
る前記フリッカ補正係数に基づいて設定することにより
前記ノイズ成分を除去するノイズリダクション手段を備
えることを特徴とするフリッカ補正回路。
1. A flicker correction unit that multiplies a flicker-occurring video signal by a flicker correction coefficient to make the level uniform and prevents periodic fluctuations from appearing in the video signal; and flicker correction by the flicker correction unit. Noise reduction means for removing the noise component by extracting a noise component from the image signal subjected to the above step and setting a slice level corresponding to the level of the noise component based on the flicker correction coefficient by the flicker correction means. A flicker correction circuit comprising.
【請求項2】 前記ノイズリダクション手段は、前記フ
リッカ補正手段によりフリッカ補正が行われた前記映像
信号からノイズ成分を抽出するノイズ成分抽出用ハイパ
スフィルタ回路と、 前記フリッカ補正手段による前記フリッカ補正係数と前
記スライスレベルを決定するレベルスライス信号とを乗
算する第1の乗算回路と、 前記ノイズ成分抽出用ハイパスフィルタ回路の出力信号
に対して前記第1の乗算回路の出力信号によりスライス
レベルを設定して前記フリッカ補正が行われた映像信号
からエッジ成分を除去するレベルスライス回路と、 前記レベルスライス回路の出力信号に対してノイズリダ
クションを決めるための係数を乗算する第2の乗算回路
と、 前記フリッカ補正が行われた映像信号から前記第2の乗
算回路の出力信号を減算する減算回路を備えることを特
徴とする請求項1記載のフリッカ補正回路。
2. A noise component extracting high-pass filter circuit for extracting a noise component from the video signal subjected to flicker correction by the flicker correction unit, the noise reduction unit, and the flicker correction coefficient by the flicker correction unit. A first multiplication circuit that multiplies with a level slice signal that determines the slice level; and a slice level is set by the output signal of the first multiplication circuit with respect to the output signal of the noise component extraction high-pass filter circuit. A level slice circuit for removing edge components from the flicker-corrected video signal; a second multiplication circuit for multiplying an output signal of the level slice circuit by a coefficient for determining noise reduction; Subtracting the output signal of the second multiplication circuit from the video signal Flicker correction circuit according to claim 1, characterized in that it comprises the that subtraction circuit.
【請求項3】 前記フリッカ補正係数抽出回路は、前記
フリッカが生じている映像信号のレベルの平均値を求め
てフリッカ補正係数を算出する平均値算出手段と、 前記平均値算出手段の出力信号の遅延を段階的に行う複
数の遅延回路と、 前記複数の遅延回路のそれぞれの入出力間のフリッカ補
正係数の差値を求める減算手段と、 前記減算手段により得られた前記差値の内で最も小さい
値を比較基準にして前記複数の遅延回路の各出力信号の
出力の可否を決定する選択手段を備えることを特徴とす
る請求項1記載のフリッカ補正回路。
3. The flicker correction coefficient extraction circuit obtains an average value of the level of the video signal in which the flicker has occurred and calculates an average value of flicker correction coefficients, and an output signal of the average value calculation means. A plurality of delay circuits that perform delay in stages, a subtraction unit that obtains a difference value of the flicker correction coefficient between the input and the output of each of the plurality of delay circuits, and the most of the difference values obtained by the subtraction unit. The flicker correction circuit according to claim 1, further comprising a selection unit that determines whether or not to output each output signal of the plurality of delay circuits with a small value as a comparison reference.
【請求項4】 平均値算出手段は、前記フリッカが生じ
ている映像信号の平均値として、この映像信号のフレー
ム又は走査線の平均値を求めることを特徴とする請求項
1記載の3記載のフリッカ補正回路。
4. The average value calculating means obtains an average value of a frame or a scanning line of the video signal as an average value of the video signal in which the flicker has occurred. Flicker correction circuit.
JP2001358818A 2001-11-26 2001-11-26 Flicker correction circuit Expired - Fee Related JP3716784B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001358818A JP3716784B2 (en) 2001-11-26 2001-11-26 Flicker correction circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001358818A JP3716784B2 (en) 2001-11-26 2001-11-26 Flicker correction circuit

Publications (2)

Publication Number Publication Date
JP2003163840A true JP2003163840A (en) 2003-06-06
JP3716784B2 JP3716784B2 (en) 2005-11-16

Family

ID=19169932

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001358818A Expired - Fee Related JP3716784B2 (en) 2001-11-26 2001-11-26 Flicker correction circuit

Country Status (1)

Country Link
JP (1) JP3716784B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006246249A (en) * 2005-03-04 2006-09-14 Toshiba Corp Device and method for processing image signal
JP2009194440A (en) * 2008-02-12 2009-08-27 Canon Inc Imaging apparatus

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006246249A (en) * 2005-03-04 2006-09-14 Toshiba Corp Device and method for processing image signal
JP2009194440A (en) * 2008-02-12 2009-08-27 Canon Inc Imaging apparatus

Also Published As

Publication number Publication date
JP3716784B2 (en) 2005-11-16

Similar Documents

Publication Publication Date Title
KR100567475B1 (en) Image processing device, image processing method, and recording medium for storing image processing program
EP2323100A2 (en) Visual processing apparatus, display apparatus, visual processing method, program and integrated circuit
US20100013953A1 (en) Imaging apparatus and flicker detection method
US20050280739A1 (en) Motion adaptive noise reduction apparatus and method for video signals
JP2012247873A (en) Image processing apparatus and method
JP2009081684A (en) Flicker reduction device
KR20040076286A (en) Method and apparatus for scaling the power consumption of a video processor
JP2006279656A (en) Image processing apparatus
JP3873917B2 (en) Image processing apparatus, image processing method, and image processing program
JP4331026B2 (en) Flicker noise detection method, flicker noise reduction method, and flicker noise detection circuit
JP3902487B2 (en) Image processing apparatus and method, recording medium, and program
JPH11289473A (en) Contour correction circuit
JP2003163840A (en) Flicker correction circuit
JP3630093B2 (en) Video data correction apparatus and video data correction method
JP4693919B2 (en) Video display device and video display method
JP4027433B2 (en) Image signal histogram calculation device
JP2006121274A (en) Scene change detecting device
JP2010245998A (en) Frame circulation type noise reduction device, and frame circulation type noise reduction method
JP2002077619A (en) Image processing apparatus
JP2006033230A (en) Device and method for processing video signal, and program
JP2005204096A (en) Circuit for correcting image quality
JPH114363A (en) Contour correction circuit
JP2004080299A (en) Circuit and method for removing noise
JP2001285672A (en) Contour correction device
JP2007165955A (en) Vertical synchronizing signal generator

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050809

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050822

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080909

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090909

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090909

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100909

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110909

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120909

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130909

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees