JP2003152083A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2003152083A JP2003152083A JP2001344393A JP2001344393A JP2003152083A JP 2003152083 A JP2003152083 A JP 2003152083A JP 2001344393 A JP2001344393 A JP 2001344393A JP 2001344393 A JP2001344393 A JP 2001344393A JP 2003152083 A JP2003152083 A JP 2003152083A
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- capacitor
- power supply
- semiconductor integrated
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- Pending
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Semiconductor Integrated Circuits (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 マイクロコンピュータの外部にキャパシタや
電池などを設けなくても主電源が寸断した時のデータ保
持を可能とする。 【解決手段】 半導体集積回路の内部に形成されたキャ
パシタを有し、外部端子を介して供給される電圧電圧を
上記内部回路に供給可能な電圧保持回路（２）を設け、
さらに上記外部端子を介して供給された電圧を検出する
ための電圧検出回路（１）と、その検出結果に基づい
て、上記外部端子から上記内部回路及び上記電源保持回
路に至る電源経路を遮断可能なスイッチ（ＳＷ１０）
と、上記電圧検出回路の検出結果に基づいて上記内部回
路を低消費電力状態に切り換え可能な制御回路（５）と
を設け、電圧保持回路を半導体集積回路に内蔵すること
で、主電源が寸断した時のデータ保持を可能とする。
電池などを設けなくても主電源が寸断した時のデータ保
持を可能とする。 【解決手段】 半導体集積回路の内部に形成されたキャ
パシタを有し、外部端子を介して供給される電圧電圧を
上記内部回路に供給可能な電圧保持回路（２）を設け、
さらに上記外部端子を介して供給された電圧を検出する
ための電圧検出回路（１）と、その検出結果に基づい
て、上記外部端子から上記内部回路及び上記電源保持回
路に至る電源経路を遮断可能なスイッチ（ＳＷ１０）
と、上記電圧検出回路の検出結果に基づいて上記内部回
路を低消費電力状態に切り換え可能な制御回路（５）と
を設け、電圧保持回路を半導体集積回路に内蔵すること
で、主電源が寸断した時のデータ保持を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
さらにはそれにおける電源寸断の対策技術に関し、例え
ばガスメータの測定結果を処理するためのマイクロコン
ピュータに適用して有効な技術に関する。
さらにはそれにおける電源寸断の対策技術に関し、例え
ばガスメータの測定結果を処理するためのマイクロコン
ピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】半導体メモリのバックアップ回路技術に
ついて記載された文献の例としては、特開平７−２７１
６８１号公報がある。これによれば、電源入力をアノー
ド側に受けるダイオードと、ダイオードのカソード側に
接続される抵抗とスーパキャパシタとの直列回路と、一
次電池と、ダイオードのカソード側の出力と一次電池の
出力とを切替える切替手段とを具備し、切替手段の出力
により半導体メモリをバックアップすることによって、
電源投入している時間が短い場合や投入頻度が低い使用
方でも確実にバックアップを可能としている。
ついて記載された文献の例としては、特開平７−２７１
６８１号公報がある。これによれば、電源入力をアノー
ド側に受けるダイオードと、ダイオードのカソード側に
接続される抵抗とスーパキャパシタとの直列回路と、一
次電池と、ダイオードのカソード側の出力と一次電池の
出力とを切替える切替手段とを具備し、切替手段の出力
により半導体メモリをバックアップすることによって、
電源投入している時間が短い場合や投入頻度が低い使用
方でも確実にバックアップを可能としている。
【０００３】寸断処理方法について記載された文献の例
としては、特開平５−２８２０７９号公報がある。これ
によれば、通常は、スイッチ回路を介してＣＰＵに電源
電圧が供給され、この電源電圧が低下すると電圧検出回
路の出力はロウレベルとなり、スイッチ回路はオフして
ＣＰＵはスタンバイ状態になり、コンデンサでバックア
ップされるようになっている。そして、電源電圧が復帰
すると、まずスイッチ回路がオンしてＣＰＵに電源電圧
が印加された後、割り込み信号が伝達され、続いてリセ
ットが解除され、電源電圧をロスすることなく前記ＣＰ
Ｕを駆動するようにした技術が提案されている。
としては、特開平５−２８２０７９号公報がある。これ
によれば、通常は、スイッチ回路を介してＣＰＵに電源
電圧が供給され、この電源電圧が低下すると電圧検出回
路の出力はロウレベルとなり、スイッチ回路はオフして
ＣＰＵはスタンバイ状態になり、コンデンサでバックア
ップされるようになっている。そして、電源電圧が復帰
すると、まずスイッチ回路がオンしてＣＰＵに電源電圧
が印加された後、割り込み信号が伝達され、続いてリセ
ットが解除され、電源電圧をロスすることなく前記ＣＰ
Ｕを駆動するようにした技術が提案されている。
【０００４】半導体メモリのバックアップ回路技術につ
いて記載された文献の例としては、開平１０−１５４１
０６号公報がある。これによれば、主電源を投入後、ス
ーパーキャパシタの充電電圧がＶｒｅｓ以下の状態で主
電源の遮断があった場合でも、スーパーキャパシタと電
解コンデンサとを併用することにより、一次電池を用い
ず、且つ確実に半導体メモリがバックアップされる回路
が提案されている。
いて記載された文献の例としては、開平１０−１５４１
０６号公報がある。これによれば、主電源を投入後、ス
ーパーキャパシタの充電電圧がＶｒｅｓ以下の状態で主
電源の遮断があった場合でも、スーパーキャパシタと電
解コンデンサとを併用することにより、一次電池を用い
ず、且つ確実に半導体メモリがバックアップされる回路
が提案されている。
【０００５】
【発明が解決しようとする課題】主電源の寸断等により
マイクロコンピュータ内部のＲＡＭやレジスタの保持デ
ータを失うことがないように、主電源が寸断した場合に
は直ちに、マイクロコンピュータの外部に配置されたキ
ャパシタや電池から電源供給が行われる。
マイクロコンピュータ内部のＲＡＭやレジスタの保持デ
ータを失うことがないように、主電源が寸断した場合に
は直ちに、マイクロコンピュータの外部に配置されたキ
ャパシタや電池から電源供給が行われる。
【０００６】しかしながら、主電源が寸断した時の対策
として、マイクロコンピュータの外部に配置されたキャ
パシタや電池を用いる場合、マイクロコンピュータの外
部に配置されたキャパシタや電池などの部品点数が多く
なり、そのことがマイクロコンピュータ応用システムの
小型化・低価格化を阻害していることが本願発明者によ
って見いだされた。
として、マイクロコンピュータの外部に配置されたキャ
パシタや電池を用いる場合、マイクロコンピュータの外
部に配置されたキャパシタや電池などの部品点数が多く
なり、そのことがマイクロコンピュータ応用システムの
小型化・低価格化を阻害していることが本願発明者によ
って見いだされた。
【０００７】本発明の目的は、マイクロコンピュータの
外部にキャパシタや電池などを設けなくても主電源が寸
断した時のデータ保持を可能とするための技術を提供す
ることにある。
外部にキャパシタや電池などを設けなくても主電源が寸
断した時のデータ保持を可能とするための技術を提供す
ることにある。
【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１０】〔１〕半導体集積回路の内部に形成された
キャパシタを有し、外部端子を介して供給される電圧電
圧を上記内部回路に供給可能な電圧保持回路を設け、さ
らに、上記外部端子を介して供給された電圧を検出する
ための電圧検出回路と、上記電圧検出回路の検出結果に
基づいて、上記外部端子から上記内部回路及び上記電源
保持回路に至る電源経路を遮断可能なスイッチと、上記
電圧検出回路の検出結果に基づいて上記内部回路を低消
費電力状態に切り換え可能な制御回路とを設ける。
キャパシタを有し、外部端子を介して供給される電圧電
圧を上記内部回路に供給可能な電圧保持回路を設け、さ
らに、上記外部端子を介して供給された電圧を検出する
ための電圧検出回路と、上記電圧検出回路の検出結果に
基づいて、上記外部端子から上記内部回路及び上記電源
保持回路に至る電源経路を遮断可能なスイッチと、上記
電圧検出回路の検出結果に基づいて上記内部回路を低消
費電力状態に切り換え可能な制御回路とを設ける。
【００１１】上記手段によれば、上記電圧検出回路は、
上記外部端子を介して供給された電圧を検出し、上記ス
イッチは、上記電圧検出回路の検出結果に基づいて上記
外部端子から上記内部回路及び上記電源保持回路に至る
電源経路を遮断する。これによって、上記電圧保持回路
の蓄積電荷が半導体集積回路の外部に流出するのを阻止
する。上記電圧保持回路が半導体集積回路に内蔵される
ことにより、キャパシタや電池などを半導体集積回路の
外部に設けなくても主電源が寸断した時の上記半導体集
積回路におけるデータ保持が可能とされる。
上記外部端子を介して供給された電圧を検出し、上記ス
イッチは、上記電圧検出回路の検出結果に基づいて上記
外部端子から上記内部回路及び上記電源保持回路に至る
電源経路を遮断する。これによって、上記電圧保持回路
の蓄積電荷が半導体集積回路の外部に流出するのを阻止
する。上記電圧保持回路が半導体集積回路に内蔵される
ことにより、キャパシタや電池などを半導体集積回路の
外部に設けなくても主電源が寸断した時の上記半導体集
積回路におけるデータ保持が可能とされる。
【００１２】〔２〕半導体集積回路の内部に形成された
キャパシタを有し、外部端子を介して供給される電圧電
圧を上記内部回路に供給可能な電圧保持回路を設け、さ
らに、上記外部端子を介して供給された電圧を第１基準
電圧と比較することで検出可能な第１電圧検出回路と、
上記第１電圧検出回路の検出結果に基づいて、上記外部
端子から上記内部回路及び上記電源保持回路に至る電源
経路を遮断可能な第１スイッチと、上記第１電圧保持回
路の端子電圧を、上記第１基準電圧よりも低い第２基準
電圧に基づいて検出可能な第２電圧検出回路と、外部に
配置された外部キャパシタから伝達された電圧と、第２
基準電圧とを比較することによって上記外部キャパシタ
から伝達された電圧を検出可能な第３電圧検出回路と、
上記第３電圧検出回路の検出結果に基づいて、上記外部
キャパシタから上記内部回路及び上記電源保持回路に至
る電源経路を遮断可能な第２スイッチと、上記第１電圧
検出回路の検出結果に基づいて上記内部回路を第１低消
費電力状態に切り換え、上記第２検出回路の検出結果に
基づいて上記内部回路を上記低消費電力状態よりも更に
電力消費が少ない第２低消費電力状態に切り換え可能な
制御回路とを設ける。
キャパシタを有し、外部端子を介して供給される電圧電
圧を上記内部回路に供給可能な電圧保持回路を設け、さ
らに、上記外部端子を介して供給された電圧を第１基準
電圧と比較することで検出可能な第１電圧検出回路と、
上記第１電圧検出回路の検出結果に基づいて、上記外部
端子から上記内部回路及び上記電源保持回路に至る電源
経路を遮断可能な第１スイッチと、上記第１電圧保持回
路の端子電圧を、上記第１基準電圧よりも低い第２基準
電圧に基づいて検出可能な第２電圧検出回路と、外部に
配置された外部キャパシタから伝達された電圧と、第２
基準電圧とを比較することによって上記外部キャパシタ
から伝達された電圧を検出可能な第３電圧検出回路と、
上記第３電圧検出回路の検出結果に基づいて、上記外部
キャパシタから上記内部回路及び上記電源保持回路に至
る電源経路を遮断可能な第２スイッチと、上記第１電圧
検出回路の検出結果に基づいて上記内部回路を第１低消
費電力状態に切り換え、上記第２検出回路の検出結果に
基づいて上記内部回路を上記低消費電力状態よりも更に
電力消費が少ない第２低消費電力状態に切り換え可能な
制御回路とを設ける。
【００１３】上記手段によれば、第１電圧検出回路は、
上記外部端子を介して供給された電圧を第１基準電圧と
比較することで検出し、第１スイッチは、上記第１電圧
検出回路の検出結果に基づいて、上記外部端子から上記
内部回路及び上記電源保持回路に至る電源経路を遮断す
る。第２電圧検出回路は、上記第１電圧保持回路の端子
電圧を第２基準電圧に基づいて検出する。第３電圧検出
回路は、外部に配置された外部キャパシタから伝達され
た電圧と、第２基準電圧とを比較することによって上記
外部キャパシタから伝達された電圧を検出し、第２スイ
ッチは、上記第３電圧検出回路の検出結果に基づいて、
上記外部キャパシタから上記内部回路及び上記電源保持
回路に至る電源経路を遮断する。制御回路は、上記第１
電圧検出回路の検出結果に基づいて上記内部回路を第１
低消費電力状態に切り換え、上記第２検出回路の検出結
果に基づいて上記内部回路を上記低消費電力状態よりも
更に電力消費が少ない第２低消費電力状態に切り換え
る。
上記外部端子を介して供給された電圧を第１基準電圧と
比較することで検出し、第１スイッチは、上記第１電圧
検出回路の検出結果に基づいて、上記外部端子から上記
内部回路及び上記電源保持回路に至る電源経路を遮断す
る。第２電圧検出回路は、上記第１電圧保持回路の端子
電圧を第２基準電圧に基づいて検出する。第３電圧検出
回路は、外部に配置された外部キャパシタから伝達され
た電圧と、第２基準電圧とを比較することによって上記
外部キャパシタから伝達された電圧を検出し、第２スイ
ッチは、上記第３電圧検出回路の検出結果に基づいて、
上記外部キャパシタから上記内部回路及び上記電源保持
回路に至る電源経路を遮断する。制御回路は、上記第１
電圧検出回路の検出結果に基づいて上記内部回路を第１
低消費電力状態に切り換え、上記第２検出回路の検出結
果に基づいて上記内部回路を上記低消費電力状態よりも
更に電力消費が少ない第２低消費電力状態に切り換え
る。
【００１４】上記電圧保持回路が半導体集積回路に内蔵
されることにより、キャパシタや電池などを半導体集積
回路の外部に設けなくても主電源が寸断した時の上記半
導体集積回路におけるデータ保持が可能とされる。ま
た、外部に配置された外部キャパシタから伝達された電
圧と、第２基準電圧とが比較され、それに基づいて上記
外部キャパシタから上記内部回路及び上記電源保持回路
に至る電源経路が遮断されることによって、上記外部キ
ャパシタの蓄積電荷が、高電位側電源の端子を介して半
導体集積回路の外部に流出されるのが阻止されるため、
上記外部キャパシタの併用が可能とされる。
されることにより、キャパシタや電池などを半導体集積
回路の外部に設けなくても主電源が寸断した時の上記半
導体集積回路におけるデータ保持が可能とされる。ま
た、外部に配置された外部キャパシタから伝達された電
圧と、第２基準電圧とが比較され、それに基づいて上記
外部キャパシタから上記内部回路及び上記電源保持回路
に至る電源経路が遮断されることによって、上記外部キ
ャパシタの蓄積電荷が、高電位側電源の端子を介して半
導体集積回路の外部に流出されるのが阻止されるため、
上記外部キャパシタの併用が可能とされる。
【００１５】〔３〕半導体集積回路の内部に形成された
キャパシタを有し、外部端子を介して供給される電圧電
圧を上記内部回路に供給可能な電圧保持回路を設け、さ
らに、上記外部端子を介して供給された電圧を第１基準
電圧と比較することで検出可能な第１電圧検出回路と、
上記第１電圧検出回路の検出結果に基づいて、上記外部
端子から上記内部回路及び上記電源保持回路に至る電源
経路を遮断可能なスイッチと、上記電圧保持回路の端子
電圧を、上記第１基準電圧よりも低い第２基準電圧と比
較することで検出可能な第２電圧検出回路と、上記第１
電圧検出回路の検出結果に基づいて上記内部回路を第１
低消費電力状態に切り換え、上記第２検出回路の検出結
果に基づいて上記内部回路を上記低消費電力状態よりも
更に電力消費が少ない第２低消費電力状態に切り換え可
能な制御回路とを設ける。
キャパシタを有し、外部端子を介して供給される電圧電
圧を上記内部回路に供給可能な電圧保持回路を設け、さ
らに、上記外部端子を介して供給された電圧を第１基準
電圧と比較することで検出可能な第１電圧検出回路と、
上記第１電圧検出回路の検出結果に基づいて、上記外部
端子から上記内部回路及び上記電源保持回路に至る電源
経路を遮断可能なスイッチと、上記電圧保持回路の端子
電圧を、上記第１基準電圧よりも低い第２基準電圧と比
較することで検出可能な第２電圧検出回路と、上記第１
電圧検出回路の検出結果に基づいて上記内部回路を第１
低消費電力状態に切り換え、上記第２検出回路の検出結
果に基づいて上記内部回路を上記低消費電力状態よりも
更に電力消費が少ない第２低消費電力状態に切り換え可
能な制御回路とを設ける。
【００１６】上記手段によれば、第１電圧検出回路は、
上記外部端子を介して供給された電圧を第１基準電圧と
比較することで検出し、第１スイッチは、上記第１電圧
検出回路の検出結果に基づいて、上記外部端子から上記
内部回路及び上記電源保持回路に至る電源経路を遮断す
る。第２電圧検出回路は、上記第１電圧保持回路の端子
電圧を第２基準電圧に基づいて検出する。制御回路は、
上記第１電圧検出回路の検出結果に基づいて上記内部回
路を第１低消費電力状態に切り換え、上記第２検出回路
の検出結果に基づいて上記内部回路を上記低消費電力状
態よりも更に電力消費が少ない第２低消費電力状態に切
り換える。このため、キャパシタや電池などを半導体集
積回路の外部に設けなくても主電源が寸断した時の上記
半導体集積回路におけるデータ保持が可能とされる。
上記外部端子を介して供給された電圧を第１基準電圧と
比較することで検出し、第１スイッチは、上記第１電圧
検出回路の検出結果に基づいて、上記外部端子から上記
内部回路及び上記電源保持回路に至る電源経路を遮断す
る。第２電圧検出回路は、上記第１電圧保持回路の端子
電圧を第２基準電圧に基づいて検出する。制御回路は、
上記第１電圧検出回路の検出結果に基づいて上記内部回
路を第１低消費電力状態に切り換え、上記第２検出回路
の検出結果に基づいて上記内部回路を上記低消費電力状
態よりも更に電力消費が少ない第２低消費電力状態に切
り換える。このため、キャパシタや電池などを半導体集
積回路の外部に設けなくても主電源が寸断した時の上記
半導体集積回路におけるデータ保持が可能とされる。
【００１７】このとき、上記電圧保持回路は、上記電圧
保持回路は、それぞれ所定の機能を有する機能モジュー
ル、及び上記機能モジュールと外部との結合を可能とす
るための端子の形成領域を除いて形成されたキャパシタ
と、上記キャパシタに直列接続された抵抗とを含んで構
成することができる。
保持回路は、それぞれ所定の機能を有する機能モジュー
ル、及び上記機能モジュールと外部との結合を可能とす
るための端子の形成領域を除いて形成されたキャパシタ
と、上記キャパシタに直列接続された抵抗とを含んで構
成することができる。
【００１８】上記電圧保持回路は、それぞれ所定の機能
を有する機能モジュール、及び上記機能モジュールと外
部との結合を可能とするための端子の形成領域を除いて
形成されたキャパシタと、上記キャパシタに直列接続さ
れたダイオードと、上記第１検出回路の出力信に基づい
て上記ダイオードを短絡可能なトランジスタとを含んで
構成することができる。
を有する機能モジュール、及び上記機能モジュールと外
部との結合を可能とするための端子の形成領域を除いて
形成されたキャパシタと、上記キャパシタに直列接続さ
れたダイオードと、上記第１検出回路の出力信に基づい
て上記ダイオードを短絡可能なトランジスタとを含んで
構成することができる。
【００１９】上記電圧保持回路は、上記電圧保持回路
は、それぞれ所定の機能を有する機能モジュール、及び
上記機能モジュールと外部との結合を可能とするための
端子の形成領域を除いて形成されたキャパシタと、上記
キャパシタに直列接続されたダイオードと、上記第１検
出回路の出力信に基づいて上記ダイオードを短絡可能な
トランジスタとを含んで構成することができる。
は、それぞれ所定の機能を有する機能モジュール、及び
上記機能モジュールと外部との結合を可能とするための
端子の形成領域を除いて形成されたキャパシタと、上記
キャパシタに直列接続されたダイオードと、上記第１検
出回路の出力信に基づいて上記ダイオードを短絡可能な
トランジスタとを含んで構成することができる。
【００２０】上記電圧保持回路は、それぞれ所定の機能
を有する機能モジュール、及び上記機能モジュールと外
部との結合を可能とするための端子の形成領域を除いて
形成されたキャパシタと、上記キャパシタに直列接続さ
れた抵抗とを含んで構成することができ、上記キャパシ
タは、第１ポリシリコン層と、上記第１ポリシリコン層
に積層された絶縁膜と、上記絶縁膜に積層された第２ポ
リシリコン層とを含んで構成することができる。
を有する機能モジュール、及び上記機能モジュールと外
部との結合を可能とするための端子の形成領域を除いて
形成されたキャパシタと、上記キャパシタに直列接続さ
れた抵抗とを含んで構成することができ、上記キャパシ
タは、第１ポリシリコン層と、上記第１ポリシリコン層
に積層された絶縁膜と、上記絶縁膜に積層された第２ポ
リシリコン層とを含んで構成することができる。
【００２１】上記電圧保持回路は、それぞれ所定の機能
を有する機能モジュール、及び上記機能モジュールと外
部との結合を可能とするための端子の形成領域を除いて
形成されたキャパシタと、上記キャパシタに直列接続さ
れた抵抗とを含んで構成することができ、上記キャパシ
タは、第１ポリシリコン層と、上記第１ポリシリコン層
に積層された絶縁膜と、上記絶縁膜に積層された第２ポ
リシリコン層とを含んで成る。
を有する機能モジュール、及び上記機能モジュールと外
部との結合を可能とするための端子の形成領域を除いて
形成されたキャパシタと、上記キャパシタに直列接続さ
れた抵抗とを含んで構成することができ、上記キャパシ
タは、第１ポリシリコン層と、上記第１ポリシリコン層
に積層された絶縁膜と、上記絶縁膜に積層された第２ポ
リシリコン層とを含んで成る。
【００２２】上記電圧保持回路は、それぞれ所定の機能
を有する機能モジュールと、上記機能モジュールと外部
との結合を可能とするための端子とを含む半導体チップ
と、上記機能モジュール及び上記端子の形成領域を除く
領域に形成されたキャパシタと、上記キャパシタに直列
接続された抵抗とを含んで構成することができ、上記キ
ャパシタは、半導体基板と、上記半導体基板に形成され
た酸化膜と、上記酸化膜に積層されたポリシリコン層と
を含んで構成することができる。
を有する機能モジュールと、上記機能モジュールと外部
との結合を可能とするための端子とを含む半導体チップ
と、上記機能モジュール及び上記端子の形成領域を除く
領域に形成されたキャパシタと、上記キャパシタに直列
接続された抵抗とを含んで構成することができ、上記キ
ャパシタは、半導体基板と、上記半導体基板に形成され
た酸化膜と、上記酸化膜に積層されたポリシリコン層と
を含んで構成することができる。
【００２３】上記電圧保持回路は、それぞれ所定の機能
を有する機能モジュール、及び上記機能モジュールと外
部との結合を可能とするための端子の形成領域を除いて
形成されたキャパシタと、上記キャパシタに直列接続さ
れた抵抗とを含んで構成することができ、上記キャパシ
タは、半導体基板と、上記半導体基板に形成された酸化
膜と、上記酸化膜に積層されたポリシリコン層とを含ん
で構成することができる。
を有する機能モジュール、及び上記機能モジュールと外
部との結合を可能とするための端子の形成領域を除いて
形成されたキャパシタと、上記キャパシタに直列接続さ
れた抵抗とを含んで構成することができ、上記キャパシ
タは、半導体基板と、上記半導体基板に形成された酸化
膜と、上記酸化膜に積層されたポリシリコン層とを含ん
で構成することができる。
【００２４】
【発明の実施の形態】図１２には、本発明にかかる半導
体集積回路の一例であるマイクロコンピュータが適用さ
れた自動通報システムが示される。この自動通報システ
ムは、マイクロコンピュータ応用システムの一例とされ
る。
体集積回路の一例であるマイクロコンピュータが適用さ
れた自動通報システムが示される。この自動通報システ
ムは、マイクロコンピュータ応用システムの一例とされ
る。
【００２５】図１２に示される自動通報システムは、特
に制限されないが、マイクロコンピュータ１０、通信用
回路１２１、ガスメータインタフェース１２２、スイッ
チインタフェース１２４を含む。ガスメータインタフェ
ース１２２は、ガスの流量を測定するためのガスメータ
１２３と、マイクロコンピュータ１との間に介在され、
ガスメータ１２３からの流量信号はガスメータインタフ
ェース１２２を介してマイクロコンピュータ１０に伝達
される。スイッチインタフェース１２４は、ガスボンベ
を交換したときにリセットするためのリセットスイッチ
１２５とマイクロコンピュータ１０との間に介在され、
ボンベリセットスイッチ１２５の状態をマイクロコンピ
ュータ１０に伝達する。
に制限されないが、マイクロコンピュータ１０、通信用
回路１２１、ガスメータインタフェース１２２、スイッ
チインタフェース１２４を含む。ガスメータインタフェ
ース１２２は、ガスの流量を測定するためのガスメータ
１２３と、マイクロコンピュータ１との間に介在され、
ガスメータ１２３からの流量信号はガスメータインタフ
ェース１２２を介してマイクロコンピュータ１０に伝達
される。スイッチインタフェース１２４は、ガスボンベ
を交換したときにリセットするためのリセットスイッチ
１２５とマイクロコンピュータ１０との間に介在され、
ボンベリセットスイッチ１２５の状態をマイクロコンピ
ュータ１０に伝達する。
【００２６】マイクロコンピュータ１０は、ガスメータ
１２３から伝達されたメータ値を保持している。通信用
回路１２１は、マイクロコンピュータ１に結合され、こ
のマイクロコンピュータの制御下で、通信回線を通じて
センターのコンピュータ装置を呼び出して、メータ値な
どの情報を通報するようになっている。マイクロコンピ
ュータ１２１は、次の条件で間欠動作される。
１２３から伝達されたメータ値を保持している。通信用
回路１２１は、マイクロコンピュータ１に結合され、こ
のマイクロコンピュータの制御下で、通信回線を通じて
センターのコンピュータ装置を呼び出して、メータ値な
どの情報を通報するようになっている。マイクロコンピ
ュータ１２１は、次の条件で間欠動作される。
【００２７】特に制限されないが、ガス流量測定時間は
数ｍｓ〜数十ｍｓとされ、そのようなガス流量測定は１
ｓ〜数ｓ毎に行われる。ガス流量測定が行われるとき、
ＲＯＭやＲＡＭ、ＣＰＵ、及び一部の周辺回路のみが動
作される。計測時以外は、上記ＲＯＭやＲＡＭ、ＣＰ
Ｕ、及び一部の周辺回路は動作停止されている。このと
き、ＲＡＭにはＲＡＭ保持電圧が維持されて、当該ＲＡ
Ｍに保持された計測データの積算を可能にしている。こ
の積算データは、特に制限されないが、１日に１回通信
回路１２１を介して上記センターに送信される。
数ｍｓ〜数十ｍｓとされ、そのようなガス流量測定は１
ｓ〜数ｓ毎に行われる。ガス流量測定が行われるとき、
ＲＯＭやＲＡＭ、ＣＰＵ、及び一部の周辺回路のみが動
作される。計測時以外は、上記ＲＯＭやＲＡＭ、ＣＰ
Ｕ、及び一部の周辺回路は動作停止されている。このと
き、ＲＡＭにはＲＡＭ保持電圧が維持されて、当該ＲＡ
Ｍに保持された計測データの積算を可能にしている。こ
の積算データは、特に制限されないが、１日に１回通信
回路１２１を介して上記センターに送信される。
【００２８】図１には本発明にかかる半導体集積回路の
一例であるマイクロコンピュータが示される。
一例であるマイクロコンピュータが示される。
【００２９】図１に示されるマイクロコンピュータ１０
は、第１電圧検出回路１、スイッチＳＷ１０、電源保持
回路２、第２電圧検出回路３、内部回路４、及び制御回
路５を含んで成り、特に制限されないが、公知の半導体
集積回路製造技術により、例えば単結晶シリコン基板な
どの一つの半導体基板に形成される。
は、第１電圧検出回路１、スイッチＳＷ１０、電源保持
回路２、第２電圧検出回路３、内部回路４、及び制御回
路５を含んで成り、特に制限されないが、公知の半導体
集積回路製造技術により、例えば単結晶シリコン基板な
どの一つの半導体基板に形成される。
【００３０】第１電圧検出回路１は、所定の基準電圧に
基づいて、高電位側電源Ｖｃｃの入力端子の電圧レベル
を検出する。第１電圧検出回路１の電圧検出結果はスイ
ッチＳＷ１０や制御回路５に伝達される。
基づいて、高電位側電源Ｖｃｃの入力端子の電圧レベル
を検出する。第１電圧検出回路１の電圧検出結果はスイ
ッチＳＷ１０や制御回路５に伝達される。
【００３１】スイッチＳＷ１０は、内部回路４に高電位
側電源Ｖｃｃを供給するための経路中に配置される。ス
イッチＳＷ１０の動作は、第１電圧検出回路１の電圧検
出結果に基づいて制御される。スイッチＳＷ１０がオン
された場合にのみ、内部回路４に高電位側電源Ｖｃｃが
供給される。
側電源Ｖｃｃを供給するための経路中に配置される。ス
イッチＳＷ１０の動作は、第１電圧検出回路１の電圧検
出結果に基づいて制御される。スイッチＳＷ１０がオン
された場合にのみ、内部回路４に高電位側電源Ｖｃｃが
供給される。
【００３２】電圧保持回路２は、上記スイッチＳＷ１０
を介して伝達された高電位側電源Ｖｃｃによって充電さ
れ、高電位側電源Ｖｃｃの寸断の際の電源として機能す
る。
を介して伝達された高電位側電源Ｖｃｃによって充電さ
れ、高電位側電源Ｖｃｃの寸断の際の電源として機能す
る。
【００３３】第２電圧検出回路３は、上記第１電圧検出
回路１で使用される基準電圧よりも電圧レベルが低い基
準電圧に基づいて上記電源保持回路２の端子電圧を検出
する。この検出結果は制御回路５に伝達される。
回路１で使用される基準電圧よりも電圧レベルが低い基
準電圧に基づいて上記電源保持回路２の端子電圧を検出
する。この検出結果は制御回路５に伝達される。
【００３４】制御回路５は、特に制限されないが、上記
第１電圧検出回路１及び第２検出回路３の検出結果に基
づいて内部回路４の動作を制御するための動作状態コン
トローラ６を含む。
第１電圧検出回路１及び第２検出回路３の検出結果に基
づいて内部回路４の動作を制御するための動作状態コン
トローラ６を含む。
【００３５】内部回路４は、特に制限されないが、演算
処理のためのＣＰＵ（中央処理装置）や、各種データの
記憶領域として利用されるＲＡＭ（ランダムアクセスメ
モリ）等を含む。
処理のためのＣＰＵ（中央処理装置）や、各種データの
記憶領域として利用されるＲＡＭ（ランダムアクセスメ
モリ）等を含む。
【００３６】ここで、マイクロコンピュータ１０は、特
に制限されないが、通常動作状態の他に、低消費電力状
態とスタンバイ状態とを有する。低消費電力状態では、
例えば状態表示のための表示制御モジュールなどの一部
の周辺回路を除いて、ＲＯＭ、ＲＡＭ、ＣＰＵなどの動
作が停止されることによって消費電力に低減が図られ
る。スタンバイ状態は、ＲＡＭのデータ保持、ＣＰＵ内
の各種レジスタのデータ保持が行われ、その他の回路は
全て動作停止状態とされる。スタンバイ状態でＲＡＭの
データを保持していれば、それまで計測した値を保持す
ることができる。逆にＲＡＭのデータを保持できなけれ
ばＲＡＭのデータは消失する。
に制限されないが、通常動作状態の他に、低消費電力状
態とスタンバイ状態とを有する。低消費電力状態では、
例えば状態表示のための表示制御モジュールなどの一部
の周辺回路を除いて、ＲＯＭ、ＲＡＭ、ＣＰＵなどの動
作が停止されることによって消費電力に低減が図られ
る。スタンバイ状態は、ＲＡＭのデータ保持、ＣＰＵ内
の各種レジスタのデータ保持が行われ、その他の回路は
全て動作停止状態とされる。スタンバイ状態でＲＡＭの
データを保持していれば、それまで計測した値を保持す
ることができる。逆にＲＡＭのデータを保持できなけれ
ばＲＡＭのデータは消失する。
【００３７】マイクロコンピュータ１０の動作について
説明する。
説明する。
【００３８】図２には上記マイクロコンピュータ１０に
おける動作状態遷移が示される。
おける動作状態遷移が示される。
【００３９】初期状態３１において、電源が供給される
ことでマイクロコンピュータ１０は、通常動作を行う
（３２）。この状態で、高電位側電源Ｖｃｃが寸断する
と、電圧検出回路１が動作する。
ことでマイクロコンピュータ１０は、通常動作を行う
（３２）。この状態で、高電位側電源Ｖｃｃが寸断する
と、電圧検出回路１が動作する。
【００４０】電圧検出回路１が動作すると、スイッチＳ
Ｗ１０がオフされ、高電位側電源Ｖｃｃとマイクロコン
ピュータ１０とが切り離される。同時に制御回路５の動
作状態コントローラ６が、ＣＰＵに電圧が低下したこと
を知らせる信号を発行する。ＣＰＵはその信号を受け、
低消費電力状態に移行する命令を実行し、内部回路４
を、それまでの通常状態３２から低消費電力状態３３に
移行させる。高電位側電源Ｖｃｃが寸断された後は、電
源保持回路２にて内部回路４を動作させる。この時点で
高電位側電源Ｖｃｃが復帰すると電圧検出回路１が動作
しスイッチＳＷ１０がＯＮとなりマイクロコンピュータ
１０と高電位側電源Ｖｃｃが接続される。同時に制御回
路５の動作状態コントローラ６によって、内部回路４の
低消費電力状態３３が解除され、それにマイクロコンピ
ュータ１０は通常動作に戻る。高電位側電源Ｖｃｃが復
帰せず、電源保持回路２の電圧が低下していくと、ＲＡ
Ｍ最低保持電圧以前の電圧で電圧検出回路３が動作し、
制御回路５の動作状態コントローラ６が、ＣＰＵに電圧
が低下したことを知らせる信号を発行する。ＣＰＵはそ
の信号を受け、低消費電力状態に移行する命令を実行す
ることによって、内部回路４をスタンバイ状態（３４）
に移行させる。これにより内部回路４はスタンバイ状態
（３４）に遷移され、電源保持回路２の電圧がＲＡＭ最
低保持電圧以下になるまで、ＲＡＭ内部データが保持さ
れる。電源保持回路２の電圧が、ＲＡＭ最低保持電圧以
下に達する前に高電位側電源Ｖｃｃが復帰すると、電圧
検出回路１が動作し、スイッチＳＷ１０がオンされ、マ
イクロコンピュータ１０と高電位側電源Ｖｃｃとが接続
される。同時に制御回路５の動作状態コントローラ６に
よって内部回路４のスタンバイ状態３４が解除され、そ
れによってマイクロコンピュータ１０は通常動作（３
２）に戻される。
Ｗ１０がオフされ、高電位側電源Ｖｃｃとマイクロコン
ピュータ１０とが切り離される。同時に制御回路５の動
作状態コントローラ６が、ＣＰＵに電圧が低下したこと
を知らせる信号を発行する。ＣＰＵはその信号を受け、
低消費電力状態に移行する命令を実行し、内部回路４
を、それまでの通常状態３２から低消費電力状態３３に
移行させる。高電位側電源Ｖｃｃが寸断された後は、電
源保持回路２にて内部回路４を動作させる。この時点で
高電位側電源Ｖｃｃが復帰すると電圧検出回路１が動作
しスイッチＳＷ１０がＯＮとなりマイクロコンピュータ
１０と高電位側電源Ｖｃｃが接続される。同時に制御回
路５の動作状態コントローラ６によって、内部回路４の
低消費電力状態３３が解除され、それにマイクロコンピ
ュータ１０は通常動作に戻る。高電位側電源Ｖｃｃが復
帰せず、電源保持回路２の電圧が低下していくと、ＲＡ
Ｍ最低保持電圧以前の電圧で電圧検出回路３が動作し、
制御回路５の動作状態コントローラ６が、ＣＰＵに電圧
が低下したことを知らせる信号を発行する。ＣＰＵはそ
の信号を受け、低消費電力状態に移行する命令を実行す
ることによって、内部回路４をスタンバイ状態（３４）
に移行させる。これにより内部回路４はスタンバイ状態
（３４）に遷移され、電源保持回路２の電圧がＲＡＭ最
低保持電圧以下になるまで、ＲＡＭ内部データが保持さ
れる。電源保持回路２の電圧が、ＲＡＭ最低保持電圧以
下に達する前に高電位側電源Ｖｃｃが復帰すると、電圧
検出回路１が動作し、スイッチＳＷ１０がオンされ、マ
イクロコンピュータ１０と高電位側電源Ｖｃｃとが接続
される。同時に制御回路５の動作状態コントローラ６に
よって内部回路４のスタンバイ状態３４が解除され、そ
れによってマイクロコンピュータ１０は通常動作（３
２）に戻される。
【００４１】尚、スタンバイ状態において、電源保持回
路２の電圧レベルが更に低下された場合には、ＲＡＭに
保持されていたデータは消失される（３５）。
路２の電圧レベルが更に低下された場合には、ＲＡＭに
保持されていたデータは消失される（３５）。
【００４２】図３には、上記マイクロコンピュータ１０
における各部の更に詳細な構成が示される。
における各部の更に詳細な構成が示される。
【００４３】特に制限されないが、第１電圧検出回路１
は、高電位側電源Ｖｃｃと所定の第１基準電圧ＶＲＥＦ
１とを比較するためのコンパレータ９によって構成する
ことができる。コンパレータ９の非反転入力端子には、
高電位側電源Ｖｃｃが入力され、コンパレータ９の反転
入力端子には第１基準電圧ＶＲＥＦ１が入力される。こ
れにより、第１基準電圧ＶＲＥＦ１に比べて高電位側電
源Ｖｃｃの電圧レベルが高い場合には、コンパレータ９
の出力信号はハイレベルとされる。また、それとは逆に
第１基準電圧ＶＲＥＦ１に比べて高電位側電源Ｖｃｃの
電圧レベルが低い場合には、コンパレータ９の出力信号
はローレベルとされる。
は、高電位側電源Ｖｃｃと所定の第１基準電圧ＶＲＥＦ
１とを比較するためのコンパレータ９によって構成する
ことができる。コンパレータ９の非反転入力端子には、
高電位側電源Ｖｃｃが入力され、コンパレータ９の反転
入力端子には第１基準電圧ＶＲＥＦ１が入力される。こ
れにより、第１基準電圧ＶＲＥＦ１に比べて高電位側電
源Ｖｃｃの電圧レベルが高い場合には、コンパレータ９
の出力信号はハイレベルとされる。また、それとは逆に
第１基準電圧ＶＲＥＦ１に比べて高電位側電源Ｖｃｃの
電圧レベルが低い場合には、コンパレータ９の出力信号
はローレベルとされる。
【００４４】電源保持回路２は、グランドＧＮＤに結合
されたキャパシタ１１と、それに直列接続された抵抗１
２とを含んで成る。抵抗１２は、キャパシタ１１の急激
な充放電を避けるために設けられ、その一端はスイッチ
ＳＷ１０から内部回路４に至る電源ラインに結合され
る。
されたキャパシタ１１と、それに直列接続された抵抗１
２とを含んで成る。抵抗１２は、キャパシタ１１の急激
な充放電を避けるために設けられ、その一端はスイッチ
ＳＷ１０から内部回路４に至る電源ラインに結合され
る。
【００４５】第２電圧検出回路３は、スイッチＳＷ１０
から内部回路４に至る電源ラインの電圧と所定の第２基
準電圧ＶＲＥＦ２とを比較するためのコンパレータ１３
によって構成することができる。コンパレータ１３の非
反転入力端子には、スイッチＳＷ１０から内部回路４に
至る電源ラインの電圧が入力され、コンパレータ１３の
反転入力端子には第２基準電圧ＶＲＥＦ２が入力され
る。これにより、第２基準電圧ＶＲＥＦ２に比べて、ス
イッチＳＷ１０から内部回路４に至る電源ラインの電圧
が高い場合には、コンパレータ１３の出力信号はハイレ
ベルとされ、また、それとは逆に第２基準電圧ＶＲＥＦ
２に比べて高電位側電源Ｖｃｃの電圧レベルが低い場合
には、コンパレータ１３の出力信号はローレベルとされ
る。ここで、第２基準電圧ＶＲＥＦ２のレベルは、第１
基準電圧ＶＲＥＦ１よりも低い。
から内部回路４に至る電源ラインの電圧と所定の第２基
準電圧ＶＲＥＦ２とを比較するためのコンパレータ１３
によって構成することができる。コンパレータ１３の非
反転入力端子には、スイッチＳＷ１０から内部回路４に
至る電源ラインの電圧が入力され、コンパレータ１３の
反転入力端子には第２基準電圧ＶＲＥＦ２が入力され
る。これにより、第２基準電圧ＶＲＥＦ２に比べて、ス
イッチＳＷ１０から内部回路４に至る電源ラインの電圧
が高い場合には、コンパレータ１３の出力信号はハイレ
ベルとされ、また、それとは逆に第２基準電圧ＶＲＥＦ
２に比べて高電位側電源Ｖｃｃの電圧レベルが低い場合
には、コンパレータ１３の出力信号はローレベルとされ
る。ここで、第２基準電圧ＶＲＥＦ２のレベルは、第１
基準電圧ＶＲＥＦ１よりも低い。
【００４６】図４には、図３に示されるマイクロコンピ
ュータ１０における主要部の動作タイミングが示され
る。
ュータ１０における主要部の動作タイミングが示され
る。
【００４７】先ず、電源保持回路２の電圧が第２基準電
圧ＶＲＥＦ２以下になる前に高電位側電源Ｖｃｃが復帰
する場合（Ｔ１０）について説明する。
圧ＶＲＥＦ２以下になる前に高電位側電源Ｖｃｃが復帰
する場合（Ｔ１０）について説明する。
【００４８】電圧検出回路のコンパレータ９によって高
電位側電源Ｖｃｃと第１基準電圧ＶＲＥＦ１とが比較さ
れる。高電位側電源Ｖｃｃが寸断され、高電位側電源Ｖ
ｃｃの電圧レベルが第１基準電圧ＶＲＥＦ１以下になる
と、コンパレータ９によってスイッチＳＷ１０がオフさ
れ、高電位側電源Ｖｃｃと内部回路４とが切り離され
る。同時に制御回路５の動作状態コントローラ６は、Ｃ
ＰＵに対して電圧が低下したことを知らせる信号を発行
する。ＣＰＵはその信号を受け、低消費電力状態に移行
する命令を実行する。それにより内部回路４は低消費電
力状態に移行させる。高電位側電源Ｖｃｃから切り離さ
れた後は、電源保持回路２におけるキャパシタ１１で低
消費電力状態の内部回路４を動作させる。この時点で高
電位側電源Ｖｃｃが復帰すると、コンパレータ９が基準
電圧のＶＲＥＦ１と比較される。この比較において、高
電位側電源Ｖｃｃが第１基準電圧ＶＲＥＦ１以上になっ
た時点で、スイッチＳＷ１０がオンされ、マイクロコン
ピュータ１０と高電位側電源Ｖｃｃとが接続される。同
時に制御回路５の動作状態コントローラ６は、内部回路
４の低消費電力状態を解除する。それにより、マイクロ
コンピュータ１０は通常動作状態に戻される。
電位側電源Ｖｃｃと第１基準電圧ＶＲＥＦ１とが比較さ
れる。高電位側電源Ｖｃｃが寸断され、高電位側電源Ｖ
ｃｃの電圧レベルが第１基準電圧ＶＲＥＦ１以下になる
と、コンパレータ９によってスイッチＳＷ１０がオフさ
れ、高電位側電源Ｖｃｃと内部回路４とが切り離され
る。同時に制御回路５の動作状態コントローラ６は、Ｃ
ＰＵに対して電圧が低下したことを知らせる信号を発行
する。ＣＰＵはその信号を受け、低消費電力状態に移行
する命令を実行する。それにより内部回路４は低消費電
力状態に移行させる。高電位側電源Ｖｃｃから切り離さ
れた後は、電源保持回路２におけるキャパシタ１１で低
消費電力状態の内部回路４を動作させる。この時点で高
電位側電源Ｖｃｃが復帰すると、コンパレータ９が基準
電圧のＶＲＥＦ１と比較される。この比較において、高
電位側電源Ｖｃｃが第１基準電圧ＶＲＥＦ１以上になっ
た時点で、スイッチＳＷ１０がオンされ、マイクロコン
ピュータ１０と高電位側電源Ｖｃｃとが接続される。同
時に制御回路５の動作状態コントローラ６は、内部回路
４の低消費電力状態を解除する。それにより、マイクロ
コンピュータ１０は通常動作状態に戻される。
【００４９】高電位側電源Ｖｃｃが復帰しない場合（Ｔ
１１）について説明する。
１１）について説明する。
【００５０】高電位側電源Ｖｃｃが復帰せずに高電位側
電源Ｖｃｃが切り離された状態でキャパシタ１１の電圧
が低下していくと、基準電圧ＶＲＥＦ２をＲＡＭ最低保
持電圧以前の電圧で設定されたコンパレータ１３が、キ
ャパシタ２の電圧が基準電圧ＶＲＥＦ２以下になると動
作し、制御回路５の動作状態コントローラ６が、ＣＰＵ
に電圧が低下したことを知らせる信号を発行する。ＣＰ
Ｕはその信号を受け、低消費電力状態に移行する命令を
実行し、内部回路４をスタンバイ状態に移行させる。内
部回路４はスタンバイ状態となり、キャパシタ１１の電
圧がＲＡＭ最低保持電圧以下になるまで、ＲＡＭ内部の
データを保持する。電源保持回路２のキャパシタ１１の
電圧がＲＡＭ最低保持電圧以下に達する前に高電位側電
源Ｖｃｃが復帰するとコンパレータ９が基準電圧のＶＲ
ＥＦ１と比較し、高電位側電源ＶｃｃがＶＲＥＦ１以上
になった時点で、スイッチＳＷ１０がオンされ、マイク
ロコンピュータ１０と高電位側電源Ｖｃｃが接続され
る。同時に制御回路５の動作状態コントローラ６が内部
回路４の低消費電力状態を解除させる。それによりマイ
クロコンピュータ１０は通常動作状態に戻される。
電源Ｖｃｃが切り離された状態でキャパシタ１１の電圧
が低下していくと、基準電圧ＶＲＥＦ２をＲＡＭ最低保
持電圧以前の電圧で設定されたコンパレータ１３が、キ
ャパシタ２の電圧が基準電圧ＶＲＥＦ２以下になると動
作し、制御回路５の動作状態コントローラ６が、ＣＰＵ
に電圧が低下したことを知らせる信号を発行する。ＣＰ
Ｕはその信号を受け、低消費電力状態に移行する命令を
実行し、内部回路４をスタンバイ状態に移行させる。内
部回路４はスタンバイ状態となり、キャパシタ１１の電
圧がＲＡＭ最低保持電圧以下になるまで、ＲＡＭ内部の
データを保持する。電源保持回路２のキャパシタ１１の
電圧がＲＡＭ最低保持電圧以下に達する前に高電位側電
源Ｖｃｃが復帰するとコンパレータ９が基準電圧のＶＲ
ＥＦ１と比較し、高電位側電源ＶｃｃがＶＲＥＦ１以上
になった時点で、スイッチＳＷ１０がオンされ、マイク
ロコンピュータ１０と高電位側電源Ｖｃｃが接続され
る。同時に制御回路５の動作状態コントローラ６が内部
回路４の低消費電力状態を解除させる。それによりマイ
クロコンピュータ１０は通常動作状態に戻される。
【００５１】尚、高電位側電源Ｖｃｃが復帰されず、電
源保持回路２の電圧がＲＡＭ最低保持電圧以下になった
場合（Ｔ１２）には、ＲＡＭデータは消失される。
源保持回路２の電圧がＲＡＭ最低保持電圧以下になった
場合（Ｔ１２）には、ＲＡＭデータは消失される。
【００５２】上記の例によれば、以下の作用効果を得る
ことができる。
ことができる。
【００５３】（１） 本回路実施例では、マイクロコン
ピュータ１０本体にコンパレータ９，１３や、キャパシ
タ１１、抵抗１２、及び制御回路５を内蔵することによ
り、マイクロコンピュータ１０単体で内部データ保持の
ための電源保持が可能となる。
ピュータ１０本体にコンパレータ９，１３や、キャパシ
タ１１、抵抗１２、及び制御回路５を内蔵することによ
り、マイクロコンピュータ１０単体で内部データ保持の
ための電源保持が可能となる。
【００５４】（２）マイクロコンピュータ１０単体で単
体で内部データ保持のための電源保持が可能なため、外
部キャパシタにのみ頼る場合に比べて、システム自体の
部品点数の削減及び低価格化が可能になる。
体で内部データ保持のための電源保持が可能なため、外
部キャパシタにのみ頼る場合に比べて、システム自体の
部品点数の削減及び低価格化が可能になる。
【００５５】図５には、マイクロコンピュータ１０の別
の構成例が示される。
の構成例が示される。
【００５６】図５に示されるマイクロコンピュータ１０
が図３に示されるのと大きく相違するのは、電圧保持回
路２における抵抗１２に代えてｎチャネル型ＭＯＳトラ
ンジスタ１４とそれに並列接続されたダイオード１５と
を設けた点である。
が図３に示されるのと大きく相違するのは、電圧保持回
路２における抵抗１２に代えてｎチャネル型ＭＯＳトラ
ンジスタ１４とそれに並列接続されたダイオード１５と
を設けた点である。
【００５７】高電位側電源Ｖｃｃが通常レベルであれ
ば、ｎチャネル型ＭＯＳトランジスタ１４がオンしてお
り、このＭＯＳトランジスタ１４を介してキャパシタ１
１が充電される。高電位側電源Ｖｃｃが寸断され、その
レベルが第１基準電圧ＶＲＥＦ１以下になると、コンパ
レータ９の出力信号によってｎチャネル型ＭＯＳトラン
ジスタ１４がオフされ、ダイオード１５を介してキャパ
シタ１１の蓄積電荷が内部回路４に供給される。このと
き、内部回路４側からキャパシタ１１に向かって電荷が
逆流するのを上記ダイオード１５によって防止すること
ができる。
ば、ｎチャネル型ＭＯＳトランジスタ１４がオンしてお
り、このＭＯＳトランジスタ１４を介してキャパシタ１
１が充電される。高電位側電源Ｖｃｃが寸断され、その
レベルが第１基準電圧ＶＲＥＦ１以下になると、コンパ
レータ９の出力信号によってｎチャネル型ＭＯＳトラン
ジスタ１４がオフされ、ダイオード１５を介してキャパ
シタ１１の蓄積電荷が内部回路４に供給される。このと
き、内部回路４側からキャパシタ１１に向かって電荷が
逆流するのを上記ダイオード１５によって防止すること
ができる。
【００５８】図６には、マイクロコンピュータ１０の別
の構成例が示される。
の構成例が示される。
【００５９】図６に示される構成が図３に示されるのと
大きく相違するのは、第１電圧検出回路１及び第２電圧
検出回路３の構成にある。すなわち、第１電圧検出回路
１においては、デプレション型のＭＯＳトランジスタ１
６により高電位側電源Ｖｃｃの電圧レベルを降圧するこ
とによって第１基準電圧ＶＲＥＦ１を生成し、第２電圧
検出回路３においては、デプレション型のＭＯＳトラン
ジスタ１７により高電位側電源Ｖｃｃの電圧レベルを降
圧することによって第２基準電圧ＶＲＥＦ２を生成する
ようにしている。このように第１基準電圧ＶＥＦ１及び
第２基準電圧ＶＲＥＦ２をマイクロコンピュータ１０の
内部で生成する場合には、第１基準電圧ＶＥＦ１及び第
２基準電圧ＶＲＥＦ２を外部から取り込むための端子が
不要とされるので、その分、外部端子数の減少を図るこ
とができる。
大きく相違するのは、第１電圧検出回路１及び第２電圧
検出回路３の構成にある。すなわち、第１電圧検出回路
１においては、デプレション型のＭＯＳトランジスタ１
６により高電位側電源Ｖｃｃの電圧レベルを降圧するこ
とによって第１基準電圧ＶＲＥＦ１を生成し、第２電圧
検出回路３においては、デプレション型のＭＯＳトラン
ジスタ１７により高電位側電源Ｖｃｃの電圧レベルを降
圧することによって第２基準電圧ＶＲＥＦ２を生成する
ようにしている。このように第１基準電圧ＶＥＦ１及び
第２基準電圧ＶＲＥＦ２をマイクロコンピュータ１０の
内部で生成する場合には、第１基準電圧ＶＥＦ１及び第
２基準電圧ＶＲＥＦ２を外部から取り込むための端子が
不要とされるので、その分、外部端子数の減少を図るこ
とができる。
【００６０】図７には、マイクロコンピュータ１０の別
の構成例が示される。
の構成例が示される。
【００６１】図７に示されるマイクロコンピュータ１０
が、図３に示されるのと大きく相違するのは、第１電圧
検出回路１及び第２電圧検出回路３の構成にある。すな
わち、第１電圧検出回路１においては、抵抗１８とそれ
に直列接続されたツェナーダイオード１９とによって第
１基準電圧ＶＲＥＦ１を生成し、第２電圧検出回路３に
おいては、抵抗２０とそれに直列接続されたツェナーダ
イオード２１とによって第２基準電圧ＶＲＥＦ２を生成
するようにしている。このように第１基準電圧ＶＥＦ１
及び第２基準電圧ＶＲＥＦ２をマイクロコンピュータ１
０の内部で生成する場合には、第１基準電圧ＶＥＦ１及
び第２基準電圧ＶＲＥＦ２を外部から取り込むための端
子が不要とされるので、その分、外部端子数の減少を図
ることができる。
が、図３に示されるのと大きく相違するのは、第１電圧
検出回路１及び第２電圧検出回路３の構成にある。すな
わち、第１電圧検出回路１においては、抵抗１８とそれ
に直列接続されたツェナーダイオード１９とによって第
１基準電圧ＶＲＥＦ１を生成し、第２電圧検出回路３に
おいては、抵抗２０とそれに直列接続されたツェナーダ
イオード２１とによって第２基準電圧ＶＲＥＦ２を生成
するようにしている。このように第１基準電圧ＶＥＦ１
及び第２基準電圧ＶＲＥＦ２をマイクロコンピュータ１
０の内部で生成する場合には、第１基準電圧ＶＥＦ１及
び第２基準電圧ＶＲＥＦ２を外部から取り込むための端
子が不要とされるので、その分、外部端子数の減少を図
ることができる。
【００６２】図１１には、マイクロコンピュータ１０の
別の構成例が示される。
別の構成例が示される。
【００６３】図１１に示されるマイクロコンピュータ１
０が、図３に示されるのと大きく相違するのは、外部キ
ャパシタ２４の併用を可能とした点である。外部キャパ
シタ２４は、それの急激な充放電を避けるための抵抗２
２を介してマイクロコンピュータ１０の所定端子に結合
される。そして、上記外部キャパシタ２４の使用を可能
とするため、マイクロコンピュータ１０本体にスイッチ
ＳＷ２４、コンパレータ２３を組み込み、高電位側電源
Ｖｃｃが寸断したら、まず外部キャパシタ２４で電源電
圧を所定レベルに保ち、外部キャパシタ２４の電圧が低
下したらマイクロコンピュータ１０内部のキャパシタで
電源を保つようにしている。こうすることにより、マイ
クロコンピュータ１０単体の時よりも電源を長時間保つ
ことができ、さらにはマイクロコンピュータ１０内で外
部キャパシタの接続、切断の切り換えを自動的に行うこ
とができる。
０が、図３に示されるのと大きく相違するのは、外部キ
ャパシタ２４の併用を可能とした点である。外部キャパ
シタ２４は、それの急激な充放電を避けるための抵抗２
２を介してマイクロコンピュータ１０の所定端子に結合
される。そして、上記外部キャパシタ２４の使用を可能
とするため、マイクロコンピュータ１０本体にスイッチ
ＳＷ２４、コンパレータ２３を組み込み、高電位側電源
Ｖｃｃが寸断したら、まず外部キャパシタ２４で電源電
圧を所定レベルに保ち、外部キャパシタ２４の電圧が低
下したらマイクロコンピュータ１０内部のキャパシタで
電源を保つようにしている。こうすることにより、マイ
クロコンピュータ１０単体の時よりも電源を長時間保つ
ことができ、さらにはマイクロコンピュータ１０内で外
部キャパシタの接続、切断の切り換えを自動的に行うこ
とができる。
【００６４】高電位側電源Ｖｃｃが寸断し、スイッチＳ
Ｗ１０がオフされるまでの動作は、図３に示されるマイ
クロコンピュータ１０と同様とされる。スイッチＳＷ１
０がオフされた後は、先ず外部キャパシタ２４によって
低消費電力状態の内部回路４が動作される。この時点で
高電位側電源Ｖｃｃが復帰すると、コンパレータ９が第
１基準電圧ＶＲＥＦ１と比較され、高電位側電源Ｖｃｃ
がＶＲＥＦ１以上になった時点で、スイッチＳＷ１０が
オンされ、マイクロコンピュータ１０内に高電位側電源
Ｖｃｃが供給される。同時に制御回路５の動作状態コン
トローラ６は内部回路４の低消費電力状態を解除する。
それによりマイクロコンピュータ１０は通常動作状態に
戻される。
Ｗ１０がオフされるまでの動作は、図３に示されるマイ
クロコンピュータ１０と同様とされる。スイッチＳＷ１
０がオフされた後は、先ず外部キャパシタ２４によって
低消費電力状態の内部回路４が動作される。この時点で
高電位側電源Ｖｃｃが復帰すると、コンパレータ９が第
１基準電圧ＶＲＥＦ１と比較され、高電位側電源Ｖｃｃ
がＶＲＥＦ１以上になった時点で、スイッチＳＷ１０が
オンされ、マイクロコンピュータ１０内に高電位側電源
Ｖｃｃが供給される。同時に制御回路５の動作状態コン
トローラ６は内部回路４の低消費電力状態を解除する。
それによりマイクロコンピュータ１０は通常動作状態に
戻される。
【００６５】高電位側電源Ｖｃｃが復帰せずに高電位側
電源Ｖｃｃが切り離された状態で外部キャパシタ２４の
電圧が低下し、やがて外部キャパシタ２４の電圧が基準
電圧ＶＲＥＦ３以下になると、コンパレータ２３によっ
てスイッチＳＷ２４がオフされる。高電位側電源Ｖｃｃ
及び外部キャパシタ２４から切り離された後は、電源保
持回路２のキャパシタ１１で、低消費電力状態の内部回
路４が動作される。この時点で、高電位側電源Ｖｃｃが
復帰すると、先ず、それがコンパレータ９によって第１
基準電圧のＶＲＥＦ１と比較され、高電位側電源Ｖｃｃ
が第１基準電圧ＶＲＥＦ１以上になった時点で、スイッ
チＳＷ１０がオンされる。次にコンパレータ２３によっ
て高電位側電源Ｖｃｃと第３基準電圧ＶＲＥＦ３とが比
較され、高電位側電源Ｖｃｃが第３基準電圧ＶＲＥＦ３
以上になった時点で、スイッチＳＷ２４がオンされ、内
部回路４に高電位側電源Ｖｃｃが供給される。同時に制
御回路５の動作状態コントローラ６が内部回路４の低消
費電力状態を解除させる。それによりマイクロコンピュ
ータ１０は通常動作状態に戻される。高電位側電源Ｖｃ
ｃ及び外部キャパシタから切り離された状態でキャパシ
タ１１の電圧が低下していくと、第２基準電圧ＶＲＥＦ
２がＲＡＭ最低保持電圧以前の電圧で設定されたコンパ
レータ１３がキャパシタ１１の電圧が第２基準電圧ＶＲ
ＥＦ２以下になると動作し、制御回路５の動作状態コン
トローラ６がＣＰＵに電圧が低下したことを知らせる信
号を発行する。ＣＰＵはその信号を受け、内部回路４を
スタンバイ状態に移行させる。内部回路４はスタンバイ
状態となり、キャパシタ１１の電圧がＲＡＭ最低保持電
圧以下になるまで、ＲＡＭ内部のデータを保持する。電
源保持回路２におけるキャパシタ１１の電圧が、ＲＡＭ
最低保持電圧以下に達する前に高電位側電源Ｖｃｃが復
帰すると、それがコンパレータ９によって第１基準電圧
ＶＲＥＦ１と比較される。高電位側電源Ｖｃｃが第１基
準電圧ＶＲＥＦ１以上になった時点で、スイッチＳＷ１
０がオンされる。次にコンパレータ２３によって高電位
側電源Ｖｃｃと第３基準電圧ＶＲＥＦ３とが比較され
る。高電位側電源Ｖｃｃが第３基準電圧ＶＲＥＦ３以上
になった時点で、スイッチＳＷ２４がオンとなり、マイ
クロコンピュータ１０と高電位側電源Ｖｃｃとが接続さ
れる。同時に制御回路５の動作状態コントローラ６によ
って内部回路４の低消費電力状態が解除される。それに
よりマイクロコンピュータ１０は通常動作状態に戻され
る。
電源Ｖｃｃが切り離された状態で外部キャパシタ２４の
電圧が低下し、やがて外部キャパシタ２４の電圧が基準
電圧ＶＲＥＦ３以下になると、コンパレータ２３によっ
てスイッチＳＷ２４がオフされる。高電位側電源Ｖｃｃ
及び外部キャパシタ２４から切り離された後は、電源保
持回路２のキャパシタ１１で、低消費電力状態の内部回
路４が動作される。この時点で、高電位側電源Ｖｃｃが
復帰すると、先ず、それがコンパレータ９によって第１
基準電圧のＶＲＥＦ１と比較され、高電位側電源Ｖｃｃ
が第１基準電圧ＶＲＥＦ１以上になった時点で、スイッ
チＳＷ１０がオンされる。次にコンパレータ２３によっ
て高電位側電源Ｖｃｃと第３基準電圧ＶＲＥＦ３とが比
較され、高電位側電源Ｖｃｃが第３基準電圧ＶＲＥＦ３
以上になった時点で、スイッチＳＷ２４がオンされ、内
部回路４に高電位側電源Ｖｃｃが供給される。同時に制
御回路５の動作状態コントローラ６が内部回路４の低消
費電力状態を解除させる。それによりマイクロコンピュ
ータ１０は通常動作状態に戻される。高電位側電源Ｖｃ
ｃ及び外部キャパシタから切り離された状態でキャパシ
タ１１の電圧が低下していくと、第２基準電圧ＶＲＥＦ
２がＲＡＭ最低保持電圧以前の電圧で設定されたコンパ
レータ１３がキャパシタ１１の電圧が第２基準電圧ＶＲ
ＥＦ２以下になると動作し、制御回路５の動作状態コン
トローラ６がＣＰＵに電圧が低下したことを知らせる信
号を発行する。ＣＰＵはその信号を受け、内部回路４を
スタンバイ状態に移行させる。内部回路４はスタンバイ
状態となり、キャパシタ１１の電圧がＲＡＭ最低保持電
圧以下になるまで、ＲＡＭ内部のデータを保持する。電
源保持回路２におけるキャパシタ１１の電圧が、ＲＡＭ
最低保持電圧以下に達する前に高電位側電源Ｖｃｃが復
帰すると、それがコンパレータ９によって第１基準電圧
ＶＲＥＦ１と比較される。高電位側電源Ｖｃｃが第１基
準電圧ＶＲＥＦ１以上になった時点で、スイッチＳＷ１
０がオンされる。次にコンパレータ２３によって高電位
側電源Ｖｃｃと第３基準電圧ＶＲＥＦ３とが比較され
る。高電位側電源Ｖｃｃが第３基準電圧ＶＲＥＦ３以上
になった時点で、スイッチＳＷ２４がオンとなり、マイ
クロコンピュータ１０と高電位側電源Ｖｃｃとが接続さ
れる。同時に制御回路５の動作状態コントローラ６によ
って内部回路４の低消費電力状態が解除される。それに
よりマイクロコンピュータ１０は通常動作状態に戻され
る。
【００６６】このように図１１に示される構成では、マ
イクロコンピュータ１０に外部キャパシタ２４が接続さ
れているため、マイクロコンピュータ１０内のキャパシ
タ１１だけで内部回路４内のデータを保持する場合に比
べて、高電位側電源Ｖｃｃの寸断からＲＡＭデータ消失
までの時間を長くすることができる。
イクロコンピュータ１０に外部キャパシタ２４が接続さ
れているため、マイクロコンピュータ１０内のキャパシ
タ１１だけで内部回路４内のデータを保持する場合に比
べて、高電位側電源Ｖｃｃの寸断からＲＡＭデータ消失
までの時間を長くすることができる。
【００６７】図８には、マイクロコンピュータ１０のチ
ップレイアウト例が示される。
ップレイアウト例が示される。
【００６８】マイクロコンピュータ１０の縁辺部には、
ワイヤボンディングにより外部端子に結合可能な複数の
ボンディングパッド５５が配列される。また、この複数
のボンディングパッド５５の内側には外部との間で各種
信号のやり取りを可能とするためのＩ／Ｏ（入出力）コ
ントロール回路５１，５２，５３，５４が配置される。
さらにこのＩ／Ｏコントロール回路５１，５２，５３，
５４の内側には、ＣＰＵ４７、ＲＯＭ４８、ＲＡＭ４
９、及び周辺回路４１〜４６が配置される。そして、一
つのボンディングパッド５５とそれに隣接するボンディ
ングパッド５５との間や、ＣＰＵ４７、ＲＯＭ４８、Ｒ
ＡＭ４９、及び周辺回路４１〜４６などの各種機能モジ
ュール相互間に存在する空き領域（斜線で示される領
域）を利用して、多数のキャパシタが形成され、それら
が並列合成されることでキャパシタ１１が形成される。
ワイヤボンディングにより外部端子に結合可能な複数の
ボンディングパッド５５が配列される。また、この複数
のボンディングパッド５５の内側には外部との間で各種
信号のやり取りを可能とするためのＩ／Ｏ（入出力）コ
ントロール回路５１，５２，５３，５４が配置される。
さらにこのＩ／Ｏコントロール回路５１，５２，５３，
５４の内側には、ＣＰＵ４７、ＲＯＭ４８、ＲＡＭ４
９、及び周辺回路４１〜４６が配置される。そして、一
つのボンディングパッド５５とそれに隣接するボンディ
ングパッド５５との間や、ＣＰＵ４７、ＲＯＭ４８、Ｒ
ＡＭ４９、及び周辺回路４１〜４６などの各種機能モジ
ュール相互間に存在する空き領域（斜線で示される領
域）を利用して、多数のキャパシタが形成され、それら
が並列合成されることでキャパシタ１１が形成される。
【００６９】図９には、マイクロコンピュータ１０の空
き領域を利用して形成されるキャパシタの断面構成が示
される。
き領域を利用して形成されるキャパシタの断面構成が示
される。
【００７０】半導体基板９６に形成された酸化膜９１
に、第１ポリシリコン（Poly-si１）層９２、層間膜９
３、及び第２ポリシリコン（Poly-si２）層９４が積層
されることによってキャパシタが形成される。第２ポリ
シリコン（Poly-si２）層９４にはアルミニウム（Ａ
Ｌ）層９５が積層され、このアルミニウム（ＡＬ）層９
５によってキャパシタ１１の接続が行われる。
に、第１ポリシリコン（Poly-si１）層９２、層間膜９
３、及び第２ポリシリコン（Poly-si２）層９４が積層
されることによってキャパシタが形成される。第２ポリ
シリコン（Poly-si２）層９４にはアルミニウム（Ａ
Ｌ）層９５が積層され、このアルミニウム（ＡＬ）層９
５によってキャパシタ１１の接続が行われる。
【００７１】図９に示される構成でキャパシタ１１を形
成する場合、ＲＡＭのデータ保持可能時間は以下のよう
に求めることができる。Ｑ＝Ｃ×ＶＴ＝Ｑ／Ｉここで、
「Ｑ」は電荷、「Ｃ」はコンデンサ容量、「Ｖ」は電源
電圧（Ｖｃｃ）、「Ｔ」はＲＡＭ保持可能時間、「Ｉ」
はスタンバイモード時の電流値である。例えば、チップ
サイズ５ｍｍ×５ｍｍのマイクロコンピュータチップ
で、キャパシタの埋め込み可能領域をチップ面積１／３
と仮定する。キャパシタは、図８に示されるように、第
１ポリシリコン層９２と第２ポリシリコン層９４、及び
層間絶縁膜９３を使用して形成する。層間膜９３は、厚
さ５０ｎｍ、比誘電率は２．７である。真空の誘電率を
８．８５×１０−１２Ｆ／ｍとした場合、キャパシタの
容量Ｃは、次式で示される。
成する場合、ＲＡＭのデータ保持可能時間は以下のよう
に求めることができる。Ｑ＝Ｃ×ＶＴ＝Ｑ／Ｉここで、
「Ｑ」は電荷、「Ｃ」はコンデンサ容量、「Ｖ」は電源
電圧（Ｖｃｃ）、「Ｔ」はＲＡＭ保持可能時間、「Ｉ」
はスタンバイモード時の電流値である。例えば、チップ
サイズ５ｍｍ×５ｍｍのマイクロコンピュータチップ
で、キャパシタの埋め込み可能領域をチップ面積１／３
と仮定する。キャパシタは、図８に示されるように、第
１ポリシリコン層９２と第２ポリシリコン層９４、及び
層間絶縁膜９３を使用して形成する。層間膜９３は、厚
さ５０ｎｍ、比誘電率は２．７である。真空の誘電率を
８．８５×１０−１２Ｆ／ｍとした場合、キャパシタの
容量Ｃは、次式で示される。
【００７２】
【数１】
【００７３】ここで高電位側電源Ｖｃｃの電圧レベルを
３．０Ｖ、スタンバイモード時の電流値を１００ｎＡ、
ＲＡＭ保持電圧を０．５Ｖとすると、電荷Ｑ、ＲＡＭ保
持可能時間Ｔは次式によって示される。
３．０Ｖ、スタンバイモード時の電流値を１００ｎＡ、
ＲＡＭ保持電圧を０．５Ｖとすると、電荷Ｑ、ＲＡＭ保
持可能時間Ｔは次式によって示される。
【００７４】
【数２】
【００７５】
【数３】
【００７６】ＲＡＭ保持電圧を０．５Ｖとした場合のＲ
ＡＭ保持可能時間は、次のようになる。
ＡＭ保持可能時間は、次のようになる。
【００７７】
【数４】
【００７８】この場合、ＲＡＭ保持可能時間は、２．１
（Ｓ）であり、この時間内であれば、電源寸断時におけ
るＲＡＭの記憶データを保持することができる。
（Ｓ）であり、この時間内であれば、電源寸断時におけ
るＲＡＭの記憶データを保持することができる。
【００７９】図１０にはキャパシタ１１の別の構成例が
示される。
示される。
【００８０】キャパシタの形成は、ゲートを構成するポ
リシリコン（Poly-si）層１０３と、基板１０４とで酸
化膜１０２を挟むことによってキャパシタが形成され
る。このキャパシタ形成方法は、一般的に前述の形成方
法に比べ膜厚が薄いこと、及び低誘電率の物質を使用す
る層間絶縁膜よりも誘電率が大きいことにより、同じ面
積であるにもかかわらず、比較的大きな容量を得ること
ができる。
リシリコン（Poly-si）層１０３と、基板１０４とで酸
化膜１０２を挟むことによってキャパシタが形成され
る。このキャパシタ形成方法は、一般的に前述の形成方
法に比べ膜厚が薄いこと、及び低誘電率の物質を使用す
る層間絶縁膜よりも誘電率が大きいことにより、同じ面
積であるにもかかわらず、比較的大きな容量を得ること
ができる。
【００８１】例えば、例えば、チップサイズ、コンデン
サの埋め込み可能領域は、図９の場合と同じとし、ゲー
ト酸化膜に厚さ１５ｎｍ、比誘電率３．８の酸化シリコ
ン（ＳｉＯ２）を使用した場合、コンデンサの容量Ｃ
は、次式によって示される。
サの埋め込み可能領域は、図９の場合と同じとし、ゲー
ト酸化膜に厚さ１５ｎｍ、比誘電率３．８の酸化シリコ
ン（ＳｉＯ２）を使用した場合、コンデンサの容量Ｃ
は、次式によって示される。
【００８２】
【数５】
【００８３】前述の例と同様に電源電圧３．０Ｖ、スタ
ンバイモード時の電流値１００ｎＡ、ＲＡＭ保持電圧
０．５Ｖと仮定すると、電荷Ｑ、ＲＡＭ保持可能時間Ｔ
は次式によって示される。
ンバイモード時の電流値１００ｎＡ、ＲＡＭ保持電圧
０．５Ｖと仮定すると、電荷Ｑ、ＲＡＭ保持可能時間Ｔ
は次式によって示される。
【００８４】
【数６】
【００８５】
【数７】
【００８６】ＲＡＭ保持電圧を０．５Ｖとした場合のＲ
ＡＭ保持可能時間は次式によって示される。
ＡＭ保持可能時間は次式によって示される。
【００８７】
【数８】
【００８８】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である自動通
報システムに適用した場合について説明したが、本発明
はそれに限定されるものではなく、各種マイクロコンピ
ュータ応用システムに広く適用することができる。
なされた発明をその背景となった利用分野である自動通
報システムに適用した場合について説明したが、本発明
はそれに限定されるものではなく、各種マイクロコンピ
ュータ応用システムに広く適用することができる。
【００９０】本発明は、少なくとも電源供給によって動
作される内部回路を含むことを条件に適用することがで
きる。
作される内部回路を含むことを条件に適用することがで
きる。
【００９１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００９２】すなわち、電圧保持回路を半導体集積回路
に内蔵することにより、キャパシタや電池などを半導体
集積回路の外部に設けなくても主電源が寸断した時の上
記半導体集積回路におけるデータ保持が可能とされる。
に内蔵することにより、キャパシタや電池などを半導体
集積回路の外部に設けなくても主電源が寸断した時の上
記半導体集積回路におけるデータ保持が可能とされる。
【図１】本発明にかかる半導体集積回路の一例であるマ
イクロコンピュータの構成例ブロック図である。
イクロコンピュータの構成例ブロック図である。
【図２】上記マイクロコンピュータにおける動作状態遷
移の説明図である。
移の説明図である。
【図３】上記マイクロコンピュータのさらに詳細な構成
例回路図である。
例回路図である。
【図４】上記マイクロコンピュータにおける主要動作の
タイミング図である。
タイミング図である。
【図５】上記マイクロコンピュータの別の構成例回路図
である。
である。
【図６】上記マイクロコンピュータの別の構成例回路図
である。
である。
【図７】上記マイクロコンピュータの別の構成例回路図
である。
である。
【図８】上記マイクロコンピュータにおけるチップレイ
アウトの説明図である。
アウトの説明図である。
【図９】上記マイクロコンピュータに含まれるキャパシ
タの構成例断面図である。
タの構成例断面図である。
【図１０】上記マイクロコンピュータに含まれるキャパ
シタの別の構成例断面図である。
シタの別の構成例断面図である。
【図１１】上記マイクロコンピュータの別の構成例回路
図である。
図である。
【図１２】上記マイクロコンピュータを含む自動通報シ
ステムの構成例ブロック図である。
ステムの構成例ブロック図である。
１ 第１電圧検出回路
２ 電源保持回路
３ 第２電圧検出回路
４ 内部回路
５ 制御回路
６ 動作状態コントローラ
９，１３，２３ コンパレータ
１１ キャパシタ
１２ 抵抗
１４ ｎチャネル型ＭＯＳトランジスタ
１５ ダイオード
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山崎 直人
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 三瓶 忠
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 五十嵐 輝高
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 神永 勝文
茨城県日立市大みか町三丁目18番１号 茨
城日立情報サービス株式会社内
(72)発明者 椎名 雅裕
茨城県日立市幸町３丁目２番１号 日立エ
ンジニアリング株式会社内
Ｆターム(参考） 5B011 DA13 DB20 DC07 EA08 EB01
GG04 JA03 JA08 JB01 LL12
5B015 JJ11 KB73 MM06 QQ11
5B062 CC10 HH04 HH05 HH06
5F038 BB04 BB08 BB09 EZ20
Claims (9)
- 【請求項１】 電源供給によって動作される内部回路を
含む半導体集積回路であって、 半導体集積回路の内部に形成されたキャパシタを有し、
外部端子を介して供給される電圧によって充電され、そ
の充電電圧を上記内部回路に供給可能な電圧保持回路
と、 上記外部端子を介して供給された電圧を検出するための
電圧検出回路と、 上記電圧検出回路の検出結果に基づいて、上記外部端子
から上記内部回路及び上記電源保持回路に至る電源経路
を遮断可能なスイッチと、 上記電圧検出回路の検出結果に基づいて上記内部回路を
低消費電力状態に切り換え可能な制御回路と、を含むこ
とを特徴とする半導体集積回路。 - 【請求項２】 電源供給によって動作される内部回路を
含む半導体集積回路であって、 半導体集積回路の内部に形成されたキャパシタを有し、
外部端子を介して供給される電圧によって充電され、そ
の充電電圧を上記内部回路に供給可能な電圧保持回路
と、 上記外部端子を介して供給された電圧を第１基準電圧と
比較することで検出可能な第１電圧検出回路と、 上記第１電圧検出回路の検出結果に基づいて、上記外部
端子から上記内部回路及び上記電源保持回路に至る電源
経路を遮断可能な第１スイッチと、 上記第１電圧保持回路の端子電圧を、上記第１基準電圧
よりも低い第２基準電圧に基づいて検出可能な第２電圧
検出回路と、 外部に配置された外部キャパシタから伝達された電圧
と、第２基準電圧とを比較することによって上記外部キ
ャパシタから伝達された電圧を検出可能な第３電圧検出
回路と、 上記第３電圧検出回路の検出結果に基づいて、上記外部
キャパシタから上記内部回路及び上記電源保持回路に至
る電源経路を遮断可能な第２スイッチと、 上記第１電圧検出回路の検出結果に基づいて上記内部回
路を第１低消費電力状態に切り換え、上記第２検出回路
の検出結果に基づいて上記内部回路を上記低消費電力状
態よりも更に電力消費が少ない第２低消費電力状態に切
り換え可能な制御回路と、を含むことを特徴とする半導
体集積回路。 - 【請求項３】 電源供給によって動作される内部回路を
含む半導体集積回路であって、 半導体集積回路の内部に形成されたキャパシタを有し、
外部端子を介して供給される電圧によって充電され、そ
の充電電圧を上記内部回路に供給可能な電圧保持回路
と、 上記外部端子を介して供給された電圧を第１基準電圧と
比較することで検出可能な第１電圧検出回路と、 上記第１電圧検出回路の検出結果に基づいて、上記外部
端子から上記内部回路及び上記電源保持回路に至る電源
経路を遮断可能なスイッチと、 上記電圧保持回路の端子電圧を、上記第１基準電圧より
も低い第２基準電圧と比較することで検出可能な第２電
圧検出回路と、 上記第１電圧検出回路の検出結果に基づいて上記内部回
路を第１低消費電力状態に切り換え、上記第２検出回路
の検出結果に基づいて上記内部回路を上記低消費電力状
態よりも更に電力消費が少ない第２低消費電力状態に切
り換え可能な制御回路と、を含むことを特徴とする半導
体集積回路。 - 【請求項４】 上記電圧保持回路は、それぞれ所定の機
能を有する機能モジュール、及び上記機能モジュールと
外部との結合を可能とするための端子の形成領域を除い
て形成されたキャパシタと、 上記キャパシタに直列接続された抵抗と、を含んで成る
請求項１乃至３の何れか１項記載の半導体集積回路。 - 【請求項５】 上記電圧保持回路は、それぞれ所定の機
能を有する機能モジュール、及び上記機能モジュールと
外部との結合を可能とするための端子の形成領域を除い
て形成されたキャパシタと、 上記キャパシタに直列接続されたダイオードと、 上記第１検出回路の出力信に基づいて上記ダイオードを
短絡可能なトランジスタと、を含んで成る請求項１乃至
３の何れか１項記載の半導体集積回路。 - 【請求項６】 上記電圧保持回路は、それぞれ所定の機
能を有する機能モジュール、及び上記機能モジュールと
外部との結合を可能とするための端子の形成領域を除い
て形成されたキャパシタと、 上記キャパシタに直列接続された抵抗と、を含んで成
り、 上記キャパシタは、第１ポリシリコン層と、上記第１ポ
リシリコン層に積層された絶縁膜と、上記絶縁膜に積層
された第２ポリシリコン層と、を含んで成る請求項１乃
至３の何れか１項記載の半導体集積回路。 - 【請求項７】 上記電圧保持回路は、それぞれ所定の機
能を有する機能モジュール、及び上記機能モジュールと
外部との結合を可能とするための端子の形成領域を除い
て形成されたキャパシタと、 上記キャパシタに直列接続された抵抗と、を含んで成
り、 上記キャパシタは、第１ポリシリコン層と、上記第１ポ
リシリコン層に積層された絶縁膜と、上記絶縁膜に積層
された第２ポリシリコン層と、を含んで成る請求項１乃
至３の何れか１項記載の半導体集積回路。 - 【請求項８】 上記電圧保持回路は、それぞれ所定の機
能を有する機能モジュールと、上記機能モジュールと外
部との結合を可能とするための端子とを含む半導体チッ
プと、 上記機能モジュール及び上記端子の形成領域を除く領域
に形成されたキャパシタと、 上記キャパシタに直列接続された抵抗と、を含んで成
り、 上記キャパシタは、半導体基板と、上記半導体基板に形
成された酸化膜と、上記酸化膜に積層されたポリシリコ
ン層と、を含んで成る請求項１乃至３の何れか１項記載
の半導体集積回路。 - 【請求項９】 上記電圧保持回路は、それぞれ所定の機
能を有する機能モジュール、及び上記機能モジュールと
外部との結合を可能とするための端子の形成領域を除い
て形成されたキャパシタと、 上記キャパシタに直列接続された抵抗と、を含んで成
り、 上記キャパシタは、半導体基板と、上記半導体基板に形
成された酸化膜と、上記酸化膜に積層されたポリシリコ
ン層と、を含んで成る請求項１乃至３の何れか１項記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001344393A JP2003152083A (ja) | 2001-11-09 | 2001-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001344393A JP2003152083A (ja) | 2001-11-09 | 2001-11-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152083A true JP2003152083A (ja) | 2003-05-23 |
Family
ID=19157930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001344393A Pending JP2003152083A (ja) | 2001-11-09 | 2001-11-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003152083A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006251886A (ja) * | 2005-03-08 | 2006-09-21 | Denso Corp | マイクロコンピュータ |
| JP2007073954A (ja) * | 2005-08-26 | 2007-03-22 | Power Integrations Inc | 時間計測に基づきパラメータ／モードを選択する方法及び装置 |
| JP2012218321A (ja) * | 2011-04-11 | 2012-11-12 | Oki Data Corp | 電子機器および画像形成装置 |
| JP2013061918A (ja) * | 2011-09-15 | 2013-04-04 | Renesas Electronics Corp | 半導体装置 |
-
2001
- 2001-11-09 JP JP2001344393A patent/JP2003152083A/ja active Pending
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