JP2003150372A - 乱数発生回路 - Google Patents
乱数発生回路Info
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- JP2003150372A JP2003150372A JP2001346508A JP2001346508A JP2003150372A JP 2003150372 A JP2003150372 A JP 2003150372A JP 2001346508 A JP2001346508 A JP 2001346508A JP 2001346508 A JP2001346508 A JP 2001346508A JP 2003150372 A JP2003150372 A JP 2003150372A
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Abstract
(57)【要約】
【課題】 より完全な乱数を短時間に且つ確実に発生さ
せることができる乱数発生回路を提供する。 【解決手段】 カスケード接続されたＣゲート１，２が
第２の方形波Ｓの立上がり時点以降における第１の方形
波Ｆの立下がり時点を検出し、カスケード接続されたＣ
ゲート３，４が第２の方形波Ｓの立上がり時点以降にお
ける第１の方形波Ｆの立上がり時点を検出し、第２の方
形波Ｓの立上がり時点で第１の方形波Ｆの値が１の場
合、ＮＡＮＤゲート５が０を出力し、第２の方形波Ｓの
立上がり時点で第１の方形波Ｆの値が０の場合、ＮＡＮ
Ｄゲート６が０を出力する。
せることができる乱数発生回路を提供する。 【解決手段】 カスケード接続されたＣゲート１，２が
第２の方形波Ｓの立上がり時点以降における第１の方形
波Ｆの立下がり時点を検出し、カスケード接続されたＣ
ゲート３，４が第２の方形波Ｓの立上がり時点以降にお
ける第１の方形波Ｆの立上がり時点を検出し、第２の方
形波Ｓの立上がり時点で第１の方形波Ｆの値が１の場
合、ＮＡＮＤゲート５が０を出力し、第２の方形波Ｓの
立上がり時点で第１の方形波Ｆの値が０の場合、ＮＡＮ
Ｄゲート６が０を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、第１の周波数を有
する第１の信号の値を第１の周波数より低い第２の周波
数を有する第２の信号を用いて検出し、検出された第１
の信号の値に基づいて乱数を発生させる乱数発生回路に
関するものである。
する第１の信号の値を第１の周波数より低い第２の周波
数を有する第２の信号を用いて検出し、検出された第１
の信号の値に基づいて乱数を発生させる乱数発生回路に
関するものである。
【０００２】
【従来の技術】近年、遺伝病や成人病等の遺伝子レベル
での診断および治療等を目的として、世界的に大規模な
ゲノムの塩基配列解析が行われている。ここで、ゲノム
とは、生命活動を行う上で必要なすべての遺伝子を持っ
た１組の染色体であり、人の場合、２組の染色体を有し
ており、２つのゲノムを持っている。１つのゲノムは、
約３０億個の塩基対からなり、１つの細胞内にある約６
０億個の塩基対の総延長距離は、約１．８ｍであり、そ
のＤＮＡ（デオキシリボ核酸）が人の細胞約６０億個の
すべてに存在する。
での診断および治療等を目的として、世界的に大規模な
ゲノムの塩基配列解析が行われている。ここで、ゲノム
とは、生命活動を行う上で必要なすべての遺伝子を持っ
た１組の染色体であり、人の場合、２組の染色体を有し
ており、２つのゲノムを持っている。１つのゲノムは、
約３０億個の塩基対からなり、１つの細胞内にある約６
０億個の塩基対の総延長距離は、約１．８ｍであり、そ
のＤＮＡ（デオキシリボ核酸）が人の細胞約６０億個の
すべてに存在する。
【０００３】上記のように非常に多くのＤＮＡを解析し
て膨大なゲノムデータを統合および分類し、機能的に関
連のある遺伝子群からなる遺伝子ネットワークを解析す
る作業を実際に行ったのでは、あまりにも長時間を要
し、現実的ではないため、遺伝子ネットワーク等を化学
反応シミュレーションにより解析することが考えられ
る。
て膨大なゲノムデータを統合および分類し、機能的に関
連のある遺伝子群からなる遺伝子ネットワークを解析す
る作業を実際に行ったのでは、あまりにも長時間を要
し、現実的ではないため、遺伝子ネットワーク等を化学
反応シミュレーションにより解析することが考えられ
る。
【０００４】このような化学反応シミュレーションを行
うため、例えば、モンテカルロシミュレーションを用い
て化学反応の反応速度等を乱数によって表現することが
考えられるが、シミュレーションを正確且つ高速に行う
ためには、この乱数がより完全な乱数であるとともに、
短時間に且つ確実に発生される必要がある。
うため、例えば、モンテカルロシミュレーションを用い
て化学反応の反応速度等を乱数によって表現することが
考えられるが、シミュレーションを正確且つ高速に行う
ためには、この乱数がより完全な乱数であるとともに、
短時間に且つ確実に発生される必要がある。
【０００５】一方、より完全な乱数を短時間に発生させ
る乱数発生方法としては、例えば、図４に示すように、
周波数の高い第１の方形波Ｆの値を第１の方形波Ｆより
周波数の低い第２の方形波Ｓの立ち上がりタイミングで
ラッチ（サンプリング）することが考えられる。具体的
には、ＤフリップフロップのＤ入力端子に第１の方形波
Ｆを入力するとともに、クロック入力端子に第２の方形
波Ｓを入力する。このとき、図４中に破線の両矢印で示
すように、第１の方形波Ｆ及び第２の方形波Ｓの少なく
とも一方が熱雑音等により揺らげば、より完全な乱数を
短時間に発生させることができる。
る乱数発生方法としては、例えば、図４に示すように、
周波数の高い第１の方形波Ｆの値を第１の方形波Ｆより
周波数の低い第２の方形波Ｓの立ち上がりタイミングで
ラッチ（サンプリング）することが考えられる。具体的
には、ＤフリップフロップのＤ入力端子に第１の方形波
Ｆを入力するとともに、クロック入力端子に第２の方形
波Ｓを入力する。このとき、図４中に破線の両矢印で示
すように、第１の方形波Ｆ及び第２の方形波Ｓの少なく
とも一方が熱雑音等により揺らげば、より完全な乱数を
短時間に発生させることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
Ｄフリップフロップを用いた乱数発生回路では、第１の
方形波Ｆ及び第２の方形波Ｓの信号変化が近い場合、す
なわち第２の方形波Ｓを基準にしてＤフリップフロップ
のセットアップ時間及びホールド時間内に第１の方形波
Ｆの値が変化した場合、出力信号が不安定となるメタス
テーブルが発生する。メタステーブルが発生した場合、
出力信号が安定するまでの時間は、第１の方形波Ｆ及び
第２の方形波Ｓの信号変化の近さに依存するとともに、
確率的に変化するため、乱数を確実に発生させることが
できない。
Ｄフリップフロップを用いた乱数発生回路では、第１の
方形波Ｆ及び第２の方形波Ｓの信号変化が近い場合、す
なわち第２の方形波Ｓを基準にしてＤフリップフロップ
のセットアップ時間及びホールド時間内に第１の方形波
Ｆの値が変化した場合、出力信号が不安定となるメタス
テーブルが発生する。メタステーブルが発生した場合、
出力信号が安定するまでの時間は、第１の方形波Ｆ及び
第２の方形波Ｓの信号変化の近さに依存するとともに、
確率的に変化するため、乱数を確実に発生させることが
できない。
【０００７】本発明の目的は、より完全な乱数を短時間
に且つ確実に発生させることができる乱数発生回路を提
供することである。
に且つ確実に発生させることができる乱数発生回路を提
供することである。
【０００８】
【課題を解決するための手段および発明の効果】（１）
第１の発明 第１の発明に係る乱数発生回路は、第１の周波数を有す
る第１の信号の値を第１の周波数より低い第２の周波数
を有する第２の信号を用いて検出し、検出された第１の
信号の値に基づいて乱数を発生させる乱数発生回路であ
って、第２の信号に応じて第１の信号の第１のタイミン
グを検出する第１の検出手段と、第２の信号に応じて第
１のタイミングと異なる第１の信号の第２のタイミング
を検出する第２の検出手段と、第１及び第２の検出手段
により検出された第１及び第２のタイミングのうちメタ
ステーブルが発生していない検出手段により検出された
タイミングに応じて乱数の値を決定する乱数決定手段と
を備えるものである。
第１の発明 第１の発明に係る乱数発生回路は、第１の周波数を有す
る第１の信号の値を第１の周波数より低い第２の周波数
を有する第２の信号を用いて検出し、検出された第１の
信号の値に基づいて乱数を発生させる乱数発生回路であ
って、第２の信号に応じて第１の信号の第１のタイミン
グを検出する第１の検出手段と、第２の信号に応じて第
１のタイミングと異なる第１の信号の第２のタイミング
を検出する第２の検出手段と、第１及び第２の検出手段
により検出された第１及び第２のタイミングのうちメタ
ステーブルが発生していない検出手段により検出された
タイミングに応じて乱数の値を決定する乱数決定手段と
を備えるものである。
【０００９】本発明に係る乱数発生回路においては、第
１の検出手段により第２の信号に応じて第１の信号の第
１のタイミングが検出され、第２の検出手段により第２
の信号に応じて第１のタイミングと異なる第１の信号の
第２のタイミングが検出され、検出された第１及び第２
のタイミングのうちメタステーブルが発生していない検
出手段により検出されたタイミングに応じて乱数の値が
決定される。
１の検出手段により第２の信号に応じて第１の信号の第
１のタイミングが検出され、第２の検出手段により第２
の信号に応じて第１のタイミングと異なる第１の信号の
第２のタイミングが検出され、検出された第１及び第２
のタイミングのうちメタステーブルが発生していない検
出手段により検出されたタイミングに応じて乱数の値が
決定される。
【００１０】このように、第１及び第２の検出手段の検
出タイミングが異なるので、メタステーブルが発生する
検出手段を第１及び第２の検出手段のうちの一方に限定
することができ、検出タイミングが異なる２系統の検出
手段を競争させてメタステーブルが発生していない検出
手段により検出されたタイミングに応じて乱数を発生さ
せることができる。この結果、メタステーブルの影響を
受けることなく、乱数を発生させることができるので、
より完全な乱数を短時間に且つ確実に発生させることが
できる。
出タイミングが異なるので、メタステーブルが発生する
検出手段を第１及び第２の検出手段のうちの一方に限定
することができ、検出タイミングが異なる２系統の検出
手段を競争させてメタステーブルが発生していない検出
手段により検出されたタイミングに応じて乱数を発生さ
せることができる。この結果、メタステーブルの影響を
受けることなく、乱数を発生させることができるので、
より完全な乱数を短時間に且つ確実に発生させることが
できる。
【００１１】（２）第２の発明
第２の発明に係る乱数発生回路は、第１の発明に係る乱
数発生回路の構成において、第１の信号は、第１の周波
数を有する第１の矩形波を含み、第２の信号は、第２の
周波数を有する第２の矩形波を含み、第１の検出手段
は、第２の矩形波が第１のレベルから第２のレベルへ遷
移するサンプリングタイミング以降において第１の矩形
波が第３のレベルから第４のレベルへ遷移する第１の遷
移タイミングを検出し、第２の検出手段は、サンプリン
グタイミング以降において第１の矩形波が第４のレベル
から第３のレベルへ遷移する第２の遷移タイミングを検
出し、乱数決定手段は、第１及び第２の検出手段の出力
のうち先に入力された出力を用いて自身の出力を決定す
るインターロック回路を含む。
数発生回路の構成において、第１の信号は、第１の周波
数を有する第１の矩形波を含み、第２の信号は、第２の
周波数を有する第２の矩形波を含み、第１の検出手段
は、第２の矩形波が第１のレベルから第２のレベルへ遷
移するサンプリングタイミング以降において第１の矩形
波が第３のレベルから第４のレベルへ遷移する第１の遷
移タイミングを検出し、第２の検出手段は、サンプリン
グタイミング以降において第１の矩形波が第４のレベル
から第３のレベルへ遷移する第２の遷移タイミングを検
出し、乱数決定手段は、第１及び第２の検出手段の出力
のうち先に入力された出力を用いて自身の出力を決定す
るインターロック回路を含む。
【００１２】この場合、第２の矩形波が第１のレベルか
ら第２のレベルへ遷移するサンプリングタイミング以降
において第１の矩形波が第３のレベルから第４のレベル
へ遷移する第１の遷移タイミングが第１の検出手段によ
り検出され、上記のサンプリングタイミング以降におい
て第１の矩形波が第４のレベルから第３のレベルへ遷移
する第２の遷移タイミングが第２の検出手段により検出
され、インターロック回路により第１及び第２の検出手
段の出力のうち先に入力された出力に応じて乱数が決定
される。
ら第２のレベルへ遷移するサンプリングタイミング以降
において第１の矩形波が第３のレベルから第４のレベル
へ遷移する第１の遷移タイミングが第１の検出手段によ
り検出され、上記のサンプリングタイミング以降におい
て第１の矩形波が第４のレベルから第３のレベルへ遷移
する第２の遷移タイミングが第２の検出手段により検出
され、インターロック回路により第１及び第２の検出手
段の出力のうち先に入力された出力に応じて乱数が決定
される。
【００１３】このように、第１及び第２の検出手段の検
出タイミングとなる第１及び第２の遷移タイミングが異
なるので、メタステーブルが発生する検出手段を第１及
び第２の検出手段のうちの一方に限定することができる
とともに、インターロック回路により第１及び第２の検
出手段の出力のうち先に入力された出力に応じて乱数が
決定されるので、メタステーブルが発生していない検出
手段の検出タイミングに応じて乱数を発生させることが
できる。
出タイミングとなる第１及び第２の遷移タイミングが異
なるので、メタステーブルが発生する検出手段を第１及
び第２の検出手段のうちの一方に限定することができる
とともに、インターロック回路により第１及び第２の検
出手段の出力のうち先に入力された出力に応じて乱数が
決定されるので、メタステーブルが発生していない検出
手段の検出タイミングに応じて乱数を発生させることが
できる。
【００１４】（３）第３の発明
第３の発明に係る乱数発生回路は、第２の発明に係る乱
数発生回路の構成において、第１の検出手段は、第１及
び第２の矩形波が入力される第１のＭｕｌｌｅｒＣゲー
トと、第１の矩形波の反転信号及び第１のＭｕｌｌｅｒ
Ｃゲートの出力が入力される第２のＭｕｌｌｅｒＣゲー
トとを含み、第２の検出手段は、第１の矩形波の反転信
号及び第２の矩形波が入力される第３のＭｕｌｌｅｒＣ
ゲートと、第１の矩形波及び第３のＭｕｌｌｅｒＣゲー
トの出力が入力される第４のＭｕｌｌｅｒＣゲートとを
含む。
数発生回路の構成において、第１の検出手段は、第１及
び第２の矩形波が入力される第１のＭｕｌｌｅｒＣゲー
トと、第１の矩形波の反転信号及び第１のＭｕｌｌｅｒ
Ｃゲートの出力が入力される第２のＭｕｌｌｅｒＣゲー
トとを含み、第２の検出手段は、第１の矩形波の反転信
号及び第２の矩形波が入力される第３のＭｕｌｌｅｒＣ
ゲートと、第１の矩形波及び第３のＭｕｌｌｅｒＣゲー
トの出力が入力される第４のＭｕｌｌｅｒＣゲートとを
含む。
【００１５】この場合、第１及び第２のＭｕｌｌｅｒＣ
ゲートにより第２の矩形波が第１のレベルから第２のレ
ベルへ遷移するサンプリングタイミング以降において第
１の矩形波が第３のレベルから第４のレベルへ遷移する
第１の遷移タイミングを検出することができるととも
に、第３及び第４のＭｕｌｌｅｒＣゲートにより上記の
サンプリングタイミング以降において第１の矩形波が第
４のレベルから第３のレベルへ遷移する第２の遷移タイ
ミングを検出することができるので、簡略な回路構成で
より完全な乱数を短時間に且つ確実に発生させることが
できる。
ゲートにより第２の矩形波が第１のレベルから第２のレ
ベルへ遷移するサンプリングタイミング以降において第
１の矩形波が第３のレベルから第４のレベルへ遷移する
第１の遷移タイミングを検出することができるととも
に、第３及び第４のＭｕｌｌｅｒＣゲートにより上記の
サンプリングタイミング以降において第１の矩形波が第
４のレベルから第３のレベルへ遷移する第２の遷移タイ
ミングを検出することができるので、簡略な回路構成で
より完全な乱数を短時間に且つ確実に発生させることが
できる。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態によ
る乱数発生回路について図面を参照しながら説明する。
図１は、本発明の一実施の形態による乱数発生回路の構
成を示す回路図である。
る乱数発生回路について図面を参照しながら説明する。
図１は、本発明の一実施の形態による乱数発生回路の構
成を示す回路図である。
【００１７】図１において、乱数発生回路は、Ｍｕｌｌ
ｅｒ（ミューラー）Ｃゲート（ＭｕｌｌｅｒのＣ要素、
以下「Ｃゲート」と称す）１〜４及びＮＡＮＤゲート
５，６を備える。ここで、Ｃゲート１〜４となるＭｕｌ
ｌｅｒのＣ要素について詳細に説明する。
ｅｒ（ミューラー）Ｃゲート（ＭｕｌｌｅｒのＣ要素、
以下「Ｃゲート」と称す）１〜４及びＮＡＮＤゲート
５，６を備える。ここで、Ｃゲート１〜４となるＭｕｌ
ｌｅｒのＣ要素について詳細に説明する。
【００１８】図２は、ＭｕｌｌｅｒのＣ要素を説明する
ための論理回路記号、等価回路及び真理値表を示す図で
ある。ＭｕｌｌｅｒのＣ要素は、図２の（ａ）に示す論
理回路記号により表され、待合せ回路、合流回路又は最
終入力応答回路ともいわれ、双安定素子であり、ヒステ
リシス現象と同様の動作を行う。
ための論理回路記号、等価回路及び真理値表を示す図で
ある。ＭｕｌｌｅｒのＣ要素は、図２の（ａ）に示す論
理回路記号により表され、待合せ回路、合流回路又は最
終入力応答回路ともいわれ、双安定素子であり、ヒステ
リシス現象と同様の動作を行う。
【００１９】また、図２の（ａ）に示すＭｕｌｌｅｒの
Ｃ要素は、図２の（ｂ）に示すように、３入力の多数決
論理回路の出力Ｑを１つの入力に戻した形となり、両入
力Ｉ１，Ｉ２の値が揃うのを待つ自己同期機能を有し、
真理値表は図２の（ｃ）に示すようになる。すなわち、
すべての入力Ｉ１，Ｉ２が１になった後だけ出力Ｑが１
となり、すべての入力Ｉ１，Ｉ２が０になった後だけ出
力Ｑが０となり、入力Ｉ１，Ｉ２の一方が０で他方が１
の場合、出力Ｑは出力Ｑの直前の値Ｑ’となる。なお、
Ｃゲート１〜４は、論理回路を組み合わせて構成しても
よいし、ＦＰＧＡ（Field Programmable Gate Array）
のＬＵＴ（Look Up Table）等を用いて実現してもよ
い。
Ｃ要素は、図２の（ｂ）に示すように、３入力の多数決
論理回路の出力Ｑを１つの入力に戻した形となり、両入
力Ｉ１，Ｉ２の値が揃うのを待つ自己同期機能を有し、
真理値表は図２の（ｃ）に示すようになる。すなわち、
すべての入力Ｉ１，Ｉ２が１になった後だけ出力Ｑが１
となり、すべての入力Ｉ１，Ｉ２が０になった後だけ出
力Ｑが０となり、入力Ｉ１，Ｉ２の一方が０で他方が１
の場合、出力Ｑは出力Ｑの直前の値Ｑ’となる。なお、
Ｃゲート１〜４は、論理回路を組み合わせて構成しても
よいし、ＦＰＧＡ（Field Programmable Gate Array）
のＬＵＴ（Look Up Table）等を用いて実現してもよ
い。
【００２０】再び、図１を参照して、第１の方形波Ｆは
周波数の高い矩形波であり、第２の方形波Ｓは第１の方
形波Ｆより周波数の低い矩形波であり、第１の方形波Ｆ
及び／又は第２の方形波Ｓは熱雑音等により揺らぐ信号
である。Ｃゲート１には第１の方形波Ｆ及び第２の方形
波Ｓが入力され、Ｃゲート２には第１の方形波Ｆの反転
信号及びＣゲート１の出力信号が入力され、Ｃゲート
１，２により第２の方形波Ｓの立上がり時点（０→１）
以降における第１の方形波Ｆの立下がり時点（１→０）
が検出される。
周波数の高い矩形波であり、第２の方形波Ｓは第１の方
形波Ｆより周波数の低い矩形波であり、第１の方形波Ｆ
及び／又は第２の方形波Ｓは熱雑音等により揺らぐ信号
である。Ｃゲート１には第１の方形波Ｆ及び第２の方形
波Ｓが入力され、Ｃゲート２には第１の方形波Ｆの反転
信号及びＣゲート１の出力信号が入力され、Ｃゲート
１，２により第２の方形波Ｓの立上がり時点（０→１）
以降における第１の方形波Ｆの立下がり時点（１→０）
が検出される。
【００２１】一方、Ｃゲート３には第２の方形波Ｓ及び
第１の方形波Ｆの反転信号が入力され、Ｃゲート４には
第１の方形波Ｆ及びＣゲート３の出力信号が入力され、
Ｃゲート３，４により第２の方形波Ｓの立上がり時点以
降における第１の方形波Ｆの立上がり時点が検出され
る。
第１の方形波Ｆの反転信号が入力され、Ｃゲート４には
第１の方形波Ｆ及びＣゲート３の出力信号が入力され、
Ｃゲート３，４により第２の方形波Ｓの立上がり時点以
降における第１の方形波Ｆの立上がり時点が検出され
る。
【００２２】ＮＡＮＤゲート５の一方の入力にはＣゲー
ト２の出力が入力され、他方の入力にはＮＡＮＤゲート
６の出力が入力され、ＮＡＮＤゲート６の一方の入力に
はＣゲート４の出力が入力され、他方の入力にはＮＡＮ
Ｄゲート５の出力が入力される。したがって、ＮＡＮＤ
ゲート５，６によりＲＳフリップフロップが構成され、
第２の方形波Ｓの立上がり時点で第１の方形波Ｆの値が
１のときにＮＡＮＤゲート５の出力は０となり、逆に、
第２の方形波Ｓの立上がり時点で第１の方形波Ｆの値が
０のときにＮＡＮＤゲート６の出力は０となる。なお、
Ｃゲート１〜４による第１の方形波Ｆの立下がり及び立
上がり時点の検出前はＮＡＮＤゲート５，６ともに１を
出力する。
ト２の出力が入力され、他方の入力にはＮＡＮＤゲート
６の出力が入力され、ＮＡＮＤゲート６の一方の入力に
はＣゲート４の出力が入力され、他方の入力にはＮＡＮ
Ｄゲート５の出力が入力される。したがって、ＮＡＮＤ
ゲート５，６によりＲＳフリップフロップが構成され、
第２の方形波Ｓの立上がり時点で第１の方形波Ｆの値が
１のときにＮＡＮＤゲート５の出力は０となり、逆に、
第２の方形波Ｓの立上がり時点で第１の方形波Ｆの値が
０のときにＮＡＮＤゲート６の出力は０となる。なお、
Ｃゲート１〜４による第１の方形波Ｆの立下がり及び立
上がり時点の検出前はＮＡＮＤゲート５，６ともに１を
出力する。
【００２３】本実施の形態では、Ｃゲート１，２が第１
の検出手段に相当し、Ｃゲート３，４が第２の検出手段
に相当し、ＮＡＮＤゲート５，６が乱数決定手段及びイ
ンターロック回路に相当する。
の検出手段に相当し、Ｃゲート３，４が第２の検出手段
に相当し、ＮＡＮＤゲート５，６が乱数決定手段及びイ
ンターロック回路に相当する。
【００２４】図３は、図１に示す乱数発生回路の動作を
説明するためのタイミングチャートである。なお、図３
では、説明を容易にするために各ゲート１〜６の信号遅
延を無視している。
説明するためのタイミングチャートである。なお、図３
では、説明を容易にするために各ゲート１〜６の信号遅
延を無視している。
【００２５】まず、第２の方形波Ｓが０（Ｌレベル）か
ら１（Ｈレベル）へ立上がるＲ１点において第１の方形
波Ｆが０になっている場合について説明する。図３に示
すように、第２の方形波Ｓが立上がるＲ１点において第
１の方形波Ｆが０になっている場合、Ｃゲート３の出力
はＲ１点における第２の方形波Ｓの立上がりに応答して
０から１へ立上がる。次に、第１の方形波Ｆ及びＣゲー
ト３の出力がＣゲート４に入力され、Ｃゲート４の出力
はＡ１点における第１の方形波Ｆの立上がりに応答して
０から１へ立上がる。このようにカスケード接続された
Ｃゲート３，４に入力される第１の方形波Ｆを１段毎に
反転させることにより、Ｒ１点以降における第１の方形
波Ｆの立上がりタイミングすなわちＡ１点を検出するこ
とができる。
ら１（Ｈレベル）へ立上がるＲ１点において第１の方形
波Ｆが０になっている場合について説明する。図３に示
すように、第２の方形波Ｓが立上がるＲ１点において第
１の方形波Ｆが０になっている場合、Ｃゲート３の出力
はＲ１点における第２の方形波Ｓの立上がりに応答して
０から１へ立上がる。次に、第１の方形波Ｆ及びＣゲー
ト３の出力がＣゲート４に入力され、Ｃゲート４の出力
はＡ１点における第１の方形波Ｆの立上がりに応答して
０から１へ立上がる。このようにカスケード接続された
Ｃゲート３，４に入力される第１の方形波Ｆを１段毎に
反転させることにより、Ｒ１点以降における第１の方形
波Ｆの立上がりタイミングすなわちＡ１点を検出するこ
とができる。
【００２６】一方、第２の方形波Ｓが立上がるＲ１点に
おいて第１の方形波Ｆが０になっている場合、Ｃゲート
１の出力はＡ１点における第１の方形波Ｆの立上がりに
応答して０から１へ立上がる。次に、第１の方形波Ｆの
反転信号及びＣゲート１の出力がＣゲート２に入力さ
れ、Ｃゲート２の出力はＢ１点における第１の方形波Ｆ
の立下がりに応答して０から１へ立上がる。このように
カスケード接続されたＣゲート１，２に入力される第１
の方形波Ｆを１段毎に反転させることにより、Ｒ１点以
降における第１の方形波Ｆの立下がりタイミングすなわ
ちＢ１点を検出することができる。
おいて第１の方形波Ｆが０になっている場合、Ｃゲート
１の出力はＡ１点における第１の方形波Ｆの立上がりに
応答して０から１へ立上がる。次に、第１の方形波Ｆの
反転信号及びＣゲート１の出力がＣゲート２に入力さ
れ、Ｃゲート２の出力はＢ１点における第１の方形波Ｆ
の立下がりに応答して０から１へ立上がる。このように
カスケード接続されたＣゲート１，２に入力される第１
の方形波Ｆを１段毎に反転させることにより、Ｒ１点以
降における第１の方形波Ｆの立下がりタイミングすなわ
ちＢ１点を検出することができる。
【００２７】ここで、ＮＡＮＤゲート６の一方の入力に
Ｃゲート４の出力が入力されているので、ＮＡＮＤゲー
ト６の出力がＡ１点におけるＣゲート４の出力の立上が
りに応答して１から０へ立下がる。このとき、ＮＡＮＤ
ゲート５の出力は変化せず、また、ＮＡＮＤゲート５，
６はＣゲート２の出力の立上がりに応答せず、ＮＡＮＤ
ゲート５，６の出力は変化しない。
Ｃゲート４の出力が入力されているので、ＮＡＮＤゲー
ト６の出力がＡ１点におけるＣゲート４の出力の立上が
りに応答して１から０へ立下がる。このとき、ＮＡＮＤ
ゲート５の出力は変化せず、また、ＮＡＮＤゲート５，
６はＣゲート２の出力の立上がりに応答せず、ＮＡＮＤ
ゲート５，６の出力は変化しない。
【００２８】次に、Ｃ１点において第１の方形波Ｆ及び
第２の方形波Ｓが１から０へ立下がると、Ｃゲート１の
出力は１から０へ立下がり、Ｃゲート２，３の出力もＤ
１点において１から０に立下がる。このとき、ＮＡＮＤ
ゲート５，６はＣゲート２の出力の立下がりに応答せ
ず、ＮＡＮＤゲート５，６の出力は変化しない。
第２の方形波Ｓが１から０へ立下がると、Ｃゲート１の
出力は１から０へ立下がり、Ｃゲート２，３の出力もＤ
１点において１から０に立下がる。このとき、ＮＡＮＤ
ゲート５，６はＣゲート２の出力の立下がりに応答せ
ず、ＮＡＮＤゲート５，６の出力は変化しない。
【００２９】次に、Ｅ１点において第１の方形波Ｆが１
から０へ立下がると、Ｃゲート４の出力が１から０へ立
下がり、ＮＡＮＤゲート６の出力がＣゲート４の出力の
立上がりに応答して０から１へ立上がる。このとき、Ｎ
ＡＮＤゲート５の出力は変化しない。
から０へ立下がると、Ｃゲート４の出力が１から０へ立
下がり、ＮＡＮＤゲート６の出力がＣゲート４の出力の
立上がりに応答して０から１へ立上がる。このとき、Ｎ
ＡＮＤゲート５の出力は変化しない。
【００３０】上記の動作により、第２の方形波Ｓの立上
がり時点で第１の方形波Ｆの値が０の場合にＮＡＮＤゲ
ート５は１を出力し、ＮＡＮＤゲート６は０を出力す
る。
がり時点で第１の方形波Ｆの値が０の場合にＮＡＮＤゲ
ート５は１を出力し、ＮＡＮＤゲート６は０を出力す
る。
【００３１】次に、第２の方形波Ｓが０から１へ立上が
るＲ２点において第１の方形波Ｆが１になっている場合
について説明する。図３に示すように、第２の方形波Ｓ
が立上がるＲ２点において第１の方形波Ｆが１になって
いる場合、Ｃゲート１の出力はＲ２点における第２の方
形波Ｓの立上がりに応答して０から１へ立上がる。次
に、第１の方形波Ｆの反転信号及びＣゲート１の出力が
Ｃゲート２に入力され、Ｃゲート２の出力はＢ２点にお
ける第１の方形波Ｆの立下がりに応答して０から１へ立
上がり、カスケード接続されたＣゲート１，２によりＲ
２点以降における第１の方形波Ｆの立下がりタイミング
すなわちＢ２点を検出することができる。
るＲ２点において第１の方形波Ｆが１になっている場合
について説明する。図３に示すように、第２の方形波Ｓ
が立上がるＲ２点において第１の方形波Ｆが１になって
いる場合、Ｃゲート１の出力はＲ２点における第２の方
形波Ｓの立上がりに応答して０から１へ立上がる。次
に、第１の方形波Ｆの反転信号及びＣゲート１の出力が
Ｃゲート２に入力され、Ｃゲート２の出力はＢ２点にお
ける第１の方形波Ｆの立下がりに応答して０から１へ立
上がり、カスケード接続されたＣゲート１，２によりＲ
２点以降における第１の方形波Ｆの立下がりタイミング
すなわちＢ２点を検出することができる。
【００３２】一方、第２の方形波Ｓが立上がるＲ２点に
おいて第１の方形波Ｆが１になっている場合、Ｃゲート
３の出力はＢ２点における第２の方形波Ｓの立下がりに
応答して０から１へ立上がる。次に、第１の方形波Ｆ及
びＣゲート３の出力がＣゲート４に入力され、Ｃゲート
４の出力はＡ２点における第１の方形波Ｆの立上がりに
応答して０から１へ立上がり、カスケード接続されたＣ
ゲート３，４によりＲ２点以降における第１の方形波Ｆ
の立上がりタイミングすなわちＡ２点を検出することが
できる。
おいて第１の方形波Ｆが１になっている場合、Ｃゲート
３の出力はＢ２点における第２の方形波Ｓの立下がりに
応答して０から１へ立上がる。次に、第１の方形波Ｆ及
びＣゲート３の出力がＣゲート４に入力され、Ｃゲート
４の出力はＡ２点における第１の方形波Ｆの立上がりに
応答して０から１へ立上がり、カスケード接続されたＣ
ゲート３，４によりＲ２点以降における第１の方形波Ｆ
の立上がりタイミングすなわちＡ２点を検出することが
できる。
【００３３】ここで、ＮＡＮＤゲート５の一方の入力に
Ｃゲート２の出力が入力されているので、ＮＡＮＤゲー
ト５の出力がＢ２点におけるＣゲート２の出力の立上が
りに応答して０から１へ立上がる。このとき、ＮＡＮＤ
ゲート６の出力は変化せず、また、ＮＡＮＤゲート５，
６はＣゲート４の出力の立上がりに応答せず、ＮＡＮＤ
ゲート５，６の出力は変化しない。このように、第２の
方形波Ｓの立上がり時点で第１の方形波Ｆの値が１のと
きにＮＡＮＤゲート５は０を出力し、ＮＡＮＤゲート６
は１を出力する。
Ｃゲート２の出力が入力されているので、ＮＡＮＤゲー
ト５の出力がＢ２点におけるＣゲート２の出力の立上が
りに応答して０から１へ立上がる。このとき、ＮＡＮＤ
ゲート６の出力は変化せず、また、ＮＡＮＤゲート５，
６はＣゲート４の出力の立上がりに応答せず、ＮＡＮＤ
ゲート５，６の出力は変化しない。このように、第２の
方形波Ｓの立上がり時点で第１の方形波Ｆの値が１のと
きにＮＡＮＤゲート５は０を出力し、ＮＡＮＤゲート６
は１を出力する。
【００３４】上記の動作により、サンプリングタイミン
グとなる第２の方形波Ｓの立上がり時点における第１の
方形波Ｆの値に応じてＮＡＮＤゲート５，６が０又は１
を出力することができるので、この出力を乱数として用
いることができる。
グとなる第２の方形波Ｓの立上がり時点における第１の
方形波Ｆの値に応じてＮＡＮＤゲート５，６が０又は１
を出力することができるので、この出力を乱数として用
いることができる。
【００３５】このとき、Ｃゲート１，２とＣゲート３，
４とでは動作タイミングが異なるので、例えば、初段の
Ｃゲート１にメタステーブルが発生した場合でも、Ｃゲ
ート３，４はメタステーブルを免れることができ、逆
に、初段のＣゲート３にメタステーブルが発生した場合
でも、Ｃゲート１，２はメタステーブルを免れることが
できる。また、２段目のＣゲート２とＣゲート４とでゲ
ートが開くタイミングが確実にずれているので、メタス
テーブルの影響を受けることなく、ハードウエアを用い
て乱数を発生させることができ、より完全な乱数を短時
間に且つ確実に発生させることができる。
４とでは動作タイミングが異なるので、例えば、初段の
Ｃゲート１にメタステーブルが発生した場合でも、Ｃゲ
ート３，４はメタステーブルを免れることができ、逆
に、初段のＣゲート３にメタステーブルが発生した場合
でも、Ｃゲート１，２はメタステーブルを免れることが
できる。また、２段目のＣゲート２とＣゲート４とでゲ
ートが開くタイミングが確実にずれているので、メタス
テーブルの影響を受けることなく、ハードウエアを用い
て乱数を発生させることができ、より完全な乱数を短時
間に且つ確実に発生させることができる。
【００３６】なお、本発明による乱数発生回路の具体的
構成は、上記の例に特に限定されず、種々の変更が可能
であり、例えば、カスケード接続されたＣゲートの最終
段（例えば、図１では、Ｃゲート２，４）をＡＮＤゲー
ト等に置き換えてもよく、インターロック回路も、上記
のＲＳフリップフロップに特に限定されず、他のインタ
ーロック回路を用いてもよい。また、カスケード接続さ
れるＣゲートの段数も、上記の２段に特に限定されず、
３段以上にしてもよく、この場合、より後ろの信号変化
を検出することができる。
構成は、上記の例に特に限定されず、種々の変更が可能
であり、例えば、カスケード接続されたＣゲートの最終
段（例えば、図１では、Ｃゲート２，４）をＡＮＤゲー
ト等に置き換えてもよく、インターロック回路も、上記
のＲＳフリップフロップに特に限定されず、他のインタ
ーロック回路を用いてもよい。また、カスケード接続さ
れるＣゲートの段数も、上記の２段に特に限定されず、
３段以上にしてもよく、この場合、より後ろの信号変化
を検出することができる。
【００３７】また、本発明による乱数発生回路は、生化
学反応等の化学反応シミュレーションに好適に用いるこ
とができるが、この例に特に限定されず、乱数を用いる
他の用途のシミュレーション又はシミュレーション以外
の用途にも用いることができ、同様の効果を得ることが
できる。
学反応等の化学反応シミュレーションに好適に用いるこ
とができるが、この例に特に限定されず、乱数を用いる
他の用途のシミュレーション又はシミュレーション以外
の用途にも用いることができ、同様の効果を得ることが
できる。
【図１】本発明の一実施の形態による乱数発生回路の構
成を示す回路図である。
成を示す回路図である。
【図２】ＭｕｌｌｅｒのＣ要素を説明するための論理回
路記号、等価回路及び真理値表を示す図である。
路記号、等価回路及び真理値表を示す図である。
【図３】図１に示す乱数発生回路の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】従来の乱数発生方法を説明するためのタイミン
グチャートである。
グチャートである。
１〜４ ＭｕｌｌｅｒＣゲート
５，６ ＮＡＮＤゲート
Claims (3)
- 【請求項１】 第１の周波数を有する第１の信号の値を
前記第１の周波数より低い第２の周波数を有する第２の
信号を用いて検出し、検出された第１の信号の値に基づ
いて乱数を発生させる乱数発生回路であって、 前記第２の信号に応じて前記第１の信号の第１のタイミ
ングを検出する第１の検出手段と、 前記第２の信号に応じて前記第１のタイミングと異なる
前記第１の信号の第２のタイミングを検出する第２の検
出手段と、 前記第１及び第２の検出手段により検出された第１及び
第２のタイミングのうちメタステーブルが発生していな
い検出手段により検出されたタイミングに応じて乱数の
値を決定する乱数決定手段とを備えることを特徴とする
乱数発生回路。 - 【請求項２】 前記第１の信号は、前記第１の周波数を
有する第１の矩形波を含み、 前記第２の信号は、前記第２の周波数を有する第２の矩
形波を含み、 前記第１の検出手段は、前記第２の矩形波が第１のレベ
ルから第２のレベルへ遷移するサンプリングタイミング
以降において前記第１の矩形波が第３のレベルから第４
のレベルへ遷移する第１の遷移タイミングを検出し、 前記第２の検出手段は、前記サンプリングタイミング以
降において前記第１の矩形波が前記第４のレベルから前
記第３のレベルへ遷移する第２の遷移タイミングを検出
し、 前記乱数決定手段は、前記第１及び第２の検出手段の出
力のうち先に入力された出力を用いて自身の出力を決定
するインターロック回路を含むことを特徴とする請求項
１記載の乱数発生回路。 - 【請求項３】 前記第１の検出手段は、 前記第１及び第２の矩形波が入力される第１のＭｕｌｌ
ｅｒＣゲートと、 前記第１の矩形波の反転信号及び前記第１のＭｕｌｌｅ
ｒＣゲートの出力が入力される第２のＭｕｌｌｅｒＣゲ
ートとを含み、 前記第２の検出手段は、 前記第１の矩形波の反転信号及び前記第２の矩形波が入
力される第３のＭｕｌｌｅｒＣゲートと、 前記第１の矩形波及び前記第３のＭｕｌｌｅｒＣゲート
の出力が入力される第４のＭｕｌｌｅｒＣゲートとを含
むことを特徴とする請求項２記載の乱数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001346508A JP3697203B2 (ja) | 2001-11-12 | 2001-11-12 | 乱数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001346508A JP3697203B2 (ja) | 2001-11-12 | 2001-11-12 | 乱数発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003150372A true JP2003150372A (ja) | 2003-05-23 |
| JP3697203B2 JP3697203B2 (ja) | 2005-09-21 |
Family
ID=19159677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001346508A Expired - Fee Related JP3697203B2 (ja) | 2001-11-12 | 2001-11-12 | 乱数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3697203B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106470024A (zh) * | 2015-08-18 | 2017-03-01 | 飞思卡尔半导体公司 | 使用穆勒c元件的无假信号时钟切换电路 |
| CN111949242A (zh) * | 2020-08-20 | 2020-11-17 | 桂林电子科技大学 | 基于fpga的亚稳态真随机数发生器 |
-
2001
- 2001-11-12 JP JP2001346508A patent/JP3697203B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106470024A (zh) * | 2015-08-18 | 2017-03-01 | 飞思卡尔半导体公司 | 使用穆勒c元件的无假信号时钟切换电路 |
| CN111949242A (zh) * | 2020-08-20 | 2020-11-17 | 桂林电子科技大学 | 基于fpga的亚稳态真随机数发生器 |
| CN111949242B (zh) * | 2020-08-20 | 2023-10-17 | 桂林电子科技大学 | 基于fpga的亚稳态真随机数发生器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3697203B2 (ja) | 2005-09-21 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050203 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050208 |
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