JP2003142491A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、バッファーコート
膜としてポリイミド樹脂を有する半導体装置の製造方法
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a polyimide resin as a buffer coat film.
【０００２】[0002]
【従来の技術】通常、プラスチックパッケージを樹脂封
止してなる半導体デバイスにおいて、パッシベーション
膜と樹脂の間に、バッファーコート膜が一般的に形成さ
れている。また、そのバッファーコート膜の材料には、
ポリイミド樹脂が広く用いられている。また、樹脂封止
用のモールド樹脂中には、樹脂と金属（例えば、Ｓｉ）
との熱膨張係数の差を小さくするため、フィラーと呼ば
れる添加剤が混入される。モールド樹脂を用いる主目的
は、半導体チップのダメージを防止することである。ま
た、モールド樹脂は、α線を遮断する効果を有するた
め、ソフトエラー対策の役割も同時に担っている。2. Description of the Related Art Usually, in a semiconductor device obtained by sealing a plastic package with a resin, a buffer coat film is generally formed between the passivation film and the resin. The material of the buffer coat film is
Polyimide resin is widely used. In addition, resin and metal (for example, Si) are included in the mold resin for resin sealing.
In order to reduce the difference in the coefficient of thermal expansion between and, an additive called a filler is mixed. The main purpose of using the mold resin is to prevent damage to the semiconductor chip. Further, since the molding resin has an effect of blocking α rays, it also plays a role of a soft error countermeasure.
【０００３】図９は、多層配線構造を有する従来の半導
体装置を説明するための断面図である。図９において、
参照符号１はシリコン基板、２は第１層間絶縁膜、３は
第１配線、４は第２層間絶縁膜、５はヴィアホール、６
は第２配線としての配線パッド、７はシリコン酸化膜、
８はシリコン窒化膜、９はポリイミド樹脂を示してい
る。ここで、図示しないが、配線パッド６は、ハーフミ
クロン以降の世代においては、ＡｌＣｕ等の合金膜の上
下を、ＴｉＮ膜或いはＴｉＮ膜とＴｉ膜との積層膜で挟
んだ構造を有する。合金膜下層のＴｉＮ膜は配線の信頼
性を高めるバリアメタル膜として用いられ、合金膜上層
のＴｉＮ膜は上記合金膜のリソグラフィを行うための反
射防止膜として用いられる。FIG. 9 is a sectional view for explaining a conventional semiconductor device having a multilayer wiring structure. In FIG.
Reference numeral 1 is a silicon substrate, 2 is a first interlayer insulating film, 3 is a first wiring, 4 is a second interlayer insulating film, 5 is a via hole, 6
Is a wiring pad as the second wiring, 7 is a silicon oxide film,
Reference numeral 8 indicates a silicon nitride film, and 9 indicates a polyimide resin. Here, although not shown, the wiring pad 6 has a structure in which a TiN film or a laminated film of a TiN film and a Ti film is sandwiched above and below an alloy film such as AlCu in the generations of half micron and later. The TiN film as the lower layer of the alloy film is used as a barrier metal film for improving the reliability of the wiring, and the TiN film as the upper layer of the alloy film is used as an antireflection film for performing lithography of the alloy film.
【０００４】また、従来の半導体装置において、配線パ
ッド６上に形成されたシリコン酸化膜７とシリコン窒化
膜８の２層膜（積層膜）は、パッシベーション膜として
機能するものである。また、その２層膜上に形成された
ポリイミド樹脂９は、バッファーコート膜として機能す
るものである。最近の半導体デバイスにおいては、バッ
ファーコート膜９として感光性を有するポリイミド樹脂
を使用し、これをマスクとしてパッシベーション膜７，
８を開口する方法が一般的に用いられている（後述）。In the conventional semiconductor device, the two-layer film (laminated film) of the silicon oxide film 7 and the silicon nitride film 8 formed on the wiring pad 6 functions as a passivation film. The polyimide resin 9 formed on the two-layer film functions as a buffer coat film. In recent semiconductor devices, a polyimide resin having photosensitivity is used as the buffer coat film 9, and the passivation film 7 is used as a mask.
A method of opening 8 is generally used (described later).
【０００５】図１０〜図１３は、従来の半導体装置の製
造方法を説明するための断面図である。先ず、図１０に
示すように、ＣＶＤ法、ドライエッチング、ＣＭＰ法等
の公知の技術を用いて、シリコン基板１上に第１層間絶
縁膜２、第１配線３、第２層間絶縁膜４、ヴィアホール
５、および配線パッド６を順次形成する。次に、配線パ
ッド６を覆うように、第２層間絶縁膜４の全面に、例え
ばＴＥＯＳガスとＯ２ガスとを反応ガスとして用いるプ
ラズマＣＶＤ法により、シリコン酸化膜７を形成する。
そして、シリコン酸化膜７上に、例えばＳｉＨ４ガスと
ＮＨ３ガスとを反応ガスとして用いるプラズマＣＶＤ法
により、シリコン窒化膜８を形成する。10 to 13 are sectional views for explaining a conventional method of manufacturing a semiconductor device. First, as shown in FIG. 10, the first interlayer insulating film 2, the first wiring 3, the second interlayer insulating film 4, and the like are formed on the silicon substrate 1 by using a known technique such as a CVD method, a dry etching, a CMP method, or the like. The via hole 5 and the wiring pad 6 are sequentially formed. Next, a silicon oxide film 7 is formed on the entire surface of the second interlayer insulating film 4 so as to cover the wiring pads 6 by a plasma CVD method using, for example, TEOS gas and O 2 gas as reaction gases.
Then, a silicon nitride film 8 is formed on the silicon oxide film 7 by a plasma CVD method using, for example, SiH 4 gas and NH 3 gas as reaction gases.
【０００６】次に、図１１に示すように、シリコン窒化
膜８上に、感光性を有するポリイミド樹脂９を回転塗布
法により塗布する。そして、リソグラフィ技術により露
光・現像を行うことにより、ボンディングパッド部（以
下、「パッド部」という）と、ダイシングライン部（図
示省略）とに開口を形成する。Next, as shown in FIG. 11, a photosensitive polyimide resin 9 is applied onto the silicon nitride film 8 by spin coating. Then, by exposing and developing by a lithography technique, openings are formed in the bonding pad portion (hereinafter, referred to as “pad portion”) and the dicing line portion (not shown).
【０００７】そして、図１２に示すように、ポリイミド
樹脂９をマスクとして、例えばＣＦ ４とＯ２との混合ガ
スを用いた等方性プラズマエッチングにより、パッド部
のシリコン窒化膜８を除去する。これにより、シリコン
窒化膜８に開口が形成される。ここで、この等方性プラ
ズマエッチングでは、シリコン酸化膜７はほとんどエッ
チングされないため、ポリイミド樹脂９の開口の内壁に
有機ポリマーは形成されない。Then, as shown in FIG. 12, polyimide
Using the resin 9 as a mask, for example, CF FourAnd OTwoMixed with
Pad area by isotropic plasma etching
The silicon nitride film 8 is removed. This allows the silicon
An opening is formed in the nitride film 8. Where this isotropic plastic
Almost all the silicon oxide film 7 is etched by the etching.
The inner wall of the opening of the polyimide resin 9
No organic polymer is formed.
【０００８】次に、図１３に示すように、ポリイミド樹
脂９をマスクとして、例えばＣＨＦ ３とＣＦ４、Ａｒあ
るいはＯ２との混合ガスを用いた異方性プラズマエッチ
ングにより、シリコン酸化膜７および配線パッド６の上
層部分のＴｉＮ膜（反射防止膜）を除去する。ここで、
上記ＴｉＮ膜が残存すると、後に行われる電気的試験時
の針当て不良や、アッセンブリ時のワイヤボンディング
強度低下等の不具合を引き起こしてしまう。従って、Ｔ
ｉＮ膜を完全に除去しておく必要がある。また、これに
より、パッシベーション膜７，８の開口は完了する。Next, as shown in FIG.
Using the grease 9 as a mask, for example, CHF ThreeAnd CFFour, Ar
R is OTwoAnisotropic Plasma Etching Using Mixed Gas
On the silicon oxide film 7 and the wiring pad 6 by
The TiN film (antireflection film) on the layer portion is removed. here,
When the above TiN film remains, during the electrical test performed later.
Poor needle contact and wire bonding during assembly
It causes problems such as strength reduction. Therefore, T
It is necessary to completely remove the iN film. Also to this
As a result, the openings of the passivation films 7 and 8 are completed.
【０００９】続いて、ポリイミド樹脂９を熱的に安定な
状態とするために、３５０℃程度の温度でベークを行
う。これにより、パッシベーション膜７，８およびバッ
ファーコート膜９の形成は完了する。なお、パッシベー
ション膜としてのシリコン窒化膜８およびシリコン酸化
膜７を、１ステップで異方性エッチングする場合もあ
る。Then, in order to make the polyimide resin 9 in a thermally stable state, baking is performed at a temperature of about 350.degree. This completes the formation of the passivation films 7 and 8 and the buffer coat film 9. The silicon nitride film 8 and the silicon oxide film 7 as the passivation film may be anisotropically etched in one step.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法では、以下のような問題が生
じていた。先ず、第１の問題について説明する。異方性
エッチング（図１３参照）でのＴｉＮ膜（反射防止膜）
のエッチング速度はシリコン酸化膜７のエッチング速度
に比べて遅いので、ＴｉＮ膜を完全に除去しようとする
と、エッチング時間が長くなってしまう。エッチング時
間が長くなると、ラジカルやイオン等がＡｌ表面（配線
パッド６の表面）にアタックする時間が長くなる、すな
わちＡｌ表面が長時間プラズマに晒される。このため、
図１４に示すように、ポリイミド樹脂９の開口側壁に、
Ａｌを含む多量の有機ポリマー１０が強固に付着してし
まう。この有機ポリマー１０は、エッチング時間が長い
ほど、量が多くなり、強固に付着することとなる。そし
て、エッチング後に行う上記ベークにより、ポリイミド
樹脂９は、図中矢印で示すように約６０％〜７０％の膜
厚に収縮する。この時、有機ポリマー１０の量が多い
と、ポリイミド樹脂９が収縮する際に、有機ポリマー１
０が剥れてしまい異物となってしまう。このため、その
後の電気的試験時やアセンブリ時に歩留まりが低下した
り、半導体装置の信頼性が劣化したりする原因となる。
また、有機ポリマー１０が強固であることによって、上
記ベーク時にパッド部の開口端でポリイミド樹脂９が収
縮しない場合がある（後述）。However, the conventional semiconductor device manufacturing method described above has the following problems. First, the first problem will be described. TiN film (antireflection film) by anisotropic etching (see FIG. 13)
Since the etching rate of 1 is slower than the etching rate of the silicon oxide film 7, if the TiN film is completely removed, the etching time becomes long. If the etching time is long, the time for radicals, ions, etc. to attack the Al surface (the surface of the wiring pad 6) is long, that is, the Al surface is exposed to plasma for a long time. For this reason,
As shown in FIG. 14, on the side wall of the opening of the polyimide resin 9,
A large amount of the organic polymer 10 containing Al adheres firmly. The longer the etching time is, the larger the amount of the organic polymer 10 is, and the organic polymer 10 adheres strongly. Then, by the above baking performed after etching, the polyimide resin 9 contracts to a film thickness of about 60% to 70% as shown by the arrow in the figure. At this time, when the amount of the organic polymer 10 is large, when the polyimide resin 9 shrinks, the organic polymer 1
0 is peeled off and becomes a foreign substance. As a result, the yield may decrease during the subsequent electrical test or assembly, or the reliability of the semiconductor device may deteriorate.
Further, since the organic polymer 10 is strong, the polyimide resin 9 may not shrink at the opening end of the pad portion during the baking (described later).
【００１１】次に、第２の問題について説明する。近
年、アセンブリ技術も多種多様となり、特にＡＳＩＣに
おいてはパッケージピン数（すなわちパッド数）の増大
に対応するため、フリップチップ方式が採用されてい
る。このフリップチップ方式では、図１５に示すよう
に、先ず、第２配線（パッド）６上にＵＢＭ（Under Bu
mp Metal）１１と呼ばれる金属層（例えばTi-Cu-Auの３
層構造膜）をスパッタ法により形成し、このＵＢＭ１１
をリソグラフィ技術とエッチングによりパターニングす
る。次に、ＵＢＭ１１上に、球状の半田バンプ１２を形
成する。そして、半田バンプ１２と、アセンブリ基板１
４のＣｕランド１３とを接着・ボンディングする。さら
に、アセンブリ基板１４と半導体チップとの間、すなわ
ちアセンブリ基板１４とポリイミド樹脂９との間に、半
田（半田バンプ１２）の流れ出しを防止するためのアン
ダーフィル樹脂（例えば、エポキシ樹脂）１５を充填す
る。Next, the second problem will be described. In recent years, the assembly technology has been diversified, and in particular, in the ASIC, the flip chip method is adopted in order to cope with the increase in the number of package pins (ie, the number of pads). In this flip chip method, as shown in FIG. 15, first, a UBM (Under Bu) is formed on the second wiring (pad) 6.
mp Metal) 11 called a metal layer (eg Ti-Cu-Au 3
Layer structure film) is formed by a sputtering method.
Is patterned by lithography and etching. Next, the spherical solder bumps 12 are formed on the UBM 11. Then, the solder bump 12 and the assembly substrate 1
The Cu land 13 of 4 is adhered and bonded. Further, an underfill resin (for example, epoxy resin) 15 for preventing the solder (solder bump 12) from flowing out is filled between the assembly substrate 14 and the semiconductor chip, that is, between the assembly substrate 14 and the polyimide resin 9. To do.
【００１２】ここで、ポリイミド樹脂９とアンダーフィ
ル樹脂１５との密着性が悪い場合には、その界面に空隙
ができてしまう。このため、ボンディングの際に、ポリ
イミド樹脂９とアンダーフィル樹脂１５との界面にでき
た空隙に沿って半田が流れ出し、隣接する第２配線（パ
ッド）６がショートしてしまう問題があった。Here, when the adhesion between the polyimide resin 9 and the underfill resin 15 is poor, a void is formed at the interface. Therefore, during bonding, there is a problem that solder flows out along the void formed at the interface between the polyimide resin 9 and the underfill resin 15, and the adjacent second wiring (pad) 6 is short-circuited.
【００１３】また、上記ＵＢＭ１１はスパッタ法により
形成するのが一般的であり、上述したようにパッド部の
開口端でポリイミド樹脂９が収縮しない場合には、図１
６に示すように、ＵＢＭ１１が断線してしまう問題があ
った。このため、半田バンプ１２を正常に形成できず、
半導体装置の信頼性が低いという問題があった。The UBM 11 is generally formed by a sputtering method. As described above, when the polyimide resin 9 does not shrink at the opening end of the pad portion, as shown in FIG.
As shown in 6, there is a problem that the UBM 11 is disconnected. Therefore, the solder bumps 12 cannot be formed normally,
There is a problem that the reliability of the semiconductor device is low.
【００１４】本発明は、上記従来の課題を解決するため
になされたもので、信頼性の高い半導体装置の製造方法
を提供するものである。The present invention has been made to solve the above conventional problems, and provides a method for manufacturing a highly reliable semiconductor device.
【００１５】[0015]
【課題を解決するための手段】請求項１の発明に係る半
導体装置の製造方法は、基板上に、配線パッドを形成す
る工程と、前記配線パッド上に反射防止膜を形成する工
程と、前記反射防止膜を覆うように、前記第１絶縁膜と
前記第２絶縁膜とを積層する工程と、前記第２絶縁膜上
に前記バッファーコート膜を形成する工程と、前記配線
パッドの上方に形成された前記バッファーコート膜を除
去し、前記バッファーコート膜に開口を形成する工程
と、前記バッファーコート膜をマスクとして前記第２絶
縁膜を等方性エッチングすることにより、前記第２絶縁
膜に開口を形成する工程と、前記第２絶縁膜に開口を形
成した後、前記バッファーコート膜をマスクとして前記
第１絶縁膜を異方性エッチングすることにより、前記第
１絶縁膜に開口を形成する工程と、前記第１絶縁膜に開
口を形成した後、前記バッファーコート膜をマスクとし
て前記反射防止膜を等方性エッチングすることにより、
前記反射防止膜を除去する工程と、前記反射防止膜を除
去した後、前記バッファーコート膜をベークする工程
と、を含むことを特徴とするものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, which comprises a step of forming a wiring pad on a substrate, a step of forming an antireflection film on the wiring pad, Forming the first insulating film and the second insulating film so as to cover the antireflection film, forming the buffer coat film on the second insulating film, and forming above the wiring pad The step of removing the buffer coat film thus formed, and forming an opening in the buffer coat film; and isotropically etching the second insulating film using the buffer coat film as a mask to form an opening in the second insulating film. And forming an opening in the second insulating film, and anisotropically etching the first insulating film using the buffer coat film as a mask to form the opening in the first insulating film. A step of, after forming an opening in said first insulating film, by isotropically etching the antireflective film using the buffer coat film as a mask,
The method is characterized by including a step of removing the antireflection film and a step of baking the buffer coat film after removing the antireflection film.
【００１６】請求項２の発明に係る半導体装置の製造方
法は、基板上に、配線パッドを形成する工程と、前記配
線パッド上に反射防止膜を形成する工程と、前記反射防
止膜を覆うように、前記第１絶縁膜と前記第２絶縁膜と
を積層する工程と、前記第２絶縁膜上に前記バッファー
コート膜を形成する工程と、前記配線パッドの上方に形
成された前記バッファーコート膜を除去し、前記バッフ
ァーコート膜に開口を形成する工程と、前記バッファー
コート膜をマスクとして前記第２絶縁膜を等方性エッチ
ングすることにより、前記第２絶縁膜に開口を形成する
工程と、前記第２絶縁膜に開口を形成した後、前記バッ
ファーコート膜をベークする工程と、前記バッファーコ
ート膜をベークした後、前記バッファーコート膜をマス
クとして前記第１絶縁膜および前記反射防止膜を異方性
エッチングすることにより、前記第１絶縁膜に開口を形
成するとともに前記反射防止膜を除去する工程と、を含
むことを特徴とするものである。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a wiring pad is formed on a substrate, an antireflection film is formed on the wiring pad, and the antireflection film is covered. A step of stacking the first insulating film and the second insulating film, a step of forming the buffer coat film on the second insulating film, and a buffer coat film formed above the wiring pad. And forming an opening in the buffer coating film, and forming an opening in the second insulating film by isotropically etching the second insulating film using the buffer coat film as a mask, A step of baking the buffer coat film after forming an opening in the second insulating film; and a step of baking the buffer coat film after the first coat using the buffer coat film as a mask. By anisotropically etching the Enmaku and the antireflection film and is characterized in that it comprises a step of removing the antireflection film so as to form an opening in the first insulating film.
【００１７】請求項３の発明に係る半導体装置の製造方
法は、基板上に、配線パッドを形成する工程と、前記配
線パッド上に反射防止膜を形成する工程と、前記反射防
止膜を覆うように、前記第１絶縁膜と前記第２絶縁膜と
を積層する工程と、前記第２絶縁膜上に前記バッファー
コート膜を形成する工程と、前記配線パッドの上方に形
成された前記バッファーコート膜を除去し、前記バッフ
ァーコート膜に開口を形成する工程と、前記開口が形成
された前記バッファーコート膜をベークする工程と、前
記バッファーコート膜をベークした後、前記バッファー
コート膜をマスクとして、前記第２絶縁膜、前記第１絶
縁膜および前記反射防止膜を異方性エッチングすること
により、前記第２絶縁膜および前記第１絶縁膜に開口を
形成するとともに前記反射防止膜を除去する工程と、を
含むことを特徴とするものである。According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a wiring pad is formed on a substrate, an antireflection film is formed on the wiring pad, and the antireflection film is covered. A step of stacking the first insulating film and the second insulating film, a step of forming the buffer coat film on the second insulating film, and a buffer coat film formed above the wiring pad. And forming an opening in the buffer coat film, a step of baking the buffer coat film in which the opening is formed, and a step of baking the buffer coat film, and using the buffer coat film as a mask, By anisotropically etching the second insulating film, the first insulating film, and the antireflection film, openings are formed in the second insulating film and the first insulating film. Removing the serial antireflection film, it is characterized in that comprises a.
【００１８】請求項４の発明に係る半導体装置の製造方
法は、請求項１に記載の製造方法において、前記バッフ
ァーコート膜をベークした後、前記バッファーコート膜
の表面を凹凸化させる工程と、前記バッファーコート膜
の表面を凹凸化させた後、前記バッファーコート膜上に
封止樹脂を形成する工程と、を更に含むことを特徴とす
るものである。A method of manufacturing a semiconductor device according to a fourth aspect of the present invention is the method of manufacturing a semiconductor device according to the first aspect, wherein after the buffer coat film is baked, the surface of the buffer coat film is made uneven. And a step of forming a sealing resin on the buffer coat film after making the surface of the buffer coat film uneven.
【００１９】請求項５の発明に係る半導体装置の製造方
法は、請求項２又は３に記載の製造方法において、前記
異方性エッチングをした後、前記バッファーコート膜の
表面を凹凸化させる工程と、前記バッファーコート膜の
表面を凹凸化させた後、前記バッファーコート膜上に封
止樹脂を形成する工程と、を更に含むことを特徴とする
ものである。A method for manufacturing a semiconductor device according to a fifth aspect of the present invention is the method for manufacturing a semiconductor device according to the second or third aspect, further comprising the step of roughening the surface of the buffer coat film after the anisotropic etching. And a step of forming a sealing resin on the buffer coat film after making the surface of the buffer coat film uneven.
【００２０】請求項６の発明に係る半導体装置の製造方
法は、請求項４又は５に記載の製造方法において、前記
バッファーコート膜の表面を、プラズマ処理、研摩処理
又はウェットエッチングにより凹凸化させることを特徴
とするものである。According to a sixth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the fourth or fifth aspect, wherein the surface of the buffer coat film is made uneven by plasma treatment, polishing treatment or wet etching. It is characterized by.
【００２１】請求項７の発明に係る半導体装置の製造方
法は、請求項４から６の何れかに記載の製造方法におい
て、前記封止樹脂がエポキシ樹脂であることを特徴とす
るものである。A semiconductor device manufacturing method according to a seventh aspect of the present invention is characterized in that, in the manufacturing method according to any of the fourth to sixth aspects, the sealing resin is an epoxy resin.
【００２２】請求項８の発明に係る半導体装置の製造方
法は、請求項１から７の何れかに記載の製造方法におい
て、前記第１絶縁膜がシリコン酸化膜であり、前記第２
絶縁膜がシリコン窒化膜であり、前記バッファーコート
膜がポリイミド樹脂であることを特徴とするものであ
る。According to an eighth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to any one of the first to seventh aspects, wherein the first insulating film is a silicon oxide film.
The insulating film is a silicon nitride film, and the buffer coat film is a polyimide resin.
【００２３】[0023]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一又は相当する部
分には同一の符号を付してその説明を簡略化ないし省略
することがある。
実施の形態１．図１は、本発明の実施の形態１による半
導体装置を説明するための断面図である。図１におい
て、参照符号１はシリコン基板、２は第１層間絶縁膜、
３は第１配線、４は第２層間絶縁膜、５はヴィアホー
ル、６は第２配線としての配線パッド、７は第１絶縁膜
としてのシリコン酸化膜、８は第２絶縁膜としてのシリ
コン窒化膜、９はポリイミド樹脂、１６はＴｉＮ膜（或
いはＴｉＮ膜とＴｉ膜との積層膜）を示している。第２
配線（以下、「配線パッド」という）６は、ＡｌＣｕや
ＡｌＳｉＣｕ等の合金膜と、合金膜の下層に形成された
ＴｉＮ膜或いはＴｉＮ膜とＴｉ膜との積層膜（以下、
「ＴｉＮ膜」という）からなるバリアメタル膜（図示省
略）と、によって構成される。また、合金膜上には、反
射防止膜としてのＴｉＮ膜１６が形成されている。Ｔｉ
Ｎ膜１６は、合金膜上の端部にのみ形成されている。ま
た、第１層間絶縁膜２および第２層間絶縁膜４は、例え
ばシリコン酸化膜である。シリコン酸化膜７およびシリ
コン窒化膜８はパッシベーション膜として用いられ、ポ
リイミド樹脂９はバッファーコート膜として用いられ
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are designated by the same reference numerals, and the description thereof may be simplified or omitted. Embodiment 1. First Embodiment FIG. 1 is a sectional view for explaining a semiconductor device according to a first embodiment of the present invention. In FIG. 1, reference numeral 1 is a silicon substrate, 2 is a first interlayer insulating film,
3 is a first wiring, 4 is a second interlayer insulating film, 5 is a via hole, 6 is a wiring pad as a second wiring, 7 is a silicon oxide film as a first insulating film, and 8 is a silicon as a second insulating film. A nitride film, 9 is a polyimide resin, and 16 is a TiN film (or a laminated film of a TiN film and a Ti film). Second
The wiring (hereinafter, referred to as “wiring pad”) 6 is an alloy film of AlCu, AlSiCu, or the like, and a TiN film formed below the alloy film or a laminated film of a TiN film and a Ti film (hereinafter,
A barrier metal film (not shown) made of a “TiN film”). A TiN film 16 as an antireflection film is formed on the alloy film. Ti
The N film 16 is formed only on the end portion on the alloy film. The first interlayer insulating film 2 and the second interlayer insulating film 4 are, for example, silicon oxide films. The silicon oxide film 7 and the silicon nitride film 8 are used as a passivation film, and the polyimide resin 9 is used as a buffer coat film.
【００２４】図１に示すように、配線パッド６の上方に
は、バンプ電極形成用の開口（以下、「パッド開口部」
という）が形成されている。このパッド開口部は、ポリ
イミド樹脂９、シリコン窒化膜８、シリコン酸化膜７の
順に口径が小さくなるように形成されている。また、パ
ッド開口部の壁面をなすシリコン窒化膜８の端面および
シリコン酸化膜７の端面は、ほぼ垂直な面である。ま
た、シリコン酸化膜７の端面は、パッド開口部の内側に
せり出している。As shown in FIG. 1, an opening for forming a bump electrode (hereinafter referred to as a "pad opening") is formed above the wiring pad 6.
That is formed). The pad opening is formed in order of the polyimide resin 9, the silicon nitride film 8, and the silicon oxide film 7 in order of decreasing diameter. Further, the end surface of the silicon nitride film 8 and the end surface of the silicon oxide film 7, which form the wall surface of the pad opening, are substantially vertical surfaces. In addition, the end surface of the silicon oxide film 7 protrudes inside the pad opening.
【００２５】次に、上記半導体装置の製造方法について
説明する。図２〜図３は、本実施の形態１による半導体
装置の製造方法を説明するための断面図である。先ず、
図２に示すように、ＣＶＤ法、ドライエッチング、ＣＭ
Ｐ法等の公知の技術を用いて、シリコン基板１上に第１
層間絶縁膜２、第１配線３、第２層間絶縁膜４、ヴィア
ホール５、および配線パッド６を順次形成する。配線パ
ッド６は、ＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜（反射
防止膜）１６を積層して、この積層膜をパターニングす
ることにより形成する。Next, a method of manufacturing the above semiconductor device will be described. 2 to 3 are sectional views for illustrating the method for manufacturing the semiconductor device according to the first embodiment. First,
As shown in FIG. 2, CVD method, dry etching, CM
The first method is performed on the silicon substrate 1 using a known technique such as the P method.
The interlayer insulating film 2, the first wiring 3, the second interlayer insulating film 4, the via hole 5, and the wiring pad 6 are sequentially formed. The wiring pad 6 is formed by stacking a TiN film, an Al alloy film, and a TiN film (antireflection film) 16 and patterning the stacked film.
【００２６】次に、配線パッド６上のＴｉＮ膜１６を覆
うように、第２層間絶縁膜４の全面に、例えばＴＥＯＳ
ガスとＯ２ガスとを反応ガスとして用いるプラズマＣＶ
Ｄ法により、シリコン酸化膜７を形成する。そして、シ
リコン酸化膜７上に、例えばＳｉＨ４ガスとＮＨ３ガス
とを反応ガスとして用いるプラズマＣＶＤ法により、シ
リコン窒化膜８を形成する。次いで、シリコン窒化膜８
上に、感光性を有するポリイミド樹脂９を回転塗布法に
より塗布する。そして、リソグラフィ法により露光・現
像を行うことにより、ポリイミド樹脂９のボンディング
パッド部と、ダイシングライン部（図示省略）とに開口
を形成する。図２においては、ボンディングパッド部に
おける開口、すなわち配線パッド６上に形成された上記
パッド開口部を示している。Next, for example, TEOS is formed on the entire surface of the second interlayer insulating film 4 so as to cover the TiN film 16 on the wiring pad 6.
CV using gas and O 2 gas as reaction gas
The silicon oxide film 7 is formed by the D method. Then, a silicon nitride film 8 is formed on the silicon oxide film 7 by a plasma CVD method using, for example, SiH 4 gas and NH 3 gas as reaction gases. Then, the silicon nitride film 8
A polyimide resin 9 having photosensitivity is applied on the upper surface by a spin coating method. Then, exposure and development are performed by a lithography method to form openings in the bonding pad portion of the polyimide resin 9 and the dicing line portion (not shown). FIG. 2 shows an opening in the bonding pad portion, that is, the pad opening portion formed on the wiring pad 6.
【００２７】次に、ポリイミド樹脂９をマスクとして、
例えばＣＦ４とＯ２との混合ガスを用いた等方性プラズ
マエッチング法によりシリコン窒化膜８をエッチングす
る。このエッチングでは、シリコン酸化膜７はほとんど
エッチングされないため、パッド開口部のポリイミド樹
脂９の側壁に有機ポリマー（デポ）が形成されない。Next, using the polyimide resin 9 as a mask,
For example, the silicon nitride film 8 is etched by an isotropic plasma etching method using a mixed gas of CF 4 and O 2 . Since the silicon oxide film 7 is hardly etched by this etching, no organic polymer (deposit) is formed on the side wall of the polyimide resin 9 in the pad opening.
【００２８】続いて、ポリイミド樹脂９をマスクとし
て、例えばＣＨＦ３とＣＦ４、ＡｒあるいはＯ２との混
合ガスを用いた異方性プラズマエッチング法により、シ
リコン酸化膜７とＴｉＮ膜１６とをエッチングする。こ
こで、従来の製造方法とは異なり、ＴｉＮ膜１６を完全
にエッチングしない。このため、異方性エッチング時間
は従来よりも短くなり、Ａｌ表面をアタックする時間が
短くなる、すなわち、Ａｌ合金の表面が短時間しかプラ
ズマに晒されないので、パッド開口部において、ポリイ
ミド樹脂９の側壁に付着するＡｌ含有有機ポリマー１０
は少量となる。Then, using the polyimide resin 9 as a mask, the silicon oxide film 7 and the TiN film 16 are etched by an anisotropic plasma etching method using a mixed gas of CHF 3 and CF 4 , Ar or O 2 , for example. To do. Here, unlike the conventional manufacturing method, the TiN film 16 is not completely etched. Therefore, the anisotropic etching time is shorter than before, and the time for attacking the Al surface is shorter, that is, the surface of the Al alloy is exposed to the plasma only for a short time, so that the polyimide resin 9 of the polyimide opening 9 is exposed in the pad opening. Al-containing organic polymer adhered to side wall 10
Is a small amount.
【００２９】次に、図３に示すように、例えばＣＦ４と
Ｏ２との混合ガスを用いた等方性プラズマエッチング法
により残存するＴｉＮ膜１６をエッチングする。等方性
エッチングの場合には、Ａｌの表面をアタックしても有
機ポリマーは形成されない。以上の工程を経ることによ
り、パッシベーション膜７，８の開口は完了する。その
後、ポリイミド樹脂９を熱的に安定な状態とするため
に、３５０℃程度の温度でベークを行う。これにより、
ポリイミド樹脂９は、図中矢印で示すように約６０％〜
７０％の膜厚に収縮する。また、本ベーク処理により、
パッシベーション膜７，８およびバッファーコート膜９
のパッド開口部の形成は完了する。Next, as shown in FIG. 3, the remaining TiN film 16 is etched by, for example, an isotropic plasma etching method using a mixed gas of CF 4 and O 2 . In the case of isotropic etching, no organic polymer is formed even if the surface of Al is attacked. Through the above steps, the openings of the passivation films 7 and 8 are completed. After that, baking is performed at a temperature of about 350 ° C. in order to bring the polyimide resin 9 into a thermally stable state. This allows
The polyimide resin 9 is about 60% as shown by the arrow in the figure.
Shrink to 70% film thickness. Also, with this baking process,
Passivation films 7 and 8 and buffer coat film 9
The formation of the pad opening portion is completed.
【００３０】以上説明したように、本実施の形態１で
は、ポリイミド樹脂９を開口した後、等方性エッチング
−異方性エッチング−等方性エッチングの３ステップの
エッチングによって、パッシベーション膜７，８を開口
し、ＴｉＮ膜１６を除去した。その後、ポリイミド樹脂
９のベークを行った。これにより、３ステップのエッチ
ングのトータルで有機ポリマー１０の生成を少なくする
ことができるため、ベーク時に有機ポリマー（デポ）１
０が剥れて異物が発生することを防止することができ
る。また、ベークにより、パッド開口部の壁面をなすポ
リイミド樹脂９端部において、ポリイミド樹脂９は確実
に収縮する。このため、従来発生したようなＵＢＭ（後
述）の断線を防止することができる。従って、有機ポリ
マーが剥れることによる歩留り低下や、ＵＢＭの断線を
防止することができる。すなわち、信頼性の高い半導体
装置を製造することができる。As described above, in Embodiment 1, after the polyimide resin 9 is opened, the passivation films 7 and 8 are formed by three-step etching of isotropic etching-anisotropic etching-isotropic etching. Was opened and the TiN film 16 was removed. After that, the polyimide resin 9 was baked. As a result, it is possible to reduce the production of the organic polymer 10 in the total of the three steps of etching, so that it is possible to reduce the amount of the organic polymer (depot) 1 when baking
It is possible to prevent foreign matter from being generated by peeling 0. Also, the baking reliably shrinks the polyimide resin 9 at the end of the polyimide resin 9 forming the wall surface of the pad opening. For this reason, it is possible to prevent the disconnection of the UBM (described later) which has occurred conventionally. Therefore, it is possible to prevent the yield from decreasing due to the peeling of the organic polymer and the disconnection of the UBM. That is, a highly reliable semiconductor device can be manufactured.
【００３１】実施の形態２．図４は、本発明の実施の形
態２による半導体装置を説明するための断面図である。
本実施の形態２による半導体装置は、前述した実施の形
態１による半導体装置と概略同一である。図４におい
て、図１と同一又はそれに相当する部分には同一の符号
を付しており、本実施の形態２ではその説明を省略す
る。Embodiment 2. FIG. 4 is a sectional view for illustrating the semiconductor device according to the second embodiment of the present invention.
The semiconductor device according to the second embodiment is substantially the same as the semiconductor device according to the first embodiment described above. 4, parts that are the same as or equivalent to those in FIG. 1 are given the same reference numerals, and description thereof will be omitted in the second embodiment.
【００３２】次に、上記半導体装置の製造方法について
説明する。図５及び図６は、本実施の形態２による半導
体装置の製造方法を説明するための断面図である。先
ず、図５に示すように、ＣＶＤ法、ドライエッチング、
ＣＭＰ法等の公知の技術を用いて、シリコン基板１上に
第１層間絶縁膜２、第１配線３、第２層間絶縁膜４、ヴ
ィアホール５、および配線パッド６を順次形成する。配
線パッド６は、ＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜
（反射防止膜）１６を積層して、この積層膜をパターニ
ングすることにより形成する。Next, a method of manufacturing the above semiconductor device will be described. 5 and 6 are sectional views for explaining the method for manufacturing the semiconductor device according to the second embodiment. First, as shown in FIG. 5, CVD method, dry etching,
The first interlayer insulating film 2, the first wiring 3, the second interlayer insulating film 4, the via hole 5, and the wiring pad 6 are sequentially formed on the silicon substrate 1 by using a known technique such as the CMP method. The wiring pad 6 is formed by stacking a TiN film, an Al alloy film, and a TiN film (antireflection film) 16 and patterning the stacked film.
【００３３】次に、配線パッド６上のＴｉＮ膜１６を覆
うように、第２層間絶縁膜４の全面に、例えばＴＥＯＳ
ガスとＯ２ガスを反応ガスとして用いるプラズマＣＶＤ
法により、シリコン酸化膜７を形成する。そして、シリ
コン酸化膜７上に、例えばＳｉＨ４ガスとＮＨ３ガスを
反応ガスとして用いるプラズマＣＶＤ法により、シリコ
ン窒化膜８を形成する。次いで、シリコン窒化膜８上
に、ポリイミド樹脂９のボンディングパッド部と、ダイ
シングライン部（図示省略）とに開口を形成する。図５
においては、ボンディングパッド部の開口、すなわち配
線パッド６上に形成された上記パッド開口部を示してい
る。Then, for example, TEOS is formed on the entire surface of the second interlayer insulating film 4 so as to cover the TiN film 16 on the wiring pad 6.
CVD using gas and O 2 gas as reaction gas
The silicon oxide film 7 is formed by the method. Then, a silicon nitride film 8 is formed on the silicon oxide film 7 by a plasma CVD method using, for example, SiH 4 gas and NH 3 gas as reaction gases. Next, on the silicon nitride film 8, openings are formed in the bonding pad portion of the polyimide resin 9 and the dicing line portion (not shown). Figure 5
8 shows the opening of the bonding pad portion, that is, the pad opening portion formed on the wiring pad 6.
【００３４】次に、ポリイミド樹脂９をマスクとして、
例えばＣＦ４とＯ２との混合ガスを用いた等方性プラズ
マエッチング法によりシリコン窒化膜８をエッチングす
る。このエッチングでは、シリコン酸化膜７はほとんど
エッチングされないため、パッド開口部のポリイミド樹
脂９の側壁に有機ポリマーは形成されない。ここまで
は、前述した実施の形態１による製造方法と同じであ
る。Next, using the polyimide resin 9 as a mask,
For example, the silicon nitride film 8 is etched by an isotropic plasma etching method using a mixed gas of CF 4 and O 2 . Since the silicon oxide film 7 is hardly etched by this etching, no organic polymer is formed on the side wall of the polyimide resin 9 in the pad opening. Up to this point, the manufacturing method according to the first embodiment described above is the same.
【００３５】次に、ポリイミド樹脂９を熱的に安定な状
態とするために、３５０℃程度の温度でベークを行う。
これにより、ポリイミド樹脂９は、図中矢印で示すよう
に約６０％〜７０％の膜厚に収縮する。Next, in order to bring the polyimide resin 9 into a thermally stable state, it is baked at a temperature of about 350.degree.
As a result, the polyimide resin 9 shrinks to a film thickness of about 60% to 70% as shown by the arrow in the figure.
【００３６】続いて、ポリイミド樹脂９をマスクとし
て、例えばＣＨＦ３とＣＦ４、ＡｒあるいはＯ２との混
合ガスを用いた異方性プラズマエッチング法により、シ
リコン酸化膜７と、ＴｉＮ膜１６とを完全にエッチング
する。ここで、ＴｉＮ膜１６を完全にエッチングする
と、異方性エッチング時間は長くなり、Ａｌ表面をアタ
ックする時間が長くなる。すなわち、Ａｌ合金の表面が
長時間プラズマに晒されるので、図６に示すように、パ
ッド開口部において、ポリイミド樹脂９の側壁に付着す
るＡｌを含む有機ポリマー（デポ）１０の量は多くな
る。しかし、すでにポリイミド樹脂９のベークは完了し
ているため、さらにベークを行う必要がない。よって、
ベーク時のポリイミド樹脂９の収縮に伴う有機ポリマー
（デポ）１０の剥れを防止することができる。さらに、
予めベークを行うことによって、パッド開口部において
ポリイミド樹脂９は確実に収縮するため、後工程で形成
するＵＢＭ（後述）の断線を防止することができる。Then, using the polyimide resin 9 as a mask, the silicon oxide film 7 and the TiN film 16 are separated by anisotropic plasma etching using a mixed gas of CHF 3 and CF 4 , Ar or O 2 , for example. Completely etch. Here, if the TiN film 16 is completely etched, the anisotropic etching time becomes long and the time for attacking the Al surface becomes long. That is, since the surface of the Al alloy is exposed to plasma for a long time, as shown in FIG. 6, the amount of the organic polymer (depot) 10 containing Al attached to the sidewall of the polyimide resin 9 increases in the pad opening. However, since the baking of the polyimide resin 9 has already been completed, it is not necessary to further bake. Therefore,
It is possible to prevent the organic polymer (depot) 10 from peeling off due to the shrinkage of the polyimide resin 9 during baking. further,
By performing the baking in advance, the polyimide resin 9 is surely contracted in the pad opening portion, so that it is possible to prevent disconnection of UBM (described later) formed in a later step.
【００３７】以上説明したように、本実施の形態２で
は、ポリイミド樹脂９を開口した後、等方性エッチング
−ベーク−異方性エッチングを行った。これにより、異
方性エッチング時に生成する有機ポリマー１０の量が多
くなっても、その後にベークを行わないため、ベーク時
のポリイミド樹脂９の収縮に伴う有機ポリマー１０の膜
剥れを防止することができる。また、有機ポリマー１０
の生成前にベークを行うため、パッド開口部の壁面をな
すポリイミド樹脂９端部において、ポリイミド樹脂９は
確実に収縮する。このため、従来発生したようなＵＢＭ
（後述）の断線を防止することができる。従って、有機
ポリマーの剥れによる歩留まり低下や、ＵＢＭの断線を
防止することができる。すなわち、信頼性の高い半導体
装置を製造することができる。As described above, in the second embodiment, after the polyimide resin 9 is opened, isotropic etching-baking-anisotropic etching is performed. As a result, even if the amount of the organic polymer 10 generated during anisotropic etching increases, baking is not performed thereafter, so that film peeling of the organic polymer 10 due to shrinkage of the polyimide resin 9 during baking can be prevented. You can In addition, the organic polymer 10
Since the baking is performed before the generation of, the polyimide resin 9 surely contracts at the end of the polyimide resin 9 forming the wall surface of the pad opening. For this reason, the UBM that occurred conventionally
It is possible to prevent disconnection (described later). Therefore, it is possible to prevent the yield from decreasing due to the peeling of the organic polymer and the disconnection of the UBM. That is, a highly reliable semiconductor device can be manufactured.
【００３８】実施の形態３．本発明の実施の形態３によ
る半導体装置は、前述した実施の形態１および２による
半導体装置と概略同一であるため、図示並びにその説明
を省略する。図７は、本実施の形態３による半導体装置
の製造方法を説明するための断面図である。先ず、図７
に示すように、ＣＶＤ法、ドライエッチング、ＣＭＰ法
等の公知の技術を用いて、シリコン基板１上に第１層間
絶縁膜２、第１配線３、第２層間絶縁膜４、ヴィアホー
ル５、および配線パッド６を順次形成する。配線パッド
６は、ＴｉＮ膜、Ａｌ合金膜およびＴｉＮ膜（反射防止
膜）１６を積層して、この積層膜をパターニングするこ
とにより形成する。Embodiment 3. Since the semiconductor device according to the third embodiment of the present invention is substantially the same as the semiconductor devices according to the first and second embodiments described above, illustration and description thereof will be omitted. FIG. 7 is a sectional view for explaining the method for manufacturing the semiconductor device according to the third embodiment. First, FIG.
As shown in FIG. 1, the first interlayer insulating film 2, the first wiring 3, the second interlayer insulating film 4, the via hole 5, are formed on the silicon substrate 1 by using a known technique such as a CVD method, a dry etching, a CMP method, or the like. And the wiring pad 6 is sequentially formed. The wiring pad 6 is formed by stacking a TiN film, an Al alloy film, and a TiN film (antireflection film) 16 and patterning the stacked film.
【００３９】次に、配線パッド６上のＴｉＮ膜１６を覆
うように、第２層間絶縁膜４の全面に、例えばＴＥＯＳ
ガスとＯ２ガスを反応ガスとして用いるプラズマＣＶＤ
法により、シリコン酸化膜７を形成する。そして、シリ
コン酸化膜７上に、例えばＳｉＨ４ガスとＮＨ３ガスを
反応ガスとして用いるプラズマＣＶＤ法により、シリコ
ン窒化膜８を形成する。次いで、シリコン窒化膜８上
に、感光性を有するポリイミド樹脂９を回転塗布法によ
り塗布する。そして、リソグラフィ法により露光・現像
を行うことにより、ポリイミド樹脂９のボンディングパ
ッド部と、ダイシングライン部（図示省略）とに開口を
形成する。図７においては、ボンディングパッド部の開
口、すなわち配線パッド６上に形成された上記パッド開
口部を示している。ここまでは、前述した実施の形態１
および２による製造方法と同じである。Next, for example, TEOS is formed on the entire surface of the second interlayer insulating film 4 so as to cover the TiN film 16 on the wiring pad 6.
CVD using gas and O 2 gas as reaction gas
The silicon oxide film 7 is formed by the method. Then, a silicon nitride film 8 is formed on the silicon oxide film 7 by a plasma CVD method using, for example, SiH 4 gas and NH 3 gas as reaction gases. Then, a photosensitive polyimide resin 9 is applied onto the silicon nitride film 8 by a spin coating method. Then, exposure and development are performed by a lithography method to form openings in the bonding pad portion of the polyimide resin 9 and the dicing line portion (not shown). FIG. 7 shows the opening of the bonding pad portion, that is, the pad opening portion formed on the wiring pad 6. Up to this point, the first embodiment described above
It is the same as the manufacturing method according to 2 and 2.
【００４０】次に、ポリイミド樹脂９を熱的に安定な状
態とするために、３５０℃程度の温度でベークを行う。
これにより、ポリイミド樹脂９は、図中矢印で示すよう
に約６０％〜７０％の膜厚に収縮する。Next, in order to make the polyimide resin 9 in a thermally stable state, baking is performed at a temperature of about 350.degree.
As a result, the polyimide resin 9 shrinks to a film thickness of about 60% to 70% as shown by the arrow in the figure.
【００４１】続いて、ポリイミド樹脂９をマスクとし
て、例えばＣＨＦ３とＣＦ４、ＡｒあるいはＯ２との混
合ガスを用いた異方性プラズマエッチング法により、シ
リコン窒化膜８、シリコン酸化膜７、およびＴｉＮ膜１
６を完全にエッチングする。ここで、ＴｉＮ膜１６を完
全にエッチングすると、異方性エッチング時間は長くな
り、Ａｌ表面をアタックする時間が長くなる。すなわ
ち、Ａｌ合金の表面が長時間プラズマに晒されるので、
パッド開口部において、ポリイミド樹脂９の側壁に付着
するＡｌを含む有機ポリマー１０は多くなる。しかし、
すでにポリイミド樹脂９のベークは完了しているため、
異方性エッチング後さらにベークを行う必要がない。よ
って、ベーク時のポリイミド樹脂９の収縮に伴う有機ポ
リマー１０の剥れを防止することができる。さらに、予
めベークを行うことによって、パッド開口部においてポ
リイミド樹脂９は確実に収縮するため、ＵＢＭの断線も
防止することができる。Then, using the polyimide resin 9 as a mask, the silicon nitride film 8, the silicon oxide film 7, and the silicon oxide film 7 are formed by an anisotropic plasma etching method using a mixed gas of CHF 3 and CF 4 , Ar or O 2 , for example. TiN film 1
6 is completely etched. Here, if the TiN film 16 is completely etched, the anisotropic etching time becomes long and the time for attacking the Al surface becomes long. That is, since the surface of the Al alloy is exposed to plasma for a long time,
In the pad opening, the amount of Al-containing organic polymer 10 attached to the side wall of the polyimide resin 9 increases. But,
Since the baking of the polyimide resin 9 has already been completed,
No further baking is required after anisotropic etching. Therefore, it is possible to prevent the organic polymer 10 from peeling off due to the shrinkage of the polyimide resin 9 during baking. Further, by performing baking in advance, the polyimide resin 9 is surely contracted in the pad opening portion, so that it is possible to prevent disconnection of the UBM.
【００４２】以上説明したように、本実施の形態３で
は、ポリイミド樹脂９を開口した後、ベーク−異方性エ
ッチングという製造フローを行った。これにより、異方
性エッチング時に生成する有機ポリマー１０の量が多く
なっても、その後にベークを行わないため、ベーク時の
ポリイミド樹脂９の収縮に伴う有機ポリマー１０の膜剥
れを防止することができる。また、有機ポリマー１０の
生成前にベークを行うため、パッド開口部端部において
もポリイミド樹脂は確実に収縮する。このため、従来発
生したようなＵＢＭの断線を防止することができる。従
って、有機ポリマーの剥れによる歩留まり低下や、ＵＢ
Ｍの断線を生じない信頼性の高い半導体装置を得ること
ができる。As described above, in the third embodiment, after the polyimide resin 9 is opened, the manufacturing flow of baking-anisotropic etching is performed. As a result, even if the amount of the organic polymer 10 generated during anisotropic etching increases, baking is not performed thereafter, so that film peeling of the organic polymer 10 due to shrinkage of the polyimide resin 9 during baking can be prevented. You can Further, since the baking is performed before the organic polymer 10 is formed, the polyimide resin surely shrinks even at the end of the pad opening. Therefore, it is possible to prevent the disconnection of the UBM that has occurred conventionally. Therefore, the yield decrease due to the peeling of the organic polymer and the UB
It is possible to obtain a highly reliable semiconductor device that does not cause disconnection of M.
【００４３】また、実施の形態１よりもエッチング工程
を２つ少なくすることができ、実施の形態２よりもエッ
チング工程を１つ減らすことができる。従って、本実施
の形態３による製造方法を用いることによって、高いス
ループットが得られる。Further, the number of etching steps can be reduced by two as compared with the first embodiment, and the number of etching steps can be reduced by one as compared with the second embodiment. Therefore, high throughput can be obtained by using the manufacturing method according to the third embodiment.
【００４４】実施の形態４．図８は、本発明の実施の形
態４による半導体装置を説明するための断面図である。
図８において、図１と同一又はそれに相当する部分には
同一の符号を付して、その説明を省略する。図８におい
て、参照符号１１はＵＢＭ（Under Bump Metal）、１２
は半田バンプ、１３はＣｕランド、１４はアセンブリ基
板、１５は封止樹脂としてのアンダーフィル樹脂、１７
はポリイミド樹脂９の表面を示している。本実施の形態
４による半導体装置は、ポリイミド樹脂９の表面１７を
凹凸化（粗面化）したことを特徴とするものである。こ
れにより、ポリイミド樹脂９とアンダーフィル樹脂１５
との密着性を向上させるものである。Fourth Embodiment FIG. 8 is a sectional view for illustrating the semiconductor device according to the fourth embodiment of the present invention.
8, parts that are the same as or equivalent to those in FIG. 1 are assigned the same reference numerals and explanations thereof are omitted. In FIG. 8, reference numeral 11 is UBM (Under Bump Metal), 12
Is a solder bump, 13 is a Cu land, 14 is an assembly substrate, 15 is an underfill resin as a sealing resin, 17
Indicates the surface of the polyimide resin 9. The semiconductor device according to the fourth embodiment is characterized in that the surface 17 of the polyimide resin 9 is roughened (roughened). As a result, the polyimide resin 9 and the underfill resin 15
It improves the adhesion with.
【００４５】次に、上記半導体装置の製造方法について
説明するための断面図である。先ず、実施の形態１，２
および３の何れかの方法により、パッシベーション膜
７，８およびバッファーコート膜９を形成し、配線パッ
ド６上に開口を形成する。次に、配線パッド６上に、Ｕ
ＢＭ１１をスパッタ法により形成し、リソグラフィ技術
とエッチングによりＵＢＭ１１をパターニングする。そ
して、ＵＢＭ１１上に、球状の半田バンプ１２を形成す
る。さらに、半田バンプ１２と、アセンブリ基板１４の
Ｃｕランド１３とを接着・ボンディングする。Next, it is a cross-sectional view for explaining a method of manufacturing the semiconductor device. First, the first and second embodiments
The passivation films 7 and 8 and the buffer coat film 9 are formed by any of the methods 1 and 3, and an opening is formed on the wiring pad 6. Next, on the wiring pad 6, U
The BM 11 is formed by the sputtering method, and the UBM 11 is patterned by the lithography technique and etching. Then, the spherical solder bumps 12 are formed on the UBM 11. Further, the solder bump 12 and the Cu land 13 of the assembly substrate 14 are bonded and bonded.
【００４６】次に、例えばＯ２ガスを用いたプラズマ処
理を行うことにより、ポリイミド樹脂９の表面１７を凹
凸化（粗面化）させる。その後、半田の流れ出しを防止
するための封止樹脂として、例えばエポキシ樹脂のよう
なアンダーフィル樹脂１５を充填する。Next, the surface 17 of the polyimide resin 9 is roughened (roughened) by performing a plasma treatment using O 2 gas, for example. After that, an underfill resin 15 such as an epoxy resin is filled as a sealing resin for preventing the solder from flowing out.
【００４７】以上説明したように、本実施の形態４で
は、アンダーフィル樹脂１５を充填する前に、プラズマ
処理によりポリイミド樹脂９の表面１７を凹凸化（粗面
化）させることとした。これにより、アンダーフィル樹
脂１５とポリイミド樹脂９との密着性が向上し、その界
面に隙間が生じない。従って、ボンディングの際に、ア
ンダーフィル樹脂１５とポリイミド樹脂９との界面から
半田が流れ出して、隣接する配線パッド６がショートす
るという問題が生じない。よって、信頼性の高い半導体
装置を製造可能となる。As described above, in the fourth embodiment, the surface 17 of the polyimide resin 9 is roughened (roughened) by the plasma treatment before the underfill resin 15 is filled. As a result, the adhesion between the underfill resin 15 and the polyimide resin 9 is improved, and no gap is created at the interface. Therefore, during bonding, there is no problem that solder flows out from the interface between the underfill resin 15 and the polyimide resin 9 and the adjacent wiring pads 6 are short-circuited. Therefore, a highly reliable semiconductor device can be manufactured.
【００４８】なお、本実施の形態４では、半田バンプ１
２とＣｕランド１３とを接着・ボンディングした後にプ
ラズマ処理を行ったが、これに限らず、アンダーフィル
樹脂１５の充填前であれば、プラズマ処理を行うのは任
意であってよい（後述する実施の形態５，６における凹
凸化のための各処理についても同様とする）。In the fourth embodiment, the solder bump 1
The plasma treatment was performed after bonding and bonding 2 and the Cu land 13 with each other. However, the plasma treatment is not limited to this, and the plasma treatment may be optional as long as the underfill resin 15 is not filled. The same applies to each treatment for unevenness in the forms 5 and 6).
【００４９】実施の形態５．本発明の実施の形態５で
は、実施の形態４のプラズマ処理の代わりに、粗い砥粒
を用いた研摩処理を行うことによって、ポリイミド樹脂
９の表面１７を凹凸化（粗面化）させることとした。本
実施の形態５によれば、実施の形態４と同様に、アンダ
ーフィル樹脂１５とポリイミド樹脂９との密着性が向上
し、その界面に隙間が生じない。従って、ボンディング
の際に、アンダーフィル樹脂１５とポリイミド樹脂９と
の界面から半田が流れ出して、隣接する配線パッド６が
ショートするという問題が生じない。よって、信頼性の
高い半導体装置を製造可能となる。Embodiment 5. In the fifth embodiment of the present invention, the surface 17 of the polyimide resin 9 is roughened (roughened) by performing a polishing treatment using coarse abrasive grains instead of the plasma treatment of the fourth embodiment. did. According to the fifth embodiment, as in the fourth embodiment, the adhesiveness between the underfill resin 15 and the polyimide resin 9 is improved, and no gap is generated at the interface. Therefore, during bonding, there is no problem that solder flows out from the interface between the underfill resin 15 and the polyimide resin 9 and the adjacent wiring pads 6 are short-circuited. Therefore, a highly reliable semiconductor device can be manufactured.
【００５０】実施の形態６．本発明の実施の形態６で
は、実施の形態４のプラズマ処理の代わりに、有機溶剤
によるウェットエッチング処理を行うことによって、ポ
リイミド樹脂９の表面１７を凹凸化（粗面化）させるこ
ととした。本実施の形態６によれば、実施の形態４と同
様に、アンダーフィル樹脂１５とポリイミド樹脂９との
密着性が向上し、その界面に隙間が生じない。従って、
ボンディングの際に、アンダーフィル樹脂１５とポリイ
ミド樹脂９との界面から半田が流れ出して、隣接する配
線パッド６がショートするという問題が生じない。よっ
て、信頼性の高い半導体装置を製造可能となる。Sixth Embodiment In the sixth embodiment of the present invention, the surface 17 of the polyimide resin 9 is roughened (roughened) by performing a wet etching process with an organic solvent instead of the plasma treatment of the fourth embodiment. According to the sixth embodiment, similar to the fourth embodiment, the adhesiveness between the underfill resin 15 and the polyimide resin 9 is improved, and no gap is formed at the interface. Therefore,
At the time of bonding, there is no problem that solder flows out from the interface between the underfill resin 15 and the polyimide resin 9 and the adjacent wiring pads 6 are short-circuited. Therefore, a highly reliable semiconductor device can be manufactured.
【００５１】[0051]
【発明の効果】本発明によれば、バッファーコート膜お
よびパッシベーション膜形成時においてデポ剥れを防止
することができ、信頼性の高い半導体を製造することが
できる。According to the present invention, it is possible to prevent the deposit from peeling off when the buffer coat film and the passivation film are formed, and it is possible to manufacture a highly reliable semiconductor.
【図１】 本発明の実施の形態１による半導体装置を説
明するための断面図である。FIG. 1 is a sectional view for illustrating a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その１）。FIG. 2 is a cross-sectional view for explaining the manufacturing method of the semiconductor device according to the first embodiment of the present invention (No. 1).
【図３】 本発明の実施の形態１による半導体装置の製
造方法を説明するための断面図である（その２）。FIG. 3 is a cross-sectional view for explaining the manufacturing method for the semiconductor device according to the first embodiment of the present invention (No. 2).
【図４】 本発明の実施の形態２による半導体装置を説
明するための断面図である。FIG. 4 is a sectional view for illustrating a semiconductor device according to a second embodiment of the present invention.
【図５】 本発明の実施の形態２による半導体装置の製
造方法を説明するための断面図である（その１）。FIG. 5 is a cross-sectional view for explaining the method of manufacturing a semiconductor device according to the second embodiment of the present invention (No. 1).
【図６】 本発明の実施の形態２による半導体装置の製
造方法を説明するための断面図である（その２）。FIG. 6 is a cross-sectional view for explaining the method of manufacturing a semiconductor device according to the second embodiment of the present invention (No. 2).
【図７】 本発明の実施の形態３による半導体装置の製
造方法を説明するための断面図である。FIG. 7 is a cross sectional view for illustrating the method for manufacturing the semiconductor device according to the third embodiment of the present invention.
【図８】 本発明の実施の形態４による半導体装置の製
造方法を説明するための断面図である。FIG. 8 is a cross sectional view for illustrating the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention.
【図９】 従来の半導体装置を説明するための断面図で
ある。FIG. 9 is a sectional view for explaining a conventional semiconductor device.
【図１０】 従来の半導体装置の製造方法を説明するた
めの断面図である（その１）。FIG. 10 is a cross-sectional view (1) for explaining a conventional method for manufacturing a semiconductor device.
【図１１】 従来の半導体装置の製造方法を説明するた
めの断面図である（その２）。FIG. 11 is a cross-sectional view for explaining the conventional method for manufacturing a semiconductor device (No. 2).
【図１２】 従来の半導体装置の製造方法を説明するた
めの断面図である（その３）。FIG. 12 is a sectional view for explaining the conventional method for manufacturing a semiconductor device (No. 3).
【図１３】 従来の半導体装置の製造方法を説明するた
めの断面図である（その４）。FIG. 13 is a sectional view for explaining the conventional method for manufacturing a semiconductor device (No. 4).
【図１４】 従来の半導体装置の製造方法を説明するた
めの断面図である（その５）。FIG. 14 is a cross-sectional view (5) for explaining the conventional method for manufacturing a semiconductor device.
【図１５】 従来の半導体装置において、流出した半田
により隣接する配線パッドがショートした場合を示す図
である。FIG. 15 is a diagram showing a case where adjacent wiring pads are short-circuited by solder that has flowed out in a conventional semiconductor device.
【図１６】 従来の半導体装置において、ＵＢＭが断線
した場合を示す図である。FIG. 16 is a diagram showing a case where the UBM is broken in the conventional semiconductor device.
１ 基板（シリコン基板）、 ２ 第１層間絶縁膜、
３ 第１配線、 ４第２層間絶縁膜、 ５ ヴィアホー
ル、 ６ 第２配線（配線パッド）、 ７シリコン酸化
膜（パッシベーション膜）、 ８ シリコン窒化膜（パ
ッシベーション膜）、 ９ ポリイミド樹脂（バッファ
ーコート膜）、 １０ 有機ポリマー、 １１ ＵＢ
Ｍ、 １２ 半田バンプ、 １３ Ｃｕランド、 １４
アセンブリ基板、 １５ アンダーフィル樹脂（封止
樹脂）、 １６ 反射防止膜（ＴｉＮ膜）、 １７ 表
面。1 substrate (silicon substrate), 2 first interlayer insulating film,
3 1st wiring, 4 2nd interlayer insulation film, 5 via holes, 6 2nd wiring (wiring pad), 7 silicon oxide film (passivation film), 8 silicon nitride film (passivation film), 9 polyimide resin (buffer coat film) ), 10 organic polymers, 11 UB
M, 12 solder bumps, 13 Cu land, 14
Assembly substrate, 15 Underfill resin (sealing resin), 16 Antireflection film (TiN film), 17 Surface.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鴨島 隆夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 砂田 繁樹 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 Ｆターム(参考） 5F004 AA11 DA01 DA16 DA23 DA26 DB03 DB07 DB12 EA22 EB02 5F033 HH09 HH33 MM08 QQ00 QQ03 QQ08 QQ09 QQ10 QQ11 QQ12 QQ16 QQ18 QQ19 QQ22 QQ28 QQ37 QQ48 QQ74 RR04 RR06 RR22 RR27 SS02 SS04 SS11 SS15 SS22 TT04 VV07 XX12 XX31 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Takao Kamoshima 2-3 2-3 Marunouchi, Chiyoda-ku, Tokyo Inside Ryo Electric Co., Ltd. (72) Inventor Shigeki Sunada Ryoden Semi, 4-chome, Mizuhara, Itami City, Hyogo Prefecture Conductor system engineering stock In the company F-term (reference) 5F004 AA11 DA01 DA16 DA23 DA26 DB03 DB07 DB12 EA22 EB02 5F033 HH09 HH33 MM08 QQ00 QQ03 QQ08 QQ09 QQ10 QQ11 QQ12 QQ16 QQ18 QQ19 QQ22 QQ28 QQ37 QQ48 QQ74 RR04 RR06 RR22 RR27 SS02 SS04 SS11 SS15 SS22 TT04 VV07 XX12 XX31
Claims (8)
２絶縁膜とを積層する工程と、 前記第２絶縁膜上に前記バッファーコート膜を形成する
工程と、 前記配線パッドの上方に形成された前記バッファーコー
ト膜を除去し、前記バッファーコート膜に開口を形成す
る工程と、 前記バッファーコート膜をマスクとして前記第２絶縁膜
を等方性エッチングすることにより、前記第２絶縁膜に
開口を形成する工程と、 前記第２絶縁膜に開口を形成した後、前記バッファーコ
ート膜をマスクとして前記第１絶縁膜を異方性エッチン
グすることにより、前記第１絶縁膜に開口を形成する工
程と、 前記第１絶縁膜に開口を形成した後、前記バッファーコ
ート膜をマスクとして前記反射防止膜を等方性エッチン
グすることにより、前記反射防止膜を除去する工程と、 前記反射防止膜を除去した後、前記バッファーコート膜
をベークする工程と、を含むことを特徴とする半導体装
置の製造方法。1. A method for manufacturing a semiconductor device, the method comprising: forming a wiring pad on a substrate; forming an antireflection film on the wiring pad; Stacking a first insulating film and the second insulating film, forming the buffer coat film on the second insulating film, and removing the buffer coat film formed above the wiring pad A step of forming an opening in the buffer coating film; a step of forming an opening in the second insulating film by isotropically etching the second insulating film using the buffer coat film as a mask; Forming an opening in the first insulating film by anisotropically etching the first insulating film using the buffer coat film as a mask after forming the opening in the insulating film; After forming an opening in the film, a step of removing the antireflection film by isotropically etching the antireflection film using the buffer coat film as a mask, and the buffer coat after removing the antireflection film. And a step of baking the film, the method for manufacturing a semiconductor device.
２絶縁膜とを積層する工程と、 前記第２絶縁膜上に前記バッファーコート膜を形成する
工程と、 前記配線パッドの上方に形成された前記バッファーコー
ト膜を除去し、前記バッファーコート膜に開口を形成す
る工程と、 前記バッファーコート膜をマスクとして前記第２絶縁膜
を等方性エッチングすることにより、前記第２絶縁膜に
開口を形成する工程と、 前記第２絶縁膜に開口を形成した後、前記バッファーコ
ート膜をベークする工程と、 前記バッファーコート膜をベークした後、前記バッファ
ーコート膜をマスクとして前記第１絶縁膜および前記反
射防止膜を異方性エッチングすることにより、前記第１
絶縁膜に開口を形成するとともに前記反射防止膜を除去
する工程と、 を含むことを特徴とする半導体装置の製造方法。2. A method of manufacturing a semiconductor device, the method comprising: forming a wiring pad on a substrate; forming an antireflection film on the wiring pad; and covering the antireflection film. Stacking a first insulating film and the second insulating film, forming the buffer coat film on the second insulating film, and removing the buffer coat film formed above the wiring pad A step of forming an opening in the buffer coating film; a step of forming an opening in the second insulating film by isotropically etching the second insulating film using the buffer coat film as a mask; A step of baking the buffer coat film after forming an opening in the insulating film; and a step of baking the buffer coat film and then using the buffer coat film as a mask. By anisotropically etching the micro the antireflection film, the first
And a step of removing the antireflection film while forming an opening in the insulating film.
２絶縁膜とを積層する工程と、 前記第２絶縁膜上に前記バッファーコート膜を形成する
工程と、 前記配線パッドの上方に形成された前記バッファーコー
ト膜を除去し、前記バッファーコート膜に開口を形成す
る工程と、 前記開口が形成された前記バッファーコート膜をベーク
する工程と、 前記バッファーコート膜をベークした後、前記バッファ
ーコート膜をマスクとして、前記第２絶縁膜、前記第１
絶縁膜および前記反射防止膜を異方性エッチングするこ
とにより、前記第２絶縁膜および前記第１絶縁膜に開口
を形成するとともに前記反射防止膜を除去する工程と、 を含むことを特徴とする半導体装置の製造方法。3. A method of manufacturing a semiconductor device, comprising: forming a wiring pad on a substrate; forming an antireflection film on the wiring pad; and covering the antireflection film. Stacking a first insulating film and the second insulating film, forming the buffer coat film on the second insulating film, and removing the buffer coat film formed above the wiring pad A step of forming an opening in the buffer coat film, a step of baking the buffer coat film in which the opening is formed, a step of baking the buffer coat film, and then using the buffer coat film as a mask Membrane, said first
Anisotropically etching the insulating film and the antireflection film to form openings in the second insulating film and the first insulating film and remove the antireflection film. Manufacturing method of semiconductor device.
ーコート膜の表面を凹凸化させる工程と、 前記バッファーコート膜の表面を凹凸化させた後、前記
バッファーコート膜上に封止樹脂を形成する工程と、 を更に含むことを特徴とする半導体装置の製造方法。4. The manufacturing method according to claim 1, wherein after the buffer coat film is baked, the surface of the buffer coat film is roughened, and after the surface of the buffer coat film is roughened, And a step of forming a sealing resin on the buffer coat film.
て、 前記異方性エッチングをした後、前記バッファーコート
膜の表面を凹凸化させる工程と、 前記バッファーコート膜の表面を凹凸化させた後、前記
バッファーコート膜上に封止樹脂を形成する工程と、 を更に含むことを特徴とする半導体装置の製造方法。5. The manufacturing method according to claim 2, wherein after the anisotropic etching, the surface of the buffer coat film is made uneven, and the surface of the buffer coat film is made uneven. And a step of forming an encapsulating resin on the buffer coat film, the method further comprising:
て、 前記バッファーコート膜の表面を、プラズマ処理、研摩
処理又はウェットエッチングにより凹凸化させることを
特徴とする半導体装置の製造方法。6. The method of manufacturing a semiconductor device according to claim 4, wherein the surface of the buffer coat film is made uneven by plasma treatment, polishing treatment, or wet etching.
法において、 前記封止樹脂がエポキシ樹脂であることを特徴とする半
導体装置の製造方法。7. The method of manufacturing a semiconductor device according to claim 4, wherein the sealing resin is an epoxy resin.
法において、 前記第１絶縁膜がシリコン酸化膜であり、前記第２絶縁
膜がシリコン窒化膜であり、前記バッファーコート膜が
ポリイミド樹脂であることを特徴とする半導体装置の製
造方法。8. The manufacturing method according to claim 1, wherein the first insulating film is a silicon oxide film, the second insulating film is a silicon nitride film, and the buffer coat film is polyimide. A method for manufacturing a semiconductor device, which is a resin.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343228A JP2003142491A (en) | 2001-11-08 | 2001-11-08 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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| JP (1) | JP2003142491A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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