JP2003110110A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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JP2003110110A JP2001303217A JP2001303217A JP2003110110A JP 2003110110 A JP2003110110 A JP 2003110110A JP 2001303217 A JP2001303217 A JP 2001303217A JP 2001303217 A JP2001303217 A JP 2001303217A JP 2003110110 A JP2003110110 A JP 2003110110A
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Zenichi Akiyama
Hiroyuki Iechi
Shinichi Kawamura
Hiroshi Kondo
Toshiya Kosaka
Takashi Okada
Masaomi Sasaki
Takanori Tano
Masashi Torii
正臣 佐々木
俊也 匂坂
洋之 家地
崇 岡田
慎一 河村
隆徳 田野
善一 秋山
浩 近藤
昌史 鳥居
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Ricoh Co Ltd
株式会社リコー
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    • H01L51/05Solid state devices using organic materials as the active part, or using a combination of organic materials with other materials as the active part; Processes or apparatus specially adapted for the manufacture or treatment of such devices, or of parts thereof specially adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential- jump barrier or surface barrier multistep processes for their manufacture
    • H01L51/0504Solid state devices using organic materials as the active part, or using a combination of organic materials with other materials as the active part; Processes or apparatus specially adapted for the manufacture or treatment of such devices, or of parts thereof specially adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential- jump barrier or surface barrier multistep processes for their manufacture the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or swiched, e.g. three-terminal devices
    • H01L51/0508Field-effect devices, e.g. TFTs
    • H01L51/0512Field-effect devices, e.g. TFTs insulated gate field effect transistors
    • H01L51/057Field-effect devices, e.g. TFTs insulated gate field effect transistors having a vertical structure, e.g. vertical carbon nanotube field effect transistors [CNT-FETs]

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which a short channel is by reducing a gate length in order to improve practical field mobility, and to provide a method of manufacturing the semiconductor device at a low cost.
SOLUTION: This semiconductor device has an electrode layer 1, a semiconductor layer 2, and a second electrode layer 3, which are successively layered in this order, and a first electrical insulation layer 4 and a third electrode layer 5, which are formed vertically in this order so as to be brought into contact with one-side sidewalls of the layered layers 1, 2, and 3. The first electrode layer 1, the second electrode layer 3, and the third electrode layer 5 are, for instance, a source electrode layer, a drain electrode layer, and a gate electrode layer. The first electrical insulation layer 4 is, for instance, a gate electrical insulation layer. The semiconductor device is, for instance, a vertical field effect transistor.
COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体装置及びその製造方法に関し、さらに、詳しくは、ソース電極層、 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, further details, the source electrode layer,
半導体層及びドレイン電極層が順次積層された電気信号によって電流値を制御するシートディスプレイ、シートコンピュータ装置の駆動演算回路として用いられる縦型電界効果型トランジスタ及びその製造方法に関する。 Sheet display for controlling the current value by an electrical signal to the semiconductor layer and a drain electrode layer are sequentially laminated, to vertical field effect transistors and a manufacturing method thereof, for use as a driving operation circuit sheet computer device. 【0002】 【従来の技術】半導体層(活性層)に無機材料を用いた薄膜電界効果型トランジスタは、斯界で知られており(DB Thomasson & al., IEEE El. Dev.Lett., Vol. [0002] thin film field effect transistor using the BACKGROUND OF THE INVENTION Inorganic materials to the semiconductor layer (active layer) are known in the art (DB Thomasson & al., IEEE El. Dev.Lett., Vol.
18, p.117; March 1997 参照。 18, p.117; March 1997 reference. )、すでに、工業製品としても製造されている。 ), Already also it has been produced as an industrial product. 図7は、従来の無機材料を用いた薄膜電界効果型トランジスタである。 Figure 7 is a thin film field effect transistor using a conventional inorganic material. 図7に示すように、従来の無機材料を用いた薄膜電界効果型トランジスタは、基板101に対し、横方向に配置されている。 As shown in FIG. 7, the thin film field effect transistor using a conventional inorganic material, to the substrate 101, it is disposed laterally. ソース電極層105及びドレイン電極層106は、電気的に中性である無機半導体層(チャネル層領域)104により分離されて設けられている。 The source electrode layer 105 and the drain electrode layer 106, an inorganic semiconductor layer are separated by (channel layer region) 104 is provided which is electrically neutral. ゲート電極102は、 The gate electrode 102,
ゲート電気絶縁層103により無機半導体層104と電気的に分離されて、基板101の上に配置している。 It is electrically isolated from the inorganic semiconductor layer 104 by a gate electrically insulating layer 103 are disposed on the substrate 101. 無機半導体層104を構成する半導体材料としては、無機アモルファス材料(水素化アモルファスSi)、無機多結晶材料等の無機材料が用いられている。 The semiconductor material constituting the inorganic semiconductor layer 104, an inorganic amorphous material (hydrogenated amorphous Si), an inorganic material such as inorganic polycrystalline material is used. 【0003】また、半導体層に有機材料を用いた薄膜電界効果型トランジスタも、斯界で知られている(A. Dod [0003] Also, thin film field effect transistor using an organic material in the semiconductor layer, are known in the art (A. Dod
abalapur & al., Appl. Phys. Lett., Vol. 69, pp. 42 abalapur & al., Appl. Phys. Lett., Vol. 69, pp. 42
27-29, December 1996参照。 27-29, December 1996 reference. )。 ). 図8は、従来の有機材料を用いた薄膜電界効果型トランジスタである。 Figure 8 is a thin film field effect transistor using a conventional organic material. 図8に示すように、この従来の有機材料を用いた薄膜電界効果型トランジスタも、前記無機材料を用いた薄膜電界効果型トランジスタと同様に、基板111に対し、横方向に配置されている。 As shown in FIG. 8, also a thin film field effect transistor using the conventional organic materials, like the thin film field effect transistor using the inorganic material, to the substrate 111, it is disposed laterally. ソース電極層115及びドレイン電極層116は、電気的に中性である有機半導体層(チャネル層領域)114により分離されて設けられている。 The source electrode layer 115 and the drain electrode layer 116 is provided to be separated by organic semiconductor layer (channel layer region) 114 is electrically neutral. ゲート電極112は、ゲート電気絶縁層113により有機半導体層114と電気的に分離されて、基板111の上に配置している。 The gate electrode 112 is electrically isolated from the organic semiconductor layer 114 by a gate electrically insulating layer 113 are disposed on the substrate 111. 有機半導体層114を構成する半導体材料としては、π電子共役系の高分子化合物、芳香族化合物等の有機材料が用いられてきた。 The semiconductor material constituting the organic semiconductor layer 114, [pi electron conjugated polymer compounds, organic materials such as aromatics have been used. 【0004】 【発明が解決しようとする課題】これらの薄膜電界効果型トランジスタは、ゲート絶縁層を介してゲート電極層より印加された電界が半導体層(チャネル部)に作用して、ソース電極層とドレイン電極層との間に流れる電流を制御することによりトランジスタ動作を実現している。 [0004] [SUMMARY OF THE INVENTION These thin film field effect transistor, the electric field applied from the gate electrode layer with the gate insulating layer acts on the semiconductor layer (channel portion), the source electrode layer It is realized transistor operation by controlling the current flowing between the drain electrode layer. 半導体層に有機材料を用いた薄膜電界効果型トランジスタは、半導体層に水素化アモルファスSiのような無機材料を用いた薄膜電界効果型トランジスタと比べて、真空を用いないで素子を作製できること、広い面積の均一な素子を作製できること、ソース/ドレイン領域の形成を行わずに電極配線ができること、等による製造方法の簡便さのために、製造コストを低減できる、という利点を有している。 The thin film field effect transistor using an organic material in the semiconductor layer, as compared with the thin film field effect transistors using inorganic materials such as hydrogenated amorphous Si in the semiconductor layer, that the device can be manufactured without using a vacuum, wide ability to produce uniform elements of the area, that can electrode wiring without forming the source / drain regions, for convenience of the manufacturing method according to an equal, the manufacturing costs can be reduced, has the advantage that. しかしながら、半導体層に有機材料を用いた薄膜電界効果型トランジスタは、半導体層に水素化アモルファスSiのような無機材料を用いた薄膜電界効果型トランジスタと比べて、(イ)キャリア移動度(トランジスタ性能を示す)が低いこと、(ロ) 大電流を流せないこと、(ハ) 高速動作ができないこと、等の問題があった。 However, thin film field effect transistor using an organic material in the semiconductor layer, as compared with the thin film field effect transistors using inorganic materials such as hydrogenated amorphous Si in the semiconductor layer, (i) a carrier mobility (transistor performance shown) is low, (ii) not allowed to flow large current, can not (c) high-speed operation, there problems such that. 【0005】従来、このような問題を解決するために開発された技術としては、例えば、π共役高分子の共役状態を制御する技術、分子電気伝導異方性を用いる技術、 Conventionally, such as the technique developed in order to solve the problems, for example, a technique for controlling the conjugated state of the π-conjugated polymer, molecular electrical conductivity anisotropy used technology,
等の有機半導体材料に係わる技術、及び、蒸着法にて有機高分子膜を得る際に高い結晶性を実現させる技術があった。 The organic semiconductor material according technology etc., and, there is a technique to realize a high crystallinity in obtaining the organic polymer film by vapor deposition. 【0006】前記図7に示される従来の無機材料を用いた薄膜電界効果型トランジスタは、ソース電極層とドレイン電極層との間に電圧を印加した状態でゲート電極に電圧を印加して、ゲート電気絶縁層と半導体層との界面にチャネルを誘起させることにより、ソース電極層とドレイン電極との間に電流を流すものである。 [0006] FIG 7 thin film field effect transistor using a conventional inorganic materials shown applies a voltage to the gate electrode while applying a voltage between the source electrode layer and the drain electrode layer, a gate by interface induce a channel between the electrically insulating layer and the semiconductor layer, in which current flows between the source electrode layer and a drain electrode. この時のソース電極層とドレイン電極層との間の電流(Id )は、 Current (Id) between the source electrode layer and the drain electrode layer at this time,
一般に、次の数式で表すことができる。 In general, it can be represented by the following formula. 【0007】 【数1】 [0007] [number 1] 但し、数式中におけるC ox ,μ,V g及びV thは、次のとおりのものである。 However, C ox, mu, V g and V th in the equation is of the following. ox :ゲート容量(F/m 2 ) μ :電界効果移動度(cm 2 /Vs) V g :ゲート電圧(V) V th :しきい値電圧(V ) 【0008】限られたトランジスタ寸法(W:ゲート幅、L:ゲート長)内でトランジスタ性能を向上させるには、より高いId 値を実現すればよい。 C ox: gate capacitance (F / m 2) μ: field effect mobility (cm 2 / Vs) V g : gate voltage (V) V th: Threshold voltage (V) [0008] limited transistor dimensions ( W: gate width, L: to improve the transistor performance in gate length) in may be achieved a higher Id value. 式(1)より、Idを向上させるW,L以外の因子としては、Co From equation (1), W to improve the Id, as a factor other than L is, Co
x、μの増加が考えられる。 x, an increase of μ can be considered. 従来においては、比誘電率の高い材料を用いて実効的なCoxを向上させたもの(特開平10−270712号公報)、π共役系高分子材料の開発によりμを向上させたもの(特開平10−190 Conventionally, the effective Cox those improved (JP-A-10-270712) with a high dielectric constant material, which has improved μ by the development of π-conjugated polymer material (JP-A 10-190
001号公報)等が報告されているが、式(1)において、特に、Lを減少させることは、高いId を得るのに得策である。 Although 001 JP) and the like have been reported, in the formula (1), in particular, to reduce the L is a good idea to obtain a high Id. Siテクノロジーにおいては、当初10μ In the Si technology, initially 10μ
m幅のゲート長が、現在では0.1μm程度まで縮小されつつある。 Gate length of m width are being reduced to about 0.1μm at present. これはCoxやμの開発を行わなくて、Id This is not done in the development of Cox and μ, Id
値において100倍の増加をもたらすこととなる。 And thus result in an increase in the 100-fold in value. この短ゲート長の傾向は、これまでは、リソグラフィー加工限界の向上に主に依存してきた。 This trend of the short gate length, so far, has been largely dependent on the improvement of the lithographic process limitation. 前記図8に示される従来の有機材料を用いた薄膜電界効果型トランジスタでは、ゲート長が10〜5μm幅であるものがもっぱら試作されているが、リソグラフィー加工技術では、それ以上にゲート長を短くすることは難しいという問題があった。 The thin film field effect transistor using a conventional organic material shown in Figure 8, although those gate length is 10~5μm width is exclusively prototype, the lithographic processing techniques, shortening the gate length more in there has been a problem that it is difficult to be. 【0009】有機半導体をトランジスタの製造に用いる利点は、低製造コストであるところ、Siテクノロジーで開発されたリソグラフィー加工技術を有機半導体を用いたトランジスタの製造に用いることは、有機トランジスタの利点である低製造コストの概念から反するものとなるので、この技術を積極的に採用することはありえないと考えられる。 An advantage of using an organic semiconductor for the manufacture of transistors, where a low manufacturing cost, the use of lithographic processing techniques developed in Si technology in the manufacture of a transistor including an organic semiconductor is the advantage of an organic transistor since becomes contrary from the concept of low production costs, it is considered unlikely to adopt this technology aggressively. ソフトリソグラフィーなる概念の工法を用いて有機トランジスタを製造することが提案されているが、この工法を用いても前述のとおり10〜5μm It has been proposed to manufacture an organic transistor using a method of soft lithography becomes concept, as even with this method the aforementioned 10~5μm
のゲート長のものしか製造できないのが現状であるので、ゲート長を短くすることは難しいという問題があった。 Since it can not only manufacture those of the gate length of it is at present, it has been a problem that it is difficult to shorten the gate length. 【0010】本発明は、かかる問題を解決することを目的としている。 [0010] The present invention is intended to solve such a problem. 即ち、本発明は、ゲート長を短くして短チャネル化することにより実行的電界移動度を向上させた半導体装置及びその製造方法を低コストで提供することを目的としている。 That is, the present invention aims at a semiconductor device and a manufacturing method thereof to improve the running electric field mobility by short channel by shortening the gate length is provided at low cost. 【0011】 【課題を解決するための手段】本発明者は、電界効果トランジスタの構造を工夫することにより、その実行的電界移動度を向上できないかと考えて、電界効果トランジスタの構造について探求したところ、第1の電極層、半導体層及び第2の電極層が順次積層された半導体装置において、それらの層の一方の側壁に接するように垂直方向に立てて設けた第1の電気絶縁層及び第3の電極層を順次設けたところ、ゲート長を短くして短チャネル化することができ、そのために、実行的電界移動度を向上させることができることを見いだして、本発明を完成するに至った。 [0011] The present inventors SUMMARY OF THE INVENTION may, by devising the structure of the field effect transistor, and thought that can improve its execution electric field mobility, was explored the structure of the field effect transistor , the first electrode layer, a semiconductor device in which a semiconductor layer and a second electrode layer are sequentially stacked, the first electrically insulating layer provided upright in the vertical direction so as to be in contact with one sidewall of the layers and the 3 was successively provided with an electrode layer, it is possible to short channel with a shorter gate length, Therefore, it found that it is possible to improve the running electric field mobility, and have completed the present invention . 【0012】即ち、請求項1に記載された発明は、上記目的を達成するために、第1の電極層、半導体層及び第2の電極層が順次積層された半導体装置において、それらの層の一方の側壁に接するように垂直方向に立てて設けた第1の電気絶縁層及び第3の電極層を順次有することを特徴とする半導体装置である。 Namely, the invention described in claim 1, in order to achieve the above object, a first electrode layer, a semiconductor device in which a semiconductor layer and a second electrode layer are sequentially laminated, of the layers a semiconductor device characterized by sequentially comprising a first electrically insulating layer and the third electrode layer provided upright in the vertical direction so as to be in contact with one side wall. 【0013】請求項2に記載された発明は、請求項1に記載された発明において、第1の電極層と半導体層との間及び/又は半導体層と第2の電極層との間にバッファー層を有することを特徴とする請求項1に記載の半導体装置。 [0013] The invention described in claim 2, buffer between the invention described in claim 1, during and / or semiconductor layer and the second electrode layer of the first electrode layer and the semiconductor layer the semiconductor device according to claim 1, characterized in that it comprises a layer. 【0014】請求項3に記載された発明は、請求項1又は2に記載された発明において、前記第1の電極層、半導体層及び第2の電極層の他方の側壁に接するように、 [0014] according to claim 3 invention, as in the invention described in claim 1 or 2, in contact with the other side wall of said first electrode layer, the semiconductor layer and the second electrode layer,
垂直方向に立てて設けた第2の電気絶縁層、及び、前記第3の電極層の外側の側壁に接するように垂直方向に設けた第3の電気絶縁層を有することを特徴とするものである。 Second electrical insulation layer provided upright in the vertical direction, and, characterized in that it has a third electrical insulating layer provided vertically so as to be in contact with the outer side wall of the third electrode layer is there. 【0015】請求項4に記載された発明は、請求項1〜 [0015] according to claim 4 invention, claim 1
3のいずれかに記載された発明において、前記第1の電極層、第2の電極層及び第3の電極層が、それぞれ、ソース電極層、ドレイン電極層及びゲート電極層であることを特徴とするものである。 In the invention described in any one of 3, the first electrode layer, a second electrode layer and third electrode layer, and characterized in that each of the source electrode layer, a drain electrode layer and a gate electrode layer it is intended to. 【0016】請求項5に記載された発明は、請求項1〜 [0016] according to claim 5 invention, claim 1
4のいずれかに記載された発明において、前記第1の電気絶縁層が、ゲート電気絶縁層であることを特徴とするものである。 In the invention described in any one of 4, the first electrically insulating layer is characterized in that a gate electrically insulating layer. 【0017】請求項6に記載された発明は、請求項1〜 [0017] according to claim 6 invention, claim 1
5のいずれかに記載された発明において、前記第2の電気絶縁層及び第3の電気絶縁層が、素子分離電気絶縁層であることを特徴とするものである。 In the invention described in any one of 5, the second electrical insulation layer and the third electrically insulating layer is characterized in that an element isolation electrically insulating layer. 【0018】請求項7に記載された発明は、請求項1〜 [0018] according to claim 7 invention, claim 1
6のいずれかに記載された発明において、前記半導体層が、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン及びそれらの誘導体よりなる群から選択されるアセン分子材料、フタロシアニン系化合物、 In the invention described in 6 or of the semiconductor layer, naphthalene, anthracene, tetracene, pentacene, acene molecular material selected from the hexacene the group consisting of their derivatives, phthalocyanine compounds,
アゾ系化合物及びペリレン系化合物よりなる群から選ばれる顔料及びその誘導体、ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、フェニレン誘導体及びトリアリールアミン化合物よりなる群から選択される低分子化合物並びにそれらの誘導体、或いは、ポリ−N Pigments and derivatives thereof selected from the group consisting of azo compounds and perylene compounds, hydrazone compounds, triphenylmethane compounds, diphenylmethane compounds, stilbene compounds, aryl vinyl compounds, pyrazoline compounds, triphenylamine compounds, phenylene derivatives and triarylamine low molecular weight compounds and their derivatives are selected from the group consisting of compounds, or poly -N
−ビニルカルバゾール、ハロゲン化ポリ−N−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン誘導体、チオフェンオリゴマー誘導体、ピレンホルムアルデヒド樹脂、ポリアセチレン誘導体、及び、エチルカルバゾールホルムアルデヒド樹脂よりなる群から選択される高分子化合物、よりなる有機半導体材料で構成されることを特徴とするものである。 - vinylcarbazole, halogenated poly -N- vinylcarbazole, polyvinyl pyrene, polyvinyl anthracene, polythiophene derivative, a thiophene oligomer derivative, pyrene formaldehyde resin, polyacetylene derivatives, and a polymer compound selected from the group consisting of ethyl carbazole formaldehyde resin, it is characterized in being composed become more organic semiconductor materials. 【0019】請求項8に記載された発明は、請求項1〜 [0019] according to claim 8 invention, claim 1
6のいずれかに記載された発明において、前記半導体層が、酸化亜鉛、酸化スズ等の金属酸化物、或いは、チタン酸ストロンチウム等の複合酸化物よりなる無機半導体材料で構成されることを特徴とするものである。 In the invention described in 6 or of the semiconductor layer, a zinc oxide, a metal oxide such as tin oxide, or a feature that it is of an inorganic semiconductor material consisting of composite oxides such as strontium titanate it is intended to. 【0020】請求項9に記載された発明は、請求項1〜 [0020] according to claim 9 invention, claim 1
8のいずれかに記載された発明において、前記第1の電気絶縁層、第2の電気絶縁層及び前記第3の電気絶縁層が、ポリビニルアルコール、ポリビニルブチラール、フェノール樹脂、ノボラック樹脂等の水酸基を有する電気絶縁性のポリマー、ポリアクリロニトリル等のシアノ基を有する電気絶縁性のポリマーよりなる群から選択される少なくとも1種の材料で構成されていることを特徴とするものである。 In the invention described in 8 any one of the first electrically insulating layer, a second electrically insulating layer and the third electrically insulating layer, polyvinyl alcohol, polyvinyl butyral, phenolic resin, a hydroxyl group, such as novolak resin electrically insulative polymer having, is characterized in that it is composed of at least one material selected from the group consisting of electrically insulating polymer having cyano group such as polyacrylonitrile. 【0021】請求項10に記載された発明は、請求項1 [0021] defined in claim 10 invention, claim 1
〜9のいずれかに記載された発明において、前記第1の電極層、第2の電極層及び第3の電極層が、クロム(C In the invention described in any one of to 9, wherein the first electrode layer, a second electrode layer and third electrode layer, chromium (C
r)、タリウム(Ta)、チタン(Ti)、銅(C r), thallium (Ta), titanium (Ti), copper (C
u)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、ニッケル(Ni)、金(Au)、パラジウム(Pd)、白金(Pt)、銀(Ag)、錫(S u), aluminum (Al), molybdenum (Mo), tungsten (W), nickel (Ni), gold (Au), palladium (Pd), platinum (Pt), silver (Ag), tin (S
n)、導電性ポリアニリン、導電性ポリピロール、導電性ポリチアジル及び導電性ポリマよりなる群から選択される少なくとも1種の材料で構成されていることを特徴とするものである。 n), is characterized in that it is composed of at least one material selected conductive polyaniline, conductive polypyrrole, from the group consisting of conductive polythiazyl and conductive polymer. 【0022】請求項11に記載された発明は、請求項1 [0022] according to claim 11 invention, claim 1
〜10のいずれかに記載された発明において、前記半導体装置が絶縁性基板上に形成されることを特徴とするものである。 In the invention described in any one of 10, the semiconductor device is characterized in being formed on an insulating substrate. 【0023】請求項12に記載された発明は、請求項1 [0023] set forth in claim 12 invention, claim 1
〜11のいずれかに記載された発明において、前記半導体装置が縦型電界効果トランジスタであることを特徴とするものである。 In has been present invention according to any one of to 11, is characterized in that said semiconductor device is a vertical field effect transistor. 【0024】請求項13に記載された発明は、(イ) 基板の上に第1の電極層を形成する工程、(ロ) 前記ソース電極層の右側壁に接するように垂直方向に立てた第1の電気絶縁層、前記第1の電極層の左側壁に接するように立てた第2の電気絶縁層、及び、前記第1の電極層の右側壁より第1の電気絶縁層の幅だけ離して垂直方向に立てた第3の電気絶縁層、を形成する工程、(ハ) 前記第1の電気絶縁層と第2の電気絶縁層との間の前記第1の電極層の上に半導体層を形成する工程、(ニ) 第1の電気絶縁層と第3の電気絶縁層との間の前記基板の上に第3の電極層を形成する工程、(ホ) 第1の電気絶縁層と第2の電気絶縁層との間の前記半導体層の上に第2の電極層を形成する工程、を順次有することを特徴とする半導体装置の製造方法である The invention described in claim 13, the standing (a) forming a first electrode layer on the substrate, in the vertical direction so as to be in contact with the right side wall of the (b) the source electrode layer 1 of the electrically insulating layer, a second electrically insulating layer stood in contact with the left side wall of the first electrode layer, and, apart the width of the first electrically insulating layer from the right side wall of the first electrode layer Te third electrical insulating layer stood vertically, to form a step, (c) a semiconductor layer on the first electrode layer between the first electrically insulating layer and the second electrically insulating layer forming a a (d) forming a third electrode layer on the substrate between the first electrical insulation layer and the third electrically insulating layer, (e) a first electrically insulating layer wherein is a method of manufacturing a semiconductor device characterized by sequentially comprising a step of forming a second electrode layer, on the semiconductor layer between the second electrically insulating layer 【0025】請求項14に記載された発明は、請求項1 [0025] according to claim 14 invention, claim 1
3に記載された発明において、前記(ロ) の工程で、フォトレジストをスピンコートしてフォトレジスト膜を形成した後、第1の電気絶縁層、第2の電気絶縁層及び第3 In the invention described in 3, wherein in the step (b), after forming a photoresist film photoresist was spin-coated, the first electrically insulating layer, a second electrically insulating layer and the third
の電気絶縁層の幅に露光、現像して、第1の電気絶縁層、第2の電気絶縁層及び第3の電気絶縁層を形成することを特徴とするものである。 Exposure to the width of the electrically insulating layer, and developing, the first electrically insulating layer, is characterized in forming a second electrically insulating layer and the third electrically insulating layer. 【0026】請求項15に記載された発明は、請求項1 [0026] described in claim 15 invention, claim 1
3又は14に記載された発明において、前記(ハ) の工程で、高分子有機半導体材料の溶液をインクジェット法、 In the invention described in 3 or 14, in step (c), an ink jet method a solution of a polymer organic semiconductor material,
凸版印刷法、凹版印刷法、オフセット印刷法、スクリーン印刷法等の手段により成膜するか、又は、低分子有機半導体材料を真空蒸着法、分子線蒸着法等の手段により成膜して、半導体層を形成することを特徴とするものである。 Relief printing, intaglio printing, offset printing, or deposited by means of screen printing or the like, or a low molecular organic semiconductor material vacuum deposition method, and formed by means such as molecular beam deposition method, a semiconductor it is characterized in forming a layer. 【0027】請求項16に記載された発明は、請求項1 [0027] defined in claim 16 invention, claim 1
3〜15のいずれかに記載された発明において、前記 In the invention described in any one of 3-15, wherein
(イ) の工程、(ニ) の工程及び(ホ) の工程で、第1の電極層、第2の電極層及び第3の電極層を、高分子導電性材料の溶液を印刷法、インクジェット法、凸版印刷法、凹版印刷法、オフセット印刷法、スクリーン印刷法等の手段により成膜するか、又は、金属を真空蒸着法、イオンプレーティング法、スパッタリング法、メッキ法等の手段により成膜して、第1の電極層、第2の電極層及び第3の電極層を形成することを特徴とするものである。 Step (b), in step and step (e) of (d), the first electrode layer, a second electrode layer and third electrode layer, a printing method a solution of a polymeric conductive material, an inkjet Law deposition, relief printing, intaglio printing, offset printing, or deposited by means of screen printing or the like, or a metal vacuum deposition, ion plating, sputtering, by means of a plating method, or the like to the first electrode layer, and is characterized in that to form the second electrode layer and third electrode layer. 【0028】請求項17に記載された発明は、請求項1 [0028] defined in claim 17 invention, claim 1
3〜16のいずれかに記載された発明において、前記第1の電極層、第2の電極層及び第3の電極層が、それぞれ、ソース電極層、ドレイン電極層及びゲート電極層であることを特徴とするものである。 In the invention described in any one of 3 to 16, the first electrode layer, second electrode layer and third electrode layer are each a source electrode layer, that the drain electrode layer and a gate electrode layer it is an feature. 【0029】請求項18に記載された発明は、請求項1 [0029] described in claim 18 invention, claim 1
3〜17のいずれかに記載された発明において、前記第1の電気絶縁層が、ゲート電気絶縁層であることを特徴とするものである。 In the invention described in any one of 3 to 17, the first electrically insulating layer is characterized in that a gate electrically insulating layer. 【0030】請求項19に記載された発明は、請求項1 [0030] defined in claim 19 invention, claim 1
3〜18のいずれかに記載された発明において、前記第2の電気絶縁層及び第3の電気絶縁層が、素子分離電気絶縁層であることを特徴とするものである。 In the invention described in any one of 3 to 18, the second electrical insulation layer and the third electrically insulating layer is characterized in that an element isolation electrically insulating layer. 【0031】請求項20に記載された発明は、請求項1 [0031] defined in claim 20 invention, claim 1
3〜19のいずれかに記載された発明において、前記半導体装置が縦型電界効果トランジスタであることを特徴とするものである。 In has been the invention described in any one of 3 to 19, is characterized in that said semiconductor device is a vertical field effect transistor. 【0032】請求項21に記載された発明は、半導体装置の製造において、基板上に垂直方向に立てて設けた一対の電気絶縁層の間に有機半導体材料の溶液を塗布して有機半導体層及び/又は無機半導体及び/又は導電層を形成することを特徴とする半導体装置の製造方法である。 [0032] The invention described in claim 21, in the manufacture of semiconductor devices, the solution was coated organic semiconductor layer of an organic semiconductor material between a pair of electrically insulating layer provided upright in the vertical direction on the substrate and / or forming the inorganic semiconductor and / or the conductive layer is a manufacturing method of a semiconductor device according to claim. 【0033】 【発明の実施の形態】図1は、本発明の一実施の形態を示す半導体装置の断面図である。 [0033] PREFERRED EMBODIMENTS FIG 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. 図2は、本発明の他の一実施の形態を示す半導体装置の断面図である。 Figure 2 is a cross-sectional view of a semiconductor device showing another embodiment of the present invention. 図3 Figure 3
は、本発明の他の一実施の形態を示す半導体装置の断面図である。 Is a cross-sectional view of a semiconductor device showing another embodiment of the present invention. 図4は、本発明の半導体装置を駆動させるための電気的接続と動作を説明するための説明図である。 Figure 4 is an explanatory diagram for explaining an electrical connection with the operation for driving the semiconductor device of the present invention.
図5は、本発明の一実施の形態を示す半導体装置の製造工程を説明するための説明図である。 Figure 5 is an explanatory diagram for explaining a manufacturing process of a semiconductor device according to an embodiment of the present invention. 図6は、マイクロコンタクトプリンティングの工程を説明するための説明図である。 Figure 6 is an explanatory diagram for explaining a micro-contact printing process. 【0034】図1に示されているように、本発明の半導体装置(縦型電界効果トランジスタ)は、第1の電極層1(ソース電極)、半導体層2(半導体領域)及び第2 [0034] As shown in FIG. 1, a semiconductor device of the present invention (vertical field effect transistor), the first electrode layer 1 (source electrode), the semiconductor layer 2 (semiconductor region) and a second
の電極層3(ドレイン電極)が順次積層された半導体装置において、それらの層の一方の側壁に接するように垂直方向に立てて設けた第1の電気絶縁層4(ゲート電気絶縁膜)及び第3の電極層5(ゲート電極)を順次有している。 In the semiconductor device in which the electrode layer 3 (the drain electrode) are sequentially laminated, a first electrically insulating layer 4 (gate electrically insulating film) which is provided upright in the vertical direction so as to be in contact with one sidewall of the layers and the 3 of the electrode layer 5 are sequentially have a (gate electrode). 【0035】図1,4に示されているように、本発明の半導体装置によれば、電流(Id )を基板11の面に直交する方向に流し、そして、活性領域10の一方の外側に設けられた第3の電極層から第1の電気絶縁層4を介して半導体層2、即ち、半導体領域に電界が印加する構造となっているので、半導体層2の膜厚(上記式(1) [0035] As shown in FIGS. 1 and 4, according to the semiconductor device of the present invention, flowed current (Id) in a direction perpendicular to the plane of the substrate 11, and, on the outside of one of the active region 10 third from the electrode layer and the first electrically insulating layer 4 of the semiconductor layer 2 through which is provided, i.e., since a structure in which an electric field is applied to the semiconductor region, the semiconductor layer 2 having a thickness (the above formula (1 )
におけるゲート長Lに相当する)をいっそう薄くすることができ、そのために、フォトリソグラフィー加工を用いなくても、ゲート長Lを短くして飛躍的な短チャネル長を構造的に実現でき、その結果、トランジスタ性能、 In corresponds to the gate length L) can be a be thinner, because its, even without using a photolithography process, a dramatic short channel length by shortening the gate length L can structurally realized, as a result , transistor performance,
即ち、実行的電界移動度を向上させることができる。 That is, it is possible to improve the running electric field mobility. また、半導体装置の構造がシンプルであるので、製造工程を簡略化することができ、そのために、半導体装置の製造コストを低減することができる。 Further, since the structure of the semiconductor device is simple, it is possible to simplify the manufacturing process, in order that it is possible to reduce the manufacturing cost of the semiconductor device. 【0036】図2に示されているように、本発明の半導体装置は、好ましくは、第1の電極層1と半導体層2との間及び/又は半導体層2と第2の電極層3との間にバッファー層8,9を有することができる。 [0036] As shown in FIG. 2, the semiconductor device of the present invention, preferably, the first electrode layer 1 and between and / or the semiconductor layer 2 and the second electrode layer 3 and the semiconductor layer 2 It may have a buffer layer 8 and 9 between. 第1の電極層1と半導体層2との間及び/又は半導体層2と第2の電極層3との間にバッファー層8,9を有していると、第1の電極層1及び第2の電極層3と半導体層2との間に良好な電気的コンタクトを得ることができる。 As having a buffer layer 8 and 9 between the first electrode layer 1 and between and / or the semiconductor layer 2 and the second electrode layer 3 and the semiconductor layer 2, layer first electrode 1 and the it is possible to obtain a good electrical contact between the second electrode layer 3 and the semiconductor layer 2. バッファー層8,9は、例えば、印刷法、インクジェット法等のより形成可能な導電性高分子材料で形成され、また、ポリアニリンやポリジオキシチオフェンなどのほか、有機EL材料で周知になっている電荷移送材を真空蒸着法にて形成してもよい。 Buffer layers 8 and 9, for example, a printing method, are formed in a more formable conductive polymer material such as an ink jet method, In addition to the polyaniline and polydioxythiophenes, charges have become well known in the organic EL material the transfer member may be formed by vacuum deposition. また、他のバッファー層機能として、トランジスタオフ電流の低減の機能を保有させてもよい。 Further, as another buffer layer functions, it may be held the function of reducing transistor off current. 電気伝導に寄与する伝導キャリアには電子とホールの二者が存在し、ホール輸送型の半導体材料のバッファー層としては、電子輸送機能を有する材料を用い、また、電子輸送型半導体材料のバッファー膜としては、ホール輸送機能を有する材料を用いてもよい。 The contributing conductive carriers to electrical conduction there are two users of electrons and holes, the buffer layer of the semiconductor material of the hole transport type, a material having an electron transporting function, also, the buffer layer of the electron transport-type semiconductor material as may be used a material having a hole-transporting function. このように、構成された素子においては、キャリアは、半導体層とバッファー層の界面に形成された僅かな電位障壁を越えて伝導するので、特に、トランジスタオフ電流の低減に効果的に作用する。 Thus, in the constructed element, the carrier is so conducted beyond the slight potential barrier formed at the interface of the semiconductor layer and the buffer layer, in particular, effectively acts to reduce the transistor off-state current. 【0037】本発明の半導体装置は、前記第1の電極層1、半導体層2及び第2の電極層3の他方の側壁、即ち、活性領域10の他方の側壁に接するように、垂直方向に立てて設けた第2の電気絶縁層6、及び、前記第3 The semiconductor device of the present invention, the other side wall of the first electrode layer 1, the semiconductor layer 2 and the second electrode layer 3, i.e., in contact with the other side wall of the active region 10, in the vertical direction the second electrically insulating layer 6 stood provided, and the third
の電極層5の外側の側壁に接するように垂直方向に設けた第3の電気絶縁層7を有することができる。 It may have a third electrically insulating layer 7 provided vertically so as to be in contact with the outer side wall of the electrode layer 5. このような第2の電気絶縁層6及び第3の電気絶縁層7は、素子分離をするのに有効であり、また、本発明の半導体装置を製造する際において、第1の電極層1、半導体層2及び第2の電極層3を縦方向に順次、成膜するための型枠として、また、第3の電極層5を成膜するための型枠として有効に作用する。 Such second electrically insulating layer 6 and the third electrically insulating layer 7 is effective for the isolation, and in the manufacture of semiconductor device of the present invention, the first electrode layer 1, sequentially semiconductor layer 2 and the second electrode layer 3 in the vertical direction, as formwork for forming, also effectively acts the third electrode layer 5 as mold for forming. 【0038】前記半導体層は、好ましくは、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン及びそれらの誘導体よりなる群から選択されるアセン分子材料、フタロシアニン系化合物、アゾ系化合物及びペリレン系化合物よりなる群から選ばれる顔料及びその誘導体、ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、フェニレン誘導体及びトリアリールアミン化合物よりなる群から選択される低分子化合物並びにそれらの誘導体、或いは、ポリ−N−ビニルカルバゾール、ハロゲン化ポリ−N−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン誘導体、チオフェンオリ [0038] The semiconductor layer preferably naphthalene, anthracene, tetracene, pentacene, hexacene and acene molecular material selected from the group consisting of their derivatives, phthalocyanine compounds, from the group consisting of azo compounds and perylene compounds pigments and derivatives thereof selected, hydrazone compounds, triphenylmethane compounds, diphenylmethane compounds, stilbene compounds, aryl vinyl compounds, pyrazoline compounds, triphenylamine compounds, low molecular compounds selected from the group consisting of phenylene derivative and triaryl amine compound as well as their derivatives, or poly -N- vinylcarbazole, halogenated poly -N- vinylcarbazole, polyvinyl pyrene, polyvinyl anthracene, polythiophene derivatives, thiophene cage マー誘導体、ピレンホルムアルデヒド樹脂、ポリアセチレン誘導体、及び、エチルカルバゾールホルムアルデヒド樹脂よりなる群から選択される高分子化合物、よりなる有機半導体材料で構成される。 Mer derivatives, pyrene-formaldehyde resins, polyacetylene derivatives, and a polymer compound selected from the group consisting of ethyl carbazole formaldehyde resin, and more becomes an organic semiconductor material. また、フルオレノン系、ジフェノキノン系、ベンゾキノン系、アントラキノン系、インデノン系化合物も使用可能である。 Further, fluorenone compounds, diphenoquinone, benzoquinone, anthraquinone, indenone-based compounds can also be used. このように、半導体を構成する材料が有機半導体材料であるので、高分子有機半導体材料では、その溶液を印刷法、インクジェット法等の手段により成膜することができ、また、低分子有機半導体材料では、これを真空蒸着法等の手段により成膜することができるので、極めて薄い有機半導体層を低コストで形成することができる。 Thus, since the material constituting the semiconductor is an organic semiconductor material, the polymer organic semiconductor material can be deposited the solution printing method, by means of an ink-jet method or the like, also, low-molecular organic semiconductor material in, which therefore can be formed by means such as a vacuum deposition method, it is possible to form an extremely thin organic semiconductor layer at a low cost. 【0039】また、前記半導体層は、酸化亜鉛、酸化スズ等の金属酸化物、或いは、チタン酸ストロンチウム等の複合酸化物よりなる無機半導体材料で構成されてもかまわない。 Further, the semiconductor layer, a zinc oxide, a metal oxide such as tin oxide, or may be an inorganic semiconductor material consisting of composite oxides such as strontium titanate. このように、無機半導体材料を真空蒸着法等の手段により成膜できるので、極めて薄い無機半導体層を低コストで形成することができる。 Thus, since the inorganic semiconductor material can be formed by means such as a vacuum deposition method, it is possible to form an extremely thin inorganic semiconductor layer at a low cost. 【0040】前記第1の電気絶縁層、第2の電気絶縁層及び前記第3の電気絶縁層は、ポリビニルアルコール、 [0040] The first electrically insulating layer, a second electrically insulating layer and the third electrically insulating layer, polyvinyl alcohol,
ポリビニルブチラール、フェノール樹脂、ノボラック樹脂等の水酸基を有する電気絶縁性のポリマー、ポリアクリロニトリル等のシアノ基を有する電気絶縁性のポリマーよりなる群から選択される少なくとも1種の材料で構成されている。 Polyvinyl butyral, phenolic resin, electrically insulating polymer having a hydroxyl group such as a novolac resin is composed of at least one material selected from the group consisting of electrically insulating polymer having cyano group such as polyacrylonitrile. 【0041】前記第1の電極層、第2の電極層及び第3 [0041] The first electrode layer, second electrode layer and the third
の電極層は、クロム(Cr)、タリウム(Ta)、チタン(Ti)、銅(Cu)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、ニッケル(N The electrode layers, chromium (Cr), thallium (Ta), titanium (Ti), copper (Cu), aluminum (Al), molybdenum (Mo), tungsten (W), nickel (N
i)、金(Au)、パラジウム(Pd)、白金(P i), gold (Au), palladium (Pd), platinum (P
t)、銀(Ag)、錫(Sn)、導電性ポリアニリン、 t), silver (Ag), tin (Sn), conductive polyaniline,
導電性ポリピロール、導電性ポリチアジル及び導電性ポリマよりなる群から選択される少なくとも1種の材料で構成されている。 Conductive polypyrrole, and a least one material selected from the group consisting of conductive polythiazyl and conductive polymer. 【0042】本発明の半導体装置は、絶縁性基板11上に形成されて、縦型電界効果トランジスタとして有効に用いられる。 The semiconductor device of the present invention is formed on the insulating substrate 11, it is effectively used as a vertical field effect transistor. 【0043】本発明の半導体装置の製造例本発明の半導体装置(縦型電界効果トランジスタ)は、 The semiconductor device of preparation the present invention of the semiconductor device of the present invention (vertical field effect transistor),
図6(A)〜(E)に示されるように、(イ) 基板11の上に第1の電極層1(ソース電極)を形成する工程(A)、(ロ) 前記第1の電極層1の右側壁に接するように垂直方向に立てた第1の電気絶縁層4(ゲート電気絶縁膜)、前記第1の電極層の左側壁に接するように立てた第2の電気絶縁層6(素子分離電気絶縁膜)、及び、 As shown in FIG. 6 (A) ~ (E), (b) forming a first electrode layer 1 (source electrode) is formed on the substrate 11 (A), (ii) the first electrode layer the first electrically insulating layer 4 (gate electrically insulating film), a second electrically insulating layer 6 stood in contact with the left side wall of the first electrode layer stood vertically in contact with the first right side wall ( isolation electrical insulating film), and,
前記第1の電極層1の右側壁より第1の電気絶縁層5 The than the first of the right side wall of the electrode layers 1 1 electrically insulating layer 5
(ゲート電気絶縁膜)の幅だけ離して垂直方向に立てた第3の電気絶縁層7(素子分離電気絶縁膜)、を形成する工程(B)、(ハ) 前記第1の電気絶縁層4と第2の電気絶縁層6との間の前記第1の電極層1の上に半導体層2を形成する工程(C)、(ニ) 第1の電気絶縁層4と第3の電気絶縁層7との間の前記基板11の上に第3の電極層5(ゲート電極)を形成する工程(D)、(ホ) 第1 (Gate electrically insulating film) third electrical insulation layer 7 (isolation electrically insulating film) stood vertically apart by the width of a step of forming a (B), (c) said first electrically insulating layer 4 When the second step of forming a semiconductor layer 2 on the first electrode layer 1 between the electrical insulation layer 6 (C), (d) and the first electrically insulating layer 4 third electrically insulating layer on the substrate 11 between the 7 third electrode layer 5 forming a (gate electrode) (D), the first (e)
の電気絶縁層4と第2の電気絶縁層6との間の前記半導体層2の上に第2の電極層3(ドレイン電極)を形成する工程(E)、を順次経て製造される。 Is electrically insulating layer 4 of the manufacturing the second electrode layer 3 on the semiconductor layer 2 to form a (drain electrode) (E), successively through between the second electrically insulating layer 6. なお、図6 It should be noted that, as shown in FIG. 6
(C)において、イは、活性層領域であり、ロはゲート電極領域である。 In (C), b is an active layer region, b is a gate electrode region. 【0044】前記(イ) 工程においては、第1の電極層1 [0044] In the (b) step, the first electrode layer 1
は、例えば、ガラス基板(11)の上に金(Au)を蒸着法等の周知の薄膜形成法により成膜することにより形成される。 Is formed by, for example, it is formed by a known thin film forming method of vapor deposition or the like gold (Au) on a glass substrate (11). 一般に、ガラス基板とAu膜は密着力が乏しいので、密着層として、クロム(Cr)、チタン(T Generally, the glass substrate and the Au film adhesion is poor, as an adhesion layer, a chromium (Cr), titanium (T
i)、タリウム(Ta)等の金属膜を配置するのが好ましい。 i), preferably placed a metal film such as thallium (Ta). Au膜を用いる場合には、アルカンチオール系有機材料がAu膜表面に自己制御単分子吸着膜を形成するので、マイクロコンタクトプリンティング法を用いて、 In the case of using the Au film, since the alkane thiol-based organic material forms a self-regulating monomolecular adsorbed film on the Au film surface, using a micro contact printing method,
基板上の全面に成膜したAu膜の所望する領域にアルカンチオールの転写を行い、続いて、ウェットエッチングにより露出している部分のAu膜を除去して、電極パターン、即ち、第1の電極層1を形成する。 It performs transfer of alkanethiol in a desired region of the Au film formed on the entire surface of the substrate, followed by removing the Au film of the portion exposed by wet etching, the electrode pattern, i.e., the first electrode to form a layer 1. 【0045】前記「マイクロコンタクトプリンティング法」は、図5(a)〜(h)に示すように、 マスター(主として、Si基板)21を準備する工程(a)、 前記マスター21の上にレジスト22を全面に被覆する工程(b)、 フォトリソグラフィ・エッチングにて前記レジスト2 [0045] The "micro-contact printing method", as shown in FIG. 5 (a) ~ (h), the master (mainly, Si substrate) providing the 21 (a), the resist 22 on the master 21 wherein the step of coating the entire surface (b), in a photolithography etching resist 2
2の所望箇所を除去してマスター21にパターンを形成する工程(c)、 残余の前記レジスト22を除去する工程(d) このパターンを形成したマスター21の上にポリジメチルシロキサン(23)を流し込み、これを熱処理する工程(e)、 この熱処理したポリジメチルシロキサン(23)をマスター21から剥がして版23を形成する工程(f)、 このようにして形成した版23にアルカンチオールインク24を付ける工程(g)、 このアルカンチオールインク24をインク付けした版23を用いて基板に成膜されたAu蒸着膜上に転写する工程(h)、 を順次へて行われる。 Forming a pattern by removing the second desired location in the master 21 (c), pouring the step of removing the resist 22 remaining (d) polydimethylsiloxane (23) on top of the master 21 formed with this pattern , heat-treating it (e), the step of forming the plate 23 is peeled off the heat-polydimethylsiloxane (23) from the master 21 (f), attaching the alkanethiol ink 24 on the plate 23 which is formed in this way step (g), the step of transferring the alkanethiol ink 24 on the Au vapor deposition film formed on the substrate using a plate 23 which is inked (h), are sequentially fart to perform. 【0046】前記ポリジメチルシロキサンは、柔軟な樹脂であるが、マスターパターンからの転写する条件を適正化すれば、この樹脂で形成した版は、5μm程度の解像度を有している。 [0046] The polydimethylsiloxane is a flexible resin, if appropriate the conditions for transferring from a master pattern, the plate formed in this resin has a 5μm resolution of about. このようにして形成した版にアルカンチオールインクを付け、Au蒸着膜に転写することで、アルカンチオール自己制御組織化膜が形成される。 Thus with the alkanethiol ink on the plate formed by the, by transferring the Au vapor deposition film, alkanethiol self control-assembled film is formed.
この組織化膜は、Auとチオール基が結合し、両面にはアルキル基が露出しているために、よう素/よう化アンモニウム水溶液のような極性溶媒エッチング液にAu蒸着膜基板を浸漬すると、アルカンチオールの無い部位のみがエッチングされる(前記本発明の(A)工程参照)。 The assembled monolayer, bound Au and thiol groups, to the both surfaces are exposed alkyl group, intoxicated immersing the Au evaporated film substrate in a polar solvent etchant such as iodine / iodide aqueous ammonium only free sites alkanethiol is etched (the (a) of the present invention reference should be made to step). 従来のフォトリソグラフィ・エッチングでは、その都度、レジスト塗布、露光、現像、エッチング、及び、レジスト剥離を順次経てパターン膜を得る方法と比較すると、このような「マイクロコンタクトプリンティング法」を用いれば、一度、版を作製するのみで、多量の膜加工が出来、製造コストの低減に好適である。 In conventional photolithographic etching, in each case, resist coating, exposure, development, etching, and, when sequentially through comparison with a method of obtaining a patterned film by resist stripping, using such a "micro contact printing method", once , only to produce the plate, can a large amount of film processing, it is preferable to reduce the manufacturing cost. 【0047】前記(ロ) の工程においては、好ましくは、 [0047] In the step (b) is preferably,
フォトレジストをスピンコートしてフォトレジスト膜を形成した後、第1の電気絶縁層4、第2の電気絶縁層6 After forming a photoresist film photoresist was spin-coated, the first electrically insulating layer 4, a second electrically insulating layer 6
及び第3の電気絶縁層7の幅に露光、現像して、第1の電気絶縁層4、第2の電気絶縁層6及び第3の電気絶縁層7を形成する。 And width to the exposure of the third electrically insulating layer 7, and developed the first electrically insulating layer 4, a second electrically insulating layer 6 and the third electrically insulating layer 7. このような第1の電気絶縁層4第2の電気絶縁層6及び第3の電気絶縁層7は、本発明の半導体装置を製造する際において、第1の電極層1、半導体層2及び第2の電極層3を縦方向に順次、成膜するための型枠として、また、第3の電極層5を成膜するための型枠として有効に作用するが、半導体装置を形成した後においては、第1の電気絶縁層4は、電気絶縁膜(ゲート電気絶縁膜)として作用し、また、第2の電気絶縁層6及び第3の電気絶縁層7は、素子分離膜として作用する。 Such first electrically insulating layer 4 and the second electrically insulating layer 6 and the third electrically insulating layer 7, in the manufacture of semiconductor device of the present invention, the first electrode layer 1, the semiconductor layer 2 and the successively second electrode layer 3 in the vertical direction, as formwork for forming, also acts effectively a third electrode layer 5 as mold for forming, after forming the semiconductor device a first electrically insulating layer 4 acts as an electrical insulator film (gate electrically insulating film), and the second electrically insulating layer 6 and the third electrically insulating layer 7 acts as a device isolation film. しかし、第2の電気絶縁層6及び第3の電気絶縁層7は、素子分離膜として用いないのであれば、すべての膜を形成した後に、除去してもかまわない。 However, the second electrically insulating layer 6 and the third electrically insulating layer 7, if not used as an element isolation layer, after forming all the film, it may be removed. 【0048】前記第1の電気絶縁膜4の材料は、前記式(1)で示されるC oxを高めるため、比誘電率の高いものが好ましい。 [0048] The material of the first electrically insulating film 4 in order to enhance the C ox represented by the formula (1), having a high dielectric constant is preferable. 有機材料は、各種加工性に優れているので、このような電気絶縁膜に特に好ましい。 The organic material is excellent in various workability, particularly preferred for such electrically insulating film. ノボラック樹脂にナフトキノンジアジド紫外線感光基を導入した、 Was introduced naphthoquinonediazide UV-sensitive groups in the novolak resin,
所謂ポジ型フォトレジストは、有機材料の中では、比較的比誘電率が高いので好ましい。 So-called positive photoresist, among organic materials, preferred since relatively dielectric constant is high. 前記基板11の上に、 On the substrate 11,
フォトレジストを塗布、プリベークした後、高圧水銀ランプにて露光処理、現像処理、及び、ポストベーク処理を順次施して、これらの電気絶縁膜を形成する。 Applying a photoresist, prebaked, exposure using a high-pressure mercury lamp, developed, and, sequentially subjected to post-baking treatment to form these electric insulating film. この際、後工程でのレジスト膜変質を防ぐためにUVキュア処理、280℃以下のハードベーク処理を行ってもよい。 At this time, UV curing process in order to prevent the resist film alteration in a subsequent step may be performed a hard bake processing 280 ° C. or less. 【0049】本発明においては、好ましくは、前記(ハ) [0049] In the present invention, preferably, the (c)
の工程で、高分子有機半導体材料の溶液をインクジェット法、凸版印刷法、凹版印刷法、オフセット印刷法、スクリーン印刷法等の手段により成膜するか、又は、低分子有機半導体材料を真空蒸着法、分子線蒸着法等の手段により成膜して、半導体層を形成する。 In the process, a solution inkjet method of the polymer organic semiconductor materials, relief printing, intaglio printing, offset printing, or deposited by means of screen printing or the like, or a vacuum deposition method of low molecular organic semiconductor material , it was deposited by a means such as a molecular beam deposition method to form a semiconductor layer. また、真空成膜法を用いる場合には、酸化亜鉛、酸化スズ等の金属酸化物、チタン酸ストロンチウム等の複合酸化物からなる無機半導体材料も成膜出来る。 When using a vacuum deposition method, zinc oxide, metal oxides such as tin oxide, an inorganic semiconductor material comprising a composite oxide such as strontium titanate can also deposition. 【0050】本発明においては、好ましくは、前記(イ) [0050] In the present invention, preferably, the (a)
の工程、(ニ) の工程及び(ホ) の工程で、第1の電極層、 Step, in the step of (d) step and the (e), the first electrode layer,
第2の電極層及び第3の電極層を、高分子導電性材料の溶液を印刷法、インクジェット法、凸版印刷法、凹版印刷法、オフセット印刷法、スクリーン印刷法等の手段により成膜するか、又は、金属を真空蒸着法、イオンプレーティング法、スパッタリング法、メッキ法等の手段により成膜して、第1の電極層、第2の電極層及び第3の電極層を形成する。 The second electrode layer and third electrode layer, a solution printing method of the polymer conductive material, an ink jet method, relief printing, intaglio printing, offset printing, or deposited by means of screen printing or the like or a metal vacuum deposition, ion plating, sputtering, and formed by means of plating or the like, the first electrode layer, forming a second electrode layer and third electrode layer. 【0051】本発明の半導体の製造方法によれば、電流(Id )を基板の面に直交する方向に流し、そして、活性領域の一方の外側に設けられた第3の電極層から第1 According to the semiconductor manufacturing method of the [0051] present invention, it flowed current (Id) in a direction perpendicular to the plane of the substrate, and the first from the third electrode layer formed on the outside of one of the active region
の電気絶縁層を介して半導体層、即ち、半導体領域、に電界を印加する構造の半導体装置を製造できるので、半導体層の膜厚(上記式(1)におけるゲート長Lに相当する)を低コストでいっそう薄くすることができ、そのために、フォトリソグラフィー加工を用いなくても、ゲート長Lを短くして飛躍的な短チャネル長を構造的に実現でき、その結果、トランジスタ性能、即ち、実行的電界移動度を向上させることができる。 The semiconductor layer through an electrical insulating layer, i.e., it is possible to manufacture a semiconductor device having a structure for applying an electric field to the semiconductor region, the thickness of the semiconductor layer (corresponding to the gate length L in the formula (1)) Low It can be thinner in cost, because its, even without using a photolithography process, a dramatic short channel length by shortening the gate length L structurally realized, as a result, transistor performance, i.e., execute it is possible to improve the electric field mobility. 【0052】本発明においては、半導体装置の製造において、基板の上に垂直方向に立てて設けた一対の電気絶縁層の間に有機半導体材料の溶液を塗布して有機半導体層及び/又は無機半導体及び/又は導電層を形成する。 [0052] In the present invention, in the manufacture of semiconductor devices, the organic semiconductor layer and / or an inorganic semiconductor of a solution of organic semiconductor material between a pair of electrically insulating layer provided upright in the vertical direction on the substrate by coating and / or form a conductive layer.
このように、基板の上に垂直方向に立てて設けた一対の電気絶縁層の間に有機半導体材料の溶液を塗布して有機半導体層及び/又は無機半導体及び/又は導電層を形成すると、基板の上に垂直方向に立てて設けた一対の電気絶縁層が有機半導体層及び/又は無機半導体及び/又は導電層を成膜するための型枠として有効に作用するので、有機半導体層及び/又は無機半導体及び/又は導電層を低コストで成膜することができる。 In this manner, to form a solution coating organic semiconductor layer and / or inorganic semiconductor and / or the conductive layer of organic semiconductor material between a pair of electrically insulating layer provided upright in the vertical direction on the substrate, the substrate the pair of electrically insulating layer provided upright in the vertical direction acts effectively as a mold for forming the organic semiconductor layer and / or inorganic semiconductor and / or conductive layer over the organic semiconductor layer and / or it can be formed of an inorganic semiconductor and / or the conductive layer at a low cost. 【0053】 【実施例】(実施例1) (1)ガラス基板上に密着膜としてCr膜を30nm幅に成膜し、続いて、このCr膜の上にAu膜を70nm [0053] EXAMPLES deposited (Example 1) (1) Cr film as a contact layer on a glass substrate to 30nm width, subsequently, 70 nm and Au film on the Cr film
幅に成膜した。 It was formed in width. (2)前記Au膜上にアルカンチオールインクをインク付けした版を用いて転写し、この基板をよう素/よう化アンモニウム水溶液よりなるエッチング液に浸漬して、 (2) said transcribed using inked plate alkanethiol ink on the Au film was immersed in an etching solution composed of iodine / iodide aqueous ammonium intoxicated the substrate,
Au膜をエッチングし、続いて、この基板を硝酸セリウムアンモニウムを含む硝酸水溶液に浸漬してCr膜をエッチングすることにより第1の電極層(ソース電極)を形成した。 The Au film is etched, followed by forming a first electrode layer (source electrode) by etching the Cr film by immersing the substrate in nitric acid aqueous solution containing a cerium ammonium nitrate. (3)フォトレジスト(東京応化社製、OFPR80 (3) photoresist (Tokyo Ohka Kogyo Co., Ltd., OFPR80
0)を前記基板上にスピンコーティングしてレジスト膜を成膜し、続いて、このレジスト膜を所望するパターンに露光、現像した後、ポストベーク及びUVキュアを施して、前記第1の電極層の右側壁に接するように垂直方向に立てた第1の電気絶縁層(ゲート電極)、前記第1 0) was spin-coated resist film is formed by on the substrate, followed by exposure to a pattern of desired resist film after development is subjected to a post-bake and UV cure, the first electrode layer first electrical insulating layer stood vertically in contact with the right side wall of (the gate electrode), the first
の電極層の左側壁に接するように立てた第2の電気絶縁層(素子分離電気絶縁膜)、及び、前記第1の電極層の右側壁より第1の電気絶縁層5の幅だけ離して垂直方向に立てた第3の電気絶縁層(素子分離電気絶縁膜)を形成した。 The second electrically insulating layer stood in contact with the left wall of the electrode layer (element isolation electrically insulating film), and, apart from the right side wall of the first electrode layer by a first width of the electrically insulating layer 5 forming a third electrically insulating layer stood vertically (the isolation electrically insulating film). その際、トランジスタ動作部としての活性層の幅は、200μmとした。 At that time, the width of the active layer for a transistor operation unit was set to 200 [mu] m. (4)前記第1の電気絶縁層と第2の電気絶縁層との間の前記第1の電極層1の上に、精製したポリヘキシルチオフェン(市販品)をクロロホルムに溶解した溶液としてインクジェット法にて成膜して、半導体層を形成した。 (4) on the first electrode layer 1 between the first electrically insulating layer and the second electrically insulating layer, an ink-jet method purified poly-hexylthiophene (commercially available) as a solution in chloroform It was deposited in, to form a semiconductor layer. その際、有機半導体濃度を0.5重量%以下としたので、約100nm厚以下の半導体層の形成が可能になった。 At that time, since the organic semiconductor concentration of 0.5 wt% or less, allowed the formation of about 100nm or less in thickness semiconductor layer. (5)そして、前記第1の電気絶縁層と第3の電気絶縁層との間の前記基板の上に導電性高分子溶液(バイエル社製、PEDOT)を用いて第3の電極層(ゲート電極)を形成することにより半導体装置(縦型電界効果トランジスタ)とした。 (5) Then, the first electrically insulating layer and the third of the conductive polymer solution on a substrate (Bayer AG, PEDOT) between the electrical insulation layer third electrode layer with a (gate and a semiconductor device (vertical field effect transistor) by forming an electrode). 【0054】(比較例1)高濃度にホウ素をドーピングしたSiウェハよりなる基板を水蒸気酸化して前記基板に100nmの熱酸化膜を形成した後、その基板の裏面に形成された熱酸化膜を弗酸水溶液にて除去し、続いて、基板上にAl電極を形成した。 [0054] (Comparative Example 1) High After concentration in a substrate made of Si wafer doped with boron to form a thermal oxide film of 100nm in the substrate by steam oxidation, a thermal oxide film formed on the back surface of the substrate It was removed by hydrofluoric acid solution, followed by forming an Al electrode on a substrate. 次に、ソース・ドレイン電極としてAu/Cr膜を積層し、これらの膜にフォトリソグラフィ・エッチングによりパターンを成した。 Then, the Au / Cr layer is deposited as the source and drain electrodes, and forms a pattern by photolithography etching to these films. トランジスタ動作部の寸法は、W=20μm、L= The dimensions of the transistor operation unit, W = 20μm, L =
5μmとした。 It was 5μm. そして、ポリヘキシルチオフェンよりなる半導体層をスピンコーティングにより形成して、横型電界効果トランジスタとした。 Then, a semiconductor layer of polycrystalline hexylthiophene was formed by spin coating, and a lateral field effect transistor. 【0055】以上、実施例1で得られた半導体装置(縦型電界効果トランジスタ)及び比較例1で得られた横型電界効果トランジスタの性能を試験した。 [0055] above, it was tested the performance of the lateral field-effect transistor obtained in Example 1 a semiconductor device obtained in (vertical field effect transistor) and Comparative Example 1. 実施例1で得られた半導体装置は、ソース/ドレイン電圧:20V及びゲート電圧:20Vにおいて、ソース/ドレイン電流として、5.6μAの電流値が測定された。 The semiconductor device obtained in Example 1, the source / drain voltage: 20V and gate voltage: at 20V, the source / drain current, the current value of 5.6μA was measured. 一方、比較例1で得られた横型電界効果トランジスタは、ソース/ On the other hand, the lateral field effect transistor obtained in Comparative Example 1, the source /
ドレイン電圧:20V及びゲート電圧:20Vにおいて、ソース/ドレイン電流として、60nAの電流値が測定された。 Drain voltage: 20V and gate voltage: at 20V, the source / drain current, the current value of 60nA was measured. 上記式(1)に基づき電界効果移動度を算出したところ、実施例1で得られた半導体装置の電流値は、2×10 -4 cm 2 /V・sに相当した。 Calculation of field effect mobility based on the equation (1), the current value of the semiconductor device obtained in Example 1 was equivalent to 2 × 10 -4 cm 2 / V · s. したがって、半導体装置(縦型電界効果トランジスタ)は、従来の横型電界効果トランジスタよりも、約100倍のトランジスタ性能が向上したことがわかる。 Therefore, a semiconductor device (vertical field effect transistor) than conventional lateral field effect transistor, it can be seen that approximately 100 times that of transistor performance is improved. 【0056】 【発明の効果】(1)請求項1,4,5,9〜12に記載された発明によれば、半導体装置が、電流(Id )を基板の面に直交する方向に流し、そして、活性領域の一方の外側に設けられた第3の電極層から第1の電気絶縁層を介して半導体層、即ち、半導体領域、に電界が印加する構造となっているので、半導体層の膜厚(上記式(1)におけるゲート長Lに相当する)をいっそう薄くすることができ、そのために、フォトリソグラフィー加工を用いなくても、ゲート長Lを短くして飛躍的な短チャネル長を構造的に実現でき、その結果、トランジスタ性能、即ち、実行的電界移動度を向上させることができる。 [0056] [Effect of the Invention] (1) According to the the invention according to claim 1,4,5,9~12, semiconductor device, flow current (Id) in a direction perpendicular to the plane of the substrate, Then, the semiconductor layer from the third electrode layer formed on the outside of one of the active region through the first electrically insulating layer, i.e., the semiconductor region, electric field has a structure to be applied, the semiconductor layer thickness (corresponding to the gate length L in the formula (1)) can be made thinner, because its, even without using a photolithography process, a dramatic short channel length by shortening the gate length L structurally realized, as a result, transistor performance, i.e., it is possible to improve the running electric field mobility. また、半導体装置の構造がシンプルであるので、製造工程を簡略化することができ、そのために、半導体装置の製造コストを低減することができる。 Further, since the structure of the semiconductor device is simple, it is possible to simplify the manufacturing process, in order that it is possible to reduce the manufacturing cost of the semiconductor device. 【0057】(2)請求項2に記載された発明によれば、第1の電極層及び第2の電極層と半導体層との間に良好な電気的コンタクトを得ることができる。 [0057] (2) According to the invention described in claim 2, it is possible to obtain a good electrical contact between the first electrode layer and the second electrode layer and the semiconductor layer. 【0058】(3)請求項3,6に記載された発明によれば、第2の電気絶縁層及び第3の電気絶縁層は、素子分離をするのに有効であり、また、本発明の半導体装置を製造する際において、第1の電極層、半導体層及び第2の電極層を縦方向に順次、成膜するための型枠として、また、第3の電極層を成膜するための型枠として有効に作用する。 [0058] (3) According to the invention described in claim 3 and 6, the second electrical insulation layer and the third electrically insulating layer is effective for the isolation, also, of the present invention in the manufacture of semiconductor device, the first electrode layer, sequentially semiconductor layer and the second electrode layer in the vertical direction, as formwork for forming, also for forming the third electrode layer effectively acts as a mold. 【0059】(4)請求項7,8に記載された発明によれば、半導体を構成する材料が有機半導体材料及び無機半導体材料であるので、高分子有機半導体材料では、その溶液を印刷法、インクジェット法等の手段により成膜することができ、また、低分子有機半導体材料では、これを真空蒸着法等の手段により成膜することができ、さらに、無機半導体材料では、これを真空蒸着法等の手段により成膜できるので、極めて薄い半導体層を低コストで形成することができる。 [0059] (4) According to the invention described in claim 7 and 8, since the material constituting the semiconductor is an organic semiconductor material and an inorganic semiconductor material, the polymer organic semiconductor material, a printing method and the solution, It can be deposited by means of an ink-jet method or the like, and in the low molecular organic semiconductor materials, which can be formed by means such as a vacuum evaporation method, further, the inorganic semiconductor material, a vacuum deposition method so since it is formed by means of an equal, it is possible to form an extremely thin semiconductor layer at a low cost. 【0060】(5)請求項13〜20に記載された発明によれば、半導体装置が、電流(Id )を基板の面に直交する方向に流し、そして、活性領域の一方の外側に設けられた第3の電極層から第1の電気絶縁層を介して半導体層、即ち、半導体領域、に電界が印加する構造の半導体装置を製造できるので、半導体層の膜厚(上記式(1)におけるゲート長Lに相当する)を低コストでいっそう薄くすることができ、そのために、フォトリソグラフィー加工を用いなくても、ゲート長Lを短くして飛躍的な短チャネル長を構造的に実現でき、その結果、トランジスタ性能、即ち、実行的電界移動度を向上させることができる。 [0060] (5) According to the invention described in claim 13 to 20, the semiconductor device, flow current (Id) in a direction perpendicular to the plane of the substrate, and, provided on the outside of one of the active region the third semiconductor layer from the electrode layer through the first electrically insulating layer, i.e., it is possible to manufacture a semiconductor device having a structure in which a semiconductor region, electric field is applied, the thickness of the semiconductor layer (the above formula (1) the equivalent to the gate length L) can be thinner at a low cost, because its, even without using a photolithography process, a dramatic short channel length by shortening the gate length L can structurally realized, As a result, transistor performance, i.e., it is possible to improve the running electric field mobility. 【0061】(6)請求項21に記載された発明によれば、基板の上に垂直方向に立てて設けた一対の電気絶縁層の間に有機半導体材料の溶液を塗布して有機半導体層及び/又は無機半導体及び/又は導電層を形成すると、 [0061] (6) According to the invention described in claim 21, the solution was coated organic semiconductor layer of an organic semiconductor material between a pair of electrically insulating layer provided upright in the vertical direction on the substrate and / or be formed of an inorganic semiconductor and / or conductive layer,
基板の上に垂直方向に立てて設けた一対の電気絶縁層が有機半導体層及び/又は無機半導体及び/又は導電層を成膜するための型枠として有効に作用するので、有機半導体層及び/又は無機半導体及び/又は導電層を低コストで成膜することができる。 The pair of electrically insulating layer provided upright in the vertical direction on the substrate acts effectively as a mold for forming the organic semiconductor layer and / or inorganic semiconductor and / or the conductive layer, the organic semiconductor layer and / or inorganic semiconductor and / or the conductive layer can be formed at low cost.

【図面の簡単な説明】 【図1】本発明の一実施の形態を示す半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device according to an embodiment of the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】本発明の他の一実施の形態を示す半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device showing another embodiment of the present invention; FIG. 【図3】本発明の他の一実施の形態を示す半導体装置の断面図である。 It is a cross-sectional view of a semiconductor device showing another embodiment of the invention; FIG. 【図4】本発明の半導体装置を駆動させるための電気的接続と動作を説明するための説明図である。 4 is an explanatory diagram for explaining an electrical connection with the operation of the semiconductor device for driving of the present invention. 【図5】本発明の一実施の形態を示す半導体装置の製造工程を説明するための説明図である。 5 is an explanatory diagram for explaining a manufacturing process of a semiconductor device according to an embodiment of the present invention. 【図6】マイクロコンタクトプリンティングの工程を説明するための説明図である。 6 is an explanatory diagram for explaining a micro-contact printing process. 【図7】従来の無機材料を用いた薄膜電界効果型トランジスタである。 7 is a thin film field effect transistor using a conventional inorganic material. 【図8】従来の有機材料を用いた薄膜電界効果型トランジスタである。 8 is a thin film field effect transistor using a conventional organic material. 【符号の説明】 1 第1の電極層(ソース電極層) 2 半導体層3 第2の電極層(ドレイン電極層) 4 第1の電気絶縁層(ゲート電気絶縁層) 5 第3の電極層(ゲート電極層) 6 第2の電気絶縁層(素子分離電気絶縁層) 7 第3の電気絶縁層(素子分離電気絶縁層) 8,9 バッファー層10 活性領域11 基板 [Reference Numerals] 1 first electrode layer (source electrode layer) 2 semiconductor layer 3 and the second electrode layer (drain electrode layer) 4 first electrical insulation layer (gate electrically insulating layer) 5 a third electrode layer ( gate electrode layer) 6 second electrically insulating layer (isolation electrically insulating layer) 7 third electrically insulating layer (isolation electrically insulating layer) 8, 9 buffer layer 10 an active region 11 substrate

───────────────────────────────────────────────────── フロントページの続き (72)発明者 匂坂 俊也 東京都大田区中馬込1丁目3番6号 株式 会社リコー内(72)発明者 岡田 崇 東京都大田区中馬込1丁目3番6号 株式 会社リコー内(72)発明者 鳥居 昌史 東京都大田区中馬込1丁目3番6号 株式 会社リコー内(72)発明者 河村 慎一 東京都大田区中馬込1丁目3番6号 株式 会社リコー内(72)発明者 田野 隆徳 東京都大田区中馬込1丁目3番6号 株式 会社リコー内(72)発明者 近藤 浩 東京都大田区中馬込1丁目3番6号 株式 会社リコー内(72)発明者 家地 洋之 東京都大田区中馬込1丁目3番6号 株式 会社リコー内Fターム(参考) 5F110 AA01 AA16 CC09 DD02 EE01 EE02 EE03 EE04 FF01 GG01 GG04 GG05 GG41 GG42 HK ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Toshiya Sagisaka Ota-ku, Tokyo Nakamagome 1-chome No. 3 No. 6 stock company in the Ricoh (72) inventor Takashi Okada Ota-ku, Tokyo Nakamagome 1-chome No. 3 No. 6 stock company in the Ricoh (72) inventor Masashi Torii Ota-ku, Tokyo Nakamagome 1-chome No. 3 No. 6 stock company in the Ricoh (72) inventor Shinichi Kawamura Ota-ku, Tokyo Nakamagome 1-chome No. 3 No. 6 stock company in the Ricoh ( 72) inventor Takanori Tano Ota-ku, Tokyo Nakamagome 1-chome No. 3 No. 6 stock company in the Ricoh (72) inventor Hiroshi Kondo Ota-ku, Tokyo Nakamagome 1-chome No. 3 No. 6 stock company in the Ricoh (72) inventor house land Hiroyuki Ota-ku, Tokyo Nakamagome 1-chome No. 3 No. 6 stock company Ricoh in the F-term (reference) 5F110 AA01 AA16 CC09 DD02 EE01 EE02 EE03 EE04 FF01 GG01 GG04 GG05 GG41 GG42 HK 01 HK02 HK03 HK04 HK21 QQ06 01 HK02 HK03 HK04 HK21 QQ06

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 第1の電極層、半導体層及び第2の電極層が順次積層された半導体装置において、それらの層の一方の側壁に接するように垂直方向に立てて設けた第1 [Claimed is: 1. A first electrode layer, the semiconductor layer and a semiconductor device in which the second electrode layer are sequentially stacked, upright vertically so as to be in contact with one sidewall of the layers the provided 1
    の電気絶縁層及び第3の電極層を順次有することを特徴とする半導体装置。 Wherein a sequentially with an electrically insulating layer and the third electrode layer. 【請求項2】 第1の電極層と半導体層との間及び/又は半導体層と第2の電極層との間にバッファー層を有することを特徴とする請求項1に記載の半導体装置。 2. A semiconductor device according to claim 1, characterized in that it comprises a buffer layer between the during and / or semiconductor layer and the second electrode layer of the first electrode layer and the semiconductor layer. 【請求項3】 前記第1の電極層、半導体層及び第2の電極層の他方の側壁に接するように、垂直方向に立てて設けた第2の電気絶縁層、及び、前記第3の電極層の外側の側壁に接するように垂直方向に設けた第3の電気絶縁層を有することを特徴とする請求項1又は2に記載の半導体装置。 Wherein the first electrode layer, in contact with the other side wall of the semiconductor layer and the second electrode layer, a second electrically insulating layer provided upright in the vertical direction, and the third electrode the semiconductor device according to claim 1 or 2, characterized in that it has a third electrical insulating layer provided vertically so as to be in contact with the outer side wall layer. 【請求項4】 前記第1の電極層、第2の電極層及び第3の電極層が、それぞれ、ソース電極層、ドレイン電極層及びゲート電極層であることを特徴とする請求項1〜 Wherein said first electrode layer, second electrode layer and third electrode layer are each a source electrode layer, claim, characterized in that a drain electrode layer and a gate electrode layer 1
    3のいずれかに記載の半導体装置。 The semiconductor device according to any one of the three. 【請求項5】 前記第1の電気絶縁層が、ゲート電気絶縁層であることを特徴とする請求項1〜4のいずれかに記載の半導体装置。 Wherein said first electrically insulating layer, a semiconductor device according to claim 1, characterized in that a gate electrically insulating layer. 【請求項6】 前記第2の電気絶縁層及び第3の電気絶縁層が、素子分離電気絶縁層であることを特徴とする請求項1〜5のいずれかに記載の半導体装置。 Wherein said second electrically insulating layer and the third electrically insulating layer, a semiconductor device according to claim 1, characterized in that the isolation electrically insulating layer. 【請求項7】 前記半導体層が、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン及びそれらの誘導体よりなる群から選択されるアセン分子材料、 Wherein said semiconductor layer is acene molecular material selected naphthalene, anthracene, tetracene, pentacene, a hexacene the group consisting of their derivatives,
    フタロシアニン系化合物、アゾ系化合物及びペリレン系化合物よりなる群から選ばれる顔料及びその誘導体、 Phthalocyanine compounds, pigments and derivatives thereof selected from the group consisting of azo compounds and perylene compounds,
    ヒドラゾン化合物、トリフェニルメタン化合物、ジフェニルメタン化合物、スチルベン化合物、アリールビニル化合物、ピラゾリン化合物、トリフェニルアミン化合物、フェニレン誘導体及びトリアリールアミン化合物よりなる群から選択される低分子化合物並びにそれらの誘導体、或いは、ポリ−N−ビニルカルバゾール、ハロゲン化ポリ−N−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン誘導体、 Hydrazone compounds, triphenylmethane compounds, diphenylmethane compounds, stilbene compounds, aryl vinyl compounds, pyrazoline compounds, triphenylamine compounds, low molecular compounds and derivatives thereof are selected from the group consisting of phenylene derivative and triaryl amine compounds, or, poly -N- vinylcarbazole, halogenated poly -N- vinylcarbazole, polyvinyl pyrene, polyvinyl anthracene, polythiophene derivatives,
    チオフェンオリゴマー誘導体、ピレンホルムアルデヒド樹脂、ポリアセチレン誘導体、及び、エチルカルバゾールホルムアルデヒド樹脂よりなる群から選択される高分子化合物、よりなる有機半導体材料で構成されることを特徴とする請求項1〜6のいずれかに記載の半導体装置。 Thiophene oligomers derivatives, pyrene-formaldehyde resins, polyacetylene derivatives, and a polymer compound selected from the group consisting of ethyl carbazole formaldehyde resin, any one of claims 1 to 6, characterized in that it is composed become more organic semiconductor material the semiconductor device according to. 【請求項8】 前記半導体層が、酸化亜鉛、酸化スズ等の金属酸化物、或いは、チタン酸ストロンチウム等の複合酸化物よりなる無機半導体材料で構成されることを特徴とする請求項1〜6のいずれかに記載の半導体装置。 Wherein said semiconductor layer is zinc oxide, a metal oxide such as tin oxide, or claims 1 to 6, characterized in that it is composed of an inorganic semiconductor material consisting of composite oxides such as strontium titanate the semiconductor device according to any one of. 【請求項9】 前記第1の電気絶縁層、第2の電気絶縁層及び前記第3の電気絶縁層が、ポリビニルアルコール、ポリビニルブチラール、フェノール樹脂、ノボラック樹脂等の水酸基を有する電気絶縁性のポリマー、ポリアクリロニトリル等のシアノ基を有する電気絶縁性のポリマーよりなる群から選択される少なくとも1種の材料で構成されていることを特徴とする請求項1〜8のいずれかに記載の半導体装置。 Wherein said first electrically insulating layer, a second electrically insulating layer and the third electrically insulating layer, polyvinyl alcohol, polyvinyl butyral, phenolic resin, electrically insulating polymer having a hydroxyl group such as a novolac resin the semiconductor device according to claim 1, characterized in that it is composed of at least one material selected from the group consisting of electrically insulating polymer having cyano group such as polyacrylonitrile. 【請求項10】 前記第1の電極層、第2の電極層及び第3の電極層が、クロム(Cr)、タリウム(Ta)、 Wherein said first electrode layer, a second electrode layer and third electrode layer, chromium (Cr), thallium (Ta),
    チタン(Ti)、銅(Cu)、アルミニウム(Al)、 Titanium (Ti), copper (Cu), aluminum (Al),
    モリブデン(Mo)、タングステン(W)、ニッケル(Ni)、金(Au)、パラジウム(Pd)、白金(P Molybdenum (Mo), tungsten (W), nickel (Ni), gold (Au), palladium (Pd), platinum (P
    t)、銀(Ag)、錫(Sn)、導電性ポリアニリン、 t), silver (Ag), tin (Sn), conductive polyaniline,
    導電性ポリピロール、導電性ポリチアジル及び導電性ポリマよりなる群から選択される少なくとも1種の材料で構成されていることを特徴とする請求項1〜9のいずれかに記載の半導体装置。 Conductive polypyrrole, a semiconductor device according to claim 1, characterized in that it is composed of at least one material selected from the group consisting of conductive polythiazyl and conductive polymer. 【請求項11】 前記半導体装置が絶縁性基板上に形成されることを特徴とする請求項1〜10のいずれかに記載の半導体装置。 11. The semiconductor device according to claim 1, wherein said semiconductor device is formed on an insulating substrate. 【請求項12】 前記半導体装置が縦型電界効果トランジスタであることを特徴とする請求項1〜11のいずれかに記載の半導体装置。 12. A semiconductor device according to any one of claims 1 to 11, wherein the semiconductor device is a vertical field effect transistor. 【請求項13】 (イ) 基板の上に第1の電極層を形成する工程、 (ロ) 前記ソース電極層の右側壁に接するように垂直方向に立てた第1の電気絶縁層、前記第1の電極層の左側壁に接するように立てた第2の電気絶縁層、及び、前記第1の電極層の右側壁より第1の電気絶縁層の幅だけ離して垂直方向に立てた第3の電気絶縁層、を形成する工程、 (ハ) 前記第1の電気絶縁層と第2の電気絶縁層との間の前記第1の電極層の上に半導体層を形成する工程、 (ニ) 前記第1の電気絶縁層と第3の電気絶縁層との間の前記基板の上に第3の電極層を形成する工程、 (ホ) 前記第1の電気絶縁層と第2の電気絶縁層との間の前記半導体層の上に第2の電極層を形成する工程、を順次有することを特徴とする半導体装置の製造方法。 13. (a) forming a first electrode layer on a substrate, a first electrically insulating layer stood vertically in contact with the right side wall of the (b) the source electrode layer, the second the second electrically insulating layer stood in contact with the left side wall of the first electrode layer, and a third stood vertically away from the right side wall of the first electrode layer by a width of the first electrically insulating layer forming an electrically insulating layer, the step of forming a semiconductor layer on the first electrode layer between (c) said first electrically insulating layer and the second electrically insulating layer, (d) a third step of forming an electrode layer, (e) said first electrically insulating layer and the second electrically insulating layer on the substrate between the first electrically insulating layer and the third electrically insulating layer the method of manufacturing a semiconductor device characterized by sequentially comprising the step, of forming a second electrode layer on the semiconductor layer between. 【請求項14】 前記(ロ) の工程で、フォトレジストをスピンコートしてフォトレジスト膜を形成した後、第1 In the process of claim 14, wherein (b), after forming a photoresist film photoresist was spin-coated, first
    の電気絶縁層、第2の電気絶縁層及び第3の電気絶縁層の幅に露光、現像して、第1の電気絶縁層、第2の電気絶縁層及び第3の電気絶縁層を形成することを特徴とする請求項13に半導体装置の製造方法。 The electrically insulating layer, exposing the width of the second electric insulating layer and the third electrically insulating layer, and developed the first electrically insulating layer to form a second electrical insulation layer and the third electrically insulating layer the method of manufacturing a semiconductor device according to claim 13, characterized in that. 【請求項15】 前記(ハ) の工程で、高分子有機半導体材料の溶液をインクジェット法、凸版印刷法、凹版印刷法、オフセット印刷法、スクリーン印刷法等の手段により成膜するか、又は、低分子有機半導体材料を真空蒸着法、分子線蒸着法等の手段により成膜して、半導体層を形成することを特徴とする請求項13又は14に半導体装置の製造方法。 In 15. step (c), a solution inkjet method of the polymer organic semiconductor materials, relief printing, intaglio printing, offset printing, or deposited by means of screen printing or the like, or, vacuum deposition of low molecular organic semiconductor material and formed by means such as molecular beam deposition method, a method of manufacturing a semiconductor device according to claim 13 or 14, characterized in that to form a semiconductor layer. 【請求項16】 前記(イ) の工程、(ニ) の工程及び(ホ) 16. step (b), (d) step and the (e)
    の工程で、第1の電極層、第2の電極層及び第3の電極層を、高分子導電性材料の溶液を印刷法、インクジェット法、凸版印刷法、凹版印刷法、オフセット印刷法、スクリーン印刷法等の手段により成膜するか、又は、金属を真空蒸着法、イオンプレーティング法、スパッタリング法、メッキ法等の手段により成膜して、第1の電極層、第2の電極層及び第3の電極層を形成することを特徴とする請求項13〜15のいずれかに記載の半導体装置の製造方法。 In the step, the first electrode layer, a second electrode layer and third electrode layer, a printing method a solution of a polymeric conductive material, an ink jet method, relief printing, intaglio printing, offset printing method, a screen or formed by means of printing or the like, or a metal vacuum deposition, ion plating, sputtering, and formed by means of plating or the like, the first electrode layer, layer a second electrode and the method of manufacturing a semiconductor device according to any one of claims 13 to 15, and forming a third electrode layer. 【請求項17】 前記第1の電極層、第2の電極層及び第3の電極層が、それぞれ、ソース電極層、ドレイン電極層及びゲート電極層であることを特徴とする請求項1 17. The first electrode layer, a second electrode layer and third electrode layer, respectively, according to claim 1, wherein the source electrode layer, a drain electrode layer and a gate electrode layer
    3〜16のいずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of 3-16. 【請求項18】 前記第1の電気絶縁層が、ゲート電気絶縁層であることを特徴とする請求項13〜17のいずれかに記載の半導体装置の製造方法。 18. The method of claim 17, wherein the first electrically insulating layer, a method of manufacturing a semiconductor device according to any one of claims 13 to 17, characterized in that a gate electrically insulating layer. 【請求項19】 前記第2の電気絶縁層及び第3の電気絶縁層が、素子分離電気絶縁層であることを特徴とする請求項13〜18のいずれかに記載の半導体装置の製造方法。 19. The second electrically insulating layer and the third electrically insulating layer, a method of manufacturing a semiconductor device according to any one of claims 13 to 18, characterized in that the isolation electrically insulating layer. 【請求項20】 前記半導体装置が縦型電界効果トランジスタであることを特徴とする請求項13〜19のいずれかに記載の半導体装置の製造方法。 20. The method according to any one of claims 13-19, wherein said semiconductor device is a vertical field effect transistor. 【請求項21】 半導体装置の製造において、基板上に垂直方向に立てて設けた一対の電気絶縁層の間に有機半導体材料の溶液を塗布して有機半導体層及び/又は無機半導体及び/又は導電層を形成することを特徴とする半導体装置の製造方法。 In the production of 21. A semiconductor device, the solution was coated organic semiconductor layer of an organic semiconductor material between a pair of electrically insulating layer provided upright in the vertical direction on the substrate and / or inorganic semiconductor and / or conductive the method of manufacturing a semiconductor device characterized by forming a layer.
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005091373A1 (en) * 2004-03-22 2005-09-29 Rohm Co., Ltd Organic semiconductor element and organic el display device using the same
US7382040B2 (en) 2004-01-15 2008-06-03 Matsushita Electric Industrial Co., Ltd. Organic field effect transistor and display using same
JP2010177450A (en) * 2009-01-29 2010-08-12 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
WO2011052411A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
WO2011052413A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device, and electronic device
WO2011052410A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Power diode, rectifier, and semiconductor device including the same
WO2011052437A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
WO2011052409A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
WO2011058852A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011062041A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Transistor
WO2011062057A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011065209A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
WO2011065244A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8394506B2 (en) 2007-03-09 2013-03-12 Canon Kabushiki Kaisha Helical substituted polyacetylene structure, method for producing the same, device structure, ion transport film and gas separation film
CN103247683A (en) * 2012-02-02 2013-08-14 瑞萨电子株式会社 Semiconductor device and a method for manufacturing a semiconductor device
US8576211B2 (en) 2006-01-24 2013-11-05 Ricoh Company, Ltd. Electronic element, current control device, arithmetic device, and display device
US8912596B2 (en) 2011-07-15 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2016111344A (en) * 2014-12-03 2016-06-20 鴻海精密工業股▲ふん▼有限公司 Vertical thin film transistor and manufacturing method of the same
US9520287B2 (en) 2009-11-28 2016-12-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having stacked oxide semiconductor layers
JP2018046295A (en) * 2009-11-27 2018-03-22 株式会社半導体エネルギー研究所 Semiconductor device

Cited By (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7382040B2 (en) 2004-01-15 2008-06-03 Matsushita Electric Industrial Co., Ltd. Organic field effect transistor and display using same
WO2005091373A1 (en) * 2004-03-22 2005-09-29 Rohm Co., Ltd Organic semiconductor element and organic el display device using the same
US8576211B2 (en) 2006-01-24 2013-11-05 Ricoh Company, Ltd. Electronic element, current control device, arithmetic device, and display device
US8394506B2 (en) 2007-03-09 2013-03-12 Canon Kabushiki Kaisha Helical substituted polyacetylene structure, method for producing the same, device structure, ion transport film and gas separation film
JP2010177450A (en) * 2009-01-29 2010-08-12 Semiconductor Energy Lab Co Ltd Semiconductor device and method of manufacturing the same
US8643004B2 (en) 2009-10-30 2014-02-04 Semiconductor Energy Laboratory Co., Ltd. Power diode including oxide semiconductor
WO2011052437A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
WO2011052409A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
JP2017175140A (en) * 2009-10-30 2017-09-28 株式会社半導体エネルギー研究所 Semiconductor device
US9385114B2 (en) 2009-10-30 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
TWI500167B (en) * 2009-10-30 2015-09-11 Semiconductor Energy Lab Power diode, rectifier, and semiconductor device including the same
US9112041B2 (en) 2009-10-30 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Transistor having an oxide semiconductor film
US9105609B2 (en) 2009-10-30 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Oxide-based semiconductor non-linear element having gate electrode electrically connected to source or drain electrode
JP2011119691A (en) * 2009-10-30 2011-06-16 Semiconductor Energy Lab Co Ltd Field effect transistor
CN102668095A (en) * 2009-10-30 2012-09-12 株式会社半导体能源研究所 Transistor
JP2015092590A (en) * 2009-10-30 2015-05-14 株式会社半導体エネルギー研究所 Transistor
US8941107B2 (en) 2009-10-30 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Power diode, rectifier, and semiconductor device including the same
WO2011052413A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device, and electronic device
US8492806B2 (en) 2009-10-30 2013-07-23 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
US8791456B2 (en) 2009-10-30 2014-07-29 Semiconductor Energy Laboratory Co. Ltd. Non-linear element, display device including non- linear element, and electronic device including display device
WO2011052411A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Transistor
US8598635B2 (en) 2009-10-30 2013-12-03 Semiconductor Energy Laboratory Co., Ltd. Transistor
US8704218B2 (en) 2009-10-30 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor film
WO2011052410A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Power diode, rectifier, and semiconductor device including the same
WO2011058852A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8947153B2 (en) 2009-11-13 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Electronic circuit comprising thin-film transistors
US8748880B2 (en) 2009-11-20 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide semiconductor
KR101800854B1 (en) 2009-11-20 2017-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Transistor
WO2011062057A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI511290B (en) * 2009-11-20 2015-12-01 Semiconductor Energy Lab Transistor
US8637861B2 (en) 2009-11-20 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Transistor having oxide semiconductor with electrode facing its side surface
WO2011062041A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Transistor
WO2011065209A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
JP2018046295A (en) * 2009-11-27 2018-03-22 株式会社半導体エネルギー研究所 Semiconductor device
US8390044B2 (en) 2009-11-27 2013-03-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
US9368640B2 (en) 2009-11-28 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with stacked oxide semiconductor films
KR101803553B1 (en) 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and method for manufacturing the same
WO2011065244A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9520287B2 (en) 2009-11-28 2016-12-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having stacked oxide semiconductor layers
TWI570815B (en) * 2009-11-28 2017-02-11 半導體能源研究所股份有限公司 Semiconductor device and method for manufacturing the same
JP2012253369A (en) * 2009-11-28 2012-12-20 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
US10079310B2 (en) 2009-11-28 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including stacked oxide semiconductor material
US10347771B2 (en) 2009-11-28 2019-07-09 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
US8912596B2 (en) 2011-07-15 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103247683A (en) * 2012-02-02 2013-08-14 瑞萨电子株式会社 Semiconductor device and a method for manufacturing a semiconductor device
JP2016111344A (en) * 2014-12-03 2016-06-20 鴻海精密工業股▲ふん▼有限公司 Vertical thin film transistor and manufacturing method of the same

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