JP2003108097A - Capacitive load driving circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は容量性負荷駆動回路に関
し、詳しくは、表示装置の駆動回路、特に共通電極を交
流駆動する場合の共通電極駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitive load drive circuit, and more particularly to a drive circuit for a display device, and more particularly to a common electrode drive circuit for AC drive of a common electrode.
【０００２】[0002]
【従来の技術】液晶表示装置は、薄型、軽量、低電力と
いう特長から、携帯機器やノートパソコンなどの携帯端
末を始め様々な装置に用いられている。その中でもアク
ティブマトリクス駆動方式を用いた液晶表示装置は、高
速応答、高精細表示、高諧調表示等の特長から多く用い
られてきている。2. Description of the Related Art Liquid crystal display devices have been used in various devices such as portable terminals such as portable devices and notebook computers because of their thinness, light weight and low power consumption. Among them, the liquid crystal display device using the active matrix drive system has been widely used because of its features such as high-speed response, high-definition display, and high gradation display.
【０００３】一般に、アクティブマトリクス駆動方式を
用いた液晶表示装置の液晶パネルは、透明な画素電極お
よび薄膜トランジスタ（ＴＦＴ）を配置したリア側のガ
ラス基板と、面全体に１つの透明な共通電極を形成した
フロント側のガラス基板と、これら２枚の基板を対向さ
せて間に液晶を封入した構造からなり、スイッチング機
能を持つＴＦＴを制御することにより各画素電極に所定
の電圧を印加し、各画素電極と共通電極との間の電位差
により液晶の透過率を変化させて画像を表示するもので
ある。リア側基板上には、各画素電極へ印加する階調電
圧を送るデータ線と、ＴＦＴのスイッチング制御信号
（走査信号）を送る走査線とが配線されている。各走査
線にはパルス状の走査信号が走査線駆動回路より送ら
れ、走査線に印加された走査信号がハイレベルのとき、
その走査線につながるＴＦＴが全てオンとなり、そのと
きにデータ線駆動回路よりデータ線に送られた階調電圧
が、オンとなったＴＦＴを介して画素電極に印加される
とともに、共通電極駆動回路より共通電極にコモン電圧
が印加される。そして、走査信号がローレベルとなり、
ＴＦＴがオフ状態に変化すると、画素電極と共通電極と
の電位差は、次の階調電圧が画素電極に印加されるまで
の間保持される。そして、各走査線に順次走査信号を送
ることにより、全ての画素電極に所定の階調電圧が印加
され、フレーム周期で階調電圧の書き替えを行うことに
より画像を表示することができる。Generally, a liquid crystal panel of a liquid crystal display device using an active matrix driving system has a rear glass substrate on which transparent pixel electrodes and thin film transistors (TFTs) are arranged, and one transparent common electrode on the entire surface. It consists of a glass substrate on the front side and a structure in which a liquid crystal is sealed between these two substrates so that a predetermined voltage is applied to each pixel electrode by controlling the TFT having a switching function. An image is displayed by changing the transmittance of the liquid crystal according to the potential difference between the electrode and the common electrode. On the rear side substrate, data lines for transmitting a gradation voltage applied to each pixel electrode and scanning lines for transmitting a TFT switching control signal (scanning signal) are wired. A pulsed scanning signal is sent to each scanning line from the scanning line driving circuit, and when the scanning signal applied to the scanning line is at a high level,
All the TFTs connected to the scanning line are turned on, and the gradation voltage sent from the data line driving circuit to the data line at that time is applied to the pixel electrode via the turned on TFT, and the common electrode driving circuit is also applied. A common voltage is applied to the common electrode. Then, the scanning signal becomes low level,
When the TFT is turned off, the potential difference between the pixel electrode and the common electrode is maintained until the next gray scale voltage is applied to the pixel electrode. Then, by sequentially sending a scanning signal to each scanning line, a predetermined gradation voltage is applied to all the pixel electrodes, and an image can be displayed by rewriting the gradation voltage in a frame cycle.
【０００４】液晶への印加電圧は、液晶固有の特性から
交流としなければならない。この液晶を交流で駆動する
方法として、一水平走査期間毎に信号線の極性を反転
し、同時に共通電極電位も変えるＨコモン反転駆動法が
ある。このＨコモン反転駆動法では、例えば全面に黒を
書き込む場合、ある一水平ラインの画素電極の電位が５
Ｖであれば、共通電極電位は１Ｖとなり、次の水平ライ
ンの画素電極の電位が１Ｖであれば、共通電極電位は５
Ｖとなる。The voltage applied to the liquid crystal must be an alternating current because of the characteristics peculiar to the liquid crystal. As a method of driving the liquid crystal with an alternating current, there is an H common inversion driving method in which the polarity of the signal line is inverted every horizontal scanning period and the common electrode potential is changed at the same time. In this H common inversion driving method, for example, when black is written on the entire surface, the potential of the pixel electrode on a certain horizontal line is 5
If V, the common electrode potential is 1V, and if the potential of the pixel electrode on the next horizontal line is 1V, the common electrode potential is 5V.
It becomes V.
【０００５】Ｈコモン反転駆動法に用いられる従来の共
通電極駆動回路について、図６を参照して説明する。共
通電極駆動回路１０は、端子として、第１直流電圧Ｖ１
が供給される第１電源端子１と、第２直流電圧Ｖ２（Ｖ
１＞Ｖ２）が供給される第２電源端子２と、極性切替え
信号ＰＯＬが一水平走査期間毎に“Ｈ”レベルと“Ｌ”
レベルを交互にして供給される制御端子３と、出力電圧
Ｖoutが一水平走査期間毎にコモン電圧ＶＨとＶＬ（Ｖ
Ｈ＞ＶＬ）として交互に出力される出力端子４とを有し
ている。そして、内部回路として、極性切替え信号ＰＯ
Ｌの反転信号を出力するインバータ１１と、極性切替え
信号ＰＯＬの“Ｈ”レベルを第１直流電圧Ｖ１の電位Ｖ
１、“Ｌ”レベルを接地電位Ｖgnd＝０ｖにレベルシフ
トして出力するレベルシフト回路１２と、 第２直流電
圧Ｖ２をバッファリングして第２直流電圧Ｖ２の電位Ｖ
２を出力する入力バッファを構成するボルテージフォロ
ア接続の演算増幅器１３と、電位Ｖ１または接地電位Ｖ
gnd＝０ｖと電位Ｖ２とを加算して電位Ｖ１＋Ｖ２また
はＶ２を出力する加算器１４とを有している。加算器１
４は、電位Ｖ１とＶ２間を分圧する分圧抵抗Ｒ１、Ｒ２
と、分圧電位Ｖｄを非反転増幅する演算増幅器１５と、
その増幅率を規定する抵抗Ｒｉ、Ｒｆとを有している。A conventional common electrode drive circuit used in the H common inversion drive method will be described with reference to FIG. The common electrode drive circuit 10 uses the first DC voltage V1 as a terminal.
Is supplied to the first power supply terminal 1 and the second DC voltage V2 (V
1> V2) is supplied, and the polarity switching signal POL is at "H" level and "L" at every horizontal scanning period.
The control terminal 3 which is supplied with alternating levels and the output voltage Vout are common voltages V H and V L (V
H > V L ), and an output terminal 4 that outputs alternately. Then, as the internal circuit, the polarity switching signal PO
The inverter 11 that outputs an inverted signal of L and the “H” level of the polarity switching signal POL are set to the potential V of the first DC voltage V1.
1. A level shift circuit 12 for level-shifting the “L” level to the ground potential Vgnd = 0v and outputting it; and a potential V of the second DC voltage V2 for buffering the second DC voltage V2.
A voltage follower-connected operational amplifier 13 that forms an input buffer that outputs 2 and a potential V1 or a ground potential V
It has an adder 14 that adds gnd = 0v and the potential V2 and outputs the potential V1 + V2 or V2. Adder 1
Reference numeral 4 denotes voltage dividing resistors R1 and R2 that divide the voltage between the potentials V1 and V2.
And an operational amplifier 15 for non-inverting amplification of the divided potential Vd,
It has resistors Ri and Rf that define the amplification factor.
【０００６】制御端子３はインバータ１１の入力端に接
続されており、インバータ１１の出力端はレベルシフト
回路１２の入力端に接続されている。レベルシフト回路
１２の電源入力端は第１電源端子１と接地間に接続され
ている。レベルシフト回路１２の出力端は加算器１４に
含まれる抵抗Ｒ１の一端に接続されている。第２電源端
子２は演算増幅器１３の非反転入力端に接続され、演算
増幅器１３の出力端は加算器１４に含まれる抵抗Ｒ２の
一端に接続されている。抵抗Ｒ１と抵抗Ｒ２とは他端同
士が接続され、その接続点は演算増幅器１５の非反転入
力端に接続されている。抵抗Ｒｉは演算増幅器１５の反
転入力端と接地間に接続され、Ｒｆは反転入力端と出力
端間に接続されている。演算増幅器１５の出力端は出力
端子４に接続されている。The control terminal 3 is connected to the input terminal of the inverter 11, and the output terminal of the inverter 11 is connected to the input terminal of the level shift circuit 12. The power input terminal of the level shift circuit 12 is connected between the first power terminal 1 and the ground. The output terminal of the level shift circuit 12 is connected to one end of a resistor R1 included in the adder 14. The second power supply terminal 2 is connected to the non-inverting input terminal of the operational amplifier 13, and the output terminal of the operational amplifier 13 is connected to one end of the resistor R2 included in the adder 14. The other ends of the resistors R1 and R2 are connected to each other, and the connection point is connected to the non-inverting input end of the operational amplifier 15. The resistor Ri is connected between the inverting input terminal of the operational amplifier 15 and the ground, and the Rf is connected between the inverting input terminal and the output terminal. The output terminal of the operational amplifier 15 is connected to the output terminal 4.
【０００７】この共通電極駆動回路１０の動作を図７を
参照して説明する。第１電源端子１に第１直流電圧Ｖ１
が供給され、第２電源端子２に第２直流電圧Ｖ２が供給
された状態で、制御端子３に極性切り替え信号ＰＯＬ
が、図７（ａ）に示すように、一水平走査期間（１Ｈ）
毎に“Ｈ”レベルと“Ｌ”レベルの繰り返しで供給され
る。例えば、３０Ｈｚの低速周期で“Ｈ”レベルの極性
切り替え信号ＰＯＬが供給されると、インバータ１１を
介してレベルシフト回路１２から極性切り替え信号ＰＯ
Ｌが第１直流電圧Ｖ１の電位Ｖ１にレベルシフトされて
加算器１４に供給される。一方、加算器１４には、第２
電源端子２から第２直流電圧Ｖ２が供給されており、演
算増幅器１３の出力端は第２直流電圧Ｖ２の電位Ｖ２と
なっている。従って、抵抗Ｒ１と抵抗Ｒ２との接続点の
分圧電位Ｖｄは、式（１）で表される。
Ｖｄ＝Ｖ２＋（Ｖ１−Ｖ２）×Ｒ２／（Ｒ１＋Ｒ２）・・・（１）
電圧電位Ｖｄが演算増幅器１５に供給されると、（Ｒｉ
＋Ｒｆ）／Ｒｉ倍に増幅され、出力端子４の電位Ｖout
は、式（２）で表される。
Ｖout＝Ｖｄ×（Ｒｉ＋Ｒｆ）／Ｒｉ・・・（２）
式（２）に式（１）を代入すると、コモン電圧ＶＨとし
ての出力端子の電位Ｖoutは、式（３）で表される。
Ｖout＝（Ｖ２＋（Ｖ１−Ｖ２）×Ｒ２／（Ｒ１＋Ｒ２））
×（Ｒｉ＋Ｒｆ）／Ｒｉ・・・（３）
ここで、Ｒ１＝Ｒ２、Ｒｉ＝Ｒｆと設定すると、式
（３）は式（４）で表され、極性切り替え信号ＰＯＬ＝
“Ｈ”レベルのとき、電位Ｖ１とＶ２が加算された電位
で出力されることになる。
Ｖout＝（Ｖ２＋（Ｖ１−Ｖ２）／２）×２＝Ｖ１＋Ｖ２・・・（４）The operation of the common electrode drive circuit 10 will be described with reference to FIG. The first DC voltage V1 is applied to the first power supply terminal 1.
Is supplied, and the second DC voltage V2 is supplied to the second power supply terminal 2, the polarity switching signal POL is supplied to the control terminal 3.
However, as shown in FIG. 7A, one horizontal scanning period (1H)
It is supplied by repeating "H" level and "L" level every time. For example, when the polarity switching signal POL of “H” level is supplied at a low frequency cycle of 30 Hz, the polarity switching signal PO is supplied from the level shift circuit 12 via the inverter 11.
L is level-shifted to the potential V1 of the first DC voltage V1 and supplied to the adder 14. On the other hand, the adder 14 has a second
The second DC voltage V2 is supplied from the power supply terminal 2, and the output terminal of the operational amplifier 13 is at the potential V2 of the second DC voltage V2. Therefore, the divided potential Vd at the connection point between the resistors R1 and R2 is expressed by the equation (1). Vd = V2 + (V1-V2) × R2 / (R1 + R2) (1) When the voltage potential Vd is supplied to the operational amplifier 15, (Ri
+ Rf) / Ri times, and the potential Vout of the output terminal 4
Is represented by equation (2). Vout = Vd × (Ri + Rf) / Ri (2) Substituting the equation (1) into the equation (2), the potential Vout of the output terminal as the common voltage V H is represented by the equation (3). Vout = (V2 + (V1-V2) * R2 / (R1 + R2)) * (Ri + Rf) / Ri (3) Here, when R1 = R2 and Ri = Rf are set, the expression (3) is changed to the expression (4). ), And the polarity switching signal POL =
At the "H" level, the potential V1 and V2 are added together to be output. Vout = (V2 + (V1-V2) / 2) × 2 = V1 + V2 (4)
【０００８】次に、“Ｌ”レベルの極性切り替え信号Ｐ
ＯＬが供給されると、レベルシフト回路１２から極性切
り替え信号ＰＯＬが接地電位Ｖgnd＝０ｖにレベルシフ
トされて加算器１４に供給される。また、極性切り替え
信号ＰＯＬ＝“Ｈ”レベルのときと同様に、演算増幅器
１３の出力端は第２直流電圧Ｖ２の電位Ｖ２となってい
る。従って、抵抗Ｒ１と抵抗Ｒ２との接続点の分圧電位
Ｖｄは、式（５）で表される。
Ｖｄ＝Ｖ２×Ｒ１／（Ｒ１＋Ｒ２）・・・（５）
電位Ｖｄが演算増幅器１５に供給されると、（Ｒｉ＋Ｒ
ｆ）／Ｒｉ倍に増幅され、出力端子４の電位Ｖoutは、
式（６）で表される。
Ｖout＝Ｖｄ×（Ｒｉ＋Ｒｆ）／Ｒｉ・・・（６）
式（６）に式（５）を代入すると、コモン電圧ＶＬとし
ての出力端子の電位Ｖoutは、式（７）で表される。
ここで、Ｒ１＝Ｒ２、Ｒｉ＝Ｒｆと設定すると、式
（７）は式（８）で表され、極性切り替え信号ＰＯＬ＝
“Ｌ”レベルのとき、電位Ｖ２で出力されることにな
る。
Ｖout＝（Ｖ２／２）×２＝Ｖ２・・・（８）Next, the polarity switching signal P of "L" level
When OL is supplied, the polarity switching signal POL is level-shifted from the level shift circuit 12 to the ground potential Vgnd = 0v and supplied to the adder 14. Further, as in the case of the polarity switching signal POL = “H” level, the output terminal of the operational amplifier 13 is at the potential V2 of the second DC voltage V2. Therefore, the divided potential Vd at the connection point between the resistor R1 and the resistor R2 is represented by the equation (5). Vd = V2 × R1 / (R1 + R2) (5) When the potential Vd is supplied to the operational amplifier 15, (Ri + R
f) / Ri times, and the potential Vout of the output terminal 4 is
It is expressed by equation (6). Vout = Vd × (Ri + Rf) / Ri (6) By substituting the equation (5) into the equation (6), the potential Vout of the output terminal as the common voltage V L is represented by the equation (7). Here, when R1 = R2 and Ri = Rf are set, the equation (7) is represented by the equation (8), and the polarity switching signal POL =
When it is at "L" level, it is output at the potential V2. Vout = (V2 / 2) × 2 = V2 (8)
【０００９】以上のように、出力電位Ｖoutは、図７
（ｂ）に示すように、極性切り替え信号ＰＯＬに同期し
て、一水平走査期間（１Ｈ）毎に、極性切り替え信号Ｐ
ＯＬ＝“Ｈ”レベルのときコモン電圧ＶＨ＝電位Ｖ１＋
Ｖ２と、極性切り替え信号ＰＯＬ＝“Ｌ”レベルのとき
コモン電圧ＶＬ＝電位Ｖ２とを交互に出力する矩形波形
となる。例えば、Ｖ１＝４ｖ、Ｖ２＝１ｖとすると、共
通電極に一水平走査期間（１Ｈ）毎に交互に、コモン電
圧ＶＨ＝５ｖ、コモン電圧ＶＬ＝１ｖが印加されること
になる。As described above, the output potential Vout is as shown in FIG.
As shown in (b), in synchronization with the polarity switching signal POL, the polarity switching signal P is generated every horizontal scanning period (1H).
When OL = “H” level, common voltage V H = potential V1 +
A rectangular waveform alternately outputs V2 and common voltage V L = potential V2 when the polarity switching signal POL = “L” level. For example, when V1 = 4v and V2 = 1v, the common voltage V H = 5v and the common voltage V L = 1v are alternately applied to the common electrode every horizontal scanning period (1H).
【００１０】[0010]
【発明が解決しようとする課題】ところで、上述の共通
電極駆動回路１０は、極性切り替え信号ＰＯＬを一水平
走査期間（１Ｈ）毎に“Ｈ”レベルと“Ｌ”レベルの繰
り返しで供給し、この極性切り替え信号ＰＯＬに同期し
て共通電極電位を、例えば、コモン電圧ＶＬ＝１ｖから
コモン電圧ＶＨ＝５ｖに上げるために電荷を充電し、ま
たコモン電圧ＶＨ ＝５ｖからコモン電圧ＶＬ＝１ｖに下
げるために電荷を放電する必要があり、例えば、３０Ｈ
ｚの低速周期で極性切り替え信号ＰＯＬを供給する場
合、出力電位Ｖoutは、図７（ｂ）に示すように、矩形
波状の波形となる。しかし、液晶パネルの大型化等によ
り極性切り替え信号ＰＯＬの周期を、例えば、５ＫＨｚ
と高速にする必要がある場合、加算器の演算増幅器とし
て、低速周期に対応する駆動能力を有する演算増幅器を
用いたのでは、駆動能力が不充分で、出力電位Ｖoutの
波形は、立上り、立下り波形の傾きが急峻にならず、図
７（ｃ）に示すように、矩形波状の波形とならない。ま
た、高速周期に対応するように演算増幅器の駆動能力を
上げようと駆動電流を大きくすると消費電流も増大する
という問題がある。本発明は、上記問題点に鑑みてなさ
れたもので、高速動作に対しても、演算増幅器の消費電
流を増大させずに容量性負荷を充分に駆動可能な共通電
極駆動回路を提供することである。The above-mentioned common problems
The electrode drive circuit 10 sets the polarity switching signal POL horizontally.
The “H” level and the “L” level are repeated every scanning period (1H).
It is supplied in return and synchronized with this polarity switching signal POL.
Common electrode potential, for example, common voltage VLFrom = 1v
Common voltage VH= 5v, and then charge
Common voltage VH = 5v to common voltage VL= 1v down
It is necessary to discharge the electric charge in order to generate
When the polarity switching signal POL is supplied in the low speed cycle of z
In this case, the output potential Vout is rectangular as shown in FIG.
It has a wavy waveform. However, due to the large size of the liquid crystal panel, etc.
The cycle of the reverse polarity switching signal POL is, for example, 5 KHz.
If you need to increase the speed, use the operational amplifier of the adder
An operational amplifier with a driving capability that corresponds to a low-speed cycle.
If it is used, the driving capability is insufficient and the output potential Vout
As for the waveform, the slopes of the rising and falling waveforms do not become steep,
As shown in 7 (c), the waveform does not become a rectangular wave. Well
In addition, the driving capability of the operational amplifier is adjusted to correspond to the high speed cycle.
Increasing the drive current to increase it also increases the current consumption
There is a problem. The present invention has been made in view of the above problems.
The operational amplifier's power consumption is high even for high-speed operation.
Common current that can fully drive capacitive loads without increasing current flow.
It is to provide a pole drive circuit.
【００１１】[0011]
【課題を解決するための手段】本発明の容量性負荷駆動
回路は、第１レベルの電位ＶＨと第２レベルの電位ＶＬ
（ＶＨ＞ＶＬ）とを交互に容量性負荷に供給する容量性
負荷駆動回路において、 第１直流電圧Ｖ１と第２直流
電圧Ｖ２（Ｖ１＞Ｖ２）とを加算して第１レベルの電位
ＶＨ＝Ｖ１＋Ｖ２として出力する立ち上がり専用演算増
幅器を含む加算器と、 第２直流電圧Ｖ２をバッファリ
ングして第２レベルの電位ＶＬ＝Ｖ２として出力するボ
ルテージフォロア接続の立ち下がり専用演算増幅器と、
制御信号に基づき、加算器の出力と立ち下がり専用演算
増幅器の出力とを交互に出力するＣＭＯＳ出力回路と、
加算器の出力電位を保持するコンデンサと、立ち下がり
専用演算増幅器の出力電位を保持するコンデンサとを有
することを特徴とする。また、本発明の容量性負荷駆動
回路は、第１レベルの電位ＶＨと第２レベルの電位ＶＬ
（ＶＨ＞ＶＬ）とを交互に容量性負荷に供給する容量性
負荷駆動回路において、第１直流電圧Ｖ１を第１レベル
の電位ＶＨ＝Ｖ１として供給する固定電源と、第２直流
電圧Ｖ２をバッファリングして第２レベルの電位ＶＬ＝
Ｖ２として出力するボルテージフォロア接続の立ち下が
り専用演算増幅器と、制御信号に基づき、固定電源から
の供給電圧と立ち下がり専用演算増幅器の出力とを交互
に出力するＣＭＯＳ出力回路と、演算増幅器の出力電位
ＶＬを保持するコンデンサとを有することを特徴とす
る。SUMMARY OF THE INVENTION A capacitive load drive circuit according to the present invention comprises a first level potential V H and a second level potential V L.
In a capacitive load drive circuit for alternately supplying (V H > V L ) to a capacitive load, a first level voltage is obtained by adding a first DC voltage V1 and a second DC voltage V2 (V1> V2). An adder including a rising-only operational amplifier that outputs V H = V1 + V2; a voltage-follower-connected falling-only operational amplifier that buffers the second DC voltage V2 and outputs the second level potential V L = V2;
A CMOS output circuit that alternately outputs the output of the adder and the output of the falling-only operational amplifier based on the control signal;
It is characterized by having a capacitor for holding the output potential of the adder and a capacitor for holding the output potential of the falling-only operational amplifier. In addition, the capacitive load drive circuit of the present invention has a first level potential V H and a second level potential V L.
In a capacitive load drive circuit that alternately supplies (V H > V L ) to a capacitive load, a fixed power supply that supplies a first DC voltage V1 as a first level potential V H = V1, and a second DC voltage. V2 is buffered so that the second level potential V L =
A voltage-follower-connected falling-only operational amplifier that outputs V2, a CMOS output circuit that alternately outputs the supply voltage from the fixed power supply and the falling-only operational amplifier based on the control signal, and the output potential of the operational amplifier. And a capacitor for holding V L.
【００１２】[0012]
【発明の実施の形態】以下に、Ｈコモン反転駆動法に用
いられる本発明の共通電極駆動回路の第１実施例につい
て、図１を参照して説明する。共通電極駆動回路２０
は、端子として、第１直流電圧Ｖ１が供給される第１電
源端子１と、第２直流電圧Ｖ２（Ｖ１＞Ｖ２）が供給さ
れる第２電源端子２と、極性切替え信号ＰＯＬが一水平
走査期間毎に“Ｈ”レベルと“Ｌ”レベルを交互にして
供給される制御端子３と、出力電圧Ｖoutが一水平走査
期間毎にコモン電圧ＶＨとＶＬ（ＶＨ＞ＶＬ）として交
互に出力される出力端子４とを有している。第１電源端
子１、第２電源端子２および制御端子３に供給される第
１直流電圧Ｖ１、第２直流電圧Ｖ２および極性切り替え
信号ＰＯＬは、共通電極駆動回路２０の外部からのもの
でも、また内部回路で生成されたものでもよい。そし
て、内部回路として、第１直流電圧Ｖ１と第２直流電圧
Ｖ２とを加算してコモン電圧ＶＨとして電位Ｖ１＋Ｖ２
を出力する加算器２１と、 第２直流電圧Ｖ２をバッフ
ァリングしてコモン電圧ＶＬとして第２直流電圧Ｖ２の
電位Ｖ２を出力する入力バッファを構成するボルテージ
フォロア接続の演算増幅器２２と、極性切替え信号ＰＯ
Ｌの反転信号を出力するインバータ２３と、極性切替え
信号ＰＯＬの“Ｈ”レベルをコモン電圧電位ＶＨ、
“Ｌ”レベルをコモン電圧電位ＶＬにレベルシフトして
出力するレベルシフト回路２４と、レベルシフト回路２
４の出力が、コモン電圧電位ＶＨのときコモン電圧電位
ＶＬ、コモン電圧電位ＶＬのときコモン電圧電位ＶＨを
出力端子４に出力するＣＭＯＳ出力回路２５と、加算器
２１の出力電位ＶＨを保持するコンデンサＣ１と、演算
増幅器２２の出力電位ＶＬを保持するコンデンサＣ２と
を有している。加算器２１は、電位Ｖ１とＶ２間を分圧
する分圧抵抗Ｒ１、Ｒ２と、分圧電位Ｖｄを非反転増幅
する演算増幅器２６と、その増幅率を規定する抵抗Ｒ
ｉ、Ｒｆとを有している。演算増幅器２６は、回路例を
図２に示す電流吐き出し側に駆動能力を有する演算増幅
器、すなわち出力の立ち上がり波形の傾きが急峻に立ち
上がる立ち上がり専用演算増幅器であり、演算増幅器２
２は、回路例を図３に示す電流吸い込み側に駆動能力を
有する演算増幅器、すなわち出力の立ち下り波形の傾き
が急峻に立ち下がる立ち下がり専用演算増幅器である。BEST MODE FOR CARRYING OUT THE INVENTION A first embodiment of the common electrode drive circuit of the present invention used in the H common inversion drive method will be described below with reference to FIG. Common electrode drive circuit 20
Is a first power supply terminal 1 to which a first DC voltage V1 is supplied, a second power supply terminal 2 to which a second DC voltage V2 (V1> V2) is supplied, and a polarity switching signal POL for one horizontal scanning. The control terminal 3 alternately supplied with "H" level and "L" level for each period, and the output voltage Vout alternately as the common voltage VH and VL ( VH > VL ) for each horizontal scanning period. And an output terminal 4 for outputting to. The first DC voltage V1, the second DC voltage V2, and the polarity switching signal POL supplied to the first power supply terminal 1, the second power supply terminal 2, and the control terminal 3 may be from the outside of the common electrode drive circuit 20, or It may be generated by an internal circuit. Then, as the internal circuit, the potential V1 + V2 as the common voltage V H by adding the first DC voltage V1 and the second DC voltage V2
And an operational amplifier 22 of voltage follower connection that constitutes an input buffer that buffers the second DC voltage V2 and outputs the potential V2 of the second DC voltage V2 as the common voltage VL , and polarity switching Signal PO
The inverter 23 that outputs an inverted signal of L and the “H” level of the polarity switching signal POL are set to the common voltage potential V H ,
A level shift circuit 24 for level-shifting the “L” level to the common voltage potential V L and outputting the common voltage potential V L;
4 is the common voltage potential V H , the common voltage potential V L , and the common voltage potential V L is the common voltage potential V H, which outputs the common voltage potential V H to the output terminal 4, and the output potential V of the adder 21. It has a capacitor C1 for holding H and a capacitor C2 for holding the output potential VL of the operational amplifier 22. The adder 21 includes voltage dividing resistors R1 and R2 that divide the potential between the potentials V1 and V2, an operational amplifier 26 that non-inverts and amplifies the divided potential Vd, and a resistor R that defines the amplification factor thereof.
i and Rf. The operational amplifier 26 is an operational amplifier having a driving capability on the current discharge side shown in FIG. 2, that is, a rising-only operational amplifier in which the slope of the rising waveform of the output sharply rises.
Reference numeral 2 is an operational amplifier having a driving capability on the current sink side shown in FIG. 3, that is, a falling-only operational amplifier in which the slope of the output falling waveform sharply falls.
【００１３】第１電源端子１は加算器２１の第１入力端
である抵抗Ｒ１の一端に接続されている。加算器２１に
おいて、抵抗Ｒ１と抵抗Ｒ２とは他端同士が接続され、
その接続点は演算増幅器２６の非反転入力端に接続され
ている。抵抗Ｒｉは演算増幅器２６の反転入力端と接地
間に接続され、Ｒｆは反転入力端と出力端間に接続され
ている。加算器２１の出力端である演算増幅器２６の出
力端はＣＭＯＳ出力回路２５のＰＭＯＳトランジスタＱ
ｐのソースに接続されている。第２電源端子２は演算増
幅器２２の非反転入力端に接続され、演算増幅器２２の
出力端は加算器２１の第２入力端である抵抗Ｒ２の一端
と、ＣＭＯＳ出力回路２５のＮＭＯＳトランジスタＱｎ
のソースとに接続されている。制御端子３はインバータ
２３の入力端に接続されており、インバータ２３の出力
端はレベルシフト回路２４の入力端に接続されている。
レベルシフト回路２４の電源入力端は加算器２１の出力
端と演算増幅器２２の出力端間に接続されている。レベ
ルシフト回路２４の出力端はＣＭＯＳ出力回路２５の入
力端に接続されている。ＣＭＯＳ出力回路２５の出力端
は出力端子４に接続されている。コンデンサＣ１は加算
器２１の出力端と接地間に、コンデンサＣ２は演算増幅
器２２の出力端と接地間にそれぞれ接続されている。The first power supply terminal 1 is connected to one end of a resistor R1 which is the first input end of the adder 21. In the adder 21, the other ends of the resistors R1 and R2 are connected to each other,
The connection point is connected to the non-inverting input terminal of the operational amplifier 26. The resistor Ri is connected between the inverting input terminal of the operational amplifier 26 and ground, and the Rf is connected between the inverting input terminal and the output terminal. The output terminal of the operational amplifier 26, which is the output terminal of the adder 21, is the PMOS transistor Q of the CMOS output circuit 25.
connected to the source of p. The second power supply terminal 2 is connected to the non-inverting input terminal of the operational amplifier 22, and the output terminal of the operational amplifier 22 has one end of the resistor R2, which is the second input terminal of the adder 21, and the NMOS transistor Qn of the CMOS output circuit 25.
Connected to the source of. The control terminal 3 is connected to the input end of the inverter 23, and the output end of the inverter 23 is connected to the input end of the level shift circuit 24.
The power input terminal of the level shift circuit 24 is connected between the output terminal of the adder 21 and the output terminal of the operational amplifier 22. The output terminal of the level shift circuit 24 is connected to the input terminal of the CMOS output circuit 25. The output end of the CMOS output circuit 25 is connected to the output terminal 4. The capacitor C1 is connected between the output end of the adder 21 and ground, and the capacitor C2 is connected between the output end of the operational amplifier 22 and ground.
【００１４】この共通電極駆動回路２０の動作を図４を
参照して説明する。第１電源端子１に第１直流電圧Ｖ１
が供給され、第２電源端子２に第２直流電圧Ｖ２が供給
された状態で、制御端子３に極性切り替え信号ＰＯＬ
が、図４（ａ）に示すように、一水平走査期間（１Ｈ）
毎に“Ｈ”レベルと“Ｌ”レベルの繰り返しで供給され
る。演算増幅器２２の出力端の電位は、第２直流電圧Ｖ
２の電位Ｖ２となっており、この電位がコモン電圧ＶＬ
としての電位ＶＬとなる。抵抗Ｒ１の一端の電位は第１
直流電圧Ｖ１の電位Ｖ１であり、抵抗Ｒ２の一端の電位
は第２直流電圧Ｖ２の電位Ｖ２となっており、抵抗Ｒ１
と抵抗Ｒ２との接続点の分圧電位Ｖｄは、式（９）で表
される電位となる。
Ｖｄ＝Ｖ２＋（Ｖ１−Ｖ２）×Ｒ２／（Ｒ１＋Ｒ２）・・・（９）
電圧電位Ｖｄが演算増幅器２６に供給されると、（Ｒｉ
＋Ｒｆ）／Ｒｉ倍に増幅され、演算増幅器２６の出力端
の電位は、式（１０）で表されるコモン電圧ＶＨ として
の電位ＶＨとなる。
ＶＨ＝Ｖｄ×（Ｒｉ＋Ｒｆ）／Ｒｉ・・・（１０）
式（１０）に式（９）を代入すると、電位ＶＨは、式
（１１）で表される。
ＶＨ＝（Ｖ２＋（Ｖ１−Ｖ２）×Ｒ２／（Ｒ１＋Ｒ２））
×（Ｒｉ＋Ｒｆ）／Ｒｉ・・・（１１）
ここで、Ｒ１＝Ｒ２、Ｒｉ＝Ｒｆと設定すると、式（１
１）は式（１２）で表され、電位ＶＨは、電位Ｖ１とＶ
２が加算された電位となる。
ＶＨ＝（Ｖ２＋（Ｖ１−Ｖ２）／２）×２＝Ｖ１＋Ｖ２・・・（１２）The operation of the common electrode drive circuit 20 is shown in FIG.
It will be described with reference to FIG. The first DC voltage V1 is applied to the first power supply terminal 1.
Is supplied, and the second DC voltage V2 is supplied to the second power supply terminal 2.
In this state, the polarity switching signal POL is applied to the control terminal 3.
However, as shown in FIG. 4A, one horizontal scanning period (1H)
It is supplied by repeating "H" level and "L" level every time.
It The potential of the output terminal of the operational amplifier 22 is the second DC voltage V
2 is the potential V2, and this potential is the common voltage VL
Potential V asLBecomes The potential at one end of the resistor R1 is the first
The potential V1 of the DC voltage V1 and the potential of one end of the resistor R2
Is the potential V2 of the second DC voltage V2, and the resistance R1
The divided potential Vd at the connection point between the resistor and the resistor R2 is expressed by the equation (9).
It becomes the electric potential.
Vd = V2 + (V1-V2) × R2 / (R1 + R2) (9)
When the voltage potential Vd is supplied to the operational amplifier 26, (Ri
+ Rf) / Ri times, and the output terminal of the operational amplifier 26
Is the common voltage V expressed by equation (10).H As
Potential VHBecomes
VH= Vd × (Ri + Rf) / Ri (10)
Substituting equation (9) into equation (10), the potential VHIs the expression
It is represented by (11).
VH= (V2 + (V1-V2) * R2 / (R1 + R2))
× (Ri + Rf) / Ri ... (11)
Here, if R1 = R2 and Ri = Rf are set, equation (1
1) is represented by the equation (12), and the potential VHAre potentials V1 and V
2 becomes the added potential.
VH= (V2 + (V1-V2) / 2) * 2 = V1 + V2 (12)
【００１５】この状態で、例えば、５ｋＨｚの高速周期
で“Ｈ”レベルの極性切り替え信号ＰＯＬが供給される
と、インバータ２３を介してレベルシフト回路２４から
極性切り替え信号ＰＯＬが電位ＶＬにレベルシフトされ
てＣＭＯＳ出力回路２５の入力端に供給され、ＰＭＯＳ
トランジスタＱｐがオンして出力端子４からコモン電圧
ＶＨ＝Ｖ１＋Ｖ２が負荷ＣＬに供給される。このとき、
負荷ＣＬに電流を供給する演算増幅器２６が電流吐き出
し側に駆動能力を有する演算増幅器であり、また、コン
デンサＣ１からも負荷ＣＬに電流が供給されるため、出
力Ｖoutの立ち上がり波形の傾きが急峻に立ち上がる。
また、このとき、コンデンサＣ１が接続されていない
と、出力Ｖoutの立ち上がり波形は、図４（ｄ）に示す
ように、オーバーシュートするが、コンデンサＣ１を接
続することによりオーバーシュート電圧を吸収して、図
４（ｃ）に示すように、平滑化された矩形波となる。In this state, when the "H" level polarity switching signal POL is supplied at a high-speed cycle of 5 kHz, for example, the polarity switching signal POL is level-shifted from the level shift circuit 24 to the potential V L via the inverter 23. Is supplied to the input terminal of the CMOS output circuit 25,
Transistor Qp is the common voltage V H = V1 + V2 from the output terminal 4 is turned on is supplied to the load C L. At this time,
An operational amplifier load C L operational amplifier 26 supplies current to have a drive capacity current discharge side, also, since the current supplied to the load C L from capacitor C1, the slope of the rising waveform of the output Vout Stand up sharply.
At this time, if the capacitor C1 is not connected, the rising waveform of the output Vout overshoots as shown in FIG. 4D, but the capacitor C1 is connected to absorb the overshoot voltage. As shown in FIG. 4C, a smoothed rectangular wave is obtained.
【００１６】次に、例えば、５ｋＨｚの高速周期で
“Ｌ”レベルの極性切り替え信号ＰＯＬが供給される
と、レベルシフト回路２２から極性切り替え信号ＰＯＬ
が電位ＶＨ にレベルシフトされてＣＭＯＳ出力回路２５
の入力端に供給され、ＮＭＯＳトランジスタＱｎがオン
して出力端子４からコモン電圧ＶＬ＝Ｖ２が負荷ＣＬに
供給される。このとき、負荷ＣＬからの電流を吸い込む
演算増幅器２２が電流吸い込み側に駆動能力を有する演
算増幅器であり、また、コンデンサＣ２にも負荷ＣＬ か
らの電流が吸い込まれるため、出力Ｖoutの立ち下がり
波形の傾きが急峻に立ち下がる。また、このとき、コン
デンサＣ２が接続されていないと、出力Ｖoutの立ち下
がり波形は、図４（ｄ）に示すように、アンダーシュー
トするが、コンデンサＣ２を接続することによりアンダ
ーシュート電圧を補償して、図４（ｃ）に示すように、
平滑化された矩形波となる。Next, for example, at a high-speed cycle of 5 kHz
The "L" level polarity switching signal POL is supplied.
And the polarity switching signal POL from the level shift circuit 22.
Is the potential VH CMOS output circuit 25 level-shifted to
Is supplied to the input terminal of the NMOS transistor Qn
Output terminal 4 to common voltage VL= V2 is the load CLTo
Supplied. At this time, load CLDraws current from
The operational amplifier 22 has a driving capability on the current sink side.
It is an operational amplifier, and the capacitor C2 also has a load C.L Or
Since the current is absorbed, the output Vout falls
The slope of the waveform falls sharply. Also, at this time,
If the capacitor C2 is not connected, the output Vout falls
As shown in Fig. 4 (d), the spike waveform has an undershoe
However, by connecting the capacitor C2
Compensating the shoot voltage, as shown in FIG.
It becomes a smoothed rectangular wave.
【００１７】以上のように、出力電位Ｖoutは、図４
（ｃ）に示すように、極性切り替え信号ＰＯＬに同期し
て、一水平走査期間（１Ｈ）毎に、極性切り替え信号Ｐ
ＯＬ＝“Ｈ”レベルのときコモン電圧ＶＨ＝Ｖ１＋Ｖ２
と、極性切り替え信号ＰＯＬ＝“Ｌ”レベルのときコモ
ン電圧ＶＬ＝Ｖ２とを交互に出力する矩形波形となる。
例えば、Ｖ１＝４ｖ、Ｖ２＝１ｖとすると、共通電極に
一水平走査期間（１Ｈ）毎に交互に、コモン電圧ＶＨ＝
５ｖ、コモン電圧ＶＬ＝１ｖが印加されることになる。As described above, the output potential Vout is as shown in FIG.
As shown in (c), in synchronization with the polarity switching signal POL, the polarity switching signal P is generated every horizontal scanning period (1H).
When OL = “H” level, common voltage V H = V1 + V2
And a common voltage V L = V2 when the polarity switching signal POL = “L” level is alternately output.
For example, if V1 = 4v and V2 = 1v, the common voltage V H = is alternately applied to the common electrode every horizontal scanning period (1H).
5v and common voltage V L = 1v will be applied.
【００１８】極性切り替え信号ＰＯＬが、例えば、３０
Ｈｚの低速周期で供給された場合も、勿論、図４（ｂ）
に示すように、極性切り替え信号ＰＯＬに同期して、一
水平走査期間（１Ｈ）毎に、極性切り替え信号ＰＯＬ＝
“Ｈ”レベルのときコモン電圧ＶＨ＝Ｖ１＋Ｖ２と、極
性切り替え信号ＰＯＬ＝“Ｌ”レベルのときコモン電圧
ＶＬ＝Ｖ２とを交互に出力する矩形波形となる。The polarity switching signal POL is, for example, 30
Even when supplied at a low frequency cycle of Hz, as shown in FIG.
As shown in, the polarity switching signal POL = in every horizontal scanning period (1H) in synchronization with the polarity switching signal POL =
The rectangular waveform alternately outputs the common voltage V H = V1 + V2 at the “H” level and the common voltage V L = V2 at the polarity switching signal POL = “L” level.
【００１９】次に、本発明の共通電極駆動回路の第２実
施例について、図５を参照して説明する。共通電極駆動
回路３０は、端子として、電池等の電流容量の大きい固
定電源３１からの第１直流電圧Ｖ１がコモン電圧ＶＨと
して供給される第１電源端子１と、第２直流電圧Ｖ２
（Ｖ１＞Ｖ２）が供給される第２電源端子２と、極性切
替え信号ＰＯＬが一水平走査期間毎に“Ｈ”レベルと
“Ｌ”レベルを交互にして供給される制御端子３と、出
力電圧Ｖoutが一水平走査期間毎にコモン電圧ＶＨとＶ
Ｌ（ＶＨ＞ＶＬ）として交互に出力される出力端子４と
を有している。第２電源端子２および制御端子３に供給
される第２直流電圧Ｖ２および極性切り替え信号ＰＯＬ
は、共通電極駆動回路３０の外部からのものでも、また
内部回路で生成されたものでもよい。そして、内部回路
として、第２直流電圧Ｖ２をバッファリングしてコモン
電圧ＶＬとして第２直流電圧Ｖ２の電位Ｖ２を出力する
入力バッファを構成するボルテージフォロア接続の演算
増幅器３２と、極性切替え信号ＰＯＬの反転信号を出力
するインバータ３３と、極性切替え信号ＰＯＬの“Ｈ”
レベルをコモン電圧電位ＶＨ、“Ｌ”レベルをコモン電
圧電位ＶＬにレベルシフトして出力するレベルシフト回
路３４と、レベルシフト回路３４の出力が、コモン電圧
電位ＶＨのときコモン電圧電位ＶＬ、コモン電圧電位Ｖ
Ｌのときコモン電圧電位ＶＨを出力端子４に出力するＣ
ＭＯＳ出力回路３５と、演算増幅器３２の出力電位ＶＬ
を保持するコンデンサＣ２とを有している。演算増幅器
３２は、回路例を図３に示す電流吸い込み側に駆動能力
を有する演算増幅器、すなわち出力の立ち下り波形の傾
きが急峻に立ち下がる立ち下がり専用演算増幅器であ
る。Next, a second embodiment of the common electrode drive circuit of the present invention will be described with reference to FIG. The common electrode drive circuit 30 has, as terminals, a first power supply terminal 1 to which a first DC voltage V1 from a fixed power supply 31 having a large current capacity such as a battery is supplied as a common voltage V H , and a second DC voltage V2.
(V1> V2) is supplied, a control terminal 3 to which the polarity switching signal POL is alternately supplied between "H" level and "L" level for each horizontal scanning period, and an output voltage. Vout is common voltage V H and V for each horizontal scanning period.
L (V H > V L ), and the output terminal 4 which is alternately output. Second DC voltage V2 and polarity switching signal POL supplied to second power supply terminal 2 and control terminal 3
May be external to the common electrode drive circuit 30 or may be generated in an internal circuit. Then, as an internal circuit, a voltage follower-connected operational amplifier 32 that constitutes an input buffer that buffers the second DC voltage V2 and outputs the potential V2 of the second DC voltage V2 as the common voltage VL , and the polarity switching signal POL. Inverter 33 that outputs an inverted signal of the signal and the polarity switching signal POL of "H"
Level shift circuit 34 for level-shifting the level to common voltage potential V H and “L” level to common voltage potential V L , and when the output of level shift circuit 34 is common voltage potential V H L , common voltage potential V
C which outputs the common voltage potential V H to the output terminal 4 when L
Output potential V L of the MOS output circuit 35 and the operational amplifier 32
And a capacitor C2 for holding. The operational amplifier 32 is an operational amplifier having a driving capability on the current sink side shown in FIG. 3, that is, a falling-only operational amplifier in which the slope of the output falling waveform sharply falls.
【００２０】第１電源端子１はＣＭＯＳ出力回路３５の
ＰＭＯＳトランジスタＱｐのソースに接続されている。
第２電源端子２は演算増幅器３２の非反転入力端に接続
され、演算増幅器３２の出力端はＣＭＯＳ出力回路３５
のＮＭＯＳトランジスタＱｎのソースに接続されてい
る。制御端子３はインバータ３３の入力端に接続されて
おり、インバータ３３の出力端はレベルシフト回路３４
の入力端に接続されている。レベルシフト回路３４の電
源入力端は第１電源端子１と演算増幅器３２の出力端間
に接続されている。レベルシフト回路３４の出力端はＣ
ＭＯＳ出力回路３５の入力端に接続されている。ＣＭＯ
Ｓ出力回路３５の出力端は出力端子４に接続されてい
る。コンデンサＣ２は演算増幅器３２の出力端と接地間
にそれぞれ接続されている。The first power supply terminal 1 is connected to the source of the PMOS transistor Qp of the CMOS output circuit 35.
The second power supply terminal 2 is connected to the non-inverting input terminal of the operational amplifier 32, and the output terminal of the operational amplifier 32 is the CMOS output circuit 35.
Of the NMOS transistor Qn. The control terminal 3 is connected to the input terminal of the inverter 33, and the output terminal of the inverter 33 is connected to the level shift circuit 34.
Is connected to the input end of. The power input terminal of the level shift circuit 34 is connected between the first power terminal 1 and the output terminal of the operational amplifier 32. The output terminal of the level shift circuit 34 is C
It is connected to the input terminal of the MOS output circuit 35. CMO
The output terminal of the S output circuit 35 is connected to the output terminal 4. The capacitor C2 is connected between the output terminal of the operational amplifier 32 and the ground.
【００２１】この共通電極駆動回路３０の動作を図４を
参照して説明する。第１電源端子１に第１直流電圧Ｖ１
が供給され、第２電源端子２に第２直流電圧Ｖ２が供給
された状態で、制御端子３に極性切り替え信号ＰＯＬ
が、図４（ａ）に示すように、一水平走査期間（１Ｈ）
毎に“Ｈ”レベルと“Ｌ”レベルの繰り返しで供給され
る。第１電源端子１に供給される第１直流電圧Ｖ１がコ
モン電圧ＶＨとしての電位ＶＨとなる。演算増幅器３２
の出力端の電位は、第２直流電圧Ｖ２の電位Ｖ２となっ
ており、この電位がコモン電圧ＶＬとしての電位ＶＬと
なる。The operation of the common electrode drive circuit 30 will be described with reference to FIG. The first DC voltage V1 is applied to the first power supply terminal 1.
Is supplied, and the second DC voltage V2 is supplied to the second power supply terminal 2, the polarity switching signal POL is supplied to the control terminal 3.
However, as shown in FIG. 4A, one horizontal scanning period (1H)
It is supplied by repeating "H" level and "L" level every time. First DC voltage V1 supplied to the first power supply terminal 1 is the potential V H of the common voltage V H. Operational amplifier 32
The potential at the output end of the potential is the potential V2 of the second DC voltage V2, and this potential is the potential V L as the common voltage V L.
【００２２】この状態で、例えば、５ｋＨｚの高速周期
で“Ｈ”レベルの極性切り替え信号ＰＯＬが供給される
と、インバータ３３を介してレベルシフト回路３４から
極性切り替え信号ＰＯＬが電位ＶＬにレベルシフトされ
てＣＭＯＳ出力回路３５の入力端に供給され、ＰＭＯＳ
トランジスタＱｐがオンして出力端子４からコモン電圧
ＶＨ＝Ｖ１が負荷ＣＬに供給される。このとき、負荷Ｃ
Ｌに電流を供給する固定電源３１が充分な電流能力を有
するため、出力Ｖoutの立ち上がり波形の傾きが急峻に
立ち上がる。また、このとき、第１電源端子１にコンデ
ンサＣ１が接続されていなくても、電池等の電流容量の
大きい固定電源３１からの直接の電圧供給となるため、
出力Ｖoutの立ち上がり波形は、図４（ｄ）に示すよう
な、オーバーシュートはしなく、図４（ｃ）に示す平滑
化された矩形波となる。In this state, when the "H" level polarity switching signal POL is supplied at a high-speed cycle of 5 kHz, for example, the polarity switching signal POL is level-shifted from the level shift circuit 34 to the potential V L via the inverter 33. Is supplied to the input terminal of the CMOS output circuit 35,
The transistor Qp is turned on, and the common voltage V H = V1 is supplied to the load C L from the output terminal 4. At this time, load C
Since the fixed power supply 31 that supplies current to L has sufficient current capability, the slope of the rising waveform of the output Vout rises sharply. Further, at this time, even if the capacitor C1 is not connected to the first power supply terminal 1, the voltage is directly supplied from the fixed power supply 31 having a large current capacity such as a battery.
The rising waveform of the output Vout becomes a smoothed rectangular wave shown in FIG. 4C without overshoot as shown in FIG. 4D.
【００２３】次に、例えば、５ｋＨｚの高速周期で
“Ｌ”レベルの極性切り替え信号ＰＯＬが供給される
と、レベルシフト回路１２から極性切り替え信号ＰＯＬ
が電位ＶＨ にレベルシフトされてＣＭＯＳ出力回路３５
の入力端に供給され、ＮＭＯＳトランジスタＱｎがオン
して出力端子４からコモン電圧ＶＬ＝Ｖ２が負荷ＣＬに
供給される。このとき、負荷ＣＬからの電流を吸い込む
演算増幅器３２が電流吸い込み側に駆動能力を有する演
算増幅器であり、また、コンデンサＣ２にも負荷ＣＬ か
らの電流が吸い込まれるため、出力Ｖoutの立ち下がり
波形の傾きが急峻に立ち下がる。また、このとき、コン
デンサＣ２が接続されていないと、出力Ｖoutの立ち下
がり波形は、図４（ｄ）に示すように、アンダーシュー
トするが、コンデンサＣ２を接続することによりアンダ
ーシュート電圧を補償して、図４（ｃ）に示すように、
平滑化された矩形波となる。Next, for example, at a high-speed cycle of 5 kHz
The "L" level polarity switching signal POL is supplied.
And the polarity switching signal POL from the level shift circuit 12.
Is the potential VH CMOS output circuit 35 level-shifted to
Is supplied to the input terminal of the NMOS transistor Qn
Output terminal 4 to common voltage VL= V2 is the load CLTo
Supplied. At this time, load CLDraws current from
The operational amplifier 32 has a driving capability on the current sink side.
It is an operational amplifier, and the capacitor C2 also has a load C.L Or
Since the current is absorbed, the output Vout falls
The slope of the waveform falls sharply. Also, at this time,
If the capacitor C2 is not connected, the output Vout falls
As shown in Fig. 4 (d), the spike waveform has an undershoe
However, by connecting the capacitor C2
Compensating the shoot voltage, as shown in FIG.
It becomes a smoothed rectangular wave.
【００２４】以上のように、出力電位Ｖoutは、図４
（ｃ）に示すように、極性切り替え信号ＰＯＬに同期し
て、一水平走査期間（１Ｈ）毎に、極性切り替え信号Ｐ
ＯＬ＝“Ｈ”レベルのときコモン電圧ＶＨ＝Ｖ１と、極
性切り替え信号ＰＯＬ＝“Ｌ”レベルのときコモン電圧
ＶＬ＝Ｖ２とを交互に出力する矩形波形となる。例え
ば、Ｖ１＝５ｖ、Ｖ２＝１ｖとすると、共通電極に一水
平走査期間（１Ｈ）毎に交互に、コモン電圧ＶＨ＝５
ｖ、コモン電圧ＶＬ＝１ｖが印加されることになる。As described above, the output potential Vout is as shown in FIG.
As shown in (c), in synchronization with the polarity switching signal POL, the polarity switching signal P is generated every horizontal scanning period (1H).
The rectangular waveform alternately outputs the common voltage V H = V1 when OL = “H” level and the common voltage V L = V2 when the polarity switching signal POL = “L” level. For example, if V1 = 5v and V2 = 1v, the common voltage V H = 5 is alternately applied to the common electrode every horizontal scanning period (1H).
v, the common voltage V L = 1v is applied.
【００２５】極性切り替え信号ＰＯＬが、例えば、３０
Ｈｚの低速周期で供給された場合も、勿論、第１実施例
と同様に、図４（ｂ）に示すように、極性切り替え信号
ＰＯＬに同期して、一水平走査期間（１Ｈ）毎に、極性
切り替え信号ＰＯＬ＝“Ｈ”レベルのときコモン電圧Ｖ
Ｈ＝Ｖ１と、極性切り替え信号ＰＯＬ＝“Ｌ”レベルの
ときコモン電圧ＶＬ＝Ｖ２とを交互に出力する矩形波形
となる。The polarity switching signal POL is, for example, 30
Even when supplied at a low frequency cycle of Hz, as in the first embodiment, of course, as shown in FIG. 4B, in synchronization with the polarity switching signal POL, every horizontal scanning period (1H), Common voltage V when the polarity switching signal POL = "H" level
The rectangular waveform alternately outputs H = V1 and the common voltage V L = V2 when the polarity switching signal POL = “L” level.
【００２６】[0026]
【発明の効果】以上説明したように、本発明によって、
制御信号が低速周期でも高速周期でも、制御信号に同期
して、第１レベルの電位ＶＨと第２レベルの電位Ｖ
Ｌ（ＶＨ＞ＶＬ）とを交互に、急峻な立ち上がり、立ち
下がり波形の傾きで、かつオーバーシュートおよびアン
ダーシュートしない平滑な矩形波形で容量性負荷に供給
することができる。また、加算器に用いられる演算増幅
器は、立ち上がり波形に対する駆動能力、入力バッファ
として用いられる演算増幅器は、立ち下がり波形に対す
る駆動能力を有しておればよいので、演算増幅器の消費
電流を小さくすることができる。As described above, according to the present invention,
Regardless of whether the control signal is in a low speed cycle or a high speed cycle, the first level potential V H and the second level potential V H are synchronized with the control signal.
L (V H > V L ) can be alternately supplied to the capacitive load with a steep rising and falling waveform slope and a smooth rectangular waveform without overshoot and undershoot. Further, the operational amplifier used for the adder needs to have a driving capability with respect to the rising waveform, and the operational amplifier used as an input buffer has a driving capability with respect to the falling waveform. Therefore, the current consumption of the operational amplifier should be reduced. You can
【図１】 本発明の第１実施例の共通電極駆動回路の回
路図。FIG. 1 is a circuit diagram of a common electrode drive circuit according to a first embodiment of the present invention.
【図２】 図１の共通電極駆動回路に用いられる立ち上
がり専用演算増幅器の回路図。FIG. 2 is a circuit diagram of a rising-only operational amplifier used in the common electrode driving circuit of FIG.
【図３】 図１の共通電極駆動回路に用いられる立下り
専用演算増幅器の回路図。FIG. 3 is a circuit diagram of a falling-only operational amplifier used in the common electrode drive circuit of FIG.
【図４】 図１の共通電極駆動回路の動作を説明するタ
イミングチャート。FIG. 4 is a timing chart explaining the operation of the common electrode drive circuit of FIG.
【図５】 本発明の第２実施例の共通電極駆動回路の回
路図。FIG. 5 is a circuit diagram of a common electrode drive circuit according to a second embodiment of the present invention.
【図６】 従来の共通電極駆動回路の回路図。FIG. 6 is a circuit diagram of a conventional common electrode drive circuit.
【図７】 図６の共通電極駆動回路の動作を説明するタ
イミングチャート。7 is a timing chart explaining the operation of the common electrode drive circuit of FIG.
２０、３０ 共通電極駆動回路 ２１ 加算器 ３１ 固定電源 ２２、３２ 演算増幅器（入力バッファ） ２３、３３ インバータ ２４、３４ レベルシフト回路 ２５、３５ ＣＭＯＳ出力回路 ２６ 演算増幅回路（非反転増幅回路） 20, 30 Common electrode drive circuit 21 adder 31 fixed power supply 22, 32 Operational amplifier (input buffer) 23, 33 Inverter 24, 34 level shift circuit 25, 35 CMOS output circuit 26 Operational amplifier circuit (non-inverting amplifier circuit)
フロントページの続き Ｆターム(参考） 2H093 NC03 NC18 NC34 ND39 ND58 5C006 AC25 AC26 BB16 BF25 BF33 BF37 FA14 FA37 FA47 GA02 5C080 AA10 BB05 DD26 DD30 FF11 JJ03 JJ04 Continued front page F-term (reference) 2H093 NC03 NC18 NC34 ND39 ND58 5C006 AC25 AC26 BB16 BF25 BF33 BF37 FA14 FA37 FA47 GA02 5C080 AA10 BB05 DD26 DD30 FF11 JJ03 JJ04
Claims (3)
ＶＬ（ＶＨ＞ＶＬ）とを交互に容量性負荷に供給する容
量性負荷駆動回路において、 第１直流電圧Ｖ１と第２直流電圧Ｖ２（Ｖ１＞Ｖ２）と
を加算して第１レベルの電位ＶＨ＝Ｖ１＋Ｖ２として出
力する立ち上がり専用演算増幅器を含む加算器と、 第２直流電圧Ｖ２をバッファリングして第２レベルの電
位ＶＬ＝Ｖ２として出力するボルテージフォロア接続の
立ち下がり専用演算増幅器と、 制御信号に基づき、加算器の出力と立ち下がり専用演算
増幅器の出力とを交互に出力するＣＭＯＳ出力回路と、 加算器の出力電位を保持するコンデンサと、 立ち下がり専用演算増幅器の出力電位を保持するコンデ
ンサとを有することを特徴とする容量性負荷駆動回路。1. A capacitive load drive circuit for alternately supplying a first level potential V H and a second level potential V L (V H > V L ) to a capacitive load. An adder including a rising-only operational amplifier that adds the second DC voltage V2 (V1> V2) and outputs it as a first level potential V H = V1 + V2; and a second level that buffers the second DC voltage V2. A voltage-follower-connected falling-only operational amplifier that outputs the potential V L = V2, a CMOS output circuit that alternately outputs the output of the adder and the falling-only operational amplifier based on a control signal, and an adder A capacitive load drive circuit having a capacitor for holding the output potential of the above, and a capacitor for holding the output potential of the falling-only operational amplifier.
ＶＬ（ＶＨ＞ＶＬ）とを交互に容量性負荷に供給する容
量性負荷駆動回路において、 第１直流電圧Ｖ１を第１レベルの電位ＶＨ＝Ｖ１として
供給する固定電源と、 第２直流電圧Ｖ２をバッファリングして第２レベルの電
位ＶＬ＝Ｖ２として出力するボルテージフォロア接続の
立ち下がり専用演算増幅器と、 制御信号に基づき、固定電源からの供給電圧と立ち下が
り専用演算増幅器の出力とを交互に出力するＣＭＯＳ出
力回路と、 演算増幅器の出力電位ＶＬを保持するコンデンサとを有
することを特徴とする容量性負荷駆動回路。2. A capacitive load drive circuit for alternately supplying a first level potential V H and a second level potential V L (V H > V L ) to a capacitive load, wherein a first DC voltage V1 is applied. A fixed power supply for supplying the first level potential V H = V1, a falling-only operational amplifier for buffering the second DC voltage V2 and outputting the second level potential V L = V2, and a control A CMOS output circuit that alternately outputs a supply voltage from a fixed power supply and an output of a falling-only operational amplifier based on a signal, and a capacitor that holds an output potential V L of the operational amplifier. Load drive circuit.
あることを特徴とする請求項１または請求項２記載の容
量性負荷駆動回路。3. The capacitive load drive circuit according to claim 1 or 2, wherein the capacitive load is a common electrode of a display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304915A JP2003108097A (en) | 2001-10-01 | 2001-10-01 | Capacitive load driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304915A JP2003108097A (en) | 2001-10-01 | 2001-10-01 | Capacitive load driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003108097A true JP2003108097A (en) | 2003-04-11 |
| JP2003108097A5 JP2003108097A5 (en) | 2005-03-17 |
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ID=19124777
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001304915A Pending JP2003108097A (en) | 2001-10-01 | 2001-10-01 | Capacitive load driving circuit |
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| Country | Link |
|---|---|
| JP (1) | JP2003108097A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006317943A (en) * | 2005-05-09 | 2006-11-24 | Lg Electronics Inc | Plasma display apparatus |
| US10839767B2 (en) | 2018-12-11 | 2020-11-17 | Seiko Epson Corporation | Display driver, electro-optical device, and electronic apparatus |
-
2001
- 2001-10-01 JP JP2001304915A patent/JP2003108097A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10839767B2 (en) | 2018-12-11 | 2020-11-17 | Seiko Epson Corporation | Display driver, electro-optical device, and electronic apparatus |
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