JP2003091565A

JP2003091565A - データ転送アーキテクチャ構成の決定方法およびその性能見積り方法

Info

Publication number: JP2003091565A
Application number: JP2001285607A
Authority: JP
Inventors: Yoichiro Mae; 洋一郎前
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-09-19
Filing date: 2001-09-19
Publication date: 2003-03-28

Abstract

(57)【要約】【課題】論理システムのデータ転送アーキテクチャの
構成方法を提供し、さらに、その構成での処理性能、面
積、消費電力を見積る方法を提供する。【解決手段】１０１の論理システム全体をプログラム
言語にて記述した論理システム記述と１０２の分割情報
から、１０３でシミュレートしてデータ転送情報を収集
する。この１０４のデータ転送情報と１０５のデータ転
送アーキテクチャデータベースからブロック間のデータ
転送アーキテクチャを１０６によって選択して、論理シ
ステム全体のデータ転送アーキテクチャを決定する。さ
らに、処理ブロック毎の処理性能情報、面積情報、消費
電力情報、および、データ転送アーキテクチャ毎の処理
性能情報、面積情報、消費電力情報から、論理システム
全体の処理性能、面積、消費電力を見積る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理システムの全
体アーキテクチャ構成設計時に、処理ブロック間のデー
タ転送アーキテクチャを決定する方法ないし装置並びに
論理システム全体の性能を見積る方法、装置を提供する
ものである。

【０００２】

【従来の技術】一般に、論理システムは、いくつかの要
素から構成され、各構成要素間がデータ転送路で接続さ
れる。この構成要素はプロセッサ上で動作するソフトウ
ェアで実現される事もあれば、専用ハードウェアで実現
される事もある。通常、データ保持や、データ転送の効
率を高めシステム全体としてより高い処理性能を得るた
めの構成と、論理システム全体の実現面積、実現時の消
費電力を考慮し、求めるシステムに適したデータ転送ア
ーキテクチャが決定される。このデータ転送アーキテク
チャは共有バスを介しての共有メモリの場合や、専用線
で接続されたレジスタ、専用メモリ、バッファメモリが
考えられる。

【０００３】従来、データ転送アーキテクチャを含む論
理システム全体のアーキテクチャ設計は、設計者の経験
等に基づき人手により行われていた。また、論理システ
ム全体の処理性能を見積るために、人手により決定され
た論理システム全体のアーキテクチャに基づいて、プロ
セッサ上で動作するソフトウェアで実現される部分のシ
ミュレーションモデル、専用ハードウェアで実現される
部分のシミュレーションモデル、データ転送のシミュレ
ーションモデルをそれぞれ作成し、これらをを接続して
論理システム全体のシミュレーションモデルを作成し、
このシミュレーションモデルを用いて論理システム全体
をシミュレートすることにより、全体の処理性能見積り
を行なっていた。

【０００４】他に、論理システム全体の処理性能を見積
るための方法が特開平９−１６６４２号公報に開示され
ている。これは、人手によりあらかじめ決定された論理
システム全体の構成である演算装置、記憶装置、これら
を接続するデータ転送路のアーキテクチャと、要求仕様
となるアプリケーションプログラムを入力し、アプリケ
ーションプログラムを分岐に依存して分割し、アプリケ
ーションプログラムの分割された各部をあらかじめ入力
されたアーキテクチャのハードウェア構成における並列
性に着目してスケジューリングしてアプリケーションプ
ログラムの各部をシミュレートすることにより、システ
ム全体の処理性能見積りを行なうものである。

【０００５】また、面積見積りは各処理ブロックを、ハ
ードウェア実現ではハードウェアの面積、ソフトウェア
実現ではプロセッサの面積と処理を実現するプログラム
メモリの面積とデータ転送アーキテクチャの面積により
求められていた。消費電力は、ハードウェア実現ではハ
ードウェアの消費電力モデル、ソフトウェア実現ではプ
ロセッサの消費電力モデルとプログラムメモリの消費電
力モデルとデータ転送アーキテクチャの消費電力モデル
により、シミュレーションにより求められていた。

【０００６】

【発明が解決しようとする課題】ところで、上記の方法
では、設計者の設計に係る論理システムに対して、その
データ転送アーキテクチャの良否を判断すること、乃至
は判断の指標を提供することは可能であるものの、最適
のデータ転送アーキテクチュアを設計者に対して提案す
るまでには至っていない。よく知られているように、デ
ータ転送アーキテクチャがシステム全体の性能に与える
影響は極めて大きいものであるが、上記従来の方法で
は、設計者が様々な論理システムのデータ転送アーキテ
クチャを設計し、その各々について性能見積もりをする
という手法で無いと、最適のものが得られないのであ
る。そのため、設計者に、過度な負担を強いるものであ
る。

【０００７】加えて、上記のシミュレーションによる性
能見積り方法では、処理ブロック毎のシミュレーション
モデル、プロセッサのシミュレーションモデル、プログ
ラムメモリのシミュレーションモデル、データ転送アー
キテクチャのシミュレーションモデルというように各要
素個別にシミュレーションモデルを用いているために、
論理システム全体を構成する各要素のシミュレーション
モデルを開発せねばなず、データ転送アーキテクチャを
新たに設計した場合、そのデータ転送アーキテクチャに
あわせたシミュレーションモデルを新たに開発する必要
があり、シミュレーションモデル開発に工数がかかると
いう課題がある。さらに、性能見積りの度にシミュレー
ションをする必要が有るためシミュレーション時間がか
かるという課題も有る。

【０００８】さらに、論理システムの各処理ブロックの
実現方法として、ソフトウェア実現とするか、ハードウ
ェア実現とするかの妥当性を評価するためには、各処理
ブロックの実現方法に応じたシミュレーションモデルを
新たに開発して、再度シミュレーションを行う必要が有
り、シミュレーションモデルの開発工数が大きくなると
いう課題が有る。

【０００９】また、論理システム全体として最適なアー
キテクチャを構成するためには、様々なデータ転送アー
キテクチャとその処理時間、面積、消費電力を総合的に
判断し、求める仕様に最適なアーキテクチャを決定する
必要があるが、上記の従来方法では、総合的な判断を行
うための指標の提供はできない。本発明は、かかる点に
鑑みてなされたものであり、その目的は、論理システム
全体を記述した論理システム記述と処理ブロック分割情
報から、論理システム記述の段階でのシミュレーション
により、処理ブロック間のデータ転送情報を収集し、そ
のデータ転送情報に基づいて、実現可能な論理システム
のデータ転送アーキテクチャ構成の候補を設計者に示
し、最適で効率的なデータ転送アーキテクチャを早期に
設計するのを助ける方法ないし装置を提供するものであ
る。

【００１０】また、決定したデータ転送アーキテクチャ
に基づいた論理システム全体の性能を高速に求め、決定
したデータ転送アーキテクチャの良否を判断する指標を
設計者に早期に提示する方法ないし装置を提供するもの
である。さらに、決定したデータ転送アーキテクチャに
基づき、論理システムの各処理をプロセッサと、プロセ
ッサ上で動作するプログラムで実現するソフトウェア実
現と、専用のハードウェアで実現する専用ハードウェア
実現とから実現方法を選択し、その実現方法における論
理システム全体の処理性能を高速に求め、決定したデー
タ転送アーキテクチャに加えて、各処理ブロックのソフ
トウェア実現／ハードウェア実現の選択の良否を判断す
る指標を設計者に早期に提示する装置ないし方法を提供
するものである。

【００１１】また、データ転送アーキテクチャ、および
処理ブロックの実現手段に応じた論理システム全体の性
能である処理時間、面積、消費電力等の性能見積りを高
速に行い、求める仕様に最適な論理システム全体として
のアーキテクチャ、処理ブロックの実現方法の指標を早
期に設計者に提示する方法ないし装置を提供するもので
ある。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明のデータ転送アーキテクチャ構成の決定方法
は、プログラミング言語を用いて記述された論理シス
テム記述と論理システムの処理ブロック分割情報から論
理システム全体をシミュレートする動作シミュレーショ
ン手段と、動作シミュレーション中に各処理ブロック
間のデータ転送情報を収集するデータ転送情報収集手段
と、論理システムの構成に利用可能なデータ転送アー
キテクチャのデータベースとを備えたシステムを用い、
前記データ転送情報収集手段により収集されたデータ
転送情報を元に前記データ転送アーキテクチャデータベ
ースから各処理ブロック間のデータ転送アーキテクチャ
を選択して、論理システム全体のデータ転送アーキテ
クチャの構成を決定することを特徴とする。

【００１３】具体的に論理システムのデータ転送アーキ
テクチャ構成決定方法では、プログラミング言語を用い
て記述した論理システム記述と論理システムの処理ブロ
ック分割情報から論理システム全体をシミュレートして
各処理ブロック間のデータ転送情報を収集し、選択可能
なデータ転送アーキテクチャの情報が格納されているデ
ータ転送アーキテクチャデータベースから、収集したデ
ータ転送情報を元に論理システムのデータ転送アーキテ
クチャを選択し、論理システム全体のデータ転送アーキ
テクチャの構成を決定する事を特徴とする。

【００１４】また、本発明のデータ転送アーキテクチャ
の性能見積り方法は、プログラミング言語を用いて記
述された論理システム記述と論理システムの処理ブロッ
ク分割情報から論理システム全体をシミュレートしなが
ら、その動作シミュレーション中に各処理ブロック間の
データ転送情報を収集するデータ転送情報収集手段と、
論理システムの構成に利用可能なデータ転送アーキテ
クチャのデータベースと、処理ブロック間のデータ転
送情報と前記データ転送アーキテクチャデータベースが
格納するデータ転送アーキテクチュアとから各処理ブロ
ック間の並列性を抽出する並列性抽出手段と、抽出され
た並列性情報から各処理ブロックをスケジューリングす
るスケジューリング手段とを備えたシステムを用いて、
各処理ブロックの性能情報と前記スケジューリング手
段のスケジューリング結果から論理システム全体の性能
を見積ることを特徴としている。

【００１５】具体的に論理システムの性能見積り方法で
は、決定した処理ブロック間のデータ転送アーキテクチ
ャから各処理ブロック間の並列性を抽出し、並列性情報
から各処理ブロックをスケジューリングし、あらかじめ
見積られている各処理ブロックの性能とスケジューリン
グ結果から論理システム全体の性能を見積ることを特徴
とする。

【００１６】この場合において、各処理ブロックの実現
方法を、プロセッサとプロセッサ上で動作するソフトウ
ェアで実現するソフトウェア実現と専用のハードウェア
で実現する場合専用ハードウェア実現から選択し、選択
した実現手段に応じた各処理ブロックの性能情報から論
理システム全体の性能を見積ることができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を用いて説明する。（第１の実施の形態）《全体構成》図１は第１の実施の形態における論理シス
テムのデータ転送アーキテクチャ構成方法を示す機能ブ
ロックである。

【００１８】図中、１０１は論理システム全体をプログ
ラム言語にて記述した論理システム記述である。１０２
は論理システム記述の処理ブロックの分割情報を記述し
たブロック分割情報である。１０３は論理システム記述
１０１とブロック分割情報１０２を用いて、処理ブロッ
ク間のデータ転送の情報を収集するデータ転送情報収集
手段である。１０４は論理システム記述全体のシミュレ
ーションを行う動作シミュレーション手段であり、１０
５はシミュレーション中に各処理ブロック間のデータ転
送の情報を収集するデータ転送情報収集手段である。１
０６は、データ転送情報収集手段１０５により収集され
たブロック間のデータ転送情報である。１０７は論理シ
ステムにおいて利用可能なデータ転送アーキテクチャの
データベースであり、あらかじめ用意されている。１０
８はデータ転送情報１０６を元に、データ転送アーキテ
クチャデータベース１０７からブロック間のデータ転送
アーキテクチャを選択するデータ転送アーキテクチャ選
択手段であり、１０９は論理システムの各ブロック間の
データ転送アーキテクチャの情報である。

【００１９】図１５は第１の実施の形態に係る発明であ
るデータ転送アーキテクチャ装置の構成方法を処理する
システム（ハードウェア構成）の一例を示しており、図
１５において、１５０１はあらゆる情報をみるためのデ
ィスプレイ装置、１５０２は設計者があらゆる情報を入
力するためのキーボード、１５０３はデータ転送アーキ
テクチャ構成決定方法のあらゆる処理を行う中央演算処
理装置、１５０４はデータ転送アーキテクチャ装置の構
成方法における情報を格納する記憶装置である。

【００２０】《評価対象としての論理システム》図２
は、性能評価の対象となる論理システム全体をプログラ
ム言語にて記述した例を示している。図から理解される
ように、本論理システムはＣ言語を用いて記述されてい
る。プログラム文中、１行目から９行目はこの論理シス
テムの中で関数間のデータのやり取りに使用されている
変数が宣言されている。論理システムの本体は１３行目
から１９行目のｆｕｎｃｔｉｏｎ群であり、１２行目の
ｒｅａｄｄａｔａ（）と２０行目のｗｒｉｔｅｄａｔａ
（）は論理システムをシミュレートするために必要なテ
ストベンチ関数である。ｒｅａｄｄａｔａ（）関数は、
あらかじめファイルとして用意されているデータをＣ言
語の変数であるｉｎｄａｔａに読み込む関数である。ｗ
ｒｉｔｅｄａｔａ（）関数は、論理システムにおいて処
理されたデータ変数であるｏｕｔｄａｔａをファイルに
保存する関数である。

【００２１】本実施の形態では以後、この図２の論理シ
ステム記述に対して、データ転送アーキテクチャの構成
を順次行なう。図３と図４は図２の論理システム記述の
１３行目にあるｆｕｎｃｔｉｏｎＡ（）と１４行目にあ
るｆｕｎｃｔｉｏｎＢ（）の一例を示している。図３の
ｆｕｎｃｔｉｏｎＡ（）は、ｆｏｒループで繰り返さ
れ、入力データの終了まで処理される。ｒｅａｄｄａｔ
ａ（）関数において、データの終了をあらわす情報が変
数ｉｎｄａｔａに代入されている。ｆｏｒループのイン
デックス変数ｉがインクリメンタルされているため、入
力データであるｉｎｄａｔａから連続的にデータを読み
出す。さらに、シミュレーションにおいてｉｎｄａｔａ
に割り当てられている変数領域に対して、定期的に読み
出しアクセスが行われる。つまり、ｆｕｎｃｔｉｏｎＡ
では、変数ｉｎｄａｔａ、変数ａｔｏｂに、連続的にア
クセスが行われ、アクセスの発生は定期的である。

【００２２】図４のｆｕｎｃｔｉｏｎＢ（）では、ｆｕ
ｎｃｔｉｏｎＡ（）と同じくｆｏｒループで繰り返さ
れ、ａｔｏｂデータの終わりまで処理される。７行目で
変数ａｔｏｂからはデータを読み出している。この読み
出しはｆｏｒループによるものであり、連続的でかつ定
期的にアクセスが発生する。しかし、８行目のｉｆ文に
より、９行目、１０行目、１１行目は定期的には実行さ
れない。ａｔｏｂのデータに、つまり、入力されるデー
タの値に依存してこのｉｆ文は実行されるため、不定期
に９行目、１０行目、１１行目は実行される。ｂｃｍｅ
ｍへの書き込みアクセスは、９行目、１０行目、１４行
目、１５行目で発生しており、また、読み出しアクセス
が１０行目で発生している。つまり、この９行目、１０
行目のアクセスの発生は、８行目のｉｆ文の条件判定が
真の場合のみ発生し、不定期のアクセスとなる。しか
し、変数ｂｃｍｅｍのインデックス変数ｊはアクセスは
不定期ではあるがインクリメントされる値は同じであ
る。このため、９行目のｂｃｍｅｍのデータ領域には連
続的にアクセスが行われる。しかし、１０行目のアクセ
スでは不定期に発生する読み出しアクセスが存在するた
め、ｆｕｎｃｔｉｏｎＢ（）としてはｂｃｍｅｍに対し
てアクセスは不連続となる。

【００２３】《ブロック分割情報》図５が図２の論理シ
ステムのブロック分割情報の一例である。ブロック分割
は、人手により行っても良いし、適切なソフトを用いて
自動することも出来る。図５において、１行目にブロッ
ク数が記述されており、２行目から７行目が各ブロック
の定義である。第２フィールドはブロック名であり、第
３フィールドはこのブロック内に存在する関数名を示し
ている。８行目は論理システム記述中で論理システムと
して実現する必要の無い部分を示している。この例で
は、対象となる論理システム記述をシミュレーションす
るために必要となるデータ読み込みとデータ読み出しの
関数が記述されている。２行目から４行目と６、７行目
では１つのブロックに１つの関数しか含まれないが、５
行目では１つのブロックに２つの関数が含まれている。

【００２４】《ブロック間の変数の接続情報》図１１
は、１０３のデータ転送情報収集手段により作成される
処理ブロックとブロック間の変数の接続情報を表わして
いる。図中、１１０１、１１０２、１１０３、１１０
４、１１０５、１１０６は、それぞれ分割後の処理ブロ
ックであるブロック１、ブロック２、ブロック３、ブロ
ック４、ブロック５、ブロック６に対応する。１１１１
は、ブロック１とブロック２間のデータ転送に用いられ
る変数ａｔｏｂに対応し、１１１２、１１１３は、ブロ
ック２とブロック３の間のデータ転送に用いられる変数
ｂｃｍｅｍｎｕｍとｂｃｍｅｍに対応し、１１１４は、
ブロック３とブロック４の間のデータ転送に使用される
変数ｃｄｍｅｍに対応し、１１１５は、ブロック４とブ
ロック５のデータ転送に使用される変数ｅｆｍｅｍに対
応し、１１１６は、ブロック５とブロック６のデータ転
送に使用される変数ｆｇｍｅｍに対応する。データ転送
情報収集手段により、１１１１、１１１２、１１１３、
１１１４、１１１５、１１１６の変数に対応する部分の
データ転送情報が収集される。図２の変数ｄｅｍｅｍ
や、図３、図４の関数内部変数はブロック間のデータ転
送に用いられる変数ではないためデータ転送情報の収集
対象外である。

【００２５】《データ転送情報》図２の論理システム記
述と図５のブロック分割情報が１０３のデータ転送情報
収集手段に入力される。動作シミュレーション手段１０
４で、図２の論理システムがシミュレーションされ、デ
ータ転送情報収集手段１０５で、ブロック間のデータ転
送情報が収集される。データ転送情報収集手段１０５で
収集されたデータ転送情報の一例を図６に示す。

【００２６】変数名は図２の論理システム記述での変数
名を示している。アクセス方向は各処理ブロックが変数
に対して行ったアクセス種類を示している。このアクセ
ス方向には、ｒｅａｄ、ｗｒｉｔｅ、ｒｅａｄ／ｗｒｉ
ｔｅの３種類がある。ｂｌｏｃｋ１のｉｎｄａｔａ、ａ
ｔｏｂへのアクセスは図３のｆｕｎｃｉｔｉｏｎＡ（）
のシミュレーションによりデータ転送情報が収集され
る。図３の４行目、５行目でｉｎｄａｔａよりデータの
読み出しが行われ、演算の結果が５行目でａｔｏｂに書
き込まれている。ｆｕｎｃｔｉｏｎＡ（）では、ｉｎｄ
ａｔａへの書き込み、ａｔｏｂからの読み出しは行われ
ていない。このため、図６のアクセス方向情報では、ｉ
ｎｄａｔａはｒｅａｄ、ａｔｏｂはｗｒｉｔｅとなって
いる。

【００２７】データ転送量は一連のシミュレーションの
実行により変数を通してブロック間のデータのやり取り
が行われたデータ量である。アクセス系列は変数に対し
て行ったアクセスの順序の規則性を示している。変数に
対して連続的にアクセスされた場合はｓｅｑｕｅｎｔｉ
ａｌとなり、ブロックから変数に対して不連続にアクセ
スされた場合、ｒａｎｄｏｍとなる。図３のｆｕｎｃｔ
ｉｏｎＡ（）では、ｉｎｄａｔａ変数へのアクセスはイ
ンデックス変数ｉを用いて行われている。このインデッ
クス変数ｉはｆｏｒループの最後にインクリメントされ
ており、ｉｎｄａｔａ変数へのアクセスは連続的に行わ
れている。また、ａｔｏｂへのアクセスも同様にインデ
ックス変数ｉに従って連続的に行われている。このため
図６でのｉｎｄａｔａ、ａｔｏｂのアクセス系列の情報
はｓｅｑｕｅｎｔｉａｌとなる。

【００２８】アクセス発生頻度は、各ブロックから変数
にアクセスするイベントの発生の規則性を示している。
アクセス発生頻度は変数に対するアクセスイベントが一
定間隔において発生している場合、ｃｏｎｓｔａｎｔと
なり、不規則にアクセスしていた場合、ｒａｎｄｏｍと
なる。図３のｆｕｎｃｔｉｏｎＡ（）では、ｉｎｄａｔ
ａ変数へのアクセスはインデックス変数ｉを用いて行わ
れている。このインデックス変数ｉはループの最後にイ
ンクリメントされており、ｉｎｄａｔａ変数へのアクセ
スは規則正しく一定間隔でアクセスされている。また、
ａｔｏｂへのアクセスも同様にインデックス変数ｉに従
って規則正しく一定間隔でアクセスが行われている。こ
のため図６でのｉｎｄａｔａ、ａｔｏｂのアクセス発生
頻度情報はｃｏｎｓｔａｎｔとなる。

【００２９】図６のブロック２についてのデータ転送情
報について解説する。ブロック２は、図４に示されるｆ
ｕｎｃｔｉｏｎＢ()を持つ処理ブロックである。ｆｕｎ
ｃｔｉｏｎＢ（）では、ｆｕｎｃｔｉｏｎＡ（）と同じ
くｆｏｒループで繰り返され、ａｔｏｂデータの終わり
まで処理される。７行目で変数ａｔｏｂからはデータを
読み出している。この読み出しはｆｏｒループによるも
のであり、連続的かつ定期的にアクセスが発生する。し
かし、変数ｂｃｍｅｍへのアクセスは定期的には発生し
ていない。書き込みアクセスは、９行目、１０行目、１
４行目、１５行目で発生しており、また、読み出しアク
セスが１０行目で発生している。アクセスの発生は、８
行目のｉｆ文の条件判定が真の場合のみ発生する。条件
判定は入力されたデータから演算された結果値で判定さ
れる。つまり、この条件判定は入力されたデータに依存
して、不定期にアクセスが発生する。変数ｂｃｍｅｍの
インデックス変数ｊは定期的にインクリメントされるた
め、９行目のｂｃｍｅｍのデータ領域には連続的にアク
セスが行われる。しかし、１０行目のインデックス（ｊ
−２）へのアクセスとして不定期に発生する読み出しア
クセスが存在するため、ｆｕｎｃｔｉｏｎＢ（）として
は、ｂｃｍｅｍに対するアクセスは不連続となる。

【００３０】《データ転送アーキテクチャデータベー
ス》次に１０７のデータ転送アーキテクチャデータベー
スに格納されている情報について説明する。図７、図
８、図９、図１０がデータ転送アーキテクチャデータベ
ースに格納されているデータ転送アーキテクチャ情報の
一例である。図７は、データ転送アーキテクチャの１つ
であるＦＩＦＯメモリの情報である。７０１は、ＦＩＦ
Ｏメモリとブロックの接続関係を示した図である。

【００３１】７０２は、ＦＩＦＯメモリを使う場合の制
約情報とデータ転送アーキテクチャとしてＦＩＦＯメモ
リを使った場合のブロック間の並列性情報を示してい
る。７０２は、アクセス方向がブロックＡからＦＩＦＯ
メモリへのｗｒｉｔｅアクセスでアクセス系列がｓｅｑ
ｕｅｎｔｉａｌの場合、かつ、アクセス方向がブロック
ＢからＦＩＦＯメモリへのｒｅａｄアクセスで、アクセ
ス系列がｓｅｑｕｅｎｔｉａｌの場合にのみＦＩＦＯメ
モリを使えることを示している。ブロックＡとＦＩＦＯ
メモリとの間、ブロックＢとＦＩＦＯメモリとの間では
アクセス発生頻度の制約は無い。また、ブロック間の並
列性の情報として、ＦＩＦＯメモリを介してデータが転
送されるブロックＡとブロックＢとの処理の並列性はパ
イプライン処理が可能となることを示している。

【００３２】７０３は、データ転送アーキテクチャとし
てＦＩＦＯメモリを使用する場合の必要メモリ量の評価
式情報が格納されている。ＦＩＦＯメモリの必要メモリ
量は、ブロックＡとブロックＢのアクセス発生頻度に依
存して変化する。ブロックＡおよびブロックＢのアクセ
ス発生頻度がコンスタントの場合は、ブロックＡとブロ
ックＢの処理実行時間とブロックＡとブロックＢのデー
タ転送量から算出される。アクセス発生頻度が両者とも
コンスタントではない場合、必要メモリ量はデータ転送
量となる。

【００３３】７０４は、ＦＩＦＯメモリを使用する場合
の性能パラメータ情報である。処理時間評価式、面積値
計算評価式、消費電力計算評価式が格納されている。処
理時間はＦＩＦＯメモリへのアクセスにおいて必要とな
る処理時間である。各処理ブロックに対してオーバーヘ
ッドとなる処理時間が無いため零となっている。面積評
価式は、７０３に基づいて求められた必要メモリ量から
算出される。消費電力は、ブロックＡまたはブロックＢ
が動作して、ＦＩＦＯメモリとの間でデータのやり取り
をしている動作状態の消費電力評価式と、ブロックＡ、
ブロックＢの両者とも休止し、ＦＩＦＯメモリとしては
待ち状態にある時の消費電力評価式が記載されている。
消費電力についても必要メモリ量に依存している。

【００３４】図８は、データ転送アーキテクチャの１つ
である共有メモリの情報である。８０１は、共有メモリ
とブロックの接続関係を示した図である。８０２は、共
有メモリを使う場合の制約情報とデータ転送アーキテク
チャとして共有メモリを使った場合のブロック間の並列
性情報を示している。共有メモリを使う場合、ブロック
Ａとこの共有メモリの関係、および、ブロックＢと共有
メモリの関係において制約は無い。共有メモリを介して
データが転送されるブロックＡとブロックＢとの処理の
並列性の関係は、シーケンシャル処理となることを示し
ている。

【００３５】８０３は、データ転送アーキテクチャとし
て共有メモリを使用する場合の必要メモリ量の評価式情
報が格納されている。共有メモリでは、ブロックＡとブ
ロックＢのアクセス系列、アクセス発生頻度に関係な
く、データ転送量から算出される。８０４は、共有メモ
リを使用する場合の性能パラメータ情報である。処理時
間評価式、面積値計算評価式、消費電力計算評価式が格
納されている。処理時間は、共有メモリへのアクセスに
おいて必要となる処理時間である。各処理ブロックに対
してオーバーヘッドとなる処理時間が無いため零となっ
ている。面積評価式は、８０３に基づいて求められた必
要メモリ量から算出される。消費電力は、ブロックＡま
たはブロックＢが動作して、共有メモリとの間でデータ
のやり取りをしている動作状態の消費電力評価式と、ブ
ロックＡ、ブロックＢの両者とも休止し、共有メモリと
しては待ち状態にある時の消費電力評価式が記載されて
いる。消費電力についても必要メモリ量に依存してい
る。

【００３６】図９は、データ転送アーキテクチャの１つ
であるバンクメモリの情報である。９０１は、バンクメ
モリとブロックの接続関係を示した図である。９１１
は、バンクメモリであり、内部に２つのメモリをもつ。
９１２は、どちらのメモリを使うかを切り替えるセレク
タである。９０２は、バンクメモリを使う場合の制約情
報とデータ転送アーキテクチャとしてバンクメモリを使
った場合のブロック間の並列性情報を示している。バン
クメモリを使う場合、ブロックＡとこのバンクメモリの
関係、および、ブロックＢとバンクメモリの関係におい
て制約は無い。バンクメモリを介してデータが転送され
るブロックＡとブロックＢとの処理の並列性の関係はパ
ラレルで同時並列処理が可能であることを示している。

【００３７】９０３は、データ転送アーキテクチャとし
てバンクメモリを使用する場合の必要メモリ量の評価式
情報が格納されている。バンクメモリでは、ブロックＡ
とブロックＢのアクセス系列、アクセス発生頻度に関係
なく、データ転送量から算出され、データ転送量の２倍
のメモリ量が必要である。９０４は、バンクメモリを使
用する場合の性能パラメータ情報である。処理時間評価
式、面積値計算評価式、消費電力計算評価式が格納され
ている。処理時間はバンクメモリへのアクセスにおいて
必要となる処理時間である。各処理ブロックに対してオ
ーバーヘッドとなる処理時間が無いため零となってい
る。面積評価式は、９０３に基づいて求められた必要メ
モリ量から算出される。消費電力は、ブロックＡまたは
ブロックＢが動作して、バンクメモリとの間でデータの
やり取りをしている動作状態の消費電力評価式と、ブロ
ックＡ、ブロックＢの両者とも休止し、バンクメモリと
しては待ち状態にある時の消費電力評価式が記載されて
いる。消費電力についても必要メモリ量に依存してい
る。

【００３８】図１０は、データ転送アーキテクチャの１
つであるバッファメモリの情報である。１００１は、共
有メモリとブロックの接続関係を示した図である。１０
０２は、共有メモリを使う場合の制約情報とデータ転送
アーキテクチャとしてバッファメモリを使った場合の、
ブロック間の並列性情報を示している。１００２は、ア
クセス方向がブロックＡからバッファメモリへのｗｒｉ
ｔｅアクセス、かつ、アクセス方向がブロックＢからバ
ッファメモリへのｒｅａｄアクセスのみバッファメモリ
を使えることを示している。ブロックＡとバッファメモ
リとの間、ブロックＢとバッファメモリとの間ではアク
セス系列、アクセス発生頻度の制約は無い。また、ブロ
ック間の並列性の情報として、バッファメモリを介して
データが転送されるブロックＡとブロックＢとの処理の
並列性はシーケンシャル処理をする必要がある事を示し
ている。

【００３９】１００３は、データ転送アーキテクチャと
してバッファメモリを使用する場合の必要メモリ量の評
価式情報が格納されている。バッファメモリでは、ブロ
ックＡとブロックＢのアクセス系列、アクセス発生頻度
に関係なく、データ転送量から算出される。１００４
は、バッファメモリを使用する場合の性能パラメータ情
報である。処理時間評価式、面積値計算評価式、消費電
力計算評価式が格納されている。処理時間は、バッファ
メモリへのアクセスにおいて必要となる処理時間であ
る。書き込みにおいてはデータ転送の１単位毎に必要と
なる処理時間が記載されている。読み出しのオーバーヘ
ッドとなる処理時間は無いため零となっている。面積評
価式は、１００３に基づいて求められた必要メモリ量か
ら算出される。消費電力は、ブロックＡまたはブロック
Ｂが動作して、バッファメモリとの間でデータのやり取
りをしている動作状態の消費電力評価式と、ブロック
Ａ、ブロックＢの両者とも休止し、バッファメモリとし
ては待ち状態にある時の消費電力評価式が記載されてい
る。消費電力についても必要メモリ量に依存している。

【００４０】《データ転送アーキテクチャ選択手段》図
１２は、１０８のデータ転送アーキテクチャ選択手段に
おいて作成される情報を示している。これは図６のデー
タ転送情報から作成される。変数名毎にアクセスするブ
ロック名、アクセス方向、アクセス系列、アクセス発生
頻度がリストアップされる。

【００４１】図１３は、図１２の情報を元に、データ転
送アーキテクチャデータベースより、各変数毎に選択す
ることができるデータ転送アーキテクチャ候補をリスト
アップした例を示している。図１２からわかるように、
ａｔｏｂ変数はブロック１から連続的定期的に書き込ま
れ、ブロック２から連続的定期的に読み出されている。
このためＦＩＦＯメモリの条件を満たすためＦＩＦＯメ
モリを選択することが可能である。同様に共有メモリ、
バンクメモリ、バッファメモリが選択可能であり、図１
３では、ａｔｏｂ変数にこれら４つのデータ転送アーキ
テクチャの選択が可能となっている。ｂｃｍｅｍ変数
は、ブロック２からランダムに読み書きが行われ、ブロ
ック３からもランダムに読み書きが行われている。この
ため、ｂｃｍｅｍ変数のデータ転送アーキテクチャは、
共有メモリとバンクメモリの２つのみが候補となる。同
様にｂｃｍｅｍｎｕｍ、ｃｄｍｅｍ、ｅｆｍｅｍ、ｆｇ
ｍｅｍのデータ転送アーキテクチャの候補がリストアッ
プされている。設計者はこれらの候補の中からデータ転
送アーキテクチャを選択する。データ転送アーキテクチ
ャとして選択可能な候補の中から、設計者が使用するデ
ータ転送アーキテクチャを選択し、そのデータ転送アー
キテクチャに使用するメモリの番号を設計者選択欄に入
力する。メモリナンバーは選択したデータ転送アーキテ
クチャで使用するメモリの番号であり、設計者が入力す
る。共有メモリを選択した場合、別変数に対しても同じ
メモリナンバーをつけることができる。この場合３つ以
上の処理ブロックが同一の共有バスに接続され、同一の
共有メモリを使用することになる。このため、これらの
３つ以上の処理ブロックは全てシーケンシャルの並列性
となる。

【００４２】この実施の形態では、設計者は１３０１に
示す通りに選択している。変数ａｔｏｂにはＭＥＭ１と
してＦＩＦＯメモリを、ｂｃｍｅｍとｃｄｍｅｍにはＭ
ＥＭ２として共有メモリを、ｂｃｍｅｍｎｕｍにはＭＥ
Ｍ３としてバッファメモリを、ｅｆｍｅｍにはＭＥＭ４
としてバンクメモリを、ｆｇｍｅｍにはＭＥＭ５として
共有メモリを選択している。

【００４３】《選択されたデータ転送アーキテクチャ情
報》図１４は、１０８のデータ転送アーキテクチャ選択
手段により、１３０１に示すように選択されたデータ転
送アーキテクチャ情報を示す図である。１４０１は、７
０１、８０１、９０１、１００１の接続情報図を元に作
成されている。１４１１はｆｕｎｃｔｉｏｎＡに対応す
るブロック１、１４１２はｆｕｎｃｔｉｏｎＢに対応す
るブロック２、１４１３はｆｕｎｃｔｉｏｎＣに対応す
るブロック３、１４１４はｆｕｎｃｔｉｏｎＤ、ｆｕｎ
ｃｉｔｏｎＥに対応するブロック４、１４１５はｆｕｎ
ｃｔｉｏｎＦに対応するブロック５、１４１６はｆｕｎ
ｃｔｉｏｎＧに対応するブロック６である。１４２１は
メモリナンバー１の変数ａｔｏｂに対応するＦＩＦＯメ
モリであり、１４２２はメモリーナンバー３のｂｃｍｅ
ｍｎｕｍに対応するバッファメモリである。１４２３は
メモリナンバー２の変数ｂｃｍｅｍ、変数ｃｄｍｅｍに
対応する共有メモリである。１４２４はメモリナンバー
４の変数ｅｆｍｅｍに対応するバンクメモリである。１
４２５はメモリナンバー５の変数ｆｇｍｅｍに対応する
共有メモリである。ｂｃｍｅｍとｃｄｍｅｍが同一のメ
モリナンバーをつけられており、同一の共有バス、共有
メモリに割り当てられている。ｆｇｍｅｍは別の共有バ
ス、共有メモリに割り当てられている。１４０２は各メ
モリのメモリサイズである。１４２１のＭＥＭ１はＦＩ
ＦＯメモリであるため、メモリサイズの評価関数は７０
３にあり、これによりメモリサイズが算出できる。ブロ
ック１とＭＥＭ１、ブロック２とＭＥＭ１のアクセス発
生頻度は両方ともコンスタントであるため条件付きの評
価式となる。

【００４４】各処理ブロックの処理速度はまだ求められ
ておらず、データ転送量はシミュレーションにより算出
されており、本実施の形態の場合、図６に示されている
ように、４００となる。１４２３のＭＥＭ２は共有メモ
リである。変数ｂｃｍｅｍと変数ｃｄｍｅｍが割り当て
られている。共有メモリのメモリサイズ評価式は８０３
にあり、メモリサイズが算出できる。図６のデータ転送
量のｂｃｍｅｍのデータ転送量とｃｄｍｅｍのデータ転
送量を加算して、７００と求められる。１４２２のＭＥ
Ｍ３はバッファメモリであり、変数ｂｃｍｅｍｎｕｍに
対応する。バッファメモリのメモリサイズ評価式は１０
０３であり、ｂｃｍｅｍｎｕｍのデータ転送量は図６よ
り求められる。このため、メモリサイズは４と求められ
る。１４２４のＭＥＭ４はバンクメモリであり、変数ｅ
ｆｍｅｍに対応する。

【００４５】バンクメモリのメモリサイズ評価式は９０
３であり、ｅｆｍｅｍのデータ転送量は図６より求めら
れる。このため、メモリサイズは１２００と求められ
る。１４２５のＭＥＭ５は共有メモリであり、変数ｆｇ
ｍｅｍに対応する。共有メモリのメモリサイズ評価式は
８０３であり、ｆｇｍｅｍのデータ転送量は図６より求
められる。このため、メモリサイズは１２００と求めら
れる。

【００４６】《作用・効果》以上説明したような、デー
タ転送アーキテクチャ構成の決定方法によって、論理シ
ステム全体をプログラミング言語で記述した論理システ
ム記述と処理ブロック分割情報を元に動作シミュレーシ
ョンを行い、このシミュレーションにより各処理ブロッ
ク間のデータ転送の情報を収集し、収集したデータ転送
情報を元にデータ転送アーキテクチャデータベースから
ブロック間のデータ転送アーキテクチャに選択できる候
補を示し、設計者が効率的なデータ転送アーキテクチャ
構成の決定を行うことができる。

【００４７】この場合において、プログラミング言語で
記述された論理システムのシミュレートは、非常に高速
である上に、１回のシミュレーションでデータ転送情報
を収集しており、このデータ転送情報を利用してデータ
転送アーキテクチャを選択するため、シミュレーション
を繰り返し行う必要が無く、入力データに依存したデー
タ転送情報を収集し、そのデータ転送情報に基づいたデ
ータ転送アーキテクチャを容易に選ぶことができる。

【００４８】なお、本実施の形態ではデータ転送アーキ
テクチャとして４つのデータ転送アーキテクチャを持つ
データベースを使用したが、より複雑な構造をもつデー
タ転送アーキテクチャをデータベースに登録し、そのデ
ータを用いることが可能であることはいうまでもない。
なお、本実施の形態ではデータ転送情報として、アクセ
ス方向、データ転送量、アクセス系列、アクセス発生頻
度の情報を収集したが、例えばアクセス回数、アクセス
時間等のより複雑な記録をデータ転送情報として保存
し、その情報を元にデータ転送アーキテクチャの候補選
択が可能であることはいうまでもない。

【００４９】（第２の実施の形態）《全体構成》図１６は請求項２に係る論理システム全体
のデータ転送アーキテクチャ構成の性能見積り方法を示
す機能ブロック図である。１６０１は１０９のデータ転
送アーキテクチャ構成情報より、各処理ブロック間の並
列性を抽出する並列性抽出手段である。

【００５０】１６０２は、並列性抽出手段１６０１によ
り抽出されたブロック間の並列性情報である。１６０３
は、１０６のデータ転送情報１６０１、および、ブロッ
ク間の並列性情報１６０２より、ブロックの処理スケジ
ュールを決めるブロックスケジューリング手段である。
１６０４は、スケジューリング手段１６０３により作成
されたスケジューリング情報である。１６０５はスケジ
ューリング情報から、論理システムの性能を見積る性能
見積り手段である。内部には各処理ブロックの性能情報
が記述されたブロック性能情報１６０７をもち、この情
報と各処理の処理スケジューリング情報１６０４から、
性能見積り手段１６０６により論理システム全体の性能
を見積る。

【００５１】１６０８は、性能見積り手段１６０６によ
り見積られた論理システムの性能情報である。《性能見積もり手段》図１７は、請求項３に係る論理シ
ステム全体のデータ転送アーキテクチャ構成の性能見積
り方法の機能ブロック図であり、図１６の論理システム
の性能見積り手段１６０５をより詳細に描いた機能ブロ
ック図である。

【００５２】１７０１は、各処理ブロックについて専用
ハードウェアで実現するか、プロセッサとプロセッサ上
で動作するソフトウェア処理で実現するかを選択する各
処理ブロックの実現方法選択手段である。１７０２は、
選択手段１７０１により選択された各処理ブロックの実
現方法情報である。１７０３は、各処理ブロックのソフ
トウェア実現での性能情報であり、１７０４は各処理の
専用ハードウェア実現での性能情報である。１７０５
は、スケジューリング情報１６０４と処理ブロック実現
方法情報１７０２、ソフトウェア実現性能情報１７０
３、専用ハードウェア実現性能情報１７０４から、各処
理ブロックの実現方法に応じて論理システム全体の性能
を見積る論理システム性能見積り手段である。

【００５３】第２の実施の形態に係るデータ転送アーキ
テクチャ装置の性能見積り方法を処理するハードウェア
構成は、第１の実施の形態のハードウェア構成と同様、
図１５に示される構成が用いられる。本実施の形態で
は、図２のプログラミング言語により記述された論理シ
ステム記述と図５のブロック分割情報の一例に対して、
データ転送アーキテクチャ構成が図１４のように決定さ
れれた場合のデータ転送アーキテクチャ構成に対する性
能見積りの例を示す。

【００５４】《並列性抽出手段》図１８はデータ転送ア
ーキテクチャ情報から処理ブロックと各処理ブロック間
のデータ転送アーキテクチャの並列性を対応させた図で
あり、並列性抽出手段１６０１により作成される並列性
情報である。図中、矩形のブロックは処理ブロックを楕
円形ブロックはデータ転送アーキテクチャの並列性を示
している。１８０１、１８０２、１８０３、１８０４、
１８０５、１８０６は処理ブロックのブロック１、ブロ
ック２、ブロック３、ブロック４、ブロック５、ブロッ
ク６を示している。１８１１は、変数ａｔｏｂが割り当
てられている１４２１のメモリナンバー１のＦＩＦＯメ
モリに対応している。１８１２は、変数ｂｃｍｅｍｎｕ
ｍに割り当てられているメモリナンバー３のバッファメ
モリに対応している。１８１５は、変数ｅｆｍｅｍに割
り当てられているメモリナンバー４のバンクメモリに対
応している。１８１６は、変数ｆｇｍｅｍに割り当てら
れているメモリナンバー５の共有メモリに対応してい
る。１８１３は、変数ｂｃｍｅｍ、１８１４は変数ｃｄ
ｍｅｍに割り当てられているメモリナンバー２の共有メ
モリであり、同一の共有メモリに割り当てられているた
めに、１８２０の枝で接続されている。１８１１は、Ｆ
ＩＦＯメモリ１４２１に対応しているため、並列性とし
ては７０２に示す通りパイプラインとなる。１８０１の
ブロック１と１８０２のブロック２が１８１１のパイプ
ライン属性で接続されている。これはブロック１とブロ
ック２がパイプライン実行できることを示している。

【００５５】１８１２は、１４２２のバッファメモリに
対応する。このため並列性情報としては１００２よりシ
ーケンシャルとなる。つまり、１８１２のシーケンシャ
ル属性は、ブロック２とブロック３がシーケンシャルに
処理をする必要があることを示している。１８１５は、
１４２４のバンクメモリに対応しているため、並列性と
して９０２に示す通りパラレルとなる。１８０４のブロ
ック４と１８０５のブロック５がパラレル属性で接続さ
れている。これはブロック４と１８０５のブロック５が
並列同時実行が可能であることを示している。１８１６
は１４２５の共有メモリに対応しているため、並列性と
して８０２に示す通りシーケンシャルとなる。１８０５
のブロック５と１８０６のブロック６がシーケンシャル
属性で接続されている。これはブロック５とブロック６
がシーケンシャルに実行する必要があることを示してい
る。１８１３と１８１４は１４２３の共有メモリに対応
しているため、並列性として８０２に示す通りシーケン
シャルとなる。１８０２のブロック２と１８０３のブロ
ック３、さらに１８０４のブロック４がシーケンシャル
に実行する必要があることを示している。

【００５６】《スケジューリング情報》図１９は、ブロ
ックスケジューリング手段１６０４により作成されるス
ケジューリング情報である。図１９では横軸に概略の処
理時間の情報が付加されている。詳細な処理時間値では
なく、パイプライン処理、シーケンシャル処理、並列処
理により、同時に処理が可能なブロック間の情報が付加
されている。つまり、シーケンシャル属性１８１３、１
８１２により、１８０２のブロック２と１８０３のブロ
ック３はオーバーラップさせて実行することはできず、
シーケンシャルに実行する必要がある。このため、１８
０２と１８０３は縦方向にオーバーラップしていない。

【００５７】１８１４、１８１６についても同様で１８
０３と１８０４、１８０５と１８０６ではオーバーラッ
プしていない。パイプライン属性１８１１により、１８
０１と１８０２は横にずれてオーバーラップして実行で
きることを示している。パラレル属性１８１５により、
１８０４と１８０５が完全に並列同時実行が可能である
ことを示している。

【００５８】《処理時間情報》図２０は、処理ブロック
性能情報１６０７の１つである処理時間情報を示してい
る。内部にハードウェア実現１７０４の場合の性能値と
ソフトウェア実現１７０３の場合の性能値が記載されて
いる。ソフトウェア実現の場合はプロセッサの他に、処
理ブロック内部の処理を実現するソフトウェアが必要と
なり、そのソフトウェアを実装するためのＲＯＭサイズ
も合わせて記載されている。

【００５９】《面積情報》図２１は、処理ブロック性能
情報１６０７の１つである面積情報である。ハードウェ
ア実現１７０４の場合の面積値の他に、ソフトウェア実
現１７０３の場合の面積値計算のための情報が記載され
ている。ソフトウェア実現で使用されるプロセッサの面
積情報、およびプロセッサに付加されるＲＯＭの面積評
価関数の情報が記載されている。

【００６０】《消費電力情報》図２２は、処理ブロック
性能情報１６０７の１つである消費電力情報である。ハ
ードウェア実現１７０４の場合の消費電力値の他に、ソ
フトウェア実現１７０３の場合の消費電力値計算のため
の情報が記載されている。ソフトウェア実現で使用され
るプロセッサの消費電力情報、およびプロセッサに付加
されるＲＯＭの消費電力評価関数の情報が記載されてい
る。さらに、各処理ブロックが動作状態の場合の消費電
力情報と、待ち状態の消費電力情報が記載されている。
実行時間算出の結果、動作時間と待ち時間が算出され、
この情報を元に算出される。

【００６１】《実現方法選択》図２３、図２４は実現方
法選択手段１７０１にて選択さる実現方法選択である。
設計者は、ハードウェア実現、ソフトウェア実現のいず
れも選択することが出来る。図２４はすべてハードウェ
アにて実現する選択であり、図２５はブロック２とブロ
ック３をプロセッサとソフトウェアによる実現、その他
のブロックをハードウェアにて実現する選択である。

【００６２】《性能見積もりの計算例》まず、図２３に
示す全てハードウェア実現が設計者により選択された場
合の性能見積りについて計算例を示す。図２５に、性能
見積もり手段１６０５により見積られた処理時間性能を
示す。横軸は処理時間である。この一連の処理が繰り返
し実行されるため、各処理ブロック単位で全体の処理が
パイプライン処理されている。２５０１はブロック１の
処理、２５０２はブロック２、２５０３はブロック３、
２５０４はブロック４、２５０５はブロック５、２５０
６はブロック６をあらわしている。ブロック１とブロッ
ク２の並列性情報は１８１１に見られる通りパイプライ
ンである。両者ともハードウェア実現であるため、図２
０よりブロック１の処理時間は１０００、ブロック２の
処理時間は５００となり、ブロック２の処理時間の方が
短い。しかし、ブロック２の処理はブロック１の処理デ
ータを用いて処理が進むため、ブロック１の処理を追い
ぬくことはできない。

【００６３】ブロック１のａｔｏｂ変数へ出力データの
１単位データ当りの処理時間は次の（数１）により求め
ることができる。

【００６４】

【数１】

【００６５】ブロック２のａｔｏｂ変数からの入力デー
タ１単位データ当りの処理時間は次の（数２）により求
めることができる。

【００６６】

【数２】

【００６７】ブロック２はブロック１の半分の時間で処
理が可能であり、常にブロック１からのデータを待つ状
態になる。ブロック１の最後の出力後にブロック２は処
理時間１．２５後に終了できる。このため、ブロック１
とブロック２のパイプライン実行時間は１００１．２５
と算出でき、この期間のブロック２の動作時間は５００
と算出できる。

【００６８】ブロック２とブロック３の間にあるｂｃｍ
ｅｍｎｕｍ変数は、今回のアーキテクチャ選択では、バ
ッファメモリにより実現されている。このメモリの処理
性能情報が１０７のデータ転送アーキテクチャデータベ
ースに格納されている。１００４のデータにより書込み
時に処理時間が発生することが記載されている。この情
報を元にブロック２とブロック３の間にｂｃｍｅｍｎｕ
ｍ変数への書き込み時間が発生し、これを次の（数３）
により求めることができる。

【００６９】

【数３】

【００７０】ブロック２とブロック３、ブロック３とブ
ロック４は全て同一の共有メモリが使用されるため、シ
ーケンシャルに実行する必要がある。このため、ブロッ
ク１からブロック４までの処理実行時間を、次の（数
４）により求めることができる。

【００７１】

【数４】

【００７２】ブロック４とブロック４とブロック５はバ
ンクメモリが使用されているため並列に実行可能であ
り、ブロック５とブロック６は共有メモリが使用されて
いるためシーケンシャル実行が必要である。このためブ
ロック１からブロック６までの全体の処理時間は、次の
（数５）により見積ることができる。

【００７３】

【数５】

【００７４】論理システムの処理全体が連続して行われ
る。図１９に示す通りブロック２とブロック４は同一の
共有メモリを利用している。これが１８２０で示されて
いる。このため、ブロック２とブロック４は同時に処理
できず、シーケンシャルに処理する必要がある。論理シ
ステムとしては、図２５に示す通りにパイプラインで実
行される。この場合の一連のデータ処理のスループット
は、次の（数６）により求められる。

【００７５】

【数６】

【００７６】次に面積を求める。データ転送アーキテク
チャに必要な面積と、各処理ブロックに必要な面積につ
いて求める。データ転送アーキテクチャに必要となる面
積を求める。この図１４のデータ転送アーキテクチャ場
合のメモリサイズは１４０２に求められている。１４２
１のＭＥＭ１に対応するＦＩＦＯメモリのメモリサイズ
は１４１１のブロック１の処理時間と１４１２のブロッ
ク２の処理時間の関係から２と算出される。従って、１
４２１のＭＥＭ１に対応するＦＩＦＯメモリの面積は７
０４の性能パラメータ評価式より、５６となる。１４２
２のＭＥＭ３に対応するバッファメモリの面積は１００
４の性能パラメータ評価式と１４０２のメモリサイズよ
り８となる。１４２３に対応するＭＥＭ２の共有メモ
リ、１４２５のＭＥＭ５に対応する共有メモリの面積は
８０４の性能パラメータ評価式と１４０２のメモリサイ
ズより、１４２３のＭＥＭ２が２８００、１４２５のＭ
ＥＭ５が４８００となる。１４２４のＭＥＭ４に対応す
るバンクメモリの面積は９０４の性能パラメータ評価式
と１４０２のメモリサイズより５０００となる。従っ
て、データ転送アーキテクチャに必要となる面積は、次
の（数７）により求められる。

【００７７】

【数７】

【００７８】各処理ブロックに必要な面積は、２３０１
にあるように全てハードウェア実現であるため、次の
（数８）により求められる

【００７９】

【数８】

【００８０】論理システム全体の面積はデータ転送アー
キテクチャの面積と処理ブロックの総面積から、次の
（数９）により求めることができる。

【００８１】

【数９】

【００８２】次に消費電力を求める。データ転送アーキ
テクチャに必要な消費電力と、各処理ブロックに必要な
消費電力について求め、全体の単位時間の消費電力を求
める。データ転送アーキテクチャに必要となる消費電力
を求める。この図１４のデータ転送アーキテクチャ場合
のメモリサイズは１４０２に求められている。１４２１
のＭＥＭ１に対応するＦＩＦＯメモリのメモリサイズ
は、１４１１のブロック１の処理時間と１４１２のブロ
ック２の処理時間の関係から２と算出される。データ転
送アーキテクチャの動作状態、待ち状態は図２５の処理
時間情報から算出することができる。全てハードウェア
実現時のスループット処理時間は、（数６）より与えら
れ、２５１０．７５である。この処理時間で論理システ
ムの処理が継続的に続けられる。この中で１４２１のＭ
ＥＭ１に対応するＦＩＦＯメモリの動作時間は、ブロッ
ク１またはブロック２がＦＩＦＯメモリにアクセスして
いる場合である。このため、（数２）で求められたブロ
ック２の入力データ１単位データ当りの処理時間とブロ
ック１の動作時間とから算出されるブロック１とブロッ
ク２のパイプライン実行時間である１００１．２５がＦ
ＩＦＯメモリの動作時間となる。スループット処理時間
に対して残りの１５０９．５が待ち状態の処理時間とな
る。従って、１４０２のメモリサイズと７０４の性能パ
ラメータより、１４２１のＭＥＭ１に対応するＦＩＦＯ
メモリの消費電力は、次の（数１０）に求められる。

【００８３】

【数１０】

【００８４】１４２２のＭＥＭ３に対応するバッファメ
モリの動作時間はブロック２の書き込みアクセスとブロ
ック３の読み出しアクセスにおいて動作しており、ブロ
ック２の動作時間とブロック３の動作時間が１４２２の
ＭＥＭ３の動作時間となる。ブロック２はブロック１か
らのデータを待つ状態にあり、ブロック２の動作時間は
５００であるため、ＭＥＭ３の動作時間は８００であ
り、残りの１７１０．７５が待ち時間となる。従って、
１４０２のメモリサイズと１００４のバッファメモリの
性能パラメータから、１４２２のＭＥＭ３に対応するバ
ッファメモリの消費電力は、次の（数１１）に求められ
る。

【００８５】

【数１１】

【００８６】１４２３のＭＥＭ２に対応する共有メモリ
の動作時間は、ブロック２とブロック３とブロック４の
動作時間により求められ、２０００となる。待ち時間は
ブロック２がブロック１のデータ待ちのために待たされ
てＭＥＭ２にアクセスしない時間とブロック２とブロッ
ク３の間のバッファメモリの書き込み処理時間であり、
５１０．７５となる。１４０２のメモリサイズと８０４
の性能パラメータから、１４２３のＭＥＭ２に対応する
共有メモリの消費電力は、次の（数１２）により求めら
れる。

【００８７】

【数１２】

【００８８】１４２４のＭＥＭ４に対応するバンクメモ
リの動作時間はブロック４またはブロック５が動作して
いる時間であり、図２５の処理時間情報より求められ１
６００となる。残りが待ち時間となり、１３１０．７５
となる。従って、１４０２のメモリサイズと９０４の性
能パラメータより、１４２４のＭＥＭ４の消費電力は、
次の（数１３）により求められる。

【００８９】

【数１３】

【００９０】１４２５のＭＥＭ５に対応する共有メモリ
の動作時間はブロック５またはブロック６が動作してい
る時間であり、図２５の処理時間情報より求められ２４
００となる。残りが待ち時間となり、１１０．７５とな
る。従って、１４０２のメモリサイズと８０４の性能パ
ラメータより、１４２５のＭＥＭ５の消費電力は、次の
（数１４）により求められる。

【００９１】

【数１４】

【００９２】従って、データ転送アーキテクチャに必要
となる消費電力は、次の（数１５）により求められる。

【００９３】

【数１５】

【００９４】次に、データ転送アーキテクチャに必要と
なる消費電力を求める。この図１４のデータ転送アーキ
テクチャでは、全体処理のスループット時間が図２５に
示す通り２５１０と求められており、各処理ブロックの
処理時間は図２０、各処理ブロックの単位時間当りの消
費電力は図２２に与えられている。各処理ブロックに必
要な消費電力は、ブロック１が（数１６）に、ブロック
２が（数１７）に、ブロック３が（数１８）に、ブロッ
ク４が（数１９）に、ブロック４が（数２０）に、ブロ
ック６が（数２１）によりそれぞれ求められる。

【００９５】

【数１６】

【００９６】

【数１７】

【００９７】

【数１８】

【００９８】

【数１９】

【００９９】

【数２０】

【０１００】

【数２１】

【０１０１】処理ブロックの単位時間の消費電力は、次
の(数２２)により求められる。

【０１０２】

【数２２】

【０１０３】このように、図２のプログラミング言語に
より記述された論理システム記述と図５のブロック分割
情報の一例に対して、データ転送アーキテクチャ構成が
図１４のように決定されれた場合のデータ転送アーキテ
クチャ構成を持つ論理システム全体の性能見積りが行わ
れ、全体処理時間およびスループット時間、面積、単位
処理時間当りの消費電力が求められる。

【０１０４】次に図２４に示す通り、処理ブロック２と
処理ブロック３をソフトウェア実現で、その他をハード
ウェア実現による性能見積りについて計算例を示す。図
２６に１６０５により見積られた処理時間性能を示す。
横軸は処理時間である。この一連の処理が繰り返し実行
されるため、各処理ブロック単位で全体の処理がパイプ
ライン処理されている。２６０１はブロック１の処理、
２６０２はブロック２、２６０３はブロック３、２６０
４はブロック４、２６０５はブロック５、２６０６はブ
ロック６を表している。ブロック１とブロック２の並列
性情報は１８１１（図１８参照）に見られる通りパイプ
ラインである。ブロック１はハードウェア実現であり、
ブロック２はソフトウェア実現である。図２０よりブロ
ック１の処理時間は１０００、ブロック２の処理時間は
１５００となり、ブロック１の処理時間の方が短い。ブ
ロック１のａｔｏｂ変数へ出力データの１単位データ当
りの処理時間は（数１）に求めてある。

【０１０５】ブロック２のａｔｏｂ変数からの入力デー
タ１単位データ当りの処理時間は、次の（数２３）によ
り求めることができる。

【０１０６】

【数２３】

【０１０７】ブロック１が全ての処理を終えて、データ
をａｔｏｂ変数に対応するＦＩＦＯメモリに貯え、ブロ
ック２がその貯えられたデータを順次処理していくこと
になる。ブロック２はブロック１の最初のデータ出力か
ら開始することが可能であり、ブロック２はａｔｏｂ変
数に対応するＦＩＦＯメモリに貯えられたデータを通常
処理と同様に処理していく。このため、ブロック１とブ
ロック２のパイプライン実行時間は１５０２．５と算出
できる。

【０１０８】ブロック２とブロック３の間にあるｂｃｍ
ｅｍｎｕｍ変数における書き込み時間は（数３）により
求めている。ブロック２とブロック３の間、ブロック３
とブロック４の間のデータ転送アーキテクチャはは全て
同一の共有メモリが使用されるため、シーケンシャルに
実行する必要がある。このため、ブロック１からブロッ
ク４までの処理実行時間を、次の（数２４）により求め
ることができる。

【０１０９】

【数２４】

【０１１０】ブロック４とブロック５の間のデータ転送
アーキテクチャはバンクメモリが使用されているため並
列に実行可能であり、ブロック５とブロック６は共有メ
モリが使用されているためシーケンシャル実行が必要で
ある。このためブロック１からブロック６までの全体の
処理時間は、次の（数２５）により見積ることができ
る。

【０１１１】

【数２５】

【０１１２】論理システムの処理全体が連続して行われ
る。図１９に示す通りブロック２とブロック４は同一の
共有メモリを利用している。これが１８２０で示されて
いる。このため、ブロック２とブロック４は同時に処理
できず、シーケンシャルに処理する必要がある。論理シ
ステムとしては、図２６に示す通りにパイプラインで実
行される。この場合の一連のデータ処理のスループット
は、次の（数２６）により求められる。

【０１１３】

【数２６】

【０１１４】次に面積を求める。データ転送アーキテク
チャに必要な面積と、各処理ブロックに必要な面積につ
いて求める。データ転送アーキテクチャに必要となる面
積を求める。この図１４のデータ転送アーキテクチャ場
合のメモリサイズは１４０２に求められている。１４２
１のＭＥＭ１に対応するＦＩＦＯメモリのメモリサイズ
は１４１１のブロック１の処理時間と１４１２のブロッ
ク２の処理時間の関係から算出される。ブロック１の処
理時間は１０００であり、ブロック２の処理時間は１５
００である。このため、ＦＩＦＯのメモリサイズは１３
５となる。従って、１４２１のＭＥＭ１に対応するＦＩ
ＦＯメモリの面積は７０４の性能パラメータ評価式よ
り、４５５となる。その他のメモリサイズは図２３の実
現方法選択の場合の計算と変わらない。従って、データ
転送アーキテクチャに必要となる面積は、次の（数２
７）により求められる。

【０１１５】

【数２７】

【０１１６】各処理ブロックに必要な面積は、ブロック
２とブロック３がソフトウェア実現であるたり、単一の
プロセッサで実現される。このためブロック３では、ソ
フトウェアＲＯＭの面積だけが加算される。各処理ブロ
ックに必要な面積は、次の（数２８）により求められ
る。

【０１１７】

【数２８】

【０１１８】論理システム全体の面積はデータ転送アー
キテクチャの面積と処理ブロックの総面積から次式（２
９）より求めることができる。

【０１１９】

【数２９】

【０１２０】次に消費電力を求める。データ転送アーキ
テクチャに必要な消費電力と、各処理ブロックに必要な
消費電力について求め、全体の単位時間の消費電力を求
める。データ転送アーキテクチャに必要となる消費電力
を求める。この図１４のデータ転送アーキテクチャ場合
のメモリサイズは１４０２に求められている。１４２１
のＭＥＭ１に対応するＦＩＦＯメモリのメモリサイズは
１４１１のブロック１の処理時間と１４１２のブロック
２の処理時間の関係から１３５と算出される。データ転
送アーキテクチャの動作状態、待ち状態は図２５の処理
時間情報から算出することができる。全てハードウェア
実現時のスループット処理時間は（数２６）より３３１
２である。この処理時間で論理システムの継続的に処理
が続けられる。この中で１４２１のＭＥＭ１に対応する
ＦＩＦＯメモリの動作時間は、ブロック１またはブロッ
ク２がＦＩＦＯメモリにアクセスしている場合である。
このため、ブロック１とブロック２のパイプライン実行
時間である１５０２．５がＦＩＦＯメモリの動作時間と
なる。スループット処理時間に対して残りの１８０９．
５が待ち状態の処理時間となる。従って、１４０２のメ
モリサイズと７０４の性能パラメータより、１４２１の
ＭＥＭ１に対応するＦＩＦＯメモリの消費電力は、次の
（数３０）により求められる。

【０１２１】

【数３０】

【０１２２】１４２２のＭＥＭ３に対応するバッファメ
モリの消費電力は（数１１）と同様に、次の（数３１）
により求められる。

【０１２３】

【数３１】

【０１２４】１４２３のＭＥＭ２に対応する共有メモリ
の動作時間は、ブロック２とブロック３とブロック４の
動作時間により求められ、３３００となる。待ち時間は
ブロック２とブロック３の間のバッファメモリの書き込
み処理時間であり、１２となる。１４０２のメモリサイ
ズと８０４の性能パラメータから、１４２３のＭＥＭ２
に対応する共有メモリの消費電力は、次の（数３２）に
より求められる。

【０１２５】

【数３２】

【０１２６】１４２４のＭＥＭ４に対応するバンクメモ
リの消費電力は（数１３）と同様に、次の（数３３）に
より求めらる。

【０１２７】

【数３３】

【０１２８】１４２５のＭＥＭ５に対応する共有メモリ
の消費電力は（数１４）と同様に、次の（数３４）によ
り求められる。

【０１２９】

【数３４】

【０１３０】従って、データ転送アーキテクチャに必要
となる消費電力は、次の（数３５）により求められる。

【０１３１】

【数３５】

【０１３２】次に、各処理ブロックの消費電力を求め
る。各処理ブロックに必要な消費電力は、ブロック１が
（数３６）に、ブロック４が（数３７）に、ブロック４
が（数３８）に、ブロック６が（数３９）によりそれぞ
れ求められる。ブロック２とブロック３は１つのプロセ
ッサで実現されており、プロセッサの消費電力を、（数
４０）によって求める。

【０１３３】

【数３６】

【０１３４】

【数３７】

【０１３５】

【数３８】

【０１３６】

【数３９】

【０１３７】

【数４０】

【０１３８】処理ブロックの単位時間の消費電力は、次
の（数４１）により求められる。

【０１３９】

【数４１】

【０１４０】このように、図２のプログラミング言語に
より記述された論理システム記述と図５のブロック分割
情報の一例に対して、データ転送アーキテクチャ構成が
図１４のように決定されれた場合で、各処理ブロックの
実現方法について変更しても容易に論理システム全体の
性能見積りが行われ、全体処理時間およびスループット
時間、面積、単位処理時間当りの消費電力が求められ
る。

【０１４１】《第２の実施形態の作用・効果》以上のよ
うに本発明の第２の実施の形態によれば、データ転送ア
ーキテクチャの構成を決定し、データ転送アーキテクチ
ャによる並列性を抽出し、処理ブロック間の並列性から
論理システム全体のスケジューリングを行ない、処理ブ
ロック性能情報と、データ転送アーキテクチャ構成の性
能見積りにより、論理システム全体での性能見積りが高
速に行えるようになる。

【０１４２】加えて、上記データ転送アーキテクチャ構
成の性能見積り方法によれば、処理ブロック性能情報と
してハードウェア実現による性能情報と、プロセッサと
プロセッサ上で動作するソフトウェア実現の性能情報を
用いることにより、データ転送アーキテクチャ構成に加
えて、各処理ブロックの実現方法に応じた、論理システ
ム全体での性能見積りが高速に行えるようになる。

【０１４３】さらに、各処理ブロックの実現方法を変更
した場合でも高速に論理システム全体の処理性能見積り
が高速に行えるため、各処理ブロックの実現方法の選択
と論理システム全体の処理性能のトレードオフが可能と
なる。なお、本実施の形態では１つのプロセッサを用い
た場合の実現方法選択の例を示したが、複数のプロセッ
サを用いることができることは言うまでもない。

【０１４４】なお、プロセッサのＲＯＭサイズはデータ
として与えたが、処理ブロックのプログラム記述から対
象となるプロセッサのコンパイラによりオブジェクトコ
ードを作成し、そのオブジェクトコードのサイズから算
出できることはいうまでもない。また、全処理ブロック
の動作周波数を単一にして、処理ブロックの処理時間デ
ータを与えたが、周波数変更が可能なデータ転送アーキ
テクチャをデータベースに登録し、そのデータ転送アー
キテクチャを用いてブロック間を接続することにより、
処理ブロック毎に動作周波数を変えて構成できることは
いうまでもなく、その動作周波数を元に論理システムの
性能見積りが可能であることはいうまでもない。

【０１４５】《第３の実施の形態》本実施の形態では、
図２のプログラミング言語により記述された論理システ
ム記述と図５のブロック分割情報の一例に対して、デー
タ転送情報が図６のように収集され、図１２の情報
が、１０８のデータ転送アーキテクチャ選択手段におい
て作成される情報とする。

【０１４６】図２７は、図１２の情報を元に、データ転
送アーキテクチャデータベースより、各変数毎に選択す
ることができるデータ転送アーキテクチャ候補がリスト
アップされた図であり、第１の実施の形態とは別のデー
タ転送アーキテクチャ選択が設計者により選択されてい
る。本実施の形態では、設計者は２７０１に示す通り、
変数ａｔｏｂにはＭＥＭ１としてＦＩＦＯメモリを、
ｂｃｍｅｍにはＭＥＭ２として共有メモリを、ｂｃｍｅ
ｍｎｕｍにはＭＥＭ３としてバッファメモリを、ｅｆｍ
ｅｍにはＭＥＭ４としてバンクメモリを、ｆｇｍｅｍに
はＭＥＭ５として共有メモリを、そしてｃｄｍｅｍには
ＭＥＭ６としてバンクメモリ選択している。

【０１４７】図２８ははデータ転送アーキテクチャ選択
手段により２７０１に示すように選択されたデータ転送
アーキテクチャ情報を示す図である。２７０１は７０
１、８０１、９０１、１００１の接続情報図を元に作成
されている。２７０２は各メモリのメモリサイズであ
る。２８２３のＭＥＭ２は共有メモリであり、変数ｂｃ
ｍｅｍが割り当てられている。共有メモリのメモリサイ
ズ評価式は８０３にあり、メモリサイズが算出できる。
図６のｂｃｍｅｍのデータ転送量から、２００と求めら
れる。２８２６のＭＥＭ６はバンクメモリであり、変数
ｃｄｍｅｍに対応する。バンクメモリのメモリサイズ評
価式は９０３であり、ｃｄｍｅｍのデータ転送量は図６
より求められる。このため、メモリサイズは１０００と
求められる。

【０１４８】図２９はデータ転送アーキテクチャ情報か
ら処理ブロックと各処理ブロック間のデータ転送アーキ
テクチャの並列性を対応させた図であり、１６０１の並
列性抽出手段により作成される並列性情報であり、グラ
フとなっている。矩形は処理ブロックを楕円形はデータ
転送アーキテクチャの並列性を示している。２９１４は
変数ｃｄｍｅｍに割り当てられているバンクメモリであ
る。２９１４はバンクメモリに対応しているため、並列
性として９０２に示す通りパラレルとなる。

【０１４９】図３０は１６０４のブロックスケジューリ
ング手段により作成されるスケジューリング情報であ
る。横軸に概略の処理時間の情報が付加されている。１
８１５のパラレル属性により、１８０４と１８０５が完
全に並列同時実行が可能であることに加えて、３０１４
のパラレル属性により１８０３と１８０４が完全並列同
時実行が可能であることを示している。

【０１５０】本実施の形態では、図２４に示す実現方法
について性能見積りを行なう。図２４に示す通り、処理
ブロック２と処理ブロック３をソフトウェア実現で、そ
の他をハードウェア実現である。図３１に１６０５によ
り見積られた処理時間性能を示す。横軸は処理時間であ
る。この一連の処理が繰り返し実行されるため、各処理
ブロック単位で全体の処理がパイプライン処理されてい
る。３１０４はブロック４、３１０５はブロック５あら
わしている。ブロック４とブロック５がパラレル属性で
あるため並列実行されている。ブロック１はハードウェ
ア実現であり、ブロック２はソフトウェア実現である。
図２０よりブロック１の処理時間は１０００、ブロック
２の処理時間は１５００であり、ブロック１のａｔｏｂ
変数へ出力データの１単位データ当りの処理時間は、
（数１）に求めてあり、ブロック２のａｔｏｂ変数から
の入力データ１単位データ当りの処理時間は、（数２
３）に求めてある。

【０１５１】ブロック１が全ての処理を終えて、データ
をａｔｏｂ変数に対応するＦＩＦＯメモリに貯え、ブロ
ック２がその貯えられたデータを順次処理していくこと
になる。ブロック２はブロック１の最初のデータ出力か
ら開始することが可能であり、ブロック２はａｔｏｂ変
数に対応するＦＩＦＯメモリに貯えられたデータを通常
処理と同様に処理していく。このため、ブロック１とブ
ロック２のパイプライン実行時間は１５０２．５と算出
できる。

【０１５２】ブロック２とブロック３の間にあるｂｃｍ
ｅｍｎｕｍ変数における書き込み時間は、（数３）に求
めている。ブロック２とブロック３の間はデータ転送ア
ーキテクチャとして共有メモリが使用されるため、シー
ケンシャルに実行する必要がある。しかし、ブロック３
とブロック４、ブロック４とブロック５の間のデータ転
送アーキテクチャはバンクメモリが使用されているため
並列に実行可能である。ブロック２とブロック３の間に
あるｂｃｍｅｍｎｕｍ変数における書き込み時間は、ブ
ロック４、ブロック５の処理には無関係であるため、ブ
ロック１からブロック５までの実行時間では考慮する必
要はなくなる。ブロック５とブロック６は共有メモリが
使用されているためシーケンシャル実行が必要である。
このためブロック１からブロック６までの全体の処理時
間は、次の（数４２）により見積ることができる。

【０１５３】

【数４２】

【０１５４】論理システムの処理全体が連続して行われ
る。図２４に示す通りブロック２とブロック３は同一の
プロセッサにてソフトウェア実現されている。このた
め、ブロック２とブロック３は同時に処理できず、シー
ケンシャルに処理する必要がある。また、ブロック５と
ブロック６の間のデータ転送には共有メモリが使用され
ているため、ブロック５とブロック６もシーケンシャル
に実行する必要がある。ブロック２からブロック３への
処理時間よりもブロック５からブロック６への処理時間
の方が長い。論理システムとしては、図３１に示す通り
にパイプラインで実行される。この場合の一連のデータ
処理のスループットは、次の（数４３）により求められ
る。

【０１５５】

【数４３】

【０１５６】次に面積を求める。データ転送アーキテク
チャに必要な面積と、各処理ブロックに必要な面積につ
いて求める。データ転送アーキテクチャに必要となる面
積を求める。この図１４のデータ転送アーキテクチャ場
合のメモリサイズは１４０２に求められている。２８２
３のＭＥＭ２に対応する共有メモリは図６の変数ｂｃｍ
ｅｍのデータ転送量より求めることだできる。２８２６
のＭＥＭ６のメモリサイズは変数ｃｄｍｅｍから求める
ことができる。従って、データ転送アーキテクチャに必
要となる面積は、次の（数４４）により求められる。

【０１５７】

【数４４】

【０１５８】各処理ブロックに必要な面積は、ブロック
２とブロック３がソフトウェア実現であり、単一のプロ
セッサで実現される。これは（数２８）に求めてある。
論理システム全体の面積はデータ転送アーキテクチャの
面積と処理ブロックの総面積から、次の（数４５）によ
り求めることができる。

【０１５９】

【数４５】

【０１６０】次に消費電力を求める。データ転送アーキ
テクチャに必要な消費電力と、各処理ブロックに必要な
消費電力について求め、全体の単位時間の消費電力を求
める。データ転送アーキテクチャに必要となる消費電力
を求める。この図２８のデータ転送アーキテクチャ場合
のメモリサイズは２８０２に求められている。１４２１
のＭＥＭ１に対応するＦＩＦＯメモリのメモリサイズは
１４１１のブロック１の処理時間と１４１２のブロック
２の処理時間の関係から１３５と算出される。データ転
送アーキテクチャの動作状態、待ち状態は図３１の処理
時間情報から算出することができる。全てハードウェア
実現時のスループット処理時間は、（数４３）より２１
００である。この処理時間で論理システムの継続的に処
理が続けられる。この中で１４２１のＭＥＭ１に対応す
るＦＩＦＯメモリの動作時間は、ブロック１またはブロ
ック２がＦＩＦＯメモリにアクセスしている場合であ
る。このため、ブロック１とブロック２のパイプライン
実行時間である１５０２．５がＦＩＦＯメモリの動作時
間となる。スループット処理時間に対して残りの５９
７．５が待ち状態の処理時間となる。従って、１４０２
のメモリサイズと７０４の性能パラメータより、１４２
１のＭＥＭ１に対応するＦＩＦＯメモリの消費電力は、
次の（数４６）により求められる。

【０１６１】

【数４６】

【０１６２】１４２２のＭＥＭ３に対応するバッファメ
モリの消費電力は（数１１）と同様に、次の（数４７）
により求められる。

【０１６３】

【数４７】

【０１６４】１４２３のＭＥＭ２に対応する共有メモリ
の動作時間は、ブロック２とブロック３の動作時間によ
り求められ、２１００となる。待ち時間はない。２８０
２のメモリサイズと８０４の性能パラメータから、２８
２３のＭＥＭ２に対応する共有メモリの消費電力は、次
の（数４８）により求められる。

【０１６５】

【数４８】

【０１６６】１４２４のＭＥＭ４に対応するバンクメモ
リの消費電力は（数１３）と同様に、次の（数４９）に
より求めらる。

【０１６７】

【数４９】

【０１６８】１４２５のＭＥＭ５に対応する共有メモリ
の消費電力は（数１４）と同様に、次の（数５０）によ
り求められる。

【０１６９】

【数５０】

【０１７０】２８２６のＭＥＭ６に対応するバンクメモ
リの動作時間はブロック４の動作時間により求められ、
１２００である。待ち時間は１２００である。２８０２
のメモリサイズと９０４の性能パラメータから２８２６
のＭＥＭ６の消費電力が次の（数５１）により求められ
る。

【０１７１】

【数５１】

【０１７２】従って、データ転送アーキテクチャに必要
となる消費電力は、次の（数５２）により求められる。

【０１７３】

【数５２】

【０１７４】次に、各処理ブロックの消費電力を求め
る。各処理ブロックに必要な消費電力は、ブロック１が
（数５３）に、ブロック４が（数５４）に、ブロック４
が（数５５）に、ブロック６が（数５６）によりそれぞ
れ求められる。ブロック２とブロック３は１つのプロセ
ッサで実現されており、プロセッサの消費電力を（数５
７）により求める。

【０１７５】

【数５３】

【０１７６】

【数５４】

【０１７７】

【数５５】

【０１７８】

【数５６】

【０１７９】

【数５７】

【０１８０】論理システムの単位時間の消費電力は、次
の（数５８）により求められる。

【０１８１】

【数５８】

【０１８２】このように、図２のプログラミング言語に
より記述された論理システム記述と図５のブロック分割
情報の一例に対して、データ転送アーキテクチャ構成が
図１４のように決定されれた場合で、各処理ブロックの
実現方法について変更しても容易に論理システム全体の
性能見積りが行われ、全体処理時間およびスループット
時間、面積、単位処理時間当りの消費電力が求められ
る。

【０１８３】以上のように本発明の第３の実施の形態に
よれば、データ転送アーキテクチャの構成を決定し、デ
ータ転送アーキテクチャによる並列性を抽出し、処理ブ
ロック間の並列性から論理システム全体のスケジューリ
ングを行ない、処理ブロック性能情報と、データ転送ア
ーキテクチャ構成の性能見積りにより、論理システム全
体での性能見積りが高速に行えるようになる。

【０１８４】さらに、データ転送アーキテクチャの選択
を変更した場合でも高速に論理システム全体の処理性能
見積りが高速に行えるため、データ転送アーキテクチャ
の選択と論理システム全体の処理性能のトレードオフが
可能となる。また、データ転送アーキテクチャ構成の性
能見積り方法によって、処理ブロック性能情報としてハ
ードウェア実現による性能情報と、プロセッサとプロセ
ッサ上で動作するソフトウェア実現の性能情報を用いる
ことにより、データ転送アーキテクチャ構成に加えて、
各処理ブロックの実現方法に応じた、論理システム全体
での性能見積りが高速に行えるようになる。

【０１８５】なお、本実施の形態では１つのプロセッサ
を用いた場合の実現方法選択の例を示したが、複数のプ
ロセッサを用いることができることは言うまでもない。
また、プロセッサのＲＯＭサイズはデータとして与えた
が、処理ブロックのプログラム記述から対象となるプロ
セッサのコンパイラによりオブジェクトコードを作成
し、そのオブジェクトコードのサイズから算出できるこ
とはいうまでもない。

【０１８６】なお、全処理ブロックの動作周波数を単一
にして、処理ブロックの処理時間データを与えたが、周
波数変更が可能なデータ転送アーキテクチャをデータベ
ースに登録し、そのデータ転送アーキテクチャを用いて
ブロック間を接続することにより、処理ブロック毎に動
作周波数を変えて構成できることはいうまでもなく、そ
の動作周波数を元に論理システムの性能見積りが可能で
あることはいうまでもない。

【０１８７】更に、本発明は、上記した論理システムの
データ転送アーキテクチュア構成決定方法を実現するプ
ログラムを記録媒体に格納し、汎用コンピュータにイン
ストールして実現することが出来るし、上記プログラム
を格納する適宜のプロバイダーからダウンロードして実
現することも出来る。要は、方法、装置という形態に限
られず、実施できるものである。

【０１８８】

【発明の効果】以上説明したように、第１の発明によれ
ば、論理システム全体をプログラミング言語で記述した
論理システム記述と処理ブロック分割情報を元に動作シ
ミュレーションを行い、このシミュレーションにより各
処理ブロック間のデータ転送の情報を収集し、収集した
データ転送情報を元にデータ転送アーキテクチャデータ
ベースからブロック間のデータ転送アーキテクチャとし
て選択できる候補を示すものであるから、設計者が効率
的なデータ転送アーキテクチャ構成の決定を行うことが
できる。

【０１８９】さらに上記の方法では、プログラミング言
語で記述された論理システムのシミュレートは非常に高
速であり、１回のシミュレーションでデータ転送情報を
収集するため、データ転送アーキテクチャを選択するた
めにシミュレーションを繰り返し行う必要が無く、入力
データに依存したデータ転送情報を収集し、そのデータ
転送情報に基づいたデータ転送アーキテクチャを容易に
選ぶことができる。

【０１９０】また、第２の発明によれば、決定されたデ
ータ転送アーキテクチャについて、処理ブロック間の並
列性をデータ転送アーキテクチャに基づいて抽出し、処
理ブロック間の並列性から論理システム全体のスケジュ
ーリングを行ない、処理ブロック性能情報と、スケジュ
ーリング結果、データ転送アーキテクチャ構成の性能見
積りにより、論理システム全体での性能見積りが高速に
行えるようになる。

【０１９１】上記の方法では、データ転送アーキテクチ
ャの選択を変更した場合でも高速に論理システム全体の
処理性能見積りが高速に行えるため、データ転送アーキ
テクチャの選択と論理システム全体の処理性能のトレー
ドオフが可能となる。さらに、第３の発明によれば、デ
ータ転送アーキテクチャ構成の性能見積りにおいて、処
理ブロック性能情報としてハードウェア実現による性能
情報と、プロセッサとプロセッサ上で動作するソフトウ
ェア実現の性能情報を用いることにより、データ転送ア
ーキテクチャ構成に加えて、各処理ブロックの実現方法
に応じた、論理システム全体での性能見積りが高速に行
えるようになる。

【０１９２】上記の方法では、各処理ブロックの実現方
法を変更した場合でも論理システム全体の処理性能見積
りが高速に行えるため、各処理ブロックの実現方法の選
択と論理システム全体の処理性能のトレードオフが可能
となる。さらに、上記の方法では、非常に高速なプログ
ラミング言語で記述された論理システムのシミュレート
で得たデータ転送情報を元に、選択によるデータ転送ア
ーキテクチャ構成の決定、ハードウェア実現／ソフトウ
ェア実現の選択による各処理ブロックの実現方法の決定
を行ない、論理システム全体での処理時間、面積、消費
電力の性能見積りを非常に高速に行なう。このため、設
計者に繰り返しの設計と検討を可能にし、データ転送ア
ーキテクチャ構成と実現方法と性能のトレードオフを可
能にする。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における論理システ
ムのデータ転送アーキテクチャ構成の決定方法の機能ブ
ロック図である。

【図２】本発明の第１の実施の形態における論理システ
ム記述の一例を示す図である。

【図３】本発明の第１の実施の形態における論理システ
ム記述の部分的な一例を示す図である。

【図４】本発明の第１の実施の形態における論理システ
ム記述の部分的な一例を示す図である。

【図５】本発明の第１の実施の形態における論理システ
ムの処理ブロック分割情報の一例を示す図である。

【図６】本発明の第１の実施の形態において収集された
データ転送情報の一例を示す図である。

【図７】本発明の第１の実施の形態におけるデータ転送
アーキテクチャのデーターベースに格納されているＦＩ
ＦＯメモリの情報の一例を示す図である。

【図８】本発明の第１の実施の形態におけるデータ転送
アーキテクチャのデーターベースに格納されている共有
メモリの情報の一例を示す図である。

【図９】本発明の第１の実施の形態におけるデータ転送
アーキテクチャのデーターベースに格納されているバン
クメモリの情報の一例を示す図である。

【図１０】本発明の第１の実施の形態におけるデータ転
送アーキテクチャのデーターベースに格納されているバ
ッファメモリの情報の一例を示す図である。

【図１１】本発明の第１の実施の形態におけるデータ転
送情報収集手段により作成される処理ブロックとブロッ
ク間の変数の接続情報の一例を示す図である。

【図１２】本発明の第１の実施の形態においてデータ転
送アーキテクチャ選択手段において作成されるデータ転
送アーキテクチャ候補選別情報の一例を示す図である。

【図１３】本発明の第１の実施の形態においてデータ転
送アーキテクチャ選択手段において作成されるデータ転
送アーキテクチャ候補リストと選択入力の一例を示す図
である。

【図１４】本発明の第１の実施の形態において決定され
たデータ転送アーキテクチャの一例を示す図である。

【図１５】本発明の第１、第２、第３の実施の形態にお
ける、記憶装置構成方法、記憶装置構成方法の評価方法
を処理実現するためのハードウェア構成の一例を示す図
である。

【図１６】本発明の第２の実施の形態における論理シス
テムの性能見積り方法の機能ブロック図である。

【図１７】本発明の第２の実施の形態における論理シス
テムの性能見積り方法において、各処理ブロックの実現
方法に応じて論理システム全体の性能を見積もる性能見
積り方法の機能ブロック図である。

【図１８】本発明の第２の実施の形態における処理ブロ
ック間の並列性情報の一例を示す図である。

【図１９】本発明の第２の実施の形態における処理ブロ
ック間のスケジューリング情報の一例を示す図である。

【図２０】本発明の第２の実施の形態における各処理ブ
ロックのハードウェア実現、ソフトウェア実現の性能情
報の一例を示す図である。

【図２１】本発明の第２の実施の形態における処理ブロ
ックの面積情報の一例を示す図である。

【図２２】本発明の第２の実施の形態における処理ブロ
ックの消費電力情報の一例を示す図である。

【図２３】本発明の第２の実施の形態における各処理ブ
ロックのハードウェア実現、ソフトウェア実現の選択に
おいてある選択の一例を示す図である。

【図２４】本発明の第２の実施の形態における各処理ブ
ロックのハードウェア実現、ソフトウェア実現の選択に
おいてある選択の一例を示す図である。

【図２５】本発明の第２の実施の形態において、全処理
ブロックをハードウェア実現した場合の、論理システム
全体の処理時間と全体パイプラインスケジューリングの
一例を示す図である。

【図２６】本発明の第２の実施の形態において、一部の
処理ブロックをソフトウェア実現した場合の、論理シス
テム全体の処理時間と全体パイプラインスケジューリン
グの一例を示す図である。

【図２７】本発明の第３の実施の形態においてデータ転
送アーキテクチャ選択手段において作成されるデータ転
送アーキテクチャ候補リストと選択入力の一例を示す図
である。

【図２８】本発明の第３の実施の形態において決定され
たデータ転送アーキテクチャの一例を示す図である。

【図２９】本発明の第３の実施の形態における処理ブロ
ック間の並列性情報の一例を示す図である。

【図３０】本発明の第３の実施の形態における処理ブロ
ック間のスケジューリング情報の一例を示す図である。

【図３１】本発明の第３の実施の形態において、一部の
処理ブロックをソフトウェア実現した場合の、論理シス
テム全体の処理時間と全体パイプラインスケジューリン
グの一例を示す図である。

【符号の説明】

１０１論理システム記述１０２処理ブロック分割情報１０４動作シミュレーション手段１０５データ転送情報収集手段１０６データ転送情報１０７データ転送アーキテクチャデータベース１０８データ転送アーキテクチャ選択手段１０９データ転送アーキテクチャ情報１６０１処理ブロック間並列性抽出手段１６０２処理ブロック間並列情報１６０３処理ブロックスケジューリング手段１６０４処理ブロックスケジューリング情報１６０６論理システム性能見積り手段１６０７処理ブロック性能情報１６０８論理システム性能情報１７０１実現方法選択手段１７０２実現方法選択情報１７０３処理ブロックのソフトウェア実現性能情
報１７０４処理ブロックのハードウェア実現性能情
報１７０５論理システム性能見積り手段

Claims

【特許請求の範囲】

【請求項１】プログラミング言語を用いて記述された
論理システム記述と論理システムの処理ブロック分割情
報から論理システム全体をシミュレートする動作シミュ
レーション手段と、動作シミュレーション中に各処理ブロック間のデータ転
送情報を収集するデータ転送情報収集手段と、論理システムの構成に利用可能なデータ転送アーキテク
チャのデータベースとを備えたシステムを用い、前記データ転送情報収集手段により収集されたデータ転
送情報を元に前記データ転送アーキテクチャデータベー
スから各処理ブロック間のデータ転送アーキテクチャを
選択して、論理システム全体のデータ転送アーキテクチャの構成を
決定する事を特徴とするデータ転送アーキテクチャ構成
決定方法。
【請求項２】プログラミング言語を用いて記述された
論理システム記述と論理システムの処理ブロック分割情
報から論理システム全体をシミュレートする動作シミュ
レーション手段と、動作シミュレーション中に各処理ブロック間のデータ転
送情報を収集するデータ転送情報収集手段と、論理システムの構成に利用可能なデータ転送アーキテク
チャのデータベースと、前記データ転送情報収集手段により収集されたデータ転
送情報を元に、前記データ転送アーキテクチャデータベ
ースが格納する複数のデータ転送アーキテクチャを各処
理ブロック間に適用した場合の性能パラメータを提示す
る提示手段と、提示された性能パラメータから論理システム全体のデー
タ転送アーキテクチャの構成を選択する手段と、を備えることを特徴とするデータ転送アーキテクチャ構
成決定装置。
【請求項３】コンピュータを、プログラミング言語を用いて記述された論理システム記
述と論理システムの処理ブロック分割情報から論理シス
テム全体をシミュレートする動作シミュレーション手
段、動作シミュレーション中に各処理ブロック間のデータ転
送情報を収集するデータ転送情報収集手段、前記データ転送情報収集手段により収集されたデータ転
送情報を元に、論理システムの構成に利用可能なデータ
転送アーキテクチャのデータベースから複数のデータ転
送アーキテクチャを選択して各処理ブロック間にそれら
を適用した場合の性能パラメータを提示する提示手段
と、提示された性能パラメータから論理システム全体のデー
タ転送アーキテクチャの構成を選択する手段の各手段と
して機能させるためのプログラム。
【請求項４】コンピュータを、プログラミング言語を用いて記述された論理システム記
述と論理システムの処理ブロック分割情報から論理シス
テム全体をシミュレートする動作シミュレーション手
段、動作シミュレーション中に各処理ブロック間のデータ転
送情報を収集するデータ転送情報収集手段、前記データ転送情報収集手段により収集されたデータ転
送情報を元に、論理システムの構成に利用可能なデータ
転送アーキテクチャのデータベースから複数のデータ転
送アーキテクチャを選択して各処理ブロック間にそれら
を適用した場合の性能パラメータを提示する提示手段
と、提示された性能パラメータから論理システム全体のデー
タ転送アーキテクチャの構成を選択する手段、の各手段として機能させるためのプログラムを記録した
コンピュータ読み取り可能な記録媒体。
【請求項５】論理システムの性能見積り方法であっ
て、プログラミング言語を用いて記述された論理システム記
述と論理システムの処理ブロック分割情報から論理シス
テム全体をシミュレートしながら、その動作シミュレー
ション中に各処理ブロック間のデータ転送情報を収集す
るデータ転送情報収集手段と、論理システムの構成に利用可能なデータ転送アーキテク
チャのデータベースと、処理ブロック間のデータ転送情報と前記データ転送アー
キテクチャデータベースが格納するデータ転送アーキテ
クチュアとから各処理ブロック間の並列性を抽出する並
列性抽出手段と、抽出された並列性情報から各処理ブロックをスケジュー
リングするスケジューリング手段とを備えたシステムを
用いて、各処理ブロックの性能情報と前記スケジューリング手段
のスケジューリング結果から論理システム全体の性能を
見積る事を特徴とする性能見積り方法。
【請求項６】論理システムの性能見積り装置であっ
て、プログラミング言語を用いて記述された論理システム記
述と論理システムの処理ブロック分割情報から論理シス
テム全体をシミュレートしながら、その動作シミュレー
ション中に各処理ブロック間のデータ転送情報を収集す
るデータ転送情報収集手段と、論理システムの構成に利用可能なデータ転送アーキテク
チャのデータベースと、処理ブロック間のデータ転送情報と前記データ転送アー
キテクチャデータベースに格納されたデータ転送アーキ
テクチュアとから各処理ブロック間の並列性を抽出する
並列性抽出手段と、抽出された並列性情報から各処理ブロックをスケジュー
リングするスケジューリング手段と、各処理ブロックの性能情報と前記スケジューリング手段
のスケジューリング結果から論理システム全体の性能を
見積る手段とを備えることを特徴とする論理システム用
性能見積り装置。
【請求項７】コンピュータを、プログラミング言語を用いて記述された論理システム記
述と論理システムの処理ブロック分割情報から論理シス
テム全体をシミュレートしながら、その動作シミュレー
ション中に各処理ブロック間のデータ転送情報を収集す
るデータ転送情報収集手段と、処理ブロック間のデータ転送情報と、論理システムの
構成に利用可能なデータ転送アーキテクチャのデータベ
ースに格納されたデータ転送アーキテクチュアとから各
処理ブロック間の並列性を抽出する並列性抽出手段と、抽出された並列性情報から各処理ブロックをスケジュー
リングするスケジューリング手段と、各処理ブロックの性能情報と前記スケジューリング手段
のスケジューリング結果から論理システム全体の性能を
見積る手段との各手段をとして機能させるためのプログ
ラム。
【請求項８】コンピュータを、プログラミング言語を用いて記述された論理システム記
述と論理システムの処理ブロック分割情報から論理シス
テム全体をシミュレートしながら、その動作シミュレー
ション中に各処理ブロック間のデータ転送情報を収集す
るデータ転送情報収集手段と、処理ブロック間のデータ転送情報と、論理システムの
構成に利用可能なデータ転送アーキテクチャのデータベ
ースに格納されたデータ転送アーキテクチュアとから各
処理ブロック間の並列性を抽出する並列性抽出手段と、抽出された並列性情報から各処理ブロックをスケジュー
リングするスケジューリング手段と、各処理ブロックの性能情報と前記スケジューリング手段
のスケジューリング結果から論理システム全体の性能を
見積る手段との各手段をとして機能させるためのプログ
ラムを記録したコンピュータ読み取り可能な記録媒体。
【請求項９】前記処理ブロックの性能情報が、特定のプロセッサとプロセッサ上で動作するソフトウェ
アとで実現される場合の性能情報と、専用のハードウェアで実現される場合の性能情報とから
構成され、各処理ブロックの実現手段をソフトウェア実現とハード
ウェア実現とから選択する手段を備え、選択した処理ブロックの実現手段に応じて、前記ソフト
ウェア実現の性能情報および前記ハードウェア実現の性
能情報から論理システム全体の性能見積りを行うことを
特徴とする請求項５記載の論理システムの性能見積り方
法。
【請求項１０】前記処理ブロックの性能情報が、特定のプロセッサとプロセッサ上で動作するソフトウェ
アとで実現される場合の性能情報と、専用のハードウェアで実現される場合の性能情報とから
構成され、各処理ブロックの実現手段をソフトウェア実現とハード
ウェア実現とから選択する手段を備え、選択した処理ブロックの実現手段に応じて、前記ソフト
ウェア実現の性能情報および前記ハードウェア実現の性
能情報から論理システム全体の性能見積りを行うことを
特徴とする請求項６記載の論理システムの性能見積り装
置。