JP2003078133A - Semiconductor device and its manufacturing method - Google Patents
Semiconductor device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に素子分離領域に隣接する不純物
拡散層の不純物濃度の低下を抑制し、安定したトランジ
スタ特性の得られる半導体装置及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device capable of suppressing a decrease in impurity concentration of an impurity diffusion layer adjacent to an element isolation region and obtaining stable transistor characteristics. It relates to a manufacturing method.
【０００２】[0002]
【従来の技術】近年、ＭＩＳ型半導体装置の微細化及び
高速化と共に、短チャネル効果の抑制などの信頼性確保
が重要になってきている。これまで、ＭＩＳ型半導体装
置の微細化技術の１つとして半導体装置に形成した分離
溝内に分離用絶縁膜を埋め込んで分離するトレンチ分離
構造、高速化技術の１つとしてソース・ドレイン領域の
表面をシリサイド化するシリサイド構造、また、短チャ
ネル効果の抑制技術の１つとしてゲート電極の側面に側
壁絶縁膜を形成するサイドウォール構造が一般的に採用
されている。2. Description of the Related Art In recent years, along with miniaturization and high speed of MIS type semiconductor devices, it has become important to secure reliability such as suppression of short channel effect. Up to now, as one of the miniaturization technology of the MIS type semiconductor device, a trench isolation structure in which the isolation insulating film is embedded in the isolation trench formed in the semiconductor device to isolate, and as one of the speed-up techniques, the surface of the source / drain region. In general, a silicide structure for siliciding the gate electrode and a sidewall structure for forming a sidewall insulating film on the side surface of the gate electrode are adopted as one technique for suppressing the short channel effect.
【０００３】以下、従来の半導体装置の製造方法につい
て説明する。図７（ａ）〜図７（ｄ）及び図８（ａ）〜
図８（ｃ）は、従来の半導体装置の製造工程を示す断面
図である。A conventional method of manufacturing a semiconductor device will be described below. 7 (a) to 7 (d) and 8 (a) to
FIG. 8C is a cross-sectional view showing the manufacturing process of the conventional semiconductor device.
【０００４】まず、図７（ａ）に示す工程で、Ｐ型半導
体基板（Ｓｉ基板）５１上に下地酸化膜５２及び厚み約
１００ｎｍのシリコン窒化膜５３を順次形成した後、素
子分離領域が開口されているレジスト膜５４をエッチン
グマスクにして、異方性エッチングによりシリコン窒化
膜５３のパターニングを行い、下地酸化膜５２の表面を
露出させる。このとき、続けて下地酸化膜５２のエッチ
ングを行っても良い。First, in a step shown in FIG. 7A, a base oxide film 52 and a silicon nitride film 53 having a thickness of about 100 nm are sequentially formed on a P-type semiconductor substrate (Si substrate) 51, and then an element isolation region is opened. Using the resist film 54 thus formed as an etching mask, the silicon nitride film 53 is patterned by anisotropic etching to expose the surface of the underlying oxide film 52. At this time, the underlying oxide film 52 may be continuously etched.
【０００５】次に、図７（ｂ）に示す工程で、レジスト
膜５４を除去した後、シリコン窒化膜５３をマスクにし
て、下地酸化膜５２のエッチングを行い、さらに半導体
基板５１を所定の深さまで異方性エッチングを行って、
素子分離領域に分離溝５５を形成する。Next, in the step shown in FIG. 7B, after removing the resist film 54, the underlying oxide film 52 is etched using the silicon nitride film 53 as a mask, and the semiconductor substrate 51 is further etched to a predetermined depth. By doing anisotropic etching,
Isolation trenches 55 are formed in the element isolation regions.
【０００６】次に、図７（ｃ）に示す工程で、半導体基
板５１上の全面に、酸化膜からなる分離用絶縁膜を堆積
した後、化学機械研磨（ＣＭＰ）法により活性領域とな
るシリコン窒化膜５３上に堆積された分離用絶縁膜を研
磨除去することによって、分離溝５５内のみに分離用絶
縁膜を残置させて素子分離絶縁膜５６を形成する。この
とき、ＣＭＰにより素子分離絶縁膜５６の表面は、シリ
コン窒化膜５３の表面とほぼ平坦に形成される。Next, in a step shown in FIG. 7C, an insulating film for isolation made of an oxide film is deposited on the entire surface of the semiconductor substrate 51, and then silicon to be an active region is formed by a chemical mechanical polishing (CMP) method. By polishing and removing the isolation insulating film deposited on the nitride film 53, the isolation insulating film is left only in the isolation trench 55 to form the element isolation insulating film 56. At this time, the surface of the element isolation insulating film 56 is formed substantially flat with the surface of the silicon nitride film 53 by CMP.
【０００７】次に、図７（ｄ）に示す工程で、シリコン
窒化膜５３及び下地酸化膜５２を除去して、素子分離絶
縁膜５６からなるトレンチ分離に囲まれた活性領域５７
を形成する。Next, in the step shown in FIG. 7D, the silicon nitride film 53 and the underlying oxide film 52 are removed, and the active region 57 surrounded by the trench isolation made of the element isolation insulating film 56.
To form.
【０００８】次に、図８（ａ）に示す工程で、ゲート絶
縁膜及びゲート電極を形成した後、ゲート電極の側面上
に絶縁膜からなるゲート用サイドウォールを形成する。
このとき、素子分離領域の段差部である素子分離絶縁膜
５６の側面上にも分離用サイドウォール５８が形成され
る。その後、ゲート電極、ゲート用サイドウォール及び
素子分離絶縁膜５６をマスクにして、ｎ型不純物のイオ
ン注入を行って、ソース・ドレイン領域５９を形成す
る。Next, in the step shown in FIG. 8A, after forming a gate insulating film and a gate electrode, a gate sidewall made of an insulating film is formed on the side surface of the gate electrode.
At this time, the isolation sidewall 58 is also formed on the side surface of the element isolation insulating film 56, which is the stepped portion of the element isolation region. After that, using the gate electrode, the sidewall for gate and the element isolation insulating film 56 as a mask, ion implantation of n-type impurities is performed to form the source / drain regions 59.
【０００９】次に、図８（ｂ）に示す工程で、サリサイ
ド技術を用いて選択的にソース・ドレイン領域５９の表
面領域にコバルトシリサイドなどのシリサイド層６０を
形成する。Next, in a step shown in FIG. 8B, a silicide layer 60 such as cobalt silicide is selectively formed on the surface region of the source / drain region 59 by using the salicide technique.
【００１０】図８（ｃ）は、図８（ｂ）に示す工程にお
ける、チャネル方向に対して平行にゲート絶縁膜６１及
びゲート電極６２の形成領域を示す断面図である。FIG. 8C is a sectional view showing a formation region of the gate insulating film 61 and the gate electrode 62 in parallel with the channel direction in the step shown in FIG. 8B.
【００１１】なお、図８（ａ）及び図８（ｂ）では、ゲ
ート絶縁膜、ゲート電極及びゲート用サイドウォールの
図示は省略している。8A and 8B, the gate insulating film, the gate electrode, and the gate sidewall are not shown.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法では、図７（ｄ）に示す
ように、シリコン窒化膜５３及び下地酸化膜５２を除去
して素子分離絶縁膜５６を形成すると、素子分離絶縁膜
５６表面と半導体基板５１表面との間には、少なくとも
シリコン窒化膜５３の膜厚相当分だけ段差約１００ｎｍ
程度が形成される。However, in the above-described conventional method for manufacturing a semiconductor device, as shown in FIG. 7D, the silicon nitride film 53 and the base oxide film 52 are removed and the element isolation insulating film 56 is removed. Is formed, a step difference of about 100 nm is formed between the surface of the element isolation insulating film 56 and the surface of the semiconductor substrate 51 by at least the film thickness of the silicon nitride film 53.
The degree is formed.
【００１３】そのため、図８（ｂ）に示すように、チャ
ネル方向に対して垂直な断面で見た場合、素子分離絶縁
膜５６の側面上に分離用サイドウォール５８が形成さ
れ、その後のソース・ドレイン領域を形成するためのイ
オン注入において、分離用サイドウォール５８がマスク
となり、素子分離絶縁膜５６の側面近傍のソース・ドレ
イン領域５９ａは、不純物濃度が薄く、且つ、ＰＮ接合
面の深さも浅く形成される。さらに、シリサイド層６０
を形成すると、ＰＮ接合面からシリサイド層６０の底面
までの距離が非常に短くなる。従って、ソース・ドレイ
ン領域５９にバイアスを印加した場合、ＰＮ接合面の空
乏層がソース・ドレイン領域５９側に広がり、空乏層が
シリサイド層６０に達するとリーク電流が増大するとい
う課題がある。Therefore, as shown in FIG. 8B, when viewed in a cross section perpendicular to the channel direction, the isolation sidewall 58 is formed on the side surface of the element isolation insulating film 56, and the source In the ion implantation for forming the drain region, the isolation sidewall 58 serves as a mask, and the source / drain region 59a near the side surface of the element isolation insulating film 56 has a low impurity concentration and a shallow PN junction surface. It is formed. Furthermore, the silicide layer 60
By forming, the distance from the PN junction surface to the bottom surface of the silicide layer 60 becomes extremely short. Therefore, when a bias is applied to the source / drain region 59, the depletion layer on the PN junction surface spreads toward the source / drain region 59 side, and when the depletion layer reaches the silicide layer 60, the leak current increases.
【００１４】また、図８（ｃ）に示すように、チャネル
方向に対して平行にゲート絶縁膜６１及びゲート電極６
２の形成領域を断面で見た場合、しきい値電圧制御用領
域６３及びチャネルストップ用領域６４は、その不純物
が素子分離絶縁膜５６に拡散し、チャネル中央部に比べ
て素子分離絶縁膜５６の側面近傍の領域６３ａ、６４ａ
の方が不純物濃度が低下するため、電気特性としてハン
プ現象や分離リーク電流が発生するという課題がある。Further, as shown in FIG. 8C, the gate insulating film 61 and the gate electrode 6 are parallel to the channel direction.
When the formation region of 2 is seen in a cross section, the impurities in the threshold voltage control region 63 and the channel stop region 64 diffuse into the element isolation insulating film 56, and the element isolation insulating film 56 is compared to the channel central portion. 63a, 64a near the side surface of the
However, since the impurity concentration is lower in the case, there is a problem that a hump phenomenon and a separation leak current occur as electric characteristics.
【００１５】本発明の目的は、上述の事情を鑑みてなさ
れたものであり、素子分離絶縁膜及びその側面上に形成
される分離用サイドウォールに影響されることなく、所
望の不純物濃度領域を有する半導体装置及びその製造方
法を提供することにある。The object of the present invention has been made in view of the above circumstances, and a desired impurity concentration region can be formed without being affected by the element isolation insulating film and the isolation sidewall formed on the side surface thereof. It is to provide a semiconductor device having the same and a manufacturing method thereof.
【００１６】[0016]
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、半導体基板に形成されたトレンチ分離型
の素子分離領域と、素子分離領域に取り囲まれた半導体
基板の活性領域と、活性領域に形成された複数の拡散領
域とを備え、拡散領域は、活性領域の周辺側に素子分離
領域に隣接して形成された補足拡散領域と、活性領域の
内部側に補足拡散領域と重なるように形成された主拡散
領域とで構成されている。The semiconductor device of the present invention comprises:
The semiconductor substrate, a trench isolation type element isolation region formed in the semiconductor substrate, an active region of the semiconductor substrate surrounded by the element isolation region, and a plurality of diffusion regions formed in the active region, the diffusion region is , A complementary diffusion region formed on the peripheral side of the active region adjacent to the element isolation region, and a main diffusion region formed on the inner side of the active region so as to overlap the complementary diffusion region.
【００１７】本発明の構成によれば、拡散領域は、主拡
散領域とは別に素子分離領域に隣接する領域に補足拡散
領域を設けているため、この補足拡散領域の不純物濃度
を制御することによって素子分離領域近傍における不純
物濃度の低下に起因するリーク電流やハンプ現象を抑制
することができる。According to the structure of the present invention, since the diffusion region is provided with the supplementary diffusion region in a region adjacent to the element isolation region in addition to the main diffusion region, the impurity concentration of the supplementary diffusion region is controlled. It is possible to suppress the leak current and the hump phenomenon due to the decrease in the impurity concentration near the element isolation region.
【００１８】上記半導体装置において、補足拡散領域と
主拡散領域とは、同程度の不純物濃度及び拡散深さを有
している。In the above semiconductor device, the complementary diffusion region and the main diffusion region have the same impurity concentration and diffusion depth.
【００１９】また、上記半導体装置において、複数の拡
散領域のうちの第１の拡散領域は、ソース・ドレイン領
域であり、ソース・ドレイン領域は、補足拡散領域とな
るソース・ドレイン用補足拡散領域と、主拡散領域とな
るソース・ドレイン主拡散領域とで構成されており、素
子分離領域は、活性領域よりも表面が高く、その側面上
には、分離用サイドウォールが形成されており、分離用
サイドウォール下には、ソース・ドレイン用補足拡散領
域が形成されている。このソース・ドレイン領域上にシ
リサイド層が形成されている。Further, in the above semiconductor device, the first diffusion region of the plurality of diffusion regions is a source / drain region, and the source / drain region is a complementary diffusion region for source / drain to be a complementary diffusion region. , A source / drain main diffusion region serving as a main diffusion region, the element isolation region has a higher surface than the active region, and a side wall for isolation is formed on the side surface of the element isolation region. Under the sidewalls, complementary diffusion regions for source / drain are formed. A silicide layer is formed on the source / drain regions.
【００２０】また、上記半導体装置において、複数の拡
散領域のうちの第２の拡散領域は、しきい値制御用拡散
領域であり、しきい値制御用拡散領域は、補足拡散領域
となるしきい値制御用補足拡散領域と、主拡散領域とな
るしきい値制御用主拡散領域とで構成されている。In the above semiconductor device, the second diffusion region of the plurality of diffusion regions is a threshold control diffusion region, and the threshold control diffusion region is a threshold diffusion region. It is composed of a value controlling supplementary diffusion region and a threshold controlling main diffusion region serving as a main diffusion region.
【００２１】また、上記半導体装置において、複数の拡
散領域のうちの第３の拡散領域は、チャネルストップ用
拡散領域であり、チャネルストップ用拡散領域は、補足
拡散領域となるチャネルストップ用補足拡散領域と、主
拡散領域となるチャネルストップ用主拡散領域とで構成
されている。In addition, in the above semiconductor device, the third diffusion region of the plurality of diffusion regions is a diffusion region for channel stop, and the diffusion region for channel stop is a complementary diffusion region for channel stop which becomes a complementary diffusion region. And a main diffusion region for channel stop which is a main diffusion region.
【００２２】本発明の半導体装置の製造方法は、半導体
基板の上に保護用絶縁膜を形成する工程（ａ）と、保護
用絶縁膜をパターニングして、素子分離領域上が開口部
が形成された保護絶縁膜を形成する工程（ｂ）と、少な
くとも保護絶縁膜をマスクにして、半導体基板の素子分
離領域に不純物の斜めイオン注入を行い、保護絶縁膜の
端部下に所定の幅だけ入り込んだ補足拡散領域を形成す
る工程（ｃ）と、工程（ｃ）の後に、保護絶縁膜をマス
クにして、半導体基板を所定の深さまでエッチングして
分離溝を形成する工程（ｄ）と、分離溝内のみに素子分
離絶縁膜を埋め込んでトレンチ分離型の素子分離領域を
形成する工程（ｅ）と、工程（ｅ）の後に、保護絶縁膜
を除去する工程（ｆ）と、工程（ｆ）の後に、少なくと
も素子分離絶縁膜をマスクにして、半導体基板の活性領
域に補足拡散領域の不純物と同導電型の不純物のイオン
注入を行い、補足拡散領域と少なくとも一部が重なる主
拡散領域を形成する工程（ｇ）とを備えている。In the method of manufacturing a semiconductor device of the present invention, a step (a) of forming a protective insulating film on a semiconductor substrate and a patterning of the protective insulating film to form an opening on the element isolation region. Step (b) of forming a protective insulating film, and oblique ion implantation of impurities into the element isolation region of the semiconductor substrate using at least the protective insulating film as a mask to enter a predetermined width below the end of the protective insulating film. A step (c) of forming a complementary diffusion region, a step (d) of forming a separation groove by etching the semiconductor substrate to a predetermined depth using the protective insulating film as a mask after the step (c), and a separation groove A step (e) of forming a trench isolation type element isolation region by burying an element isolation insulating film only in the interior; a step (f) of removing the protective insulating film after the step (e); and a step (f). Later, at least the element isolation insulating film A step (g) of forming a main diffusion region that at least partially overlaps with the supplementary diffusion region by ion-implanting an impurity of the same conductivity type as the impurity of the supplemental diffusion region into the active region of the semiconductor substrate using the mask as a mask. There is.
【００２３】本発明の半導体装置の製造方法によれば、
拡散領域が主拡散領域と補足拡散領域とで構成され、且
つ、主拡散領域とは別に補足拡散領域の不純物濃度及び
拡散深さを任意に設定することができるため、この補足
拡散領域の不純物濃度を制御することによって素子分離
領域近傍における不純物濃度の低下に起因するリーク電
流やハンプ現象を抑制することができる。According to the method of manufacturing a semiconductor device of the present invention,
Since the diffusion region is composed of the main diffusion region and the supplemental diffusion region, and the impurity concentration and the diffusion depth of the supplementary diffusion region can be set separately from the main diffusion region, the impurity concentration of the supplementary diffusion region can be set. It is possible to suppress the leak current and the hump phenomenon due to the decrease in the impurity concentration in the vicinity of the element isolation region.
【００２４】上記半導体装置の製造方法において、工程
（ｂ）では、保護用絶縁膜上に形成したレジスト膜をマ
スクにして、保護用絶縁膜のパターニングを行い、工程
（ｃ）では、保護絶縁膜上に形成されているレジスト膜
をマスクにして斜めイオン注入を行い、工程（ｄ）の前
に、レジスト膜を除去する工程を有している。In the method of manufacturing a semiconductor device described above, in the step (b), the protective insulating film is patterned using the resist film formed on the protective insulating film as a mask, and in the step (c), the protective insulating film is formed. There is a step of performing oblique ion implantation using the resist film formed above as a mask and removing the resist film before the step (d).
【００２５】また、上記半導体装置の製造方法におい
て、工程（ｅ）では、半導体基板上の全面に分離用絶縁
膜を形成した後、少なくとも保護絶縁膜上の分離用絶縁
膜を化学機械研磨法によって研磨除去し、分離溝内のみ
に分離用絶縁膜を残置させて素子分離絶縁膜を形成す
る。In the method of manufacturing a semiconductor device described above, in the step (e), after forming the isolation insulating film on the entire surface of the semiconductor substrate, at least the isolation insulating film on the protective insulating film is formed by the chemical mechanical polishing method. The element isolation insulating film is formed by polishing and removing, and leaving the isolation insulating film only in the isolation trench.
【００２６】さらに、上記半導体装置の製造方法におい
て、工程（ｆ）の後で工程（ｇ）の前に、素子分離絶縁
膜に側面上に分離用サイドウォールを形成する工程を有
し、工程（ｇ）では、素子分離絶縁膜及び分離用サイド
ウォールをマスクにしてイオン注入を行う。この半導体
装置の製造方法において、工程（ｃ）では、ソース・ド
レイン領域の一部となるソース・ドレイン用補足拡散領
域を形成し、工程（ｇ）では、ソース・ドレイン領域の
他部となるソース・ドレイン主拡散領域を形成する。Further, in the above-described method for manufacturing a semiconductor device, there is a step of forming an isolation sidewall on the side surface of the element isolation insulating film after the step (f) and before the step (g). In g), ion implantation is performed using the element isolation insulating film and the isolation sidewall as a mask. In this method of manufacturing a semiconductor device, in step (c), a source / drain supplemental diffusion region to be a part of the source / drain region is formed, and in step (g), the source / drain region is to be another part of the source / drain region. -Form a drain main diffusion region.
【００２７】また、上記半導体装置の製造方法におい
て、工程（ｃ）では、しきい値制御用拡散領域の一部と
なるしきい値制御用補足拡散領域を形成し、工程（ｇ）
では、しきい値制御用拡散領域の他部となるしきい値制
御用主拡散領域を形成する。In the method of manufacturing a semiconductor device described above, in step (c), a supplemental diffusion region for threshold control, which is a part of the diffusion region for threshold control, is formed, and then in step (g).
Then, the main diffusion region for threshold control, which is the other part of the diffusion region for threshold control, is formed.
【００２８】また、上記半導体装置の製造方法におい
て、工程（ｃ）では、チャネルストップ用拡散領域の一
部となるチャネルストップ用補足拡散領域を形成し、工
程（ｇ）では、チャネルストップ用拡散領域の他部とな
るチャネルストップ用主拡散領域を形成する。In the method of manufacturing a semiconductor device described above, in step (c), a supplemental diffusion region for channel stop, which is a part of the diffusion region for channel stop, is formed, and in step (g), the diffusion region for channel stop is formed. A main diffusion region for channel stop which is the other part is formed.
【００２９】[0029]
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態に係る半導体装置及びその製造方法について
説明する。図１（ａ）〜図１（ｄ）及び図２（ａ）、図
２（ｂ）は、本発明の第１の実施形態に係る半導体装置
の製造工程を示す断面図である。(First Embodiment) First Embodiment of the Present Invention
The semiconductor device and the method for manufacturing the same according to the embodiment will be described. 1A to 1D and FIGS. 2A and 2B are cross-sectional views showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【００３０】まず、図１（ａ）に示す工程で、Ｐ型半導
体基板（Ｓｉ基板）１上にシリコン酸化膜からなる厚み
約１０ｎｍの下地絶縁膜２、及び、シリコン窒化膜から
なる厚み約１００ｎｍの保護絶縁膜３を順次形成した
後、素子分離領域が開口されているレジスト膜４をエッ
チングマスクにして、異方性エッチングにより保護絶縁
膜３のパターニングを行い、下地絶縁膜２の表面を露出
させる。このとき、続けて下地絶縁膜２のエッチングを
行っても良い。その後、レジスト膜４をマスクにして、
注入エネルギー５０ｋｅＶ、注入ドーズ量５×１０15／
ｃｍ2、注入角度１０°の注入条件で、ｎ型不純物であ
る砒素の斜めイオン注入３０を４回転注入で行い、ソー
ス・ドレイン用補足拡散領域１０を形成する。このと
き、ソース・ドレイン用補足拡散領域１０は、斜めイオ
ン注入３０の注入角度を制御することによって、保護絶
縁膜３の端部下への入り込み量を調整することができ
る。First, in the step shown in FIG. 1A, a base insulating film 2 made of a silicon oxide film having a thickness of about 10 nm and a silicon nitride film having a thickness of about 100 nm are formed on a P-type semiconductor substrate (Si substrate) 1. The protective insulating film 3 is sequentially formed, and then the protective insulating film 3 is patterned by anisotropic etching using the resist film 4 having the element isolation region opened as an etching mask to expose the surface of the base insulating film 2. Let At this time, the base insulating film 2 may be subsequently etched. After that, using the resist film 4 as a mask,
Implant energy 50 keV, Implant dose 5 × 10 15 /
Under the implantation conditions of cm 2 and an implantation angle of 10 °, oblique ion implantation 30 of arsenic, which is an n-type impurity, is performed by four rotations to form the source / drain supplemental diffusion regions 10. At this time, the supplementary diffusion region for source / drain 10 can control the implantation angle of the oblique ion implantation 30 to adjust the amount of the protective insulating film 3 entering under the end portion.
【００３１】次に、図１（ｂ）に示す工程で、レジスト
膜４を除去した後、保護絶縁膜３をマスクにして、下地
絶縁膜２のエッチングを行い、さらに半導体基板１を所
定の深さまで異方性エッチングを行って、素子分離領域
に深さ約５００ｎｍの分離溝５を形成する。このとき、
分離溝５は、ソース・ドレイン用補足拡散領域１０を貫
通して形成され、保護絶縁膜３の端部下にはソース・ド
レイン用補足拡散領域１０が残存する。Next, in the step shown in FIG. 1B, after removing the resist film 4, the base insulating film 2 is etched using the protective insulating film 3 as a mask, and the semiconductor substrate 1 is further etched to a predetermined depth. Then, anisotropic etching is performed to form isolation trenches 5 having a depth of about 500 nm in the element isolation regions. At this time,
The isolation trench 5 is formed so as to penetrate the source / drain complementary diffusion region 10, and the source / drain complementary diffusion region 10 remains below the end portion of the protective insulating film 3.
【００３２】次に、図１（ｃ）に示す工程で、半導体基
板１上の全面に、厚み約１０００ｎｍの酸化膜からなる
分離用絶縁膜を堆積した後、化学機械研磨（ＣＭＰ）法
により保護絶縁膜３上に堆積されている分離用絶縁膜を
研磨除去することによって、保護絶縁膜３の表面を露出
させ、且つ、分離溝５内のみに分離用絶縁膜を残置させ
て素子分離絶縁膜６を形成する。このとき、ＣＭＰによ
り素子分離絶縁膜６の表面は、保護絶縁膜３の表面とほ
ぼ平坦に形成される。Next, in the step shown in FIG. 1C, an isolation insulating film made of an oxide film having a thickness of about 1000 nm is deposited on the entire surface of the semiconductor substrate 1 and then protected by a chemical mechanical polishing (CMP) method. The surface of the protective insulating film 3 is exposed by polishing and removing the insulating film for isolation deposited on the insulating film 3, and the insulating film for isolation is left only in the isolation groove 5 to isolate the element isolation insulating film. 6 is formed. At this time, the surface of the element isolation insulating film 6 is formed substantially flat with the surface of the protective insulating film 3 by CMP.
【００３３】次に、図１（ｄ）に示す工程で、保護絶縁
膜３及び下地絶縁膜２を選択的に除去して、素子分離絶
縁膜６からなるトレンチ分離型素子分離領域に囲まれた
活性領域３１を形成する。このとき、素子分離絶縁膜６
の表面と半導体基板１における活性領域３１の表面との
間には、保護絶縁膜３の厚みに相当する約１００ｎｍ程
度の段差が生じる。Next, in the step shown in FIG. 1D, the protective insulating film 3 and the base insulating film 2 are selectively removed to be surrounded by the trench isolation type element isolation region made of the element isolation insulating film 6. The active region 31 is formed. At this time, the element isolation insulating film 6
A step of about 100 nm corresponding to the thickness of the protective insulating film 3 is formed between the surface of the protective layer 3 and the surface of the active region 31 in the semiconductor substrate 1.
【００３４】次に、図２（ａ）に示す工程で、ゲート絶
縁膜及びゲート電極を形成した後、ゲート電極の側面上
に絶縁膜からなるゲート用サイドウォールを形成する。
このとき、素子分離領域の段差部である素子分離絶縁膜
６の側面上にも分離用サイドウォール７が形成される。
その後、ゲート電極、ゲート用サイドウォール及び素子
分離絶縁膜６をマスクにして、注入エネルギー５０ｋｅ
Ｖ、注入ドーズ量５×１０15／ｃｍ2、注入角度０°の
注入条件で、ｎ型不純物である砒素のイオン注入を行
い、ソース・ドレイン領域８を形成する。このとき、分
離用サイドウォール７もイオン注入マスクとなるため、
分離用サイドウォール７下に位置する端部ソース・ドレ
イン領域８ａは、他のソース・ドレイン領域８に比べ
て、不純物濃度が薄く、且つ、ＰＮ接合面の深さも浅く
しか形成されない。しかしながら、分離用サイドウォー
ル７下には、ソース・ドレイン用補足拡散領域１０が形
成されているため、このソース・ドレイン用補足拡散領
域１０と端部ソース・ドレイン領域８ａとが重なること
によって、ソース・ドレイン領域８の一部となる。Next, in the step shown in FIG. 2A, after forming the gate insulating film and the gate electrode, a gate sidewall made of an insulating film is formed on the side surface of the gate electrode.
At this time, the isolation sidewall 7 is also formed on the side surface of the element isolation insulating film 6 which is the step portion of the element isolation region.
Then, using the gate electrode, the sidewall for gate and the element isolation insulating film 6 as a mask, the implantation energy is 50 ke.
Source / drain regions 8 are formed by ion-implanting arsenic, which is an n-type impurity, under the implantation conditions of V, implantation dose 5 × 10 15 / cm 2 , and implantation angle 0 °. At this time, since the separating sidewall 7 also serves as an ion implantation mask,
The end source / drain regions 8a located under the isolation sidewall 7 have a lower impurity concentration and are formed only with a shallower PN junction surface than the other source / drain regions 8. However, since the source / drain supplemental diffusion region 10 is formed under the separation sidewall 7, the source / drain supplemental diffusion region 10 and the end source / drain region 8a overlap each other, so that the source It becomes a part of the drain region 8.
【００３５】次に、図２（ｂ）に示す工程で、サリサイ
ド技術を用いて選択的にソース・ドレイン領域８の表面
領域にコバルトシリサイドなどのシリサイド層９を形成
する。Next, in a step shown in FIG. 2B, a silicide layer 9 such as cobalt silicide is selectively formed on the surface region of the source / drain region 8 by using the salicide technique.
【００３６】なお、図２（ａ）及び図２（ｂ）では、ゲ
ート絶縁膜、ゲート電極及びゲート上サイドウォールの
図示は省略している。2A and 2B, the gate insulating film, the gate electrode, and the sidewall on the gate are not shown.
【００３７】この第１の実施形態の半導体装置及びその
製造方法によれば、分離用サイドウォール７によって端
部ソース・ドレイン領域８ａの不純物濃度が薄く、且
つ、拡散深さが浅く形成されても、分離用サイドウォー
ル７下に予め形成されていたソース・ドレイン用補足拡
散領域１０と重なり合うことによって、分離用サイドウ
ォール７下に形成される最終的なソース・ドレイン領域
は、分離用サイドウォール７下以外の部分のソース・ド
レイン領域８と同程度の不純物濃度および拡散深さに形
成することができる。さらに、分離用サイドウォール７
下のソース・ドレイン領域は、ソース・ドレイン用補足
拡散領域１０を制御することによって、他のソース・ド
レイン領域とは別に不純物濃度及び拡散深さを任意に設
定することができる。従って、基板１とソース・ドレイ
ン領域８（ソース・ドレイン用補足拡散領域１０を含
む）とのＰＮ接合面とシリサイド層９の底面までの距離
を一定以上にすることができるため、空乏層の広がりに
よるリーク電流の増大を防止することができる。According to the semiconductor device and the method of manufacturing the same of the first embodiment, even if the impurity concentration of the end source / drain regions 8a is made low and the diffusion depth is made shallow by the separating sidewall 7. , The final source / drain region formed under the isolation sidewall 7 is overlapped with the complementary diffusion region 10 for source / drain previously formed under the isolation sidewall 7. The impurity concentration and the diffusion depth can be the same as those of the source / drain regions 8 other than the lower portion. Furthermore, the separating sidewall 7
By controlling the source / drain supplemental diffusion region 10, the impurity concentration and the diffusion depth of the lower source / drain region can be arbitrarily set separately from the other source / drain regions. Therefore, the distance between the PN junction surface between the substrate 1 and the source / drain region 8 (including the source / drain supplemental diffusion region 10) and the bottom surface of the silicide layer 9 can be set to a certain value or more, and the depletion layer spreads. It is possible to prevent the increase of the leak current due to.
【００３８】なお、上記第１の実施形態では、図１
（ａ）に示す工程において、レジスト膜４をマスクにし
て、砒素の斜めイオン注入３０を行ったが、レジスト膜
４をマスクに保護絶縁膜３のエッチングを行った後、レ
ジスト膜４を除去し、その後、保護絶縁膜３をマスクに
して砒素の斜めイオン注入３０を行ってもよい。このよ
うにすれば、レジスト膜のシャドーイング効果を受ける
ことなく、砒素の斜めイオン注入３０を行うことができ
るので、ソース・ドレイン用補足拡散領域１０を精度良
く形成することができる。In the above first embodiment, as shown in FIG.
In the step shown in (a), oblique ion implantation 30 of arsenic was performed using the resist film 4 as a mask. After the protective insulating film 3 was etched using the resist film 4 as a mask, the resist film 4 was removed. After that, oblique ion implantation 30 of arsenic may be performed using the protective insulating film 3 as a mask. By doing so, the oblique ion implantation 30 of arsenic can be performed without receiving the shadowing effect of the resist film, so that the source / drain supplemental diffusion region 10 can be formed with high accuracy.
【００３９】（第２の実施形態）本発明の第２の実施形
態に係る半導体装置及びその製造方法について説明す
る。図３（ａ）〜図３（ｄ）及び図４（ａ）〜図４
（ｃ）は、本発明の第２の実施形態に係る半導体装置の
製造工程を示す断面図である。(Second Embodiment) A semiconductor device and a method of manufacturing the same according to a second embodiment of the present invention will be described. 3 (a) to 3 (d) and 4 (a) to 4
(C) is a sectional view showing a manufacturing process of a semiconductor device concerning a 2nd embodiment of the present invention.
【００４０】まず、図３（ａ）に示す工程で、Ｐ型半導
体基板（Ｓｉ基板）１上にシリコン酸化膜からなる厚み
約１０ｎｍの下地絶縁膜２、及び、シリコン窒化膜から
なる厚み約１００ｎｍの保護絶縁膜３を順次形成した
後、素子分離領域が開口されているレジスト膜４をエッ
チングマスクにして、異方性エッチングにより保護絶縁
膜３のパターニングを行い、下地絶縁膜２の表面を露出
させる。このとき、続けて下地絶縁膜２のエッチングを
行っても良い。その後、レジスト膜４をマスクにして、
注入エネルギー５０ｋｅＶ、注入ドーズ量５×１０15／
ｃｍ2、注入角度１０°の注入条件で、ｎ型不純物であ
る砒素の斜めイオン注入３０を４回転注入で行い、ソー
ス・ドレイン用補足拡散領域１０を形成する。このと
き、ソース・ドレイン用補足拡散領域１０は、斜めイオ
ン注入３０の注入角度を制御することによって、保護絶
縁膜３の端部下への入り込み量を調整することができ
る。First, in the step shown in FIG. 3A, a base insulating film 2 made of a silicon oxide film having a thickness of about 10 nm and a silicon nitride film having a thickness of about 100 nm are formed on a P-type semiconductor substrate (Si substrate) 1. The protective insulating film 3 is sequentially formed, and then the protective insulating film 3 is patterned by anisotropic etching using the resist film 4 having the element isolation region opened as an etching mask to expose the surface of the base insulating film 2. Let At this time, the base insulating film 2 may be subsequently etched. After that, using the resist film 4 as a mask,
Implant energy 50 keV, Implant dose 5 × 10 15 /
Under the implantation conditions of cm 2 and an implantation angle of 10 °, oblique ion implantation 30 of arsenic, which is an n-type impurity, is performed by four rotations to form the source / drain complementary diffusion regions 10. At this time, the supplementary diffusion region for source / drain 10 can control the implantation angle of the oblique ion implantation 30 to adjust the amount of the protective insulating film 3 entering under the end portion.
【００４１】次に、図３（ｂ）に示す工程で、レジスト
膜４をマスクにして、注入エネルギー１０ｋｅＶ、注入
ドーズ量１×１０12／ｃｍ2、注入角度１０°の注入条
件で、ｐ型不純物であるボロンの斜めイオン注入３２を
４回転注入で行い、しきい値制御用補足拡散領域１１を
形成する。このとき、しきい値制御用補足拡散領域１１
は、斜めイオン注入３２の注入角度を制御することによ
って、保護絶縁膜３の端部下への入り込み量を調整する
ことができる。なお、上記実施形態では、砒素の斜めイ
オン注入３０とボロンの斜めイオン注入３２とは、前後
どちらでも良いが、半導体基板１表面へのダメージの影
響を考慮すると、ボロンの斜めイオン注入を先にした方
がより好ましい。Next, in the step shown in FIG. 3B, using the resist film 4 as a mask, the implantation energy is 10 keV, the implantation dose is 1 × 10 12 / cm 2 , and the implantation angle is 10 °. The oblique ion implantation 32 of boron, which is an impurity, is performed by four rotations to form the supplementary diffusion region 11 for threshold control. At this time, the supplemental diffusion region 11 for threshold control
By controlling the implantation angle of the oblique ion implantation 32, the amount of penetration of the protective insulating film 3 below the end portion can be adjusted. In the above embodiment, the oblique ion implantation 30 of arsenic and the oblique ion implantation 32 of boron may be performed before or after, but considering the influence of damage to the surface of the semiconductor substrate 1, the oblique ion implantation of boron is performed first. Is more preferable.
【００４２】次に、図３（ｃ）に示す工程で、レジスト
膜４を除去した後、保護絶縁膜３をマスクにして、下地
絶縁膜２のエッチングを行い、さらに半導体基板１を所
定の深さまで異方性エッチングを行って、素子分離領域
に深さ約５００ｎｍの分離溝５を形成する。このとき、
分離溝５は、ソース・ドレイン用補足拡散領域１０及び
しきい値制御用補足拡散領域１１を貫通して形成され、
保護絶縁膜３の端部下にはソース・ドレイン用補足拡散
領域１０及びしきい値制御用補足拡散領域１１が残存す
る。Next, in the step shown in FIG. 3C, the resist film 4 is removed, the base insulating film 2 is etched using the protective insulating film 3 as a mask, and the semiconductor substrate 1 is further etched to a predetermined depth. Then, anisotropic etching is performed to form isolation trenches 5 having a depth of about 500 nm in the element isolation regions. At this time,
The isolation trench 5 is formed so as to penetrate the source / drain supplemental diffusion region 10 and the threshold value control supplemental diffusion region 11,
Under the edge of the protective insulating film 3, the source / drain supplemental diffusion region 10 and the threshold control supplemental diffusion region 11 remain.
【００４３】次に、図３（ｄ）に示す工程で、半導体基
板１上の全面に、厚み約１０００ｎｍの酸化膜からなる
分離用絶縁膜を堆積した後、化学機械研磨（ＣＭＰ）法
により保護絶縁膜３上に堆積されている分離用絶縁膜を
研磨除去することによって、保護絶縁膜３の表面を露出
させ、且つ、分離溝５内のみに分離用絶縁膜を残置させ
て素子分離絶縁膜６を形成する。このとき、ＣＭＰによ
り素子分離絶縁膜６の表面は、保護絶縁膜３の表面とほ
ぼ平坦に形成される。Next, in the step shown in FIG. 3D, an isolation insulating film made of an oxide film having a thickness of about 1000 nm is deposited on the entire surface of the semiconductor substrate 1 and then protected by a chemical mechanical polishing (CMP) method. The surface of the protective insulating film 3 is exposed by polishing and removing the insulating film for isolation deposited on the insulating film 3, and the insulating film for isolation is left only in the isolation groove 5 to isolate the element isolation insulating film. 6 is formed. At this time, the surface of the element isolation insulating film 6 is formed substantially flat with the surface of the protective insulating film 3 by CMP.
【００４４】次に、図４（ａ）に示す工程で、保護絶縁
膜３及び下地絶縁膜２を選択的に除去して、素子分離絶
縁膜６からなるトレンチ分離型素子分離領域に囲まれた
活性領域３１を形成する。このとき、素子分離絶縁膜６
の表面と半導体基板１における活性領域３１の表面との
間に、約１００ｎｍ程度の段差が生じる。Next, in the step shown in FIG. 4A, the protective insulating film 3 and the base insulating film 2 are selectively removed to be surrounded by the trench isolation type element isolation region made of the element isolation insulating film 6. The active region 31 is formed. At this time, the element isolation insulating film 6
A step difference of about 100 nm is generated between the surface of the semiconductor substrate 1 and the surface of the active region 31 in the semiconductor substrate 1.
【００４５】次に、素子分離絶縁膜６をマスクにして、
注入エネルギー１０ｋｅＶ、注入ドーズ量１×１０12／
ｃｍ2、注入角度７°の注入条件で、ｐ型不純物である
ボロンのイオン注入を行い、しきい値制御用拡散領域１
２を形成する（図４（ｃ）参照）。Next, using the element isolation insulating film 6 as a mask,
Implant energy 10 keV, Implant dose 1 × 10 12 /
Ion implantation of boron, which is a p-type impurity, is performed under the implantation conditions of cm 2 and an implantation angle of 7 ° to form a threshold control diffusion region 1.
2 is formed (see FIG. 4C).
【００４６】次に、図４（ｂ）に示す工程で、ゲート絶
縁膜及びゲート電極を形成した後、ゲート電極の側面上
に絶縁膜からなるゲート用サイドウォールを形成する。
このとき、素子分離領域の段差部である素子分離絶縁膜
６の側面上にも分離用サイドウォール７が形成される。
その後、ゲート電極、ゲート用サイドウォール及び素子
分離絶縁膜６をマスクにして、注入エネルギー５０ｋｅ
Ｖ、注入ドーズ量５×１０15／ｃｍ2、注入角度０°の
注入条件で、ｎ型不純物である砒素のイオン注入を行
い、ソース・ドレイン領域８を形成する。Next, in the step shown in FIG. 4B, after forming the gate insulating film and the gate electrode, a gate sidewall made of an insulating film is formed on the side surface of the gate electrode.
At this time, the isolation sidewall 7 is also formed on the side surface of the element isolation insulating film 6 which is the step portion of the element isolation region.
Then, using the gate electrode, the sidewall for gate and the element isolation insulating film 6 as a mask, the implantation energy is 50 ke.
Source / drain regions 8 are formed by ion-implanting arsenic, which is an n-type impurity, under the implantation conditions of V, implantation dose 5 × 10 15 / cm 2 , and implantation angle 0 °.
【００４７】図４（ｃ）は、図４（ｂ）に示す工程にお
ける、チャネル方向に対して平行にゲート絶縁膜１３及
びゲート電極１４の形成領域を示す断面図である。素子
分離絶縁膜６の近傍の活性領域には、しきい値制御用補
足拡散領域１１が形成されているため、このしきい値制
御用補足拡散領域１１がしきい値制御用拡散領域１２と
重なってしきい値制御用拡散領域の一部となる。FIG. 4C is a sectional view showing the formation region of the gate insulating film 13 and the gate electrode 14 in parallel with the channel direction in the step shown in FIG. 4B. Since the threshold control supplemental diffusion region 11 is formed in the active region near the element isolation insulating film 6, the threshold control supplemental diffusion region 11 overlaps with the threshold control diffusion region 12. And becomes a part of the threshold control diffusion region.
【００４８】この第２の実施形態の半導体装置及びその
製造方法によれば、第１の実施形態と同様に、分離用サ
イドウォール７によって端部ソース・ドレイン領域８ａ
の不純物濃度が薄く、且つ、拡散深さが浅く形成されて
も、分離用サイドウォール７下に予め形成されていたソ
ース・ドレイン用補足拡散領域１０と重なり合うことに
よって、分離用サイドウォール７下に形成される最終的
なソース・ドレイン領域は、分離用サイドウォール７下
以外の部分のソース・ドレイン領域８と同程度の不純物
濃度および拡散深さに形成することができる。According to the semiconductor device and the method of manufacturing the same of the second embodiment, the end source / drain regions 8a are formed by the separating sidewalls 7 as in the first embodiment.
Even if the impurity concentration is low and the diffusion depth is shallow, by overlapping with the source / drain supplemental diffusion region 10 previously formed under the isolation sidewall 7, the diffusion layer is formed under the isolation sidewall 7. The final source / drain regions to be formed can be formed to have the same impurity concentration and diffusion depth as those of the source / drain regions 8 other than under the isolation sidewall 7.
【００４９】さらに、素子分離絶縁膜６の近傍の活性領
域にしきい値制御用補足拡散領域１１を形成することに
よって、素子分離領域近傍のしきい値制御用拡散領域の
不純物濃度を調整することができるため、素子分離絶縁
膜６の近接領域のしきい値制御用拡散領域の不純物濃度
を、チャネル中央部のしきい値制御用拡散領域の不純物
濃度と同程度にすることができるので、ハンプ現象や分
離リーク電流の発生を抑制することができる。Further, by forming the complementary diffusion region 11 for threshold control in the active region near the element isolation insulating film 6, the impurity concentration of the diffusion region for threshold control near the element isolation region can be adjusted. Therefore, the impurity concentration of the threshold control diffusion region in the vicinity of the element isolation insulating film 6 can be made approximately the same as the impurity concentration of the threshold control diffusion region in the central portion of the channel. It is possible to suppress the occurrence of a separation leak current.
【００５０】なお、上記第２の実施形態では、図３
（ａ）及び図３（ｂ）に示す工程において、レジスト膜
４をマスクにして、砒素の斜めイオン注入３０及びボロ
ンの斜めイオン注入３２を行ったが、レジスト膜４をマ
スクに保護絶縁膜３のエッチングを行った後、レジスト
膜４を除去し、その後、保護絶縁膜３をマスクにして砒
素の斜めイオン注入３０及びボロンの斜めイオン注入３
２を行ってもよい。このようにすれば、レジスト膜のシ
ャドーイング効果を受けることなく、砒素の斜めイオン
注入３０及びボロンの斜めイオン注入３２を行うことが
できるので、ソース・ドレイン用補足拡散領域１０及び
しきい値制御用補足拡散領域１１を精度良く形成するこ
とができる。In the second embodiment, the configuration shown in FIG.
In the steps shown in FIGS. 3A and 3B, the arsenic oblique ion implantation 30 and the boron oblique ion implantation 32 were performed using the resist film 4 as a mask. After the etching, the resist film 4 is removed, and then the arsenic oblique ion implantation 30 and the boron oblique ion implantation 3 are performed using the protective insulating film 3 as a mask.
You may go to step 2. By doing so, since the oblique ion implantation 30 of arsenic and the oblique ion implantation 32 of boron can be performed without receiving the shadowing effect of the resist film, the source / drain complementary diffusion region 10 and the threshold control. The supplementary diffusion region 11 for use can be accurately formed.
【００５１】（第３の実施形態）本発明の第３の実施形
態に係る半導体装置及びその製造方法について説明す
る。図５（ａ）〜図５（ｄ）及び図６（ａ）〜図６
（ｄ）は、本発明の第３の実施形態に係る半導体装置の
製造工程を示す断面図である。(Third Embodiment) A semiconductor device and a method of manufacturing the same according to a third embodiment of the present invention will be described. 5 (a) to 5 (d) and 6 (a) to 6
(D) is sectional drawing which shows the manufacturing process of the semiconductor device which concerns on the 3rd Embodiment of this invention.
【００５２】まず、図５（ａ）に示す工程で、Ｐ型半導
体基板（Ｓｉ基板）１上にシリコン酸化膜からなる厚み
約１０ｎｍの下地絶縁膜２、及び、シリコン窒化膜から
なる厚み約１００ｎｍの保護絶縁膜３を順次形成した
後、素子分離領域が開口されているレジスト膜４をエッ
チングマスクにして、異方性エッチングにより保護絶縁
膜３のパターニングを行い、下地絶縁膜２の表面を露出
させる。このとき、続けて下地絶縁膜２のエッチングを
行っても良い。その後、レジスト膜４をマスクにして、
注入エネルギー５０ｋｅＶ、注入ドーズ量５×１０15／
ｃｍ2、注入角度１０°の注入条件で、ｎ型不純物であ
る砒素の斜めイオン注入３０を４回転注入で行い、ソー
ス・ドレイン用補足拡散領域１０を形成する。このと
き、ソース・ドレイン用補足拡散領域１０は、斜めイオ
ン注入３０の注入角度を制御することによって、保護絶
縁膜３の端部下への入り込み量を調整することができ
る。First, in the step shown in FIG. 5A, a base insulating film 2 of a silicon oxide film having a thickness of about 10 nm and a silicon nitride film having a thickness of about 100 nm are formed on a P-type semiconductor substrate (Si substrate) 1. The protective insulating film 3 is sequentially formed, and then the protective insulating film 3 is patterned by anisotropic etching using the resist film 4 having the element isolation region opened as an etching mask to expose the surface of the base insulating film 2. Let At this time, the base insulating film 2 may be subsequently etched. After that, using the resist film 4 as a mask,
Implant energy 50 keV, Implant dose 5 × 10 15 /
Under the implantation conditions of cm 2 and an implantation angle of 10 °, oblique ion implantation 30 of arsenic, which is an n-type impurity, is performed by four rotations to form the source / drain supplemental diffusion regions 10. At this time, the supplementary diffusion region for source / drain 10 can control the implantation angle of the oblique ion implantation 30 to adjust the amount of the protective insulating film 3 entering under the end portion.
【００５３】次に、図５（ｂ）に示す工程で、レジスト
膜４をマスクにして、注入エネルギー１０ｋｅＶ、注入
ドーズ量１×１０12／ｃｍ2、注入角度１０°の注入条
件で、ｐ型不純物であるボロンの斜めイオン注入３２を
４回転注入で行い、しきい値制御用補足拡散領域１１を
形成する。このとき、しきい値制御用補足拡散領域１１
は、斜めイオン注入３２の注入角度を制御することによ
って、保護絶縁膜３の端部下への入り込み量を調整する
ことができる。Next, in the step shown in FIG. 5B, using the resist film 4 as a mask, the implantation energy is 10 keV, the implantation dose is 1 × 10 12 / cm 2 , and the implantation angle is 10 °. The oblique ion implantation 32 of boron, which is an impurity, is performed by four rotations to form the supplementary diffusion region 11 for threshold control. At this time, the supplemental diffusion region 11 for threshold control
By controlling the implantation angle of the oblique ion implantation 32, the amount of penetration of the protective insulating film 3 below the end portion can be adjusted.
【００５４】次に、図５（ｃ）に示す工程で、レジスト
膜４をマスクにして、注入エネルギー６００ｋｅＶ、注
入ドーズ量１×１０13／ｃｍ2、注入角度１０°の注入
条件で、ｐ型不純物であるボロンの斜めイオン注入３３
を４回転注入で行い、チャネルストップ用補足拡散領域
１５を形成する。このとき、チャネルストップ用補足拡
散領域１５は、斜めイオン注入３３の注入角度を制御す
ることによって、保護絶縁膜３の端部下への入り込み量
を調整することができる。なお、上記実施形態におい
て、砒素の斜めイオン注入３０、ボロンの斜めイオン注
入３２及びボロンの斜めイオン注入３３とは、イオン注
入の順番は問わないが、半導体基板１表面へのダメージ
の影響を考慮すると、砒素の斜めイオン注入３０よりも
ボロンの斜めイオン３２注入及びボロンの斜めイオン注
入３３を先にした方がより好ましい。Next, in the step shown in FIG. 5C, using the resist film 4 as a mask, the implantation energy is 600 keV, the implantation dose is 1 × 10 13 / cm 2 , and the implantation angle is 10 °. Diagonal ion implantation of impurity boron 33
Is performed by four rotation implantation to form the channel stop supplemental diffusion region 15. At this time, the channel stop supplemental diffusion region 15 can adjust the amount of penetration of the protective insulating film 3 below the end portion by controlling the implantation angle of the oblique ion implantation 33. In the above embodiment, the arsenic oblique ion implantation 30, the boron oblique ion implantation 32, and the boron oblique ion implantation 33 may be performed in any order, but the influence of damage to the surface of the semiconductor substrate 1 is considered. Then, it is more preferable to perform the oblique ion implantation 32 of boron and the oblique ion implantation 33 of boron before the oblique ion implantation 30 of arsenic.
【００５５】次に、図５（ｄ）に示す工程で、レジスト
膜４を除去した後、保護絶縁膜３をマスクにして、下地
絶縁膜２のエッチングを行い、さらに半導体基板１を所
定の深さまで異方性エッチングを行って、素子分離領域
に深さ約５００ｎｍの分離溝５を形成する。このとき、
分離溝５は、ソース・ドレイン用補足拡散領域１０、し
きい値制御用補足拡散領域１１及びチャネルストップ用
補足拡散領域１５を貫通して形成され、保護絶縁膜３の
端部下にはソース・ドレイン用補足拡散領域１０、しき
い値制御用補足拡散領域１１及びチャネルストップ用補
足拡散領域１５が残存する。Next, in the step shown in FIG. 5D, after removing the resist film 4, the base insulating film 2 is etched using the protective insulating film 3 as a mask, and the semiconductor substrate 1 is further etched to a predetermined depth. Then, anisotropic etching is performed to form isolation trenches 5 having a depth of about 500 nm in the element isolation regions. At this time,
The isolation trench 5 is formed so as to penetrate through the source / drain supplemental diffusion region 10, the threshold control supplemental diffusion region 11, and the channel stop supplemental diffusion region 15, and the source / drain is formed below the end portion of the protective insulating film 3. The complementary diffusion region 10, the threshold control complementary diffusion region 11, and the channel stop complementary diffusion region 15 remain.
【００５６】次に、図６（ａ）に示す工程で、半導体基
板１上の全面に、厚み約１０００ｎｍの酸化膜からなる
分離用絶縁膜を堆積した後、化学機械研磨（ＣＭＰ）法
により保護絶縁膜３上に堆積されている分離用絶縁膜を
研磨除去することによって、保護絶縁膜３の表面を露出
させ、且つ、分離溝５内のみに分離用絶縁膜を残置させ
て素子分離絶縁膜６を形成する。このとき、ＣＭＰによ
り素子分離絶縁膜６の表面は、保護絶縁膜３の表面とほ
ぼ平坦に形成される。Next, in the step shown in FIG. 6A, an isolation insulating film made of an oxide film having a thickness of about 1000 nm is deposited on the entire surface of the semiconductor substrate 1 and then protected by a chemical mechanical polishing (CMP) method. The surface of the protective insulating film 3 is exposed by polishing and removing the insulating film for isolation deposited on the insulating film 3, and the insulating film for isolation is left only in the isolation groove 5 to isolate the element isolation insulating film. 6 is formed. At this time, the surface of the element isolation insulating film 6 is formed substantially flat with the surface of the protective insulating film 3 by CMP.
【００５７】次に、図６（ｂ）に示す工程で、保護絶縁
膜３及び下地絶縁膜２を選択的に除去して、素子分離絶
縁膜６からなるトレンチ分離型素子分離領域に囲まれた
活性領域３１を形成する。このとき、素子分離絶縁膜６
の表面と半導体基板１における活性領域３１の表面との
間に、約１００ｎｍ程度の段差が生じる。Next, in the step shown in FIG. 6B, the protective insulating film 3 and the base insulating film 2 are selectively removed to be surrounded by the trench isolation type element isolation region made of the element isolation insulating film 6. The active region 31 is formed. At this time, the element isolation insulating film 6
A step difference of about 100 nm is generated between the surface of the semiconductor substrate 1 and the surface of the active region 31 in the semiconductor substrate 1.
【００５８】次に、素子分離絶縁膜６をマスクにして、
注入エネルギー１０ｋｅＶ、注入ドーズ量５×１０12／
ｃｍ2、注入角度７°の注入条件で、ｐ型不純物である
ボロンのイオン注入を行い、しきい値制御用拡散領域１
２を形成する（図６（ｄ）参照）。Next, using the element isolation insulating film 6 as a mask,
Implant energy 10 keV, Implant dose 5 × 10 12 /
Ion implantation of boron, which is a p-type impurity, is performed under the implantation conditions of cm 2 and an implantation angle of 7 ° to form a threshold control diffusion region 1.
2 is formed (see FIG. 6D).
【００５９】次に、図６（ｃ）に示す工程で、注入エネ
ルギー６００ｋｅＶ、注入ドーズ量１×１０13／ｃ
ｍ2、注入角度７°の注入条件で、ｐ型不純物であるボ
ロンのイオン注入を行い、チャネルストップ用拡散領域
１６を形成する。その後、ゲート絶縁膜及びゲート電極
を形成した後、ゲート電極の側面上に絶縁膜からなるゲ
ート用サイドウォールを形成する。このとき、素子分離
領域の段差部である素子分離絶縁膜６の側面上にも分離
用サイドウォール７が形成される。その後、ゲート電
極、ゲート用サイドウォール及び素子分離絶縁膜６をマ
スクにして、注入エネルギー５０ｋｅＶ、注入ドーズ量
５×１０15／ｃｍ2、注入角度０°の注入条件で、ｎ型
不純物である砒素のイオン注入を行い、ソース・ドレイ
ン領域８を形成する。Next, in the step shown in FIG. 6C, the implantation energy is 600 keV and the implantation dose is 1 × 10 13 / c.
Boron, which is a p-type impurity, is ion-implanted under an implantation condition of m 2 and an implantation angle of 7 ° to form a channel stop diffusion region 16. Then, after forming a gate insulating film and a gate electrode, a sidewall for a gate made of an insulating film is formed on the side surface of the gate electrode. At this time, the isolation sidewall 7 is also formed on the side surface of the element isolation insulating film 6 which is the step portion of the element isolation region. After that, using the gate electrode, the gate sidewall and the element isolation insulating film 6 as a mask, arsenic which is an n-type impurity is implanted under the implantation conditions of an implantation energy of 50 keV, an implantation dose of 5 × 10 15 / cm 2 and an implantation angle of 0 °. Are ion-implanted to form source / drain regions 8.
【００６０】図６（ｄ）は、図６（ｃ）に示す工程にお
ける、チャネル方向に対して平行にゲート絶縁膜１３及
びゲート電極１４の形成領域を示す断面図である。素子
分離絶縁膜６の近傍の活性領域には、しきい値制御用補
足拡散領域１１が形成されているため、このしきい値制
御用補足拡散領域１１がしきい値制御用拡散領域１２と
重なってしきい値制御用拡散領域の一部となる。さら
に、素子分離絶縁膜６の近傍の活性領域には、チャネル
ストップ用補足拡散領域１５が形成されているため、こ
のチャネルストップ用補足拡散領域１５がチャネルスト
ップ用拡散領域１６と重なってチャネルストップ用拡散
領域の一部となる。FIG. 6D is a sectional view showing a formation region of the gate insulating film 13 and the gate electrode 14 in parallel with the channel direction in the step shown in FIG. 6C. Since the threshold control supplemental diffusion region 11 is formed in the active region near the element isolation insulating film 6, the threshold control supplemental diffusion region 11 overlaps with the threshold control diffusion region 12. And becomes a part of the threshold control diffusion region. Further, since the complementary diffusion region 15 for channel stop is formed in the active region in the vicinity of the element isolation insulating film 6, the complementary diffusion region 15 for channel stop overlaps with the diffusion region 16 for channel stop. It becomes part of the diffusion area.
【００６１】この第３の実施形態の半導体装置及びその
製造方法によれば、第２の実施形態と同様に、分離用サ
イドウォール７下に形成される最終的なソース・ドレイ
ン領域は、分離用サイドウォール７下以外の部分のソー
ス・ドレイン領域８と同程度の不純物濃度および拡散深
さに形成することができる。また、素子分離絶縁膜６の
近傍の活性領域にしきい値制御用補足拡散領域１１を形
成することによって、素子分離絶縁膜６の近接領域のし
きい値制御用拡散領域の不純物濃度を、チャネル中央部
のしきい値制御用拡散領域の不純物濃度と同程度にする
ことが可能なため、ハンプ現象や分離リーク電流の発生
を抑制することができる。According to the semiconductor device and the method of manufacturing the same of the third embodiment, the final source / drain regions formed under the isolation sidewall 7 are similar to those of the second embodiment. The impurity concentration and diffusion depth can be the same as those of the source / drain regions 8 other than under the sidewall 7. In addition, by forming the threshold control supplemental diffusion region 11 in the active region in the vicinity of the element isolation insulating film 6, the impurity concentration of the threshold control diffusion region in the vicinity of the element isolation insulating film 6 is adjusted to the channel center. Since it is possible to make the impurity concentration of the diffusion region for controlling the threshold voltage of the portion approximately the same, it is possible to suppress the occurrence of the hump phenomenon and the separation leakage current.
【００６２】さらに、この第３の実施形態では、素子分
離絶縁膜６の近傍の活性領域にチャネルストップ用補足
拡散領域１５を形成することによって、素子分離絶縁膜
６の近接領域のチャネルストップ用拡散領域の不純物濃
度を、チャネル中央部のチャネルストップ用拡散領域の
不純物濃度と同程度にすることが可能なため、ハンプ現
象や分離リーク電流の発生を抑制することができる。Furthermore, in the third embodiment, the channel stop supplemental diffusion region 15 is formed in the active region in the vicinity of the element isolation insulating film 6, so that the channel stop diffusion in the adjacent region of the element isolation insulating film 6 is performed. Since the impurity concentration of the region can be made approximately the same as the impurity concentration of the channel stop diffusion region in the central portion of the channel, it is possible to suppress the occurrence of the hump phenomenon and the separation leak current.
【００６３】[0063]
【発明の効果】以上述べてきたように、本発明の半導体
装置及びその製造方法によれば、素子分離領域の側面に
隣接して形成される不純物拡散領域を、分離用サイドウ
ォールや素子分離絶縁膜の影響を受けることなく、所望
の不純物濃度で形成することができる。従って、素子分
離領域近傍における不純物拡散領域の不純物濃度の低下
に起因したリーク電流やハンプ現象を抑制することがで
き、良好なトランジスタ特性を得ることができる。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, the impurity diffusion region formed adjacent to the side surface of the element isolation region is provided with the isolation sidewall or the element isolation insulation. It can be formed with a desired impurity concentration without being affected by the film. Therefore, it is possible to suppress the leak current and the hump phenomenon due to the decrease of the impurity concentration in the impurity diffusion region near the element isolation region, and it is possible to obtain good transistor characteristics.
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に
係る半導体装置の製造工程のうちの前半工程を示す断面
図1A to 1D are cross-sectional views showing a first half process of a manufacturing process of a semiconductor device according to a first embodiment of the present invention.
【図２】（ａ），（ｂ）は、本発明の第１の実施形態に
係る半導体装置の製造工程のうちの後半工程を示す断面
図2 (a) and 2 (b) are cross-sectional views showing the latter half of the manufacturing steps of the semiconductor device according to the first embodiment of the present invention.
【図３】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る半導体装置の製造工程のうちの前半工程を示す断面
図FIGS. 3A to 3D are cross-sectional views showing a first half step of a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図４】（ａ）〜（ｃ）は、本発明の第２の実施形態に
係る半導体装置の製造工程のうちの後半工程を示す断面
図4A to 4C are cross-sectional views showing the latter half of the manufacturing steps of the semiconductor device according to the second embodiment of the present invention.
【図５】（ａ）〜（ｄ）は、本発明の第３の実施形態に
係る半導体装置の製造工程のうちの前半工程を示す断面
図5A to 5D are cross-sectional views showing a first half process of a manufacturing process of a semiconductor device according to a third embodiment of the present invention.
【図６】（ａ）〜（ｄ）は、本発明の第３の実施形態に
係る半導体装置の製造工程のうちの後半工程を示す断面
図6A to 6D are cross-sectional views showing the latter half of the manufacturing steps of the semiconductor device according to the third embodiment of the present invention.
【図７】（ａ）〜（ｄ）は、従来の半導体装置の製造工
程のうちの前半工程を示す断面図7A to 7D are cross-sectional views showing a first half step of a conventional manufacturing process of a semiconductor device.
【図８】（ａ）〜（ｃ）は、従来の半導体装置の製造工
程のうちの後半工程を示す断面図8A to 8C are cross-sectional views showing the latter half of the manufacturing steps of the conventional semiconductor device.
１ 半導体基板 ２ 下地絶縁膜 ３ 保護絶縁膜 ４ レジスト膜 ５ 分離溝 ６ 素子分離絶縁膜 ７ 分離用サイドウォール ８ ソース・ドレイン領域 ８ａ 端部ソース・ドレイン領域 ９ シリサイド層 １０ ソース・ドレイン用補足拡散領域 １１ しきい値制御用補足拡散領域 １２ しきい値制御用拡散領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ チャネルストップ用補足拡散領域 １６ チャネルストップ用拡散領域 ３０ 砒素の斜めイオン注入 ３１ 活性領域 ３２ ボロンの斜めイオン注入 ３３ ボロンの斜めイオン注入 1 Semiconductor substrate 2 Base insulating film 3 Protective insulation film 4 Resist film 5 separation grooves 6 Element isolation insulating film 7 Separation sidewall 8 Source / drain regions 8a Edge source / drain region 9 Silicide layer 10 Source / drain complementary diffusion region 11 Threshold control supplemental diffusion region 12 Threshold control diffusion area 13 Gate insulating film 14 Gate electrode 15 Channel stop supplemental diffusion area 16 channel stop diffusion area 30 Diagonal ion implantation of arsenic 31 Active area 32 Boron oblique ion implantation 33 Boron oblique ion implantation
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA35 AA44 AA66 AA84 CA17 DA25 DA33 DA41 DA42 DA43 DA60 DA77 DA78 5F140 AA00 AA24 BA01 BB12 BC01 BC07 BF18 BH11 BH12 BH40 BJ01 BJ08 BK09 BK10 BK13 BK14 CB04 CB10 CE07 CE20 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5F032 AA35 AA44 AA66 AA84 CA17 DA25 DA33 DA41 DA42 DA43 DA60 DA77 DA78 5F140 AA00 AA24 BA01 BB12 BC01 BC07 BF18 BH11 BH12 BH40 BJ01 BJ08 BK09 BK10 BK13 BK14 CB04 CB10 CE07 CE20
Claims (13)
領域と、 前記素子分離領域に取り囲まれた前記半導体基板の活性
領域と、 前記活性領域に形成された複数の拡散領域とを備え、 前記拡散領域は、前記活性領域の周辺側に前記素子分離
領域に隣接して形成された補足拡散領域と、前記活性領
域の内部側に前記補足拡散領域と重なるように形成され
た主拡散領域とで構成されていることを特徴とする半導
体装置。1. A semiconductor substrate, a trench isolation type element isolation region formed in the semiconductor substrate, an active region of the semiconductor substrate surrounded by the element isolation region, and a plurality of active regions formed in the active region. A diffusion region, wherein the diffusion region is formed so as to overlap with the complementary diffusion region formed on the peripheral side of the active region adjacent to the element isolation region and on the inner side of the active region. And a main diffusion region that has been formed.
物濃度及び拡散深さを有していることを特徴とする半導
体装置。2. The semiconductor device according to claim 1, wherein the complementary diffusion region and the main diffusion region have the same impurity concentration and diffusion depth.
て、 前記複数の拡散領域のうちの第１の拡散領域は、ソース
・ドレイン領域であり、 前記ソース・ドレイン領域は、前記補足拡散領域となる
ソース・ドレイン用補足拡散領域と、前記主拡散領域と
なるソース・ドレイン主拡散領域とで構成されており、 前記素子分離領域は、前記活性領域よりも表面が高く、
その側面上には、分離用サイドウォールが形成されてお
り、 前記分離用サイドウォール下には、前記ソース・ドレイ
ン用補足拡散領域が形成されていることを特徴とする半
導体装置。3. The semiconductor device according to claim 1, wherein the first diffusion region of the plurality of diffusion regions is a source / drain region, and the source / drain region is the complementary diffusion region. The source / drain supplementary diffusion region and the source / drain main diffusion region serving as the main diffusion region, wherein the element isolation region has a higher surface than the active region,
A semiconductor device, wherein an isolation sidewall is formed on a side surface thereof, and the source / drain supplemental diffusion region is formed under the isolation sidewall.
ていることを特徴とする半導体装置。4. The semiconductor device according to claim 3, wherein a silicide layer is formed on the source / drain regions.
載の半導体装置において、 前記複数の拡散領域のうちの第２の拡散領域は、しきい
値制御用拡散領域であり、 前記しきい値制御用拡散領域は、前記補足拡散領域とな
るしきい値制御用補足拡散領域と、前記主拡散領域とな
るしきい値制御用主拡散領域とで構成されていることを
特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein the second diffusion region of the plurality of diffusion regions is a threshold control diffusion region, The threshold control diffusion region is configured by a threshold control supplemental diffusion region serving as the supplementary diffusion region and a threshold control main diffusion region serving as the main diffusion region. Semiconductor device.
載の半導体装置において、 前記複数の拡散領域のうちの第３の拡散領域は、チャネ
ルストップ用拡散領域であり、 前記チャネルストップ用拡散領域は、前記補足拡散領域
となるチャネルストップ用補足拡散領域と、前記主拡散
領域となるチャネルストップ用主拡散領域とで構成され
ていることを特徴とする半導体装置。6. The semiconductor device according to claim 1, wherein the third diffusion region of the plurality of diffusion regions is a channel stop diffusion region, and the channel stop is a channel stop diffusion region. The semiconductor device is characterized in that the channel diffusion region is composed of a channel stop supplemental diffusion region serving as the supplemental diffusion region and a channel stop main diffusion region serving as the main diffusion region.
る工程（ａ）と、 前記保護用絶縁膜をパターニングして、素子分離領域上
が開口部が形成された保護絶縁膜を形成する工程（ｂ）
と、 少なくとも前記保護絶縁膜をマスクにして、前記半導体
基板の素子分離領域に不純物の斜めイオン注入を行い、
前記保護絶縁膜の端部下に所定の幅だけ入り込んだ補足
拡散領域を形成する工程（ｃ）と、 前記工程（ｃ）の後に、前記保護絶縁膜をマスクにし
て、前記半導体基板を所定の深さまでエッチングして分
離溝を形成する工程（ｄ）と、 前記分離溝内のみに素子分離絶縁膜を埋め込んでトレン
チ分離型の素子分離領域を形成する工程（ｅ）と、 前記工程（ｅ）の後に、前記保護絶縁膜を除去する工程
（ｆ）と、 前記工程（ｆ）の後に、少なくとも前記素子分離絶縁膜
をマスクにして、前記半導体基板の活性領域に前記補足
拡散領域の不純物と同導電型の不純物のイオン注入を行
い、前記補足拡散領域と少なくとも一部が重なる主拡散
領域を形成する工程（ｇ）とを備えていることを特徴と
する半導体装置の製造方法。7. A step (a) of forming a protective insulating film on a semiconductor substrate, and patterning the protective insulating film to form a protective insulating film having an opening formed on an element isolation region. Process (b)
And performing oblique ion implantation of impurities into the element isolation region of the semiconductor substrate using at least the protective insulating film as a mask,
A step (c) of forming a complementary diffusion region having a predetermined width below the edge of the protective insulating film, and a step of forming the semiconductor substrate at a predetermined depth using the protective insulating film as a mask after the step (c). A step (d) of etching to form an isolation groove, a step (e) of burying an element isolation insulating film only in the isolation groove to form a trench isolation type element isolation region, and a step (e) of After that, a step (f) of removing the protective insulating film, and, after the step (f), at least the element isolation insulating film is used as a mask to make the active region of the semiconductor substrate have the same conductivity as the impurities of the complementary diffusion region. A step (g) of forming a main diffusion region that at least partially overlaps with the supplemental diffusion region by performing ion implantation of an impurity of a type.
おいて、 前記工程（ｂ）では、前記保護用絶縁膜上に形成したレ
ジスト膜をマスクにして、前記保護用絶縁膜のパターニ
ングを行い、 前記工程（ｃ）では、前記保護絶縁膜上に形成されてい
る前記レジスト膜をマスクにして前記斜めイオン注入を
行い、 前記工程（ｄ）の前に、前記レジスト膜を除去する工程
を有していることを特徴とする半導体装置の製造方法。8. The method for manufacturing a semiconductor device according to claim 7, wherein in the step (b), the protective insulating film is patterned using the resist film formed on the protective insulating film as a mask, The step (c) has a step of performing the oblique ion implantation using the resist film formed on the protective insulating film as a mask, and removing the resist film before the step (d). A method of manufacturing a semiconductor device, comprising:
方法において、 前記工程（ｅ）では、前記半導体基板上の全面に分離用
絶縁膜を形成した後、少なくとも前記保護絶縁膜上の前
記分離用絶縁膜を化学機械研磨法によって研磨除去し、
前記分離溝内のみに前記分離用絶縁膜を残置させて前記
素子分離絶縁膜を形成することを特徴とする半導体装置
の製造方法。9. The method of manufacturing a semiconductor device according to claim 7, wherein in the step (e), an isolation insulating film is formed on the entire surface of the semiconductor substrate, and then at least the protective insulating film is formed. The isolation insulating film is polished and removed by the chemical mechanical polishing method,
A method of manufacturing a semiconductor device, wherein the isolation insulating film is left only in the isolation trench to form the element isolation insulating film.
に記載の半導体装置の製造方法において、 前記工程（ｆ）の後で前記工程（ｇ）の前に、前記素子
分離絶縁膜に側面上に分離用サイドウォールを形成する
工程を有し、 前記工程（ｇ）では、前記素子分離絶縁膜及び前記分離
用サイドウォールをマスクにして前記イオン注入を行う
ことを特徴とする半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 7, wherein the element isolation insulating film is formed after the step (f) and before the step (g). In the step (g), the ion implantation is performed using the element isolation insulating film and the isolation sidewall as a mask. Manufacturing method.
法において、 前記工程（ｃ）では、ソース・ドレイン領域の一部とな
るソース・ドレイン用補足拡散領域を形成し、 前記工程（ｇ）では、ソース・ドレイン領域の他部とな
るソース・ドレイン主拡散領域を形成することを特徴と
する半導体装置の製造方法。11. The method of manufacturing a semiconductor device according to claim 10, wherein in the step (c), a source / drain supplemental diffusion region which is a part of the source / drain region is formed, and in the step (g). A method of manufacturing a semiconductor device, comprising forming a source / drain main diffusion region which is to be another part of the source / drain region.
に記載の半導体装置の製造方法において、 前記工程（ｃ）では、しきい値制御用拡散領域の一部と
なるしきい値制御用補足拡散領域を形成し、 前記工程（ｇ）で、又は、前記工程（ｇ）の後に、しき
い値制御用拡散領域の他部となるしきい値制御用主拡散
領域を形成することを特徴とする半導体装置の製造方
法。12. The method of manufacturing a semiconductor device according to claim 7, wherein in the step (c), threshold control which is a part of a threshold control diffusion region is performed. Forming a complementary diffusion region for threshold control, and forming a main diffusion region for threshold control which is the other part of the diffusion region for threshold control in the step (g) or after the step (g). A method for manufacturing a characteristic semiconductor device.
に記載の半導体装置の製造方法において、 前記工程（ｃ）では、チャネルストップ用拡散領域の一
部となるチャネルストップ用補足拡散領域を形成し、 前記工程（ｇ）で、又は、前記工程（ｇ）の後に、チャ
ネルストップ用拡散領域の他部となるチャネルストップ
用主拡散領域を形成することを特徴とする半導体装置の
製造方法。13. The method of manufacturing a semiconductor device according to claim 7, wherein in step (c), the channel stop supplemental diffusion region is a part of the channel stop diffusion region. And forming a main diffusion region for a channel stop, which is another part of the diffusion region for a channel stop, in the step (g) or after the step (g). .
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101030296B1 (en) * | 2008-04-28 | 2011-04-20 | 주식회사 동부하이텍 | Shallow trench isolation of semiconductor device and method of manufacturing the same |
| WO2012070163A1 (en) * | 2010-11-22 | 2012-05-31 | パナソニック株式会社 | Semiconductor device and process for production thereof |
-
2001
- 2001-09-03 JP JP2001265536A patent/JP2003078133A/en active Pending
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