JP2003068793A - Semiconductor device and its manufacturing method - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、チップ オン テー
プ（Ｃhip Ｏn Ｆilm：以下ＣＯＦという）を用いた半
導体装置に関し、特に、ＣＯＦ用テープのチップ搭載面
と外部装置接続用ボール（例えばはんだボール）搭載面
が同一面に設置された半導体装置に適用して有効な技術
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using a chip on film (hereinafter referred to as COF), and more particularly to a chip mounting surface of a COF tape and a ball for connecting an external device (for example, a solder ball). The present invention relates to a technique effectively applied to a semiconductor device in which the mounting surfaces are installed on the same surface.
【０００２】[0002]
【従来の技術】従来のＴ−ＢＧＡ（Ｔape−Ｂall Ｇrid
Ａrray）型パッケージは、ＴＡＢ（Ｔape Ａoutmated
Ｂonding）方式を用いた半導体チップを搭載し、この搭
載される半導体チップの外側にパッケージの端子である
はんだボールを備えたパッケージである。主要部材であ
るポリイミドテープは、半導体チップを搭載するための
デバイスホールを設けている。また、半導体チップと端
子間の配線は、テープ上に銅箔をエッチングにより配線
パターン及びボールを搭載するランドを形成している。2. Description of the Related Art Conventional T-BGA (Tape-Ball Grid)
Array type package is TAB (Tape Aoutmated)
This is a package in which a semiconductor chip using a bonding method is mounted and solder balls which are the terminals of the package are provided outside the mounted semiconductor chip. The polyimide tape, which is a main member, has a device hole for mounting a semiconductor chip. In addition, the wiring between the semiconductor chip and the terminal is formed by etching a copper foil on the tape to form a land for mounting a wiring pattern and balls.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
Ｔ−ＢＧＡ型パッケージでは、ＴＡＢ方式を用いるた
め、主要部材であるポリイミドテープに半導体チップサ
イズ毎に、半導体チップを搭載するためのデバイスホー
ルを設ける必要がある。そのため半導体チップ毎にテー
プの打ち抜き金型を製作する必要がある。また、半導体
チップのパッドピッチが狭い場合、ＴＡＢ方式を用いた
Ｔ−ＢＧＡ型パッケージは、インナーリードがデバイス
ホール内に突出しているため、インナーリード曲がりに
よる不良が発生しやすいという問題があった。However, in the conventional T-BGA type package, since the TAB method is used, a device hole for mounting a semiconductor chip is provided in the polyimide tape, which is a main member, for each semiconductor chip size. There is a need. Therefore, it is necessary to manufacture a tape punching die for each semiconductor chip. In addition, when the pad pitch of the semiconductor chip is narrow, the T-BGA type package using the TAB method has a problem that the inner lead is protruded into the device hole, so that a defect due to bending of the inner lead is likely to occur.
【０００４】本発明の目的は、テープの加工の標準化を
図ることが可能な技術を提供することにある。本発明の
他の目的は、リードの曲がりによる不良を低減すること
が可能な技術を提供することにある。本発明の他の目的
は、リードの位置決めを容易にすることが可能な技術を
提供することにある。本発明の他の目的は、放熱効率を
向上することが可能な技術を提供することにある。本発
明の前記ならびにその他の目的と新規な特徴は、本明細
書の記述及び添付図面によって明らかになるであろう。An object of the present invention is to provide a technique capable of standardizing tape processing. Another object of the present invention is to provide a technique capable of reducing defects due to bending of leads. Another object of the present invention is to provide a technique capable of facilitating lead positioning. Another object of the present invention is to provide a technique capable of improving heat dissipation efficiency. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【０００５】[0005]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
のとおりである。第１の発明は、ＣＯＦ用テープ上のリ
ード（インナーリード：例えば銅箔配線）と半導体チッ
プ上のバンプ及び外部装置接続用ボール（はんだボー
ル）とを電気的に接続し、前記半導体チップ上のバンプ
接続部を封止材で封止した半導体装置であって、前記Ｃ
ＯＦ用テープのチップ搭載面と外部装置接続用ボール
（はんだボール）搭載面が同一面に設置され、前記ＣＯ
Ｆ用テープのリードと半導体チップ上のバンプとの接続
面及び外部装置接続用ボール（はんだボール）との接続
面（ランド）の表面に錫（Ｓｎ）めっき又は金（Ａｕ）
めっきを施したものである。The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows. A first aspect of the present invention electrically connects a lead (inner lead: copper foil wiring, for example) on a COF tape to a bump on a semiconductor chip and a ball (solder ball) for connecting an external device to form a ball on the semiconductor chip. A semiconductor device having a bump connecting portion sealed with a sealing material, comprising:
The chip mounting surface of the OF tape and the external device connection ball (solder ball) mounting surface are installed on the same surface, and the CO
Tin (Sn) plating or gold (Au) is formed on the surface of the connection surface between the lead of the F tape and the bump on the semiconductor chip and the connection surface (land) of the external device connection ball (solder ball).
It is plated.
【０００６】第２の発明は、前記第１の発明の半導体装
置において、前記ＣＯＦ用テープの半導体チップ搭載領
域の内側領域に貫通孔を設けたものである。A second invention is the semiconductor device of the first invention, wherein a through hole is provided in an area inside the semiconductor chip mounting area of the COF tape.
【０００７】第３の発明は、前記第２の半導体装置にお
いて、前記ＣＯＦ用テープの半導体チップ搭載と反対側
面に補強材（例えば金属補強材）を設けたものである。According to a third aspect of the present invention, in the second semiconductor device, a reinforcing material (for example, a metal reinforcing material) is provided on the side of the COF tape opposite to the side where the semiconductor chip is mounted.
【０００８】第４の発明は、前記第１乃至第３の発明の
うちいずれか１つの半導体装置において、前記搭載され
た半導体チップの厚さを外部装置接続用ボール（はんだ
ボール）の高さの３分の２（２／３）以下にしたもので
ある。According to a fourth aspect of the present invention, in the semiconductor device according to any one of the first to third aspects, the thickness of the mounted semiconductor chip is determined by the height of balls for external device connection (solder balls). It is less than two-thirds (2/3).
【０００９】第５の発明は、前記第３又は第４の発明の
半導体装置において、前記ＣＯＦ用テープの半導体チッ
プ搭載と反対側面に補強材（例えば金属補強材）を設
け、該補強材の半導体チップ搭載領域の内側領域に貫通
孔を設けたものである。A fifth invention is the semiconductor device according to the third or fourth invention, wherein a reinforcing material (for example, a metal reinforcing material) is provided on the side of the COF tape opposite to the side where the semiconductor chip is mounted, and the semiconductor of the reinforcing material is provided. A through hole is provided in the area inside the chip mounting area.
【００１０】第６の発明は、ＣＯＦ用テープ上のリード
（インナーリード）と前記半導体チップ上のバンプとを
位置合わせした後電気的に接続し、該接続部を封止材で
封止する半導体装置の製造方法であって、前記ＣＯＦ用
テープのリードが前記半導体チップ側に設けられ、該リ
ードと前記半導体チップ上のバンプとの位置合わせは、
前記ＣＯＦ用テープと前記半導体チップとの間に両面位
置認識装置（例えば両面撮影用カメラ）を挿入して前記
ＣＯＦ用テープと前記半導体チップのそれぞれの面を同
時に認識する両面認識法で行うものである。A sixth aspect of the present invention is a semiconductor in which leads (inner leads) on a COF tape and bumps on the semiconductor chip are aligned and electrically connected to each other, and the connection portion is then sealed with a sealing material. A method of manufacturing a device, wherein leads of the COF tape are provided on the semiconductor chip side, and the alignment between the leads and the bumps on the semiconductor chip is performed.
A double-sided position recognition device (for example, a double-sided shooting camera) is inserted between the COF tape and the semiconductor chip to perform a double-sided recognition method for simultaneously recognizing the respective surfaces of the COF tape and the semiconductor chip. is there.
【００１１】前述した本発明によれば、ＣＯＦ用テープ
のデバイスホールを必要としないので、ＣＯＦ用テープ
の加工の標準化が図れる。また、ＣＯＦ用テープの半導
体チップ搭載領域の内側領域に位置合せ及び放熱効率の
向上のための貫通孔を設ける場合、半導体チップサイズ
に合せることなく、パッケージサイズによって１種類の
サイズの貫通孔をあけるので、ＣＯＦ用テープの加工の
標準化が図れる。また、半導体チップ上のパッドと結線
するリード（インナーリード）がＣＯＦ用テープ上に固
定されているので、リード曲がりによる不良を低減する
ことができる。According to the present invention described above, since the device hole of the COF tape is not required, standardization of the processing of the COF tape can be achieved. In addition, when a through hole for alignment and improvement of heat dissipation efficiency is provided in the inside area of the semiconductor chip mounting area of the COF tape, one kind of through hole is formed according to the package size without adjusting to the semiconductor chip size. Therefore, standardization of the processing of the COF tape can be achieved. Further, since the leads (inner leads) connected to the pads on the semiconductor chip are fixed on the COF tape, defects due to lead bending can be reduced.
【００１２】以下に、本発明について、本発明の実施形
態（実施例）とともに図面を参照して詳細に説明する。
なお、本発明の実施形態（実施例）を説明する全図にお
いて、同一機能を有するものは、同一符号を付けその繰
り返しの説明は省略する。Hereinafter, the present invention will be described in detail with reference to the drawings together with embodiments (examples) of the present invention.
In all the drawings for explaining the embodiments (examples) of the present invention, those having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted.
【００１３】[0013]
【発明の実施の形態】図１は、本発明の実施形態１の半
導体装置におけるＣＯＦ用テープの概略構成を示す平面
図、図２は、図１のＡ−Ａ線で切った本実施形態１の半
導体装置の断面図である。1 is a plan view showing a schematic structure of a COF tape in a semiconductor device according to a first embodiment of the present invention, and FIG. 2 is a sectional view taken along the line AA of FIG. 3 is a cross-sectional view of the semiconductor device of FIG.
【００１４】図１及び図２において、１はＣＯＦ用テー
プ、１Ａはベーステープ（例えばポリイミドテープ）、
１Ｂはスプロケットホール（テープ送り穴）、２は半導
体チップ、２Ａは半導体チップ２のパッド上のバンプ
（例えばＡｕバンプ）、３はリード（インナーリード：
例えば銅箔配線）、４ははんだボール搭載用（外部装置
接続用）パッド（ランド）、５はソルダーレジスト（保
護膜）、６は封止材（アンダーフィル樹脂）、７ははん
だボールである。1 and 2, 1 is a COF tape, 1A is a base tape (for example, polyimide tape),
1B is a sprocket hole (tape feed hole), 2 is a semiconductor chip, 2A is a bump (for example, Au bump) on a pad of the semiconductor chip 2, and 3 is a lead (inner lead:
For example, copper foil wiring), 4 is a pad (land) for mounting a solder ball (for connecting an external device), 5 is a solder resist (protective film), 6 is a sealing material (underfill resin), and 7 is a solder ball.
【００１５】本実施形態１の半導体装置は、図１及び図
２に示すように、ＣＯＦ用テープ１上のリード（インナ
ーリード：例えば銅箔配線）３と半導体チップ２のバッ
ド上のバンプ２Ａ及びはんだボール７とを電気的に接続
し、前記半導体チップ２上のバンプ接続部を封止材（例
えば樹脂）で封止した半導体装置であって、前記ＣＯＦ
用テープ１の半導体チップ搭載面とはんだボール搭載面
が同一面に設置され、前記ＣＯＦ用テープ１上のリード
３と半導体チップ２上のバンプ２Ａとの接続面及びはん
だボール７との接続面（ランド）の表面に錫（Ｓｎ）め
っき又は金（Ａｕ）めっきを施し、その上にはんだボー
ル７を設けたものである。As shown in FIGS. 1 and 2, the semiconductor device according to the first embodiment includes leads (inner leads: copper foil wiring, for example) 3 on the COF tape 1, bumps 2A on the pads of the semiconductor chip 2, and the like. A semiconductor device in which a solder ball 7 is electrically connected and a bump connecting portion on the semiconductor chip 2 is sealed with a sealing material (for example, resin),
The semiconductor chip mounting surface and the solder ball mounting surface of the tape 1 are installed on the same surface, and the connecting surface between the lead 3 on the COF tape 1 and the bump 2A on the semiconductor chip 2 and the connecting surface with the solder ball 7 ( The surface of the land is plated with tin (Sn) or gold (Au), and the solder balls 7 are provided thereon.
【００１６】本実施形態１の半導体装置に用いるＣＯＦ
用テープ１は、図１及び図２に示すように、半導体チッ
プ２上のバンプ２Ａに対応する間隔でリード３を形成
し、幅方向の両端部にスプロケットホール１Ｂが設けら
れている。COF used in the semiconductor device of the first embodiment
As shown in FIGS. 1 and 2, the tape 1 has leads 3 formed at intervals corresponding to the bumps 2A on the semiconductor chip 2, and sprocket holes 1B are provided at both ends in the width direction.
【００１７】また、前記ＣＯＦ用テープは、例えば、銅
箔を接着したポリイミドテープからなる透明なテープ
に、スプロケットホール１Ａを、例えば、打ち抜き法に
より設け、その銅箔の表面にリードパターンのレジスト
膜を形成し、前記レジスト膜をマスクとして銅箔をエッ
チングし、その後、銅に錫、半田、金等をメッキするこ
とで得られる。また、ソルダーレジスト（保護膜）５
は、前記半導体チップ２の外側までのサイズであり、前
記半導体チップ２の内側にはこないように設けられてい
る。As the COF tape, for example, a sprocket hole 1A is provided by a punching method on a transparent tape made of a polyimide tape to which a copper foil is adhered, and a resist film having a lead pattern is formed on the surface of the copper foil. Is formed, the copper foil is etched by using the resist film as a mask, and then copper, tin, solder, gold or the like is plated. In addition, solder resist (protective film) 5
Is a size up to the outside of the semiconductor chip 2 and is provided so as not to come inside the semiconductor chip 2.
【００１８】前記半導体チップ２のバンプと前記リード
３との位置合わせは、例えば、図３（ａ）に示すよう
に、１台のカメラ（画像認識装置）１０１を用いて、Ｃ
ＯＦ用テープ越しにボンディングステーション（ヒート
ステージ）１０２に載置されている前記半導体チップ２
のパターン及び前記ＣＯＦ用テープ上のリード（インナ
ーリード）３の配線パターンを認識（画像認識）して行
う。The bumps of the semiconductor chip 2 and the leads 3 are aligned with each other by using, for example, one camera (image recognition device) 101 as shown in FIG.
The semiconductor chip 2 placed on the bonding station (heat stage) 102 through the OF tape.
And the wiring pattern of the leads (inner leads) 3 on the COF tape are recognized (image recognition).
【００１９】このパターン認識の後、図３（ｂ）に示す
ように、ボンディングヘッド（ボンディング治工具）１
０３を半導体チップ２上に移動させ、半導体チップ２の
位置に設定されると、当該ボンディングヘッド１０３を
半導体チップ２側に降下させてボンディングを行う。す
なわち、前記位置合わせした半導体チップ２上のバンプ
及びＣＯＦ用テープ１上のリード３は、高加熱したボン
ディングステーション１０２のステージとボンディング
ヘッドのツール熱荷重にて一括ボンディングが行われ
る。ボンディング後、封止樹脂（アンダーフィル樹脂）
６を充填し硬化させる（図２）。その後、はんだボール
搭載用パッド４上にはんだボールを搭載し、所定の大き
さに切断する。After this pattern recognition, as shown in FIG. 3B, the bonding head (bonding jig / tool) 1
When 03 is moved onto the semiconductor chip 2 and set at the position of the semiconductor chip 2, the bonding head 103 is lowered to the semiconductor chip 2 side to perform bonding. That is, the aligned bumps on the semiconductor chip 2 and the leads 3 on the COF tape 1 are collectively bonded by the tool heat load of the stage of the bonding station 102 and the bonding head which are heated to a high level. After bonding, sealing resin (underfill resin)
Fill 6 and cure (FIG. 2). Then, the solder balls are mounted on the solder ball mounting pads 4 and cut into a predetermined size.
【００２０】また、前記半導体チップ２のバンプと前記
リード（インナーリード）３との位置合わせは、例え
ば、図４（ａ）に示すように、両面認識の画像認識装置
（例えば両面撮影用カメラ）１０１Ａを、ＣＯＦ用テー
プ１のリード３側面と、ボンディングステーション（ヒ
ートステージ）１０２に載置されている前記半導体チッ
プ２との間に挿入して、前記半導体チップ２のパターン
及び前記ＣＯＦ用テープ上のリード（インナーリード）
３の配線パターンを認識（画像認識）することにより、
認識精度を向上さることができる。そして、図４（ｂ）
に示すように、前記画像認識装置（両面撮影用カメラ）
１０１Ａを退避させてボンディングヘッド（ボンディン
グ治工具）１０３を半導体チップ２上に移動させ、半導
体チップ２の位置に設定されると、当該ボンディングヘ
ッド１０３を半導体チップ２側に降下させてボンディン
グを行う。Further, the bumps of the semiconductor chip 2 and the leads (inner leads) 3 are aligned with each other, for example, as shown in FIG. 4A, an image recognition device for double-sided recognition (for example, a double-sided photographing camera). 101A is inserted between the side surface of the lead 3 of the COF tape 1 and the semiconductor chip 2 mounted on the bonding station (heat stage) 102, and the pattern of the semiconductor chip 2 and the COF tape are placed. Lead (inner lead)
By recognizing the wiring pattern of 3 (image recognition),
The recognition accuracy can be improved. And FIG. 4 (b)
As shown in, the image recognition device (double-sided shooting camera)
When 101A is retracted and the bonding head (bonding jig / tool) 103 is moved onto the semiconductor chip 2 and set at the position of the semiconductor chip 2, the bonding head 103 is lowered to the semiconductor chip 2 side for bonding.
【００２１】本実施形態１によれば、ＣＯＦ用テープ１
のデバイスホールを必要としないので、ＣＯＦ用テープ
１の加工の標準化が図れる。また、半導体チップ２のパ
ッドと結線するリード３がＣＯＦ用テープ１上に固定さ
れているので、リード３の曲がりによる不良を低減する
ことができる。According to the first embodiment, the COF tape 1
Since no device hole is required, standardization of processing of the COF tape 1 can be achieved. Further, since the leads 3 connected to the pads of the semiconductor chip 2 are fixed on the COF tape 1, it is possible to reduce defects due to bending of the leads 3.
【００２２】（実施形態２）図５は、本発明の実施形態
２の半導体装置におけるＣＯＦ用テープの概略構成を示
す平面図、図６は、図５のＢ−Ｂ線で切った本実施形態
２の半導体装置の断面図である。本実施形態２の半導体
装置は、図５及び図６に示すように、前記実施形態１の
半導体装置において、前記ＣＯＦ用テープ１の半導体チ
ップ搭載領域の内側領域に貫通孔８を設け、その貫通孔
８に封止材（アンダーフィル樹脂）６を充填したもので
ある。(Embodiment 2) FIG. 5 is a plan view showing a schematic structure of a COF tape in a semiconductor device according to Embodiment 2 of the present invention, and FIG. 6 is an embodiment taken along line BB in FIG. It is sectional drawing of the semiconductor device of 2. As shown in FIGS. 5 and 6, the semiconductor device of the second embodiment is different from the semiconductor device of the first embodiment in that a through hole 8 is provided in an inner region of the semiconductor chip mounting region of the COF tape 1. The hole 8 is filled with a sealing material (underfill resin) 6.
【００２３】このように構成することにより、前記図３
（ａ）に示す１台のカメラ（画像認識装置）１０１を用
いて、ＣＯＦ用テープ越しにボンディングステーション
（ヒートステージ）１０２に載置されている前記半導体
チップ２のパターン及び前記ＣＯＦ用テープ上のリード
（インナーリード）３の配線パターンを認識（画像認
識）して行う場合において、前記実施形態１のようにＣ
ＯＦ用テープ１越しに透視して半導体チップ２のパター
ンを認識するのではなく、貫通孔８を通して直接半導体
チップ２上のパターンをカメラ１０１で撮像するので、
位置の認識精度を向上することがてきる。また、貫通孔
８を設けることにより、封止材（アンダーフィル樹脂）
６を低圧で充填することができ、かつ、放熱効率を向上
することができる。With this configuration, the structure shown in FIG.
On the COF tape and the pattern of the semiconductor chip 2 placed on the bonding station (heat stage) 102 through the COF tape by using one camera (image recognition device) 101 shown in (a). In the case where the wiring pattern of the lead (inner lead) 3 is recognized (image recognition), the C
Instead of recognizing the pattern of the semiconductor chip 2 through the OF tape 1, the camera 101 directly images the pattern on the semiconductor chip 2 through the through hole 8.
The position recognition accuracy can be improved. Further, by providing the through hole 8, a sealing material (underfill resin)
6 can be filled at a low pressure, and the heat dissipation efficiency can be improved.
【００２４】（実施形態３）図７（ａ）及び図７（ｂ）
は、本発明の実施形態３の半導体装置の概略構成を示す
平面図、図８（ａ）及び図８（ｂ）は、図７（ｂ）のＣ
−Ｃ線で切った断面図であり、図８（ａ）は実施形態１
の断面図、図８（ｂ）は実施形態２の断面図である。本
実施形態３の半導体装置は、図７及び図８に示すよう
に、前記実施形態１及び２の半導体装置において、前記
ＣＯＦ用テープ１の半導体チップ搭載と反対側面に補強
材９を接着剤９Ａで貼り付けて設けたものである。この
補強材９として、熱伝導のよい材料、例えば、金属材
（銅板）を用いると、より放熱効率を良くすることがで
きる。このように構成することにより、薄い半導体装置
の強度を補強材９で補強するとともに放熱効率を向上す
ることができる。(Embodiment 3) FIGS. 7A and 7B.
8A is a plan view showing a schematic configuration of a semiconductor device according to a third embodiment of the present invention. FIGS. 8A and 8B are C of FIG. 7B.
FIG. 8A is a cross-sectional view taken along line C, and FIG.
And FIG. 8B is a sectional view of the second embodiment. As shown in FIGS. 7 and 8, the semiconductor device of Embodiment 3 is different from the semiconductor devices of Embodiments 1 and 2 in that a reinforcing material 9 is attached to the side of the COF tape 1 opposite to the side where the semiconductor chip is mounted by an adhesive 9A. It is provided by pasting. If a material having good heat conduction, for example, a metal material (copper plate) is used as the reinforcing material 9, heat dissipation efficiency can be further improved. With this configuration, the strength of the thin semiconductor device can be reinforced with the reinforcing material 9 and the heat dissipation efficiency can be improved.
【００２５】（実施形態４）図９（ａ）及び図９（ｂ）
は、本発明の実施形態４の半導体装置の概略構成を示す
平面図、図１０は、図９（ｂ）のＤ−Ｄ線で切った断面
図である。本実施形態３の半導体装置は、図９及び図１
０に示すように、前記実施形態３の半導体装置におい
て、前記ＣＯＦ用テープ１の半導体チップ搭載と反対側
面に設けた補強材９に貫通孔１０を設けて封止材（アン
ダーフィル樹脂）６を充填したものである。このように
貫通孔８及び貫通孔１０を設けることにより、封止材
（アンダーフィル樹脂）６を低圧で充填することがで
き、かつ、さらに放熱効率を向上することができる。(Embodiment 4) FIGS. 9A and 9B.
9 is a plan view showing a schematic configuration of a semiconductor device of Embodiment 4 of the present invention, and FIG. 10 is a cross-sectional view taken along line D-D of FIG. 9B. The semiconductor device of Embodiment 3 is similar to that shown in FIGS.
As shown in 0, in the semiconductor device of the third embodiment, the through hole 10 is provided in the reinforcing material 9 provided on the side opposite to the side where the semiconductor chip is mounted on the COF tape 1, and the sealing material (underfill resin) 6 is provided. It is filled. By providing the through hole 8 and the through hole 10 in this manner, the sealing material (underfill resin) 6 can be filled at a low pressure, and the heat dissipation efficiency can be further improved.
【００２６】（実施形態５）図１１は、本発明の実施形
態５の半導体装置の概略構成を示す断面図あり、図１２
は、図１１の要部の拡大図である。本発明の実施形態５
の半導体装置は、図１１及び図１２に示すように、前記
実施形態１乃至３のいずれか１つの半導体装置におい
て、搭載された半導体チップ２の厚さをはんだボール７
の高さの３分の２（２／３）以下にしたものである。(Fifth Embodiment) FIG. 11 is a sectional view showing a schematic structure of a semiconductor device according to a fifth embodiment of the present invention.
FIG. 12 is an enlarged view of a main part of FIG. 11. Embodiment 5 of the present invention
As shown in FIGS. 11 and 12, the semiconductor device of No. 1 is the same as the semiconductor device of any one of the first to third embodiments, except that the thickness of the mounted semiconductor chip 2 is equal to the solder ball 7
The height is less than two-thirds (2/3) of the height of.
【００２７】前記半導体チップ２の厚さは、例えば、
０．２８ｍｍ、ＣＯＦ用テープ１のベーステープの厚さ
は、例えば、３８μｍ、はんだボール７との接続面（ラ
ンド）４の厚さは、例えば、８μｍである。その上に施
される錫めっきの厚さは、例えば、０．４８μｍであ
る。The thickness of the semiconductor chip 2 is, for example,
0.28 mm, the thickness of the base tape of the COF tape 1 is, for example, 38 μm, and the thickness of the connection surface (land) 4 with the solder balls 7 is, for example, 8 μm. The thickness of the tin plating applied thereon is 0.48 μm, for example.
【００２８】前記はんだボール７の大きさは、例えば、
径（φ）０．６ｍｍであり、配置ピッチは、例えば、１
ｍｍピッチである。前記半導体チップ２の厚さは、はん
だボール７の径（φ）よりも薄い。例えば、前記半導体
チップ２の厚さがはんだボール７の径（φ）の２／３〜
１／３程度の厚さが好ましい。The size of the solder ball 7 is, for example,
The diameter (φ) is 0.6 mm, and the arrangement pitch is, for example, 1
mm pitch. The thickness of the semiconductor chip 2 is smaller than the diameter (φ) of the solder ball 7. For example, the thickness of the semiconductor chip 2 is ⅔ of the diameter (φ) of the solder ball 7 or more.
A thickness of about 1/3 is preferable.
【００２９】このように、搭載された半導体チップ２の
厚さをはんだボール７の高さの３分の２（２／３）以下
にすることにより、図１１に示すように、実装基板２０
と半導体チップ２との間に隙間ができるので、実装基板
と半導体チップの衝突による破損不良を防止できる。As described above, the thickness of the mounted semiconductor chip 2 is set to be ⅔ (2/3) or less of the height of the solder ball 7, so that the mounting substrate 20 is mounted as shown in FIG.
Since a gap is formed between the semiconductor chip 2 and the semiconductor chip 2, damage failure due to a collision between the mounting substrate and the semiconductor chip can be prevented.
【００３０】以上、本発明者によってなされた発明を、
実施形態に基づき具体的に説明したが、本発明は、前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。As described above, the invention made by the present inventor is
Although the specific description has been given based on the embodiments, the present invention is not limited to the above-described embodiments, and it goes without saying that various modifications can be made without departing from the scope of the invention.
【００３１】[0031]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡潔に説明すれば、下
記のとおりである。本発明によれば、ＣＯＦ用テープの
加工の標準化が図れる。これにより、ＣＯＦ用テープの
加工費を低減することができる。また、リード曲がりに
よる不良品を低減することができる。これにより、ＣＯ
Ｆ用テープの歩留及び装置の組立歩留を向上することが
できる。また、リード位置が固定しているため、リード
曲がりによる不良品を低減することができる。これによ
り、ＣＯＦ用テープの歩留及び狭いパッドピッチの製品
が可能となる。また、リードと半導体チップのバンプと
の位置合わせ方法を簡略化し、ＣＯＦ型半導体装置の組
立性を向上することができる。The effects obtained by the typical ones of the inventions disclosed in this application will be briefly described as follows. According to the present invention, it is possible to standardize the processing of the COF tape. Thereby, the processing cost of the COF tape can be reduced. In addition, defective products due to lead bending can be reduced. As a result, CO
The yield of the F tape and the assembly yield of the device can be improved. Further, since the lead position is fixed, defective products due to bending of the lead can be reduced. This enables a COF tape yield and a product with a narrow pad pitch. In addition, the method of aligning the leads and the bumps of the semiconductor chip can be simplified, and the assemblability of the COF semiconductor device can be improved.
【図１】本発明の実施形態１の半導体装置におけるＣＯ
Ｆ用テープの概略構成を示す平面図である。FIG. 1 is a CO in a semiconductor device according to a first embodiment of the present invention.
It is a top view which shows schematic structure of the tape for F.
【図２】図１のＡ−Ａ線で切った本実施形態１の半導体
装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor device of the present first embodiment taken along the line AA of FIG.
【図３】本実施形態１の半導体チップのバンプとリード
との位置合わせ方法を説明するための図である。FIG. 3 is a diagram for explaining a method of aligning bumps and leads of the semiconductor chip of the first embodiment.
【図４】本実施形態１の半導体チップのバンプとリード
との位置合わせ方法の別の方法を説明するための図であ
る。FIG. 4 is a diagram for explaining another method for aligning the bump and the lead of the semiconductor chip of the first embodiment.
【図５】本発明の実施形態２の半導体装置におけるＣＯ
Ｆ用テープの概略構成を示す平面図である、FIG. 5 is a CO in the semiconductor device according to the second embodiment of the present invention.
It is a top view showing a schematic structure of a tape for F,
【図６】図５のＢ−Ｂ線で切った本実施形態２の半導体
装置の断面図である。6 is a cross-sectional view of the semiconductor device of the present second embodiment taken along the line BB of FIG.
【図７】本発明の実施形態３の半導体装置の概略構成を
示す平面図である。FIG. 7 is a plan view showing a schematic configuration of a semiconductor device according to a third embodiment of the present invention.
【図８】図７（ｂ）のＣ−Ｃ線で切った断面図である。8 is a cross-sectional view taken along the line CC of FIG. 7 (b).
【図９】本発明の実施形態４の半導体装置の概略構成を
示す平面図である。FIG. 9 is a plan view showing a schematic configuration of a semiconductor device according to a fourth embodiment of the present invention.
【図１０】図９（ｂ）のＤ−Ｄ線で切った断面図であ
る。FIG. 10 is a cross-sectional view taken along line DD of FIG. 9 (b).
【図１１】本発明の実施形態５の半導体装置の概略構成
を示す断面図ある。FIG. 11 is a sectional view showing a schematic configuration of a semiconductor device according to a fifth embodiment of the present invention.
【図１２】図１１の要部の拡大図である。FIG. 12 is an enlarged view of a main part of FIG.
１…ＣＯＦ用テープ １Ａ…テープベー
ス
１Ｂ…スプロケットホール ２…半導体チップ
２Ａ…バンプ ３…リード（イン
ナーリード）
４…はんだボール接続面（ランド） ５…ソルダーレジ
スト（保護膜）
６…封止材（アンダーフィル樹脂） ７…はんだボール
８…テープベースの貫通孔 ９…補強材
９Ａ…接着剤 １０…補強材の貫
通孔
２０…実装基板 １０１…カメラ
（画像認識装置）
１０１Ａ…両面撮影用カメラ １０２…ボンディ
ングステーション
１０３…ボンディングヘッド1 ... COF tape 1A ... Tape base 1B ... Sprocket hole 2 ... Semiconductor chip 2A ... Bump 3 ... Lead (inner lead) 4 ... Solder ball connection surface (land) 5 ... Solder resist (protective film) 6 ... Sealing material ( Underfill resin) 7 ... Solder ball 8 ... Tape base through hole 9 ... Reinforcing material 9A ... Adhesive 10 ... Reinforcing material through hole 20 ... Mounting substrate 101 ... Camera (image recognition device) 101A ... Double-sided shooting camera 102 ... Bonding station 103 ... Bonding head
───────────────────────────────────────────────────── フロントページの続き (72)発明者 市原 誠一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 春田 亮 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F044 MM13 MM23 PP03 QQ00 RR10 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Seiichi Ichihara 5-22-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock Ceremony Company Hitachi Cho-LS System Within (72) Inventor Ryo Haruta 5-20-1 Kamimizuhonmachi, Kodaira-shi, Tokyo Stock Ceremony Company within Hitachi Semiconductor Group F term (reference) 5F044 MM13 MM23 PP03 QQ00 RR10
Claims (6)
プ上のバンプ及び外部装置接続用ボールとを電気的に接
続し、前記半導体チップ上のバンプ接続部を封止材で封
止した半導体装置であって、前記ＣＯＦ用テープのチッ
プ搭載面と外部装置接続用ボール搭載面が同一面に設置
され、前記ＣＯＦ用テープのリードと半導体チップ上の
バンプとの接続面及び外部装置接続用ボールとの接続面
の表面に錫（Ｓｎ）めっき又は金（Ａｕ）めっきを施し
たことを特徴とする半導体装置。1. A semiconductor device in which leads on a COF tape are electrically connected to bumps on a semiconductor chip and balls for connecting an external device, and bump connection portions on the semiconductor chip are sealed with a sealing material. The COF tape chip mounting surface and the external device connecting ball mounting surface are installed on the same surface, and the COF tape leads and the bumps on the semiconductor chip are connected to each other and to the external device connecting balls. A semiconductor device having a surface of a connection surface plated with tin (Sn) or gold (Au).
前記ＣＯＦ用テープの半導体チップ搭載領域の内側領域
に貫通孔を設けたことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein
A semiconductor device, wherein a through hole is provided in an area inside the semiconductor chip mounting area of the COF tape.
前記ＣＯＦ用テープの半導体チップ搭載と反対側面に補
強材を設けたことを特徴とする半導体装置。3. The semiconductor device according to claim 2,
A semiconductor device, wherein a reinforcing material is provided on a side surface of the COF tape opposite to the side where the semiconductor chip is mounted.
半導体装置において、前記搭載された半導体チップの厚
さを外部装置接続用ボールの高さの３分の２（２／３）
以下にしたことを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein the thickness of the mounted semiconductor chip is two thirds (2/3) of the height of the external device connecting ball.
A semiconductor device having the following features.
いて、前記ＣＯＦ用テープの半導体チップ搭載と反対側
面に補強材を設け、該補強材の半導体チップ搭載領域の
内側領域に貫通孔を設けたことを特徴とする半導体装
置。5. The semiconductor device according to claim 3, wherein a reinforcing material is provided on the side of the COF tape opposite to the side where the semiconductor chip is mounted, and a through hole is provided in an area inside the semiconductor chip mounting area of the reinforcing material. A semiconductor device characterized by the above.
チップ上のバンプとを位置合わせした後電気的に接続
し、該接続部を封止材で封止する半導体装置の製造方法
であって、前記ＣＯＦ用テープのリードが前記半導体チ
ップ側に設けられ、該リードと前記半導体チップ上のバ
ンプとの位置合わせは、前記ＣＯＦ用テープと前記半導
体チップとの間に両面位置認識装置を挿入して前記ＣＯ
Ｆ用テープと前記半導体チップのそれぞれの面を同時に
認識する両面認識法で行うことを特徴とするＣＯＦ型半
導体装置の製造方法。6. A method of manufacturing a semiconductor device, wherein the leads on a COF tape and the bumps on the semiconductor chip are aligned and then electrically connected to each other, and the connecting portion is sealed with a sealing material. Leads of the COF tape are provided on the semiconductor chip side, and the lead and the bump on the semiconductor chip are aligned by inserting a double-sided position recognition device between the COF tape and the semiconductor chip. CO
A method of manufacturing a COF type semiconductor device, characterized in that a double-sided recognition method is used for simultaneously recognizing the respective surfaces of the F tape and the semiconductor chip.
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| JP2008517459A (en) * | 2004-10-14 | 2008-05-22 | アギア システムズ インコーポレーテッド | Printed circuit board assembly with improved thermal energy dissipation |
| JP2008187131A (en) * | 2007-01-31 | 2008-08-14 | Shindo Denshi Kogyo Kk | Semiconductor device and its manufacturing method |
| JP2014229664A (en) * | 2013-05-20 | 2014-12-08 | オリンパス株式会社 | Semiconductor device and method and device for positioning semiconductor device |
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2001
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| JP2007048858A (en) * | 2005-08-09 | 2007-02-22 | Shindo Denshi Kogyo Kk | Semiconductor device and manufacturing method thereof |
| JP2008187131A (en) * | 2007-01-31 | 2008-08-14 | Shindo Denshi Kogyo Kk | Semiconductor device and its manufacturing method |
| JP2014229664A (en) * | 2013-05-20 | 2014-12-08 | オリンパス株式会社 | Semiconductor device and method and device for positioning semiconductor device |
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