JP2003058516A - Method and device for signal processing - Google Patents
Method and device for signal processingInfo
- Publication number
- JP2003058516A JP2003058516A JP2001250589A JP2001250589A JP2003058516A JP 2003058516 A JP2003058516 A JP 2003058516A JP 2001250589 A JP2001250589 A JP 2001250589A JP 2001250589 A JP2001250589 A JP 2001250589A JP 2003058516 A JP2003058516 A JP 2003058516A
- Authority
- JP
- Japan
- Prior art keywords
- hardware
- processing
- software
- calculation
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
- Image Processing (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、画像や音声などの
デジタル信号を処理する信号処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing device for processing digital signals such as images and sounds.
【０００２】[0002]
【従来の技術】従来、画像や音声などのデジタル信号を
処理するために、一般的に専用の演算処理回路を用いる
方法すなわちハードウェアにより演算処理をする方法が
行なわれている。しかし、近年のコンピュータシステム
の高性能化及び低価格化により、コンピュータシステム
にデジタル信号を取り込み、ソフトウェアにより演算処
理をする方法が多くなっている。2. Description of the Related Art Conventionally, in order to process digital signals such as images and sounds, a method using a dedicated arithmetic processing circuit, that is, a method of performing arithmetic processing by hardware has been generally performed. However, due to the high performance and low cost of computer systems in recent years, there are many methods of incorporating digital signals into computer systems and performing arithmetic processing by software.
【０００３】[0003]
【発明が解決しようとする課題】従来のハードウェアに
よる演算処理方法では、処理速度が非常に速いという利
点がある反面、システムのコストが高く、また柔軟性が
無いなどの問題がある。一方、ソフトウェアによる演算
処理方法は、コストが安く柔軟性が高いという利点があ
るが、処理内容によっては処理速度が不足する場合が多
い。The conventional arithmetic processing method using hardware has an advantage that the processing speed is very fast, but on the other hand, there are problems such as high system cost and lack of flexibility. On the other hand, the arithmetic processing method using software has an advantage of low cost and high flexibility, but the processing speed is often insufficient depending on the processing content.
【０００４】そこで、ソフトウェアによる演算処理方法
とハードウェアによる演算処理方法とを組み合わせて、
コストが安く、柔軟性があり、処理速度も速い演算処理
装置を構成することが考えられる。Therefore, by combining the arithmetic processing method by software and the arithmetic processing method by hardware,
It is conceivable to construct an arithmetic processing unit that is low in cost, flexible, and fast in processing speed.
【０００５】図５は、従来の信号処理装置の第１構成例
を示す図である。図５では、コンピュータシステムに接
続されているバス１に、データ入力回路２とハードウェ
ア演算回路３が接続されている。すなわち、コンピュー
タシステム４にハードウェア演算回路３が搭載されてい
る。しかし、この構成ではハードウェア演算回路３の入
出力が１本のバス１を介して行なわれるので、入力と出
力を同時に行なえない。これが、信号処理装置として速
度的なネックになり、コンピュータシステム４とハード
ウェア演算回路３の本来の性能を活かせないという問題
がある。FIG. 5 is a diagram showing a first configuration example of a conventional signal processing device. In FIG. 5, the data input circuit 2 and the hardware arithmetic circuit 3 are connected to the bus 1 connected to the computer system. That is, the computer system 4 is equipped with the hardware arithmetic circuit 3. However, in this configuration, since the input / output of the hardware arithmetic circuit 3 is performed via one bus 1, the input and the output cannot be performed at the same time. This causes a speed bottleneck in the signal processing device, and there is a problem that the original performance of the computer system 4 and the hardware arithmetic circuit 3 cannot be utilized.
【０００６】図５の構成による処理速度の不足を解消す
るために、以下のような構成例が考えられる。In order to solve the shortage of processing speed due to the configuration of FIG. 5, the following configuration example can be considered.
【０００７】図６は、従来の信号処理装置の第２構成例
を示す図である。図６では、コンピュータシステム４１
に接続されているバス１１にハードウェア演算回路３１
が接続されており、コンピュータシステム４２に接続さ
れているバス１２にハードウェア演算回路３２が接続さ
れている。さらに、バス１１とバス１２にデータ入力回
路２が接続されている。図６では、同じ構成のシステム
を二つ用意し、交互に動作させることで処理速度を確保
している。しかし、この構成ではハードウェア演算回路
を二つ用意するため、製造上コスト高となるという問題
がある。FIG. 6 is a diagram showing a second configuration example of a conventional signal processing device. In FIG. 6, the computer system 41
To the bus 11 connected to the hardware arithmetic circuit 31
, And the hardware arithmetic circuit 32 is connected to the bus 12 connected to the computer system 42. Further, the data input circuit 2 is connected to the buses 11 and 12. In FIG. 6, two systems having the same configuration are prepared and alternately operated to secure the processing speed. However, in this configuration, since two hardware operation circuits are prepared, there is a problem that the manufacturing cost becomes high.
【０００８】本発明の目的は、処理速度の向上と製造上
のコスト低減を図る信号処理装置及び方法を提供するこ
とにある。It is an object of the present invention to provide a signal processing device and method for improving the processing speed and reducing the manufacturing cost.
【０００９】[0009]
【課題を解決するための手段】課題を解決し目的を達成
するために、本発明の信号処理装置及び方法は以下の如
く構成されている。In order to solve the problems and achieve the object, the signal processing apparatus and method of the present invention are configured as follows.
【００１０】（１）本発明の信号処理装置は、ソフトウ
ェアによる演算処理を行なうソフトウェア演算部と、ハ
ードウェアによる演算処理を行なうハードウェア演算部
とを備える信号処理装置において、演算結果をハードウ
ェア演算部に出力する第１のソフトウェア演算部と、前
記ハードウェア演算部における演算結果を入力するよう
前記第１のソフトウェア演算部とは別途に設けられた第
２のソフトウェア演算部と、を備えている。(1) In the signal processing device of the present invention, in the signal processing device including a software calculation unit for performing calculation processing by software and a hardware calculation unit for performing calculation processing by hardware, the calculation result is calculated by hardware. And a second software operation unit provided separately from the first software operation unit so as to input the operation result of the hardware operation unit. .
【００１１】（２）本発明の信号処理装置は上記（１）
に記載の装置であり、かつ前記第２のソフトウェア演算
部は複数のソフトウェア演算部からなり、分担処理を行
なう。(2) The signal processing apparatus according to the present invention has the above (1).
And the second software operation unit is composed of a plurality of software operation units and performs a sharing process.
【００１２】（３）本発明の信号処理方法は、ソフトウ
ェアによる演算処理を行なうソフトウェア演算部と、ハ
ードウェアによる演算処理を行なうハードウェア演算部
とにより信号処理を行なう信号処理方法において、第１
のソフトウェア演算部により演算処理を行う工程と、前
記演算処理の演算結果を、前記第１のソフトウェア演算
部から前記第１のソフトウェア演算部とハードウェア演
算部とを結ぶ第１のバスを介して、前記ハードウェア演
算部へ出力する工程と、前記ハードウェア演算部によ
り、前記演算結果に基づいて演算処理を行なう工程と、
前記演算処理の演算結果を、前記ハードウェア演算部か
ら前記第１のソフトウェア演算部とは別途に設けられた
第２のソフトウェア演算部と前記ハードウェア演算部と
を接続する第２のバスを介して、前記第２のソフトウェ
ア演算部へ出力する工程と、前記第２のソフトウェア演
算部により、前記演算結果に基づいて演算処理を行う工
程と、を有する。(3) A signal processing method according to the present invention is a signal processing method in which signal processing is performed by a software operation unit for performing software operation processing and a hardware operation unit for performing hardware operation processing.
Performing a calculation process by the software calculation unit of the above, and a calculation result of the calculation process via the first bus connecting the first software calculation unit and the hardware calculation unit from the first software calculation unit. A step of outputting to the hardware operation section, a step of performing an operation process based on the operation result by the hardware operation section,
The calculation result of the calculation processing is transmitted from the hardware calculation unit via a second bus connecting the second software calculation unit and the hardware calculation unit, which are provided separately from the first software calculation unit. Then, there is a step of outputting to the second software operation unit, and a step of performing an operation process based on the operation result by the second software operation unit.
【００１３】上記手段を講じた結果、それぞれ以下のよ
うな作用を奏する。As a result of taking the above-mentioned means, the following effects are achieved.
【００１４】（１）本発明の信号処理装置によれば、ハ
ードウェア演算部の入力側と出力側にそれぞれ異なるソ
フトウェア演算部を配置することにより、ハードウェア
演算部とソフトウェア演算部とを接続するバスにおいて
データの入出力が同時に行なわれることがないため、ハ
ードウェア演算部でのデータの入出力に待ち時間がな
い。これにより、一つのハードウェア演算部を用いて効
率的にデータ処理を行なえ、処理速度を向上できる。さ
らに、ハードウェア演算部が一つで済むため、従来の同
じ処理速度の装置に比べて、製造上のコスト低減を図る
ことができる。(1) According to the signal processing device of the present invention, by disposing different software operation units on the input side and the output side of the hardware operation unit, the hardware operation unit and the software operation unit are connected. Since data input / output is not performed at the same time on the bus, there is no waiting time for data input / output in the hardware arithmetic unit. As a result, the data processing can be efficiently performed by using one hardware operation unit, and the processing speed can be improved. Further, since only one hardware operation unit is required, the manufacturing cost can be reduced as compared with the conventional device having the same processing speed.
【００１５】（２）本発明の信号処理装置によれば、処
理の多くをソフトウェア演算部で演算する際に分担処理
を行なうことで、処理速度を向上できる。(2) According to the signal processing device of the present invention, the processing speed can be improved by performing the sharing processing when the majority of the processing is calculated by the software calculating section.
【００１６】（３）本発明の信号処理方法によれば、ハ
ードウェア演算部の入力側と出力側にそれぞれ異なるソ
フトウェア演算部を配置することにより、ハードウェア
演算部とソフトウェア演算部とを接続するバスにおいて
データの入出力が同時に行なわれることがないため、ハ
ードウェア演算部でのデータの入出力に待ち時間がな
い。これにより、一つのハードウェア演算部を用いて効
率的にデータ処理を行なえ、処理速度を向上でき、さら
に装置の製造上のコスト低減を図ることができる。(3) According to the signal processing method of the present invention, by disposing different software arithmetic units on the input side and the output side of the hardware arithmetic unit, the hardware arithmetic unit and the software arithmetic unit are connected. Since data input / output is not performed at the same time on the bus, there is no waiting time for data input / output in the hardware arithmetic unit. As a result, it is possible to efficiently perform data processing by using one hardware operation unit, improve the processing speed, and further reduce the manufacturing cost of the device.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１８】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る信号処理装置の構成を示す図であ
る。図１では、コンピュータシステム４１に接続されて
いるバス１１とコンピュータシステム４２に接続されて
いるバス１２とに、ハードウェア演算回路３が接続され
ており、バス１１にデータ入力回路２が接続されてい
る。(First Embodiment) FIG. 1 is a diagram showing a configuration of a signal processing apparatus according to a first embodiment of the present invention. In FIG. 1, the hardware arithmetic circuit 3 is connected to the bus 11 connected to the computer system 41 and the bus 12 connected to the computer system 42, and the data input circuit 2 is connected to the bus 11. There is.
【００１９】コンピュータシステム４１，４２は、汎用
のパーソナル・コンピュータからなり、各々予め記憶さ
れているプログラム（ソフトウェア）に沿って後述する
演算処理を行なう。ハードウェア演算回路３は、論理回
路等のハードウェアからなる構成により後述する所定の
演算処理を行なう。データ入力回路２は、外部から映像
データを入力し、画像信号に変換して出力する。The computer systems 41, 42 are general-purpose personal computers, and perform arithmetic processing described later according to a program (software) stored in advance. The hardware arithmetic circuit 3 performs a predetermined arithmetic processing described later with a configuration including hardware such as a logic circuit. The data input circuit 2 inputs video data from the outside, converts it into an image signal, and outputs it.
【００２０】図２は、上記信号処理装置における画像処
理アルゴリズムを示す図である。コンピュータシステム
４１では、ステップＳ１〜Ｓ３の処理が行なわれる。ハ
ードウェア演算回路３では、ステップＳ４の処理が行な
われる。コンピュータシステム４２では、ステップＳ
５，Ｓ６の処理が行なわれる。FIG. 2 is a diagram showing an image processing algorithm in the signal processing apparatus. In the computer system 41, the processes of steps S1 to S3 are performed. In the hardware arithmetic circuit 3, the process of step S4 is performed. In the computer system 42, step S
The processing of S5 and S6 is performed.
【００２１】まずコンピュータシステム４１は、ステッ
プＳ１で、データ入力回路２からバス１１を介して検査
対象である半導体基板の画像信号を入力すると、ステッ
プＳ２で、その画像に対して位置補正を行ない、さらに
ステップＳ３で、輝度正規化を行ないバス１１へ出力す
る。First, in step S1, the computer system 41 inputs an image signal of a semiconductor substrate to be inspected from the data input circuit 2 via the bus 11 in step S1 and then performs position correction on the image in step S2. Further, in step S3, the luminance is normalized and output to the bus 11.
【００２２】次にハードウェア演算回路３は、ステップ
Ｓ４で、コンピュータシステム４１からバス１１を介し
て画像信号を入力すると、その画像に対して最適化Ｍｉ
ｎ−Ｍａｘ法による差分演算を行ない、バス１２へ出力
する。Next, when the image signal is input from the computer system 41 via the bus 11 in step S4, the hardware operation circuit 3 optimizes Mi for the image.
The difference calculation is performed by the n-Max method, and the difference is output to the bus 12.
【００２３】そしてコンピュータシステム４２は、ステ
ップＳ５で、ハードウェア演算回路３からバス１２を介
して画像信号を入力すると、その画像に対して２値化処
理を行ない、ステップＳ６で、検査対象である半導体基
板上の欠陥のサイズ判定を行なう。When the image signal is input from the hardware arithmetic circuit 3 via the bus 12 in step S5, the computer system 42 performs binarization processing on the image, and in step S6, it is an inspection target. The size of a defect on a semiconductor substrate is determined.
【００２４】図２の画像処理アルゴリズムでは、画像入
力、位置補正、輝度正規化を前段のコンピュータシステ
ム４１で演算処理し、その結果に対し、処理時間のかか
る最適化Ｍｉｎ−Ｍａｘ法による差分演算をハードウェ
ア演算回路３で処理する。さらに、ハードウェア演算回
路３からの出力に対して、後段のコンピュータシステム
４２で２値化及びサイズ判定を行ない、全ての処理が終
わる。In the image processing algorithm of FIG. 2, image input, position correction, and brightness normalization are processed by the computer system 41 in the preceding stage, and the result is subjected to difference calculation by the optimized Min-Max method, which requires a long processing time. It is processed by the hardware arithmetic circuit 3. Further, the computer system 42 in the subsequent stage performs binarization and size determination on the output from the hardware arithmetic circuit 3, and all the processing is completed.
【００２５】図３の（ａ），（ｂ）は、従来例に係る図
６の信号処理装置と本第１の実施の形態に係る図１の信
号処理装置による処理時間の差を経時的に示す図であ
る。各信号処理装置では、データ入力回路２の処理と上
記ステップＳ１〜Ｓ６の処理とで１回分の処理とする。3 (a) and 3 (b) show the difference in processing time between the signal processing apparatus of FIG. 6 according to the conventional example and the signal processing apparatus of FIG. 1 according to the first embodiment with time. FIG. In each signal processing device, the processing of the data input circuit 2 and the processing of steps S1 to S6 are one processing.
【００２６】図６の装置の場合、図３の（ａ）に示すよ
うに、１回目の処理（データ入力回路２、コンピュータ
システム４１、ハードウェア演算回路３１、コンピュー
タシステム４１による）が行なわれている間に２回目の
処理（データ入力回路２、コンピュータシステム４２、
ハードウェア演算回路３２、コンピュータシステム４２
による）が始まる。そして１回目の処理の終了後、３回
目の処理（データ入力回路２、コンピュータシステム４
１、ハードウェア演算回路３１、コンピュータシステム
４１による）が行なわれる（以下、繰り返し）。In the case of the apparatus of FIG. 6, as shown in FIG. 3A, the first processing (by the data input circuit 2, the computer system 41, the hardware arithmetic circuit 31, and the computer system 41) is performed. The second processing (data input circuit 2, computer system 42,
Hardware arithmetic circuit 32, computer system 42
) Begins. After completion of the first processing, the third processing (data input circuit 2, computer system 4
1, the hardware arithmetic circuit 31, and the computer system 41 are performed (hereinafter, repeated).
【００２７】一方図１の装置の場合、図３の（ｂ）に示
すように、１回目の処理（データ入力回路２、コンピュ
ータシステム４１、ハードウェア演算回路３、コンピュ
ータシステム４２による）におけるデータ入力回路２の
処理が終了した直後に２回目の処理（１回目と同様）が
始まり、２回目の処理におけるデータ入力回路２の処理
が終了した直後に３回目の処理（１回目、２回目と同
様）が始まる（以下、同様）。On the other hand, in the case of the apparatus of FIG. 1, as shown in FIG. 3B, data input in the first processing (by the data input circuit 2, the computer system 41, the hardware arithmetic circuit 3, and the computer system 42). The second processing (similar to the first processing) starts immediately after the processing of the circuit 2 starts, and the third processing (similar to the first and second processing) immediately after the processing of the data input circuit 2 in the second processing ends. ) Begins (and so on).
【００２８】このように図６の構成では、データの送受
信のためにコンピュータシステム４１とハードウェア演
算回路３１がバス１１を共有し、コンピュータシステム
４２とハードウェア演算回路３２がバス１２を共有して
いるため、コンピュータシステム４１（または４２）と
ハードウェア演算回路３１（または３２）で２回分以上
の処理を並列的に行なうことはできない。それに対して
図１の構成では、データの送受信のためにコンピュータ
システム４１、ハードウェア演算回路３、コンピュータ
システム４２がバスを共有することがないため、２回分
以上の処理を並列的に行なうことができる。この結果、
処理回数が増す毎に、図１の構成の場合の全処理時間は
図６の構成の場合よりも短くなる。As described above, in the configuration of FIG. 6, the computer system 41 and the hardware arithmetic circuit 31 share the bus 11 and the computer system 42 and the hardware arithmetic circuit 32 share the bus 12 for data transmission and reception. Therefore, the computer system 41 (or 42) and the hardware arithmetic circuit 31 (or 32) cannot perform the processing twice or more in parallel. On the other hand, in the configuration of FIG. 1, since the computer system 41, the hardware arithmetic circuit 3, and the computer system 42 do not share the bus for data transmission / reception, it is possible to perform two or more processes in parallel. it can. As a result,
As the number of processing increases, the total processing time in the case of the configuration of FIG. 1 becomes shorter than that in the case of the configuration of FIG.
【００２９】以上のように図１の構成によれば、一つの
ハードウェア演算回路３で図６の構成以上の処理速度を
達成できる。さらに、ハードウェアによる演算回路が一
つ少なくて済むことになり、製造上のコスト低減を図る
ことができる。As described above, according to the configuration of FIG. 1, the processing speed higher than that of the configuration of FIG. 6 can be achieved by one hardware arithmetic circuit 3. Further, it is possible to reduce the number of arithmetic circuits by hardware, and it is possible to reduce the manufacturing cost.
【００３０】（第２の実施の形態）図４は、本発明の第
２の実施の形態に係る信号処理装置の構成を示す図であ
る。図４において図１と同一な部分には同符号を付して
ある。図４では、コンピュータシステム４１に接続され
ているバス１１に、データ入力回路２とハードウェア演
算回路３が接続されている。また、コンピュータシステ
ム４２に接続されているバス１２とコンピュータシステ
ム４３に接続されているバス１３に、ハードウェア演算
回路３が接続されている。(Second Embodiment) FIG. 4 is a diagram showing a configuration of a signal processing device according to a second embodiment of the present invention. 4, the same parts as those in FIG. 1 are designated by the same reference numerals. In FIG. 4, the data input circuit 2 and the hardware arithmetic circuit 3 are connected to the bus 11 connected to the computer system 41. The hardware arithmetic circuit 3 is connected to the bus 12 connected to the computer system 42 and the bus 13 connected to the computer system 43.
【００３１】すなわち図４の構成では、ハードウェア演
算回路３の入力側に１台のコンピュータシステム４１を
備え、出力側に２台のコンピュータシステム４２，４３
を備えている。そして、ハードウェア演算回路３からの
出力は、バス１２またはバス１３を介し、コンピュータ
システム４２またはコンピュータシステム４３のうち処
理時間に余裕のある方が受け取る。あるいは、二つのコ
ンピュータシステム４２，４３は、例えば検査対象であ
る半導体基板の画像中の領域毎（例えば画像の上半分と
下半分）に分担して処理を行なう。That is, in the configuration of FIG. 4, one computer system 41 is provided on the input side of the hardware arithmetic circuit 3, and two computer systems 42 and 43 are provided on the output side.
Is equipped with. The output from the hardware arithmetic circuit 3 is received via the bus 12 or the bus 13 by the computer system 42 or the computer system 43, whichever has a longer processing time. Alternatively, the two computer systems 42 and 43 share the processing for each area (for example, the upper half and the lower half of the image) in the image of the semiconductor substrate to be inspected.
【００３２】図２に示した画像処理アルゴリズムを図４
の信号処理装置で実行する場合、ステップＳ１〜Ｓ３を
前段のコンピュータシステム４１で、ステップＳ４をハ
ードウェア演算回路３で処理する。その後、ステップＳ
５の２値化処理とステップＳ６のサイズ判定を、ハード
ウェア演算回路３からデータを読み出した後段のコンピ
ュータシステム４２またはコンピュータシステム４３で
行ない、全ての処理が終わる。The image processing algorithm shown in FIG. 2 is shown in FIG.
When it is executed by the signal processing device of No. 1, steps S1 to S3 are processed by the computer system 41 in the preceding stage, and step S4 is processed by the hardware arithmetic circuit 3. After that, step S
The binarization process of 5 and the size determination of step S6 are performed by the computer system 42 or the computer system 43 at the subsequent stage after reading the data from the hardware arithmetic circuit 3, and all the processes are completed.
【００３３】図４の構成によれば、ハードウェア演算回
路３の後の処理を二つのコンピュータシステム４２，４
３で分担して行なうため、図１の構成による効果に加え
て、処理速度をより一層向上させることができる。According to the configuration of FIG. 4, the processing after the hardware arithmetic circuit 3 is performed by the two computer systems 42 and 4.
Since it is shared by the three, the processing speed can be further improved in addition to the effect of the configuration of FIG.
【００３４】なお、本発明は上記各実施の形態のみに限
定されず、要旨を変更しない範囲で適宜変形して実施で
きる。The present invention is not limited to the above-mentioned respective embodiments, and can be carried out by appropriately modifying it within the scope of the invention.
【００３５】[0035]
【発明の効果】本発明によれば、処理速度の向上と製造
上のコスト低減を図る信号処理装置及び方法を提供でき
る。According to the present invention, it is possible to provide a signal processing apparatus and method for improving the processing speed and reducing the manufacturing cost.
【図１】本発明の第１の実施の形態に係る信号処理装置
の構成を示す図。FIG. 1 is a diagram showing a configuration of a signal processing device according to a first embodiment of the present invention.
【図２】本発明の第１の実施の形態に係る信号処理装置
における画像処理アルゴリズムを示す図。FIG. 2 is a diagram showing an image processing algorithm in the signal processing device according to the first embodiment of the invention.
【図３】従来例と第１の実施の形態による処理時間の差
を経時的に示す図。FIG. 3 is a diagram showing the difference in processing time between the conventional example and the first embodiment over time.
【図４】本発明の第２の実施の形態に係る信号処理装置
の構成を示す図。FIG. 4 is a diagram showing a configuration of a signal processing device according to a second embodiment of the present invention.
【図５】従来の信号処理装置の第１構成例を示す図。FIG. 5 is a diagram showing a first configuration example of a conventional signal processing device.
【図６】従来の信号処理装置の第２構成例を示す図。FIG. 6 is a diagram showing a second configuration example of a conventional signal processing device.
１１，１２，１３…バス ２…データ入力回路 ３…ハードウェア演算回路 ４１，４２，４３…コンピュータシステム 11, 12, 13 ... Bus 2 ... Data input circuit 3 ... Hardware arithmetic circuit 41, 42, 43 ... Computer system
Claims (3)
トウェア演算部と、ハードウェアによる演算処理を行な
うハードウェア演算部とを備える信号処理装置におい
て、 演算結果をハードウェア演算部に出力する第１のソフト
ウェア演算部と、 前記ハードウェア演算部における演算結果を入力するよ
う前記第１のソフトウェア演算部とは別途に設けられた
第２のソフトウェア演算部と、 を備えたことを特徴とする信号処理装置。1. A signal processing device comprising a software operation section for performing operation processing by software and a hardware operation section for performing operation processing by hardware, wherein a first software operation for outputting an operation result to the hardware operation section. And a second software operation unit provided separately from the first software operation unit so as to input an operation result of the hardware operation unit.
フトウェア演算部からなり、分担処理を行なうことを特
徴とする請求項１に記載の信号処理装置。2. The signal processing apparatus according to claim 1, wherein the second software operation unit is composed of a plurality of software operation units and performs sharing processing.
トウェア演算部と、ハードウェアによる演算処理を行な
うハードウェア演算部とにより信号処理を行なう信号処
理方法において、 第１のソフトウェア演算部により演算処理を行う工程
と、 前記演算処理の演算結果を、前記第１のソフトウェア演
算部から前記第１のソフトウェア演算部とハードウェア
演算部とを結ぶ第１のバスを介して、前記ハードウェア
演算部へ出力する工程と、 前記ハードウェア演算部により、前記演算結果に基づい
て演算処理を行なう工程と、 前記演算処理の演算結果を、前記ハードウェア演算部か
ら前記第１のソフトウェア演算部とは別途に設けられた
第２のソフトウェア演算部と前記ハードウェア演算部と
を接続する第２のバスを介して、前記第２のソフトウェ
ア演算部へ出力する工程と、 前記第２のソフトウェア演算部により、前記演算結果に
基づいて演算処理を行う工程と、 を有することを特徴とする演算処理方法。3. A signal processing method in which signal processing is performed by a software calculation section that performs calculation processing by software and a hardware calculation section that performs calculation processing by hardware, and a step of performing calculation processing by the first software calculation section. And outputting the calculation result of the calculation processing from the first software calculation unit to the hardware calculation unit via a first bus connecting the first software calculation unit and the hardware calculation unit. And a step of performing arithmetic processing based on the arithmetic result by the hardware arithmetic section, and an arithmetic result of the arithmetic processing is provided separately from the hardware arithmetic section to the first software arithmetic section. The second software is connected via a second bus connecting the second software operation unit and the hardware operation unit. And a step of performing a calculation process based on the calculation result by the second software calculation unit, the calculation processing method comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001250589A JP2003058516A (en) | 2001-08-21 | 2001-08-21 | Method and device for signal processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001250589A JP2003058516A (en) | 2001-08-21 | 2001-08-21 | Method and device for signal processing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003058516A true JP2003058516A (en) | 2003-02-28 |
Family
ID=19079379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001250589A Pending JP2003058516A (en) | 2001-08-21 | 2001-08-21 | Method and device for signal processing |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003058516A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101421717B1 (en) | 2006-08-04 | 2014-07-22 | 소니 주식회사 | Face detection device, imaging apparatus, and face detection method |
| KR101421716B1 (en) | 2006-08-04 | 2014-07-22 | 소니 주식회사 | Face detection device, imaging apparatus and face detection method |
-
2001
- 2001-08-21 JP JP2001250589A patent/JP2003058516A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101421717B1 (en) | 2006-08-04 | 2014-07-22 | 소니 주식회사 | Face detection device, imaging apparatus, and face detection method |
| KR101421716B1 (en) | 2006-08-04 | 2014-07-22 | 소니 주식회사 | Face detection device, imaging apparatus and face detection method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11513586B2 (en) | Control device, method and equipment for processor | |
| US11630640B2 (en) | Median value determination in a data processing system | |
| US8581913B2 (en) | Data processing apparatus and image processing apparatus | |
| CN108810591A (en) | Switching shows image processing method when different video source | |
| JP2003058516A (en) | Method and device for signal processing | |
| JP2002358288A (en) | Semiconductor integrated circuit and computer readable recording medium | |
| JP2001099627A (en) | Image processing system and its constituting method | |
| US8363892B2 (en) | Apparatus, method and computer program providing image processing using software and hardware processing | |
| EP1783602A2 (en) | Apparatus and method to find the maximum or minimum of a set of numbers | |
| US20200387420A1 (en) | Processing system, sensor system, mobile object, abnormality determination method, and non-transitory storage medium | |
| US8527683B2 (en) | System and method for processing digital data | |
| JP2004356673A (en) | Motion vector detecting method and image processing apparatus using the method | |
| CN111597886B (en) | Hardware accelerator, system and acceleration method for fingerprint image processing | |
| US20180054383A1 (en) | Dsp interface apparatus and control method for the same | |
| CN116596990B (en) | Target detection method, device, equipment and storage medium | |
| WO2024004221A1 (en) | Computation processing device, computation processing method, and computation processing program | |
| KR101076560B1 (en) | Inter ic communication method and system for display appiances | |
| TW202407636A (en) | Image processing circuit and image processing method | |
| TW202226059A (en) | Method and device for detecting defect, electronic device, and computer-readable storage medium | |
| JP2008259121A (en) | Image processor | |
| JP2007006133A (en) | Image processing device and method therefor | |
| JP2002215383A (en) | Data selector | |
| US20100106850A1 (en) | Stream processing method and system | |
| Ngo et al. | Rapid prototyping of an automated video surveillance system: a hardware-software co-design approach | |
| JPH05165771A (en) | Digital integrated circuit device |