JP2003030131A

JP2003030131A - 分割トランザクション・スヌーピング・バスおよび調停方法

Info

Publication number: JP2003030131A
Application number: JP2002132026A
Authority: JP
Inventors: Erik Hagersten; ヘイガーステン，エリック; Ashok Singhal; シンハル，アショク; David Broniarczyk; ブロニアークズィク，デイヴィッド; Fred Cerauskis; セラウスキーズ，フレッド; Jeff Price; プライス，ジェフ; Leo Yuan; ユアン，レオ; Gerald Cheng; チェン，ジェラルド; Drew Doblar; ドゥブラー，ドリュー; Steve Fosth; フォス，スティーブ; Nalini Agarwai; アガーワイ，ナリーニ
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1996-03-15
Filing date: 2002-05-07
Publication date: 2003-01-31
Also published as: EP0832459B1; DE69733623D1; DE69733623T2; WO1997034237A2; EP0832459A1; WO1997034237A3; JPH11501141A

Abstract

(57)【要約】（修正有）【課題】分割トランザクション・スヌーピング・バス
上において、少なくとも１つのかかるバスを有するコン
ピュータ・システムに対するスヌーピングを実施。【解決手段】ＣＰＵまたはその他の装置および／または
分散メモリ、データ入出力バッファ、要求タグ・キュー
を含むキュー、コヒーレント入力キュー（"CIQ"）、お
よびアドレス・バス調停を実施するアドレス・コントロ
ーラを含む回路基板を、１系統以上の分割トランザクシ
ョン・スヌーピング・バス・システムに差し込む。全て
の装置は、アドレス・バス上でスヌープを行い、識別さ
れたラインが所有されているのかあるは共有されている
のかを学習し、適切な所有／共有信号を発行する。無視
信号を受け取ると、トランザクションのＣＩＱへのロー
ドが禁止され、この禁止は、当該トランザクションが再
ロードされ、無視がディアサートされるまで続く。

Description

【発明の詳細な説明】

【０００１】発明の分野本発明は、一般的にコンピュータ・バス・アーキテクチ
ャに関し、更に特定すれば、分割トランザクション・ス
ヌーピング・バス(split transaction snooping bus)、
当該バス上におけるスヌーピングおよびかかるバスに対
するプロトコルを実施し、バスを越えてコヒーレント・
ドメイン(coherent domain)を拡張し、全体的なデータ
応答を最適化し、共有資源へのアクセスに対する調停を
行い、ならびにシステム内の共有資源に対するアクセス
のレイテンシ短縮を図った優先的総当たり調停(priorit
ize round-robin arbitration)を提供する方法および装
置に関するものである。発明の背景サーバ、ワークステーションなどを含む最近のコンピュ
ータ・システムは、典型的に、メモリのラインにキャッ
シュ可能な入出力（「Ｉ／Ｏ」または「ＩＯ」）ユニッ
ト、あるいは中央演算装置群（「ＣＰＵ群」）またはマ
イクロプロセッサ群、および関連する分散型ＣＰＵラン
ダム・アクセス・メモリ・ユニット（「ＲＡＭ」）のよ
うな数種類の装置を有する。（ここで用いる場合、「Ｃ
ＰＵ」および「装置」という用語は、相互交換可能に用
いるものとする。）種々の装置は互いに通信可能である
と共に、要求、コマンド、メモリ・アドレス、データ等
を含む種々の情報を種々の装置間で搬送する１つ以上の
バスを通じてＲＡＭとの通信も可能となっている。かか
る情報は、典型的に、例えば６４ビット即ち８バイトと
いうような広いビット幅のバス・ライン上をパケット状
で、システム・クロック周波数によって影響を受ける伝
送速度で伝送される。

【０００２】コンピュータ・システムの主メモリは、通
常大きな記憶容量を有するが、比較的データ・アクセス
が遅い。データ・アクセスの高速化を達成すると共に、
主メモリへのアクセス回数を減らすために、多くの装置
（特にＣＰＵ）は、キャッシュと呼ばれる、小型で高速
なローカル・メモリを有している。キャッシュは、頻繁
にかつ最近用いられたデータのコピーを格納することに
より、当該装置が主メモリの代わりにキャッシュにアク
セス可能にするために用いられる。

【０００３】装置がそのキャッシュ内にあるメモリ位置
にデータを書き込むための技法については、そのいくつ
かが当技術では公知である。いわゆる「ライト・スル
ー」キャッシュでは、データは、キャッシュおよび主メ
モリに書き込むことができる。また、「ライトバック」
（または「コピー・バック」）キャッシュでは、データ
はキャッシュにのみ書き込むことができる。ライトバッ
ク・キャッシュでは、主メモリ内のデータは、もはや正
しくない「状態」であり、キャッシュのみが当該メモリ
位置の正しいコピーを保持する。キャッシュ内において
変更されたデータのコピーを、「ダーティ」と呼ぶ。ダ
ーティ・データをキャッシュから除去しなければならな
い場合（別のメモリ位置のコピーのために余裕を作る
際）、ダーティ・データをメモリに書き戻さなければな
らない。本発明は、ライトバック・キャッシュを用いる
コンピュータ・システムに関して記載するが、本発明
は、ライト・スルー・キャッシュと共に用いるために一
般化することも可能である。

【０００４】キャッシュのコヒーレンス(cache coheren
ce)が重要であることは理解されよう。多数の装置がそ
れらのキャッシュ内に同じメモリ位置のローカル・コピ
ーを有する場合、正しいシステム動作を行うためには、
全ての装置がそれらのキャッシュ内で同じデータを観察
することが必要となる（何故なら、これらは同じメモリ
位置のコピーを保持することを意味するからである）。
しかし、これらの装置の１つ以上がそれらのキャッシュ
にそのデータのローカル・コピーを書き込んだ場合、全
ての装置が同じデータを観察することはもはや不可能と
なる。キャッシュのコヒーレンスとは、全ての装置がそ
れらのキャッシュにおいて同じメモリ位置の同じデータ
を観察するのを保証するタスクのことである。これを行
うには、いずれかの装置がそのキャッシュ内のデータを
変更した場合、他のキャッシュ全てにおけるデータのコ
ピーを更新するか、あるいは他のキャッシュ全てにおけ
るデータのコピーを削除する。本発明は、第２のタイプ
のキャッシュ・コヒーレンスを採用したシステムと共に
用いる場合に関して記載するが、実際にはいずれのタイ
プのコヒーレンスでも採用可能である。尚、ライトバッ
ク・キャッシュを使用する場合、他のキャッシュでダー
ティとなっているメモリ位置のコピーを装置が必要とす
る際、このデータは、メモリからではなく、ダーティな
データを有するキャッシュから得なければならない（何
故なら、メモリ内のデータは古いからである）。

【０００５】いわゆるスヌーピング・プロトコル(snoop
ing protocol)は、キャッシュのコヒーレンスを実施す
るための一般的な技法である。各キャッシュは、キャッ
シュ内の各メモリ位置に対する状態を維持する。装置が
あるメモリ位置のリードまたは書き込みを望む場合、通
常バスを通じてその要求の同報通信を行う。この要求
は、全ての装置によって、観察され、その状態とのチェ
ックが行われる。即ち、要求が「スヌープ」される。リ
ード要求に対しては、メモリの代わりに、ダーティなコ
ピーを有するキャッシュがデータで応答する。ライト要
求に対しては、他のキャッシュは全て、それらのデータ
・コピーを無効化するか、あるいは更新する。

【０００６】通常、トランザクションは、アドレスを含
む要求を伴い、その後にデータを含む応答が続く。いわ
ゆる「回線交換」バスでは、トランザクションは、次の
トランザクションが開始可能となる前に、完了しなけれ
ばならない。要求と応答との間に長い遅延がある場合、
バスはその遅延の持続期間中アイドルのままであり、そ
の結果バスの帯域が失われる。対照的に、いわゆる「分
割トランザクション」（または「パケット交換）バスで
は、所与のトランザクションに対する要求と応答との間
に、他のトランザクションに対する要求および応答が可
能である。これによって、所与のトランザクションに対
する要求と応答との間に遅延があっても、バスの帯域を
最大限利用することが可能となる。

【０００７】あるメモリ位置からデータを読み取るか、
あるいはあるメモリ位置にデータを書き込もうとするＣ
ＰＵは、典型的に、まずシステム・バスを通じて要求型
信号をシステムに同報通信する。しかしながら、他の装
置も同じ信号を同時にバスを通じて同報通信しなければ
ならない場合もある。バス上では一度に１つの信号値の
みの送信が許されているに過ぎないため、装置はバスの
使用について調停を行わなければならず、調停を実施す
る機構が用意されている。更に、これらの要求およびデ
ータならびに他の信号を搬送する共通のシステム・バス
は有限な資源であり、その送信帯域は、ビット・ライン
数およびシステムのクロック速度によって決定される。

【０００８】潜在的に衝突(conflict)し得る要求を調停
し、アクセス要求を許可する高速な機構を用いてもな
お、バス・システムにはスループットおよび応答を最大
限高めるという課題がある。例えば、従来技術の調停方
式には、２クロック・サイクル以上のレイテンシが発生
するという不利が伴う。

【０００９】従来技術のシステムは、共通なアドレスに
関与する多数のトランザクションに対処する必要性のた
め、複雑である。かかる両義性(ambiguity)を減らすた
めに、かかるシステムは「未了」または「遷移」状態を
定義しなければならない。このために、実施態様全体の
複雑度を一層高めることになる。かかるシステムにおい
てフロー制御を賦課し、衝突の両義性を回避するための
従来技術の試みは、扱いにくいものでもあった。

【００１０】データ要求がその要求後直ちに完了しない
システムには、複雑な機構を用いて、最終的にその要求
が完了することを保証しなければならない。メモリが分
散されているシステムでは、コヒーレントなドメイン、
例えば、常にコヒーレントに保たれているメモリ空間の
維持を迅速に行うことが課題となっている。現在無効な
データを保持しているメモリ位置からデータを読み取る
トランザクション要求は、従来技術では迅速に完了する
ことはできない。最初にそのメモリ位置に有効なデータ
を書き込み直す必要があり、そうした後に初めてその有
効データを要求元に供給することが可能となる。スヌー
ピング分割トランザクション・バス・システムにおいて
これらのプロセスを実施する従来技術の手順は複雑であ
り、時間がかかる。

【００１１】分割スヌーピング・バス・システムのため
のアーキテクチャは、かかるバス・システムを数系統必
要とするシステム、例えば、多数のワークステーション
を備えたネットワークにおける使用に適したものでなけ
ればならない。単一のバス・システムを備えたコンピュ
ータ・システムでは、アドレス・バス上にトランザクシ
ョンが置かれる順序が、絶対的な時間関係を決定する。
したがって、ＣＰＵＡによって開始されたトランザクシ
ョンが、ＣＰＵＢによって開始されたトランザクショ
ンよりも前にバス上に現れた場合、コンピュータ・シス
テムは、トランザクションＡがトランザクションＢに先
立つと見なし、変更されることはない。しかしながら、
かかるコンピュータ・システムを複数含み、複数のバス
・システムを備えているシステムでは、かかる単純な想
定はもはやあり得ない。かかる例の１つは、少なくとも
２台のワークステーションを備えたネットワークであろ
う。

【００１２】単一のバス・システムを有する下位コンピ
ュータ・システムでは、当該バス・システム内のアドレ
ス・バス上にアドレス・パケットが現れる時間的な順序
によって、トランザクションの順序が一意的に定義され
る場合がある。しかしながら、かかる下位システムを複
数備え、複数のバス・システムを有するシステムでは、
トランザクションに対する全体的な順序を定義すること
が必要であるが、非常に困難である。例えば、下位シス
テム１のＣＰＵが、下位システム１を含むあらゆる下位
システム内にあり得るメモリ位置にデータを書き込みた
い場合がある。全く同時に、他の下位システムのＣＰＵ
が、同一のメモリ位置または別のメモリ位置にデータを
書き込みたい場合がある。これら２つの同時トランザク
ション間で、全体的な順序を定義するにはどうすればよ
いのであろうか。

【００１３】結果的に生じる不確実性のために、トラン
ザクションの順序に敏感な(critical)ルーチンを実行す
る際に、問題を発生する可能性がある。更に、従来技術
ではかかるシステムに対して全体的なトランザクション
の順序を効果的に定義できないために、システムのデッ
ドロックに至る可能性もある。したがって、スヌーピン
グ分割トランザクション・バス・システムを採用するコ
ンピュータ・システムを含むコンピュータ・システムに
おいて、コヒーレントなドメインを拡大(promote)する
迅速な実行機構が必要とされている。好ましくは、有効
なデータを書き込んで、要求の対象である、無効データ
を含むメモリを更新しているとき、かかる機構はそのデ
ータに関与する元のトランザクションを同時に再発行し
なければならない。

【００１４】先に記したように、システム・バスのよう
な共有資源に対するアクセスを調停する機構が必要とさ
れている。いわゆる従来技術の公平なアルゴリズムで
は、アービトレータ(arbitrator)は、要求が到達した順
に、ＣＰＵにバス・アクセスを許可する。したがって、
要求が最も長い時間未了となっていたＣＰＵにアクセス
が許可される。個々のＣＰＵの要求には、重要性による
優先度は割り当てられず、唯一の基準は、種々の要求の
時間的順序だけである。この公平アルゴリズムの利点
は、種々のＣＰＵの要求に伴う複雑な履歴を格納しなく
てもよいことである。

【００１５】他の従来技術の方法に、いわゆる総当たり
アルゴリズム(round robin algorithm)がある。この場
合、ＣＰＵ間で巡回順序を定義することにより、最も恵
まれた要求元ＣＰＵの地位(identity)が移動するように
する。即ち、ＣＰＵＮが最新の調停許可を受けた場
合、ＣＰＵＮ＋１が要求をアサートしたならば、ＣＰ
ＵＮ＋１が次の許可を受ける。総当たりアルゴリズム
はコンピュータ・システムの設計者には好評であるが、
かかるアルゴリズムは、ロジック深度(logic depth)が
小さい場合には実施が難しい。しかしながら、階層レベ
ルが深い総当たりを使用すると、許可のウイナ(winner)
を決定するために必要なクロック・サイクルがかかり過
ぎてしまう。何故なら、複数の下位レベルの各々におい
てウイナを決定し、その後で下位レベルのウイナの中か
らウイナを決定しなければならないからである。例え
ば、全ての要求が共通な論理レベルで処理される、論理
深度がない、より高速であるが比較的「平坦な」、即
ち、階層がない総当たりを実施することも可能である
が、論理ゲートの複雑性はそれでも存在する。

【００１６】更に他の従来技術のアルゴリズムに、種々
のＣＰＵの優先度を静的に決定するものがある。即ち、
ＣＰＵ０には永久的に最高の優先度を指定し、ＣＰＵ１
には次に高い優先度を指定する、等とする。その結果、
ＣＰＵ２は、ＣＰＵ０またはＣＰＵ１のいずれも現在バ
ス・アクセスを要求していない場合でなければ、調停許
可を受けることができない。この静的優先度決定方式
は、特に実施が簡単であるという利点がある。

【００１７】上述の技法のいずれかを用いた場合、アー
ビトレータからバス・アクセス許可を受けた要求元ＣＰ
Ｕがアクセスを得ている間、他のあらゆる要求元ＣＰＵ
からの要求は、禁止即ち中断状態で待っていなければな
らない。この状態は、要求元のＣＰＵがその調停許可を
受け、そのデータまたは所望のアドレスあるいはその他
の信号をバス上に置き、そのトランザクションを完了す
るまで続く。

【００１８】従来技術では、バスに対するアクセスの競
合する要求を調停するために用いられる機構には無関係
に、データのために１本の調停ラインが用いられ、アド
レスのために第２の調停ラインが用いられることがあ
る。先に注記したように、許可アクセスを勝ち取ったＣ
ＰＵによる調停、許可、およびアクセスの時間中、他の
未了の要求は、最初に許可された要求の競合の間、一時
的に禁止される。

【００１９】かかる技法は動作するものの、最初のＣＰ
Ｕ要求、当該ＣＰＵへの調停の許可、バスへのＣＰＵの
アクセス、ならびにバス・アクセスを受けるための次の
要求元に対する調停およびバス・アクセスの許可の間に
多くのクロック・サイクルが経過するはずであり、レイ
テンシによる不利が余りに大きくなり過ぎる可能性があ
る。したがって、禁止機構を用いずに、最短のレイテン
シ時間を達成する、バス・アクセス調停方法および装置
が必要とされている。

【００２０】更に、分割トランザクションおよびスヌー
ピングを可能とする、バス・システムのための構造的プ
ロトコルも必要とされている。好ましくは、かかるプロ
トコル・アーキテクチャは、好ましいバス帯域および低
いレイテンシを得つつ、多数のＣＰＵおよび大量のメモ
リに対応すべきである。同時に多数のトランザクション
の進展を可能とし、禁止、多数の再試行サイクル、未了
または遷移状態を賦課せずに、単純なフロー制御が得ら
れるようにすべきである。かかるプロトコルは、かかる
分割トランザクション・スヌーピング・バス・システム
をいくつか含むことができるような、システムの大型化
を可能とすべきである。本発明は、かかる調停方法およ
び装置、ならびに分割トランザクション・バス上におい
て所望のスヌーピングを実施する方法および装置を提供
し、更にかかるバスおよびそのためのプロトコルを提供
するものである。本発明の概要本発明は、分割トランザクション・スヌーピング・バ
ス、バス・プロトコルおよびバス・スヌーピングを実施
する方法および装置、ならびにバスを越えてコヒーレン
ス・ドメインを拡張する技法、全体的なデータ応答を最
適化する技法、およびレイテンシが短い優先的総当たり
調停を用いた、共有資源に対するアクセスを調停する技
法を提示する。分割トランザクション・スヌーピング・
バス・プロトコルおよびアーキテクチャは、１系統以上
のかかるバスを有するシステムに用いるために設けられ
る。

【００２１】好適実施例では、好適なスヌーピング分割
トランザクション・バス・システムにおいて、ＣＰＵ装
置および分散型メモリを内蔵した回路カードを、バス・
インターフェースに差し込む。バス・システム・レベル
のバスを、グローバル・ネットワーク・インターフェー
スによって結合し、オムニバス・システムを形成するこ
とができる。サブシステム・レベルにおいて、例えば、
ＣＰＵおよび／または分散メモリのような装置を含む回
路基板を、１つ以上の分割トランザクション・スヌーピ
ング・バス・システムに差し込む。各回路カードは、更
に、ビット・スライス・データ・バッファおよびＤＴＡ
ＧＲＡＭバッファ、要求タグ・キューを含むキュー、
およびバス・システムにアクセスする種々の装置から
の、潜在的に競合し得る要求を調節する調停機構を実施
するアドレス・コントローラを含む、データ入出力バッ
ファを内蔵することが好ましい。好ましくは、単一の調
停バスを多重化し、アドレス・バスおよびデータ・バス
要求トランザクションを搬送するようにし、要求と応答
との間の時間は可変とするが、２クロック・サイクル程
度の短さとすることが好ましい。アドレスおよびデータ
・バス・トランザクションの長さは、各々２サイクルと
することが好ましい。

【００２２】各アドレス・コントローラに関連するコヒ
ーレント入力キュー（"CIQ"）は、関連する装置によっ
て要求されるトランザクションを収容する。かかるトラ
ンザクションは、バスまたはオムニバス（以降「バス／
オムニバス」と記す）システムを通じてアサートされ
る。全ての装置はアドレス・バス上でスヌープし、パケ
ット・アドレスおよび回路基板タグ・メモリ（「装置レ
ベル・タグ」）から、識別したラインが所有されている
かあるいは共有されているかについて学習する。当該ラ
インのキャッシュされたコピーを有する基板は共有信号
をアサートし、当該ラインを所有する基板は所有信号を
アサートする。無視信号を受信すると、トランザクショ
ンをコヒーレント入力キューにロードするのが禁止さ
れ、無視信号がもはやアサートされなくなるまで、トラ
ンザクションがバス・システム上に現れるのを延期させ
る。ディアサートされると、分散型メモリ内の元の位置
にアクセスしようとしている同じトランザクションがＣ
ＩＱにロードされ、有効なトランザクションとしてバス
／オムニバス・システム上に現れることができ、こうし
て、トランザクションの順序を所望通りに変更すること
ができる。

【００２３】一実施例では、グローバル・ネットワーク
・インターフェースは、IGNORE信号を発生する機構を備
え、種々の回路基板間に分散されているメモリ・システ
ム内のキャッシュ・ライン全てについての状態情報表を
起動する(start)メモリを含む。グローバル・ネットワ
ーク・インターフェース機構が、全体的なトランザクシ
ョンの再順序付けをすべきと判断した場合、トランザク
ションは無視される。IGNORE信号がアサートされると、
かかるトランザクションのＣＩＱへのロードが禁止さ
れ、これによって、その時点におけるトランザクション
の順序付けを禁止する。後に、IGNORE信号のアサートが
解除されたときに、このトランザクションの再発行が可
能となる。このように、本発明は、全体的なトランザク
ションの最適な再順序付けを図ることができる。しか
し、かかる全体的な再順序付けのために、データを要求
し、アサートされたトランザクションに応答した結果、
所望のデータの古いバーションが要求元に供給される可
能性がある。

【００２４】要求されたメモリ・ラインの所有権は、要
求時に、例えば、要求データが要求元装置によって受信
される以前に、直ちに移転される。本発明は、タグ・パ
イプライン・バイパスを実施し、アサートされた要求
は、アドレス・バス上の状態トランザクションが、要求
に依存せずに、原子的かつ論理的に発生するように、キ
ューに並べられる。同じデータに対する以降の要求には
タグが付けられ、所望のデータが未だ転送されていなく
ても、それらがオーナ−要求元の任務を負うようにす
る。高いスループットを促進するために、以降の要求元
のアクティビティを中止せずに、以前の要求トランザク
ションの許可および完了を待つ。プロセッサ・レベルの
キャッシュは、トランザクション・データの受信時に状
態を変化させる。

【００２５】本発明は、ライト型動作に対する新しいト
ランザクション、即ち、ReadToShareForkトランザクシ
ョンを与える。このトランザクションは、現在古いまた
は劣化したデータを保持しているメモリ・アドレスが要
求された際に、システムがこのメモリ・アドレスに有効
なデータを書き込むと共に、このデータを迅速に元の要
求元に供給する、即ち、引き込ませることを同時に可能
とする。こうして、従来技術における場合に可能であっ
たよりも、最初に要求されたトランザクションを大幅に
高速化して完了することを可能としつつ、分散型メモリ
・システムにおいてコヒーレンス性を維持する。

【００２６】要求されたメモリ位置に有効データを書き
込んでメモリを更新する場合、同じメモリ・アドレスお
よびトランザクションSourceID情報を用いて、このデー
タを読み出す未決のトランザクションを再発行させる。
しかしながら、本質的に有効データを２つの宛先に同時
に送ることにより、双方の「トランザクション」は同時
に発生する。

【００２７】他の態様においては、１系統または多くの
かかるバスを有するシステムにおいて用いるために、分
割トランザクション・スヌーピング・バス・プロトコル
およびアーキテクチャを提供する。例えば、ＣＰＵおよ
び／または分散型メモリのような装置を含む回路基板
を、１系統以上の分割トランザクション・スヌーピング
・バス・システムに差し込む。各回路基板は、更に、ビ
ット・スライス・データ・バッファおよびＤＴＡＧＲ
ＡＭバッファ、要求タグ・キューを含むキュー、および
バス・システムにアクセスする種々の装置からの、潜在
的に競合し得る要求を調節する調停機構を実施するアド
レス・コントローラを含む、データ入出力バッファを内
蔵することが好ましい。

【００２８】好ましくは、単一の調停バスを多重化し、
アドレス・バスおよびデータ・バス要求トランザクショ
ンを搬送するようにし、アドレスおよびデータ・バス・
トランザクションの長さは、各々２サイクルとすること
が好ましい。アドレス・バスおよび調停バスは、各々同
じサイクルにおいて駆動することにより、帯域の拡張を
図る。要求と応答との間の時間は可変とするが、２クロ
ック・サイクル程度の短さとすることが好ましい。

【００２９】多くのＣＰＵが、別個のアドレス・バスお
よび調停バスを含む共有システム・バスにアクセス可能
なコンピュータ・システムでは、バスの中でも、アドレ
ス・バスに対するアクセスの調停を迅速に行わなければ
ならない。本発明は、優先的調停(prioritized arbitra
tion)の利点が階層的に得られる、レイテンシが低い分
散型総当たり調停機構も提供する。好適な実施態様で
は、基本的な２クロック・サイクルを用い、各アドレス
・バス・パケットおよび各データ・バス・パケットは２
サイクルを必要とする。

【００３０】好ましくは、２つのＣＰＵおよび関連する
ＲＡＭを、共有システム・バスに動作中のさし込み(hot
-plug)が可能な複数のカードの各々に設ける。各カード
は、２レベルの階層を有する調停機構を実施するロジッ
クを内蔵したアドレス・コントローラを含む。２レベル
の階層とは、単一のトップ・アービトレータ(top arbit
rator)と、好ましくは４つのリーフ・アービトレータ(l
eaf arbitrator)である。トップ・アービトレータと各
リーフ・アービトレータとの間には、上向きの要求ライ
ン（"rout"）、上向きのウイナ右側(winner-to-the-rig
ht)（"wrgt"）ライン、および下向きの許可ライン（"wi
n"）がある。各リーフ・アービトレータは、４本の要求
入力ライン（"rin"）を有し、これらの各ラインは、当
該リーフ・アービトレータが対処する単一のＣＰＵに結
合されている。

【００３１】アドレス・バス・アクセスに対する調停を
行いたいＣＰＵは、それ自体が結合されているリーフ・
アービトレータへのrinラインを通じて、トップ・アー
ビトレータへの要求を開始する。各ローカル・リーフ・
アービトレータは、それ自体のrinライン上に存在し得
る０ないし４つの要求間における調停を行い、その要求
元間でウイナを決定し、トップ・アービトレータへのro
utライン上に信号を出力し、アクセスを望むＣＰＵを有
することを示す。rinラインは、優先度に関してＣＰＵ
０＞ＣＰＵ１＞ＣＰＵ２＞ＣＰＵ３となるように、優先
順位が決められている。最終ウイナ（"LW"）ポインタ機
構が、各リーフ・アービトレータ内にあり、調停の付与
の後右に移動する。この位置変更は、wrgt出力ラインを
介してトップ・アービトレータに結合される。トップ・
アービトレータの観点からは、最初のリーフ・アービト
レータは２番目のリーフ・アービトレータより優先度が
高く、２番目のリーフ・アービトレータは３番目のリー
フ・アービトレータより優先度が高く、３番目のリーフ
・アービトレータは４番目のリーフ・アービトレータよ
り優先度が高いというように、リーフ・アービトレータ
の優先度が決められる。

【００３２】各カードのアドレス・コントローラは、調
停バス（バスの中でもとりわけ）と通信を行う。調停バ
スは、各カード上の調停機構が同時にかつ同期して全て
の調停要求およびトップ・アービトレータの許可を見る
ことができるようにすると共に、同じLW状態を有するこ
とができるようにする。

【００３３】リーフ・レベル調停は自律的であり、並行
して発生する。例えば、ＣＰＵ０が最後にリーフ・レベ
ル調停に勝利した場合、これは除外され、リーフ・アー
ビトレータ１は、そのＣＰＵ１がアクセスを要求した場
合、それに対する許可を要求する。２番目のリーフ・ア
ービトレータ内において、ＣＰＵ５が最後に勝利した場
合、それは除外され、次いでＣＰＵ６が勝利することが
できる（要求した場合）。トップ・アービトレータのレ
ベルでは、最初のリーフ・アービトレータが最後に許可
を勝ち取った場合、これは除外され、２番目のリーフ・
アービトレータが勝利する。即ち、そのＣＰＵ６が、調
停許可を勝ち取ることができる。

【００３４】最終ウイナ・ポインタは、システム・クロ
ック・サイクル毎に１回、同期してリセットされる。好
適実施例では、低いレイテンシが得られる。これは、ア
ドレス・バスに対する調停により、アドレス・パケット
を同時に同報通信できるからである。これは、従来技術
の方式において、最初に調停を行い次いでアドレス・パ
ケットを出力する場合よりも高速である。各アドレス制
御が自立的な調停ユニットを含んでいるという点におい
て、調停は分散されている。リーフ・レベルの調停が行
われている間、トップ・アービトレータは、そのLWポイ
ンタから、どのリーフ・アービトレータが調停許可を勝
ち取るかについて決定を下すことができる。

【００３５】本発明のその他の特徴および利点は、以下
の説明から明らかとなろう。以下の説明では、好適実施
例について、添付図面と関連付けながら、詳細に説明し
てある。好適実施例の詳細な説明本発明にはいくつかの態様があり、分割トランザクショ
ン・スヌーピング・バス・アーキテクチャおよびプロト
コルの提供、ならびに分割トランザクション・バス上に
おけるスヌーピングを含む。本発明による分割トランザ
クション・スヌーピング・バス・システムは、他のバス
・システムを有さないシステムにおいて典型的に用いる
ものであるが、本発明は、かかる分割トランザクション
・スヌーピング・バス・システムを数系統含む、より大
型のシステムにおいても実施が可能である。また、本発
明は、コンピュータ環境における共有システム資源、即
ち、多くのＣＰＵによって共有されるアドレス・バスに
対するアクセスの迅速な調停を行う、レイテンシが低い
分散階層総当たり型機構も提供する。

【００３６】最も一般的な場合を図示するために、第１
図は電子式グローバル・ネットワーク・システム１０を
示す。システム１０は、グローバル・ネットワーク・イ
ンターフェース機構１５を含み、これに複数の共有バス
・システム２０，２０’等が結合されている（図示を簡
単にするために２系統のバス・システムのみを示すが、
２系統以上のかかるシステムが存在し得ることは理解さ
れよう。）各共有バス・システムは、インターフェース
・アーキテクチャ３０，３０’によって、例えば、４０
−Ｎのような複数のラインを通じて、好ましくは同一の
複数のプラグイン基板５０−Ｎの各々に結合されてい
る、数系統のバス（これより説明する）を備えている。

【００３７】インターフェース機構１５は、無視信号発
生機構１７、および基板５０−Ｎ，５０’Ｎ等の間に分
散されているメモリ内のキャッシュ・ライン全てのテー
ブル１９を格納するメモリを含む。

【００３８】好適実施例では、システム１０はコンピュ
ータ・ワークステーションであり、インターフェース３
０は、基板５０−Ｎ間において、無効化に基づくキャッ
シュ・コヒーレンス(invalidation-based cache cohere
nce)を有する、分割トランザクション・スヌーピング・
バス・システムを定義する。総称して、バス・システム
２０，２０’等の一群を、システム１０全体に対して、
オムニバス・システム２０”とも呼ぶことにする。しか
しながら、ここに記載する本発明は、単一のバス・シス
テム２０および単一のバス・インターフェース３０を備
えているシステムにも使用可能であることは理解されよ
う。

【００３９】例えば、バス２０のような単一のバス・シ
ステムを備えたコンピュータ・サブシステムでは、トラ
ンザクションがアドレス・バスに置かれた順序が、絶対
的かつ一意的な時間関係を決定する。したがって、ＣＰ
ＵＡ（例えば、あるタイプの装置）によって開始され
たトランザクションが、ＣＰＵＢによって開始された
トランザクションの前にバス上に現れた場合、コンピュ
ータ・システムは、トランザクションＡを、トランザク
ションＢに先立つものとして見なし、変更することはで
きない。しかしながら、かかる単純な想定は、かかるコ
ンピュータ・サブシステムを複数個含み、集合的にオム
ニバス・バス・システム２０”を形成する複数のバス・
システムを備えたシステム１０ではもはや通用しない。
システム１０全体に対して、全体的なトランザクション
の最適な順序を定義するのが、無視機構１７の機能であ
る。

【００４０】回路基板５０−Ｎは、システム１０内にお
いて相互接続可能であり、物理的に、好ましくは同一の
１６個あるプラグイン基板スロットの内の１つに差し込
む。スロットは、各コンピュータ・サブシステムに関連
する中央面の各側に８つずつ実装されていることが好ま
しい。これらスロットのいずれにも、多数のＣＰＵおよ
び関連するＲＡＭ、または好ましくは２系統のＳバスを
含む入出力（「Ｉ／Ｏ」または「ＩＯ」）装置を内蔵し
た、プラグイン回路基板を挿入することができる。この
明細書のかなり後で説明するが、基板５０−Ｎは、シス
テム１０の動作中、即ち、「ホット」な状態の間でも、
差し込むことができる。好適実施例では、中央面のクロ
ック速度は約８３．３Ｍｈｚであり、関連するバス・デ
ータ帯域は約２．６７ＧＢ／秒である。

【００４１】各回路基板は、１つまたは２つのユニバー
サル・ポート・アーキテクチャ（ＵＰＡ：universal po
rt architecture）と互換性のあるＣＰＵ装置、例え
ば、特定のインターフェースおよび好ましくはランダム
・アクセス・メモリ（「ＲＡＭ」）を有する装置を含む
ことが好ましい。

【００４２】第２図は、バス・システム２０および典型
的なプラグイン回路基板５０−Ｎを、更に詳細に示す。
第２図において、実線経路はデータ経路を表し、破線経
路（例えば、アドレス・コントローラ１８０からアドレ
ス・バス６０）はアドレス経路を表す。この後説明する
ように、アドレス・コントローラ１８０内の分散調
停（"ARB"）ユニット１８６は、本発明の一態様を実施
する。

【００４３】アドレス・コントローラ１８０内の好まし
い分散型調停（"ARB"）ユニット１８６は、関連するア
ドレス・バスに対するアクセスの調停を行う。調停ユニ
ット１８６において、要素Ａ，Ｂ，Ｃ，およびＤは、リ
ーフ・レベル・アービトレータを表し、要素Ｅはトップ
・レベル・アービトレータを表す。各リーフ・レベル・
アービトレータは、当該リーフ・レベルにおけるバス・
アクセスに対する調停を行い、トップ・レベル・アービ
トレータは、競合するリーフ・レベル・ウイナ間におい
てバス・アクセスの調停を行う。

【００４４】第２図に示すように、各基板５０−Ｎは、
好ましくは、データ・バス７０（ライン束４０−Ｎ内の
１本のラインを通じて）および基板上のＲＡＭ１５０−
Ｎと通信を行う、ビット・スライス型データ・バッファ
・コントローラ１４０、ならびにUPA ＣＰＵ装置１６
０−Ｎおよび／または１７０−Ｎ、又はＩ／Ｏユニット
を含む。データ・バッファ・コントローラ１４０は、好
ましくは、８つのビット・スライス集積回路（"IC"）チ
ップを含み、これらはUPAポート、メモリ、およびバス
・システム４０間の転送中データをバッファする。

【００４５】各基板５０−Ｎは、更に、DataBus信号以
外の全信号、例えば、アドレス・バス６０、データIDバ
ス９０、調停バス８０、およびコンフィギュレーション
信号１３０と（ライン束４０−Ｎ内のラインを通じて）
通信を行うアドレス・コントローラ１８０も含む。本発
明によれば、アドレス・コントローラ１８０内には、コ
ヒーレント入力キュー（"CIQ"）１８２、キュー・バッ
ファ（"QB"）１８４、および分散型調停機構（"ARB"）
１８６がある。

【００４６】アドレス・コントローラ１８０は制御信号
を発生し、この制御信号は経路１９０を通じてデータ・
コントローラ１４０に搬送される。データ・バス７０、
アドレス・バス／状態バス６０、調停バス８０、および
データＩＤバス９０上の信号タイミングは、このような
データおよびアドレス経路の多重区分(mutiplex-partit
ioning)を可能とするように指定される。

【００４７】第２図に示すように、アドレス・コントロ
ーラ１８０は、基板上のＲＡＭユニット１５０−Ｎ、お
よび各UPA ＣＰＵ装置１６０−Ｎ，１７０−Ｎとも、
適切なアドレス経路を通じて通信を行う。経路２００，
２１０は、アドレス・コントローラを、いわゆるDtag
ＲＡＭユニット２２０に結合する。

【００４８】先に注記したように、「装置」は、メモリ
のラインをキャッシュ可能なＩ／Ｏユニットを表すこと
もある。キャッシュ・ブロックまたはキャッシュ・ライ
ンのために主メモリを内蔵した基板を、当該ラインの
「ホーム」と名付ける。キャッシュを含み、コヒーレン
スを維持するメモリ空間を、コヒーレント・ドメインと
名付ける。対称的に、コヒーレントでないドメインは、
例えば、ストリーミング・バッファ(streaming buffer)
やいわゆる"bcopy"バッファのように、格納されている
データに対するコヒーレンスを維持せずにメモリのコピ
ーを保持する場合もある記憶領域である。

【００４９】本発明を好適に実施するシステム１０およ
びインターフェース３０では、正しいキャッシュ・コヒ
ーレントの振る舞いおよびメモリの順序を保証すること
が重要である。これを行うためには、基板からバス・シ
ステムに結合される種々の信号に対する信号タイミング
およびエンコーディングに対して必須要件を賦課し、更
にシステムの回路基板レベルの必須要件も同様に賦課す
る。インターフェース・システム３０は、装置間のコヒ
ーレンスを確保するよりはむしろ、基板間のコヒーレン
スの確保に関係する。

【００５０】第３図は、典型的なアドレス・コントロー
ラ１８０を更に詳細に示す。全ての装置要求は、要求出
力キュー（ＲＯＱ:Request Out Queue）１７６によって
表されるように、順番にアドレス・バス６０に発行され
る。より一般化されたインターフェースにおいて順序付
けせずに応答の到達を許可する場合とは異なり、システ
ム１０をUPAインターフェース装置と共に用いる場合、U
PAインターフェースは順序付けという制約を賦課する。
要求にはUPAクラス（０または１）が割り当てられ、同
じクラスの要求に対する応答は、要求順でなければなら
ない。しかしながら、異なるクラスの要求に対する応答
は、どのような順序で到達してもよい。キューＣ０Ｑ１
７４およびＣ１Ｑは、同じクラスのUPA要求に対する応
答が順番に到達することを保証する機能を果たす。

【００５１】ある装置に関連する全てのコヒーレントな
要求および割り込み（外部のコヒーレント要求およびそ
れ自体のコヒーレントな要求を含む）は、DTAG ＲＡＭ
２２０からDtagsによって「フィルタ処理」を受けた
後、コヒーレント入力キュー（"CIQ"）１８２に入力さ
れる。アドレス・コントローラのDTAGメモリ２２０の内
容とタグのバス・レベルのＲＡＭ表現との間のタグ比較
により、例えば、所与のメモリ・アドレスから古い（例
えば、現状では有効でない）データを求める要求を、素
早く識別するためのフィルタ処理を可能にする。

【００５２】装置との関連では、局所的な要求は、装置
自体からの要求であり、それに対して外部要求(foreign
request)は、他の装置からこの装置に向けられた要求
である。第３図に示すように、全ての装置入出力（"PI
O"）要求は、ローカルＰＩＯキュー（"LPIOQ"）１８３
に入力され、当該装置に対する全ての外部ＰＩＯ要求
は、外部ＰＩＯキュー（"FPIOQ"）１８４に入力され
る。一般的に、トランザクションは順番に処理され、キ
ューの先頭から開始される。

【００５３】装置１６０−Ｎに入力するデータおよびこ
れより出力するデータは、第３図に示すように、２つの
バッファ（例えば、キューではない）、即ち、データ出
力バッファ（"DOB":Data Out Buffer）１８６、および
データ入力バッファ（"DIB"：data In Buffer）１８７
にバッファされる。

【００５４】また、アドレス・コントローラ１８０は、
Dtagsバッファ２２０、ダーティなビクティム(dirty vi
ctim)をスヌープするために用いられるDVICTタグ１７
９、デコード・ユニット１８５、およびダーティなビク
ティムによるキャッシュ・ミスのコピーバック(copybac
k)およびパーフォーマンスを最適化するために用いられ
るVbuffer１８８を内蔵する。

【００５５】に出願され、と題し、本
発明と同一譲受人に譲渡された米国特許出願第０８／
号は、Vbufferおよびコピーバックの最
適化方法の実施例を開示しており、これを用いて本発明
を実施することが可能である。しかしながら、他のバッ
ファおよび方法を代わりに用いてもよい。第３図に示す
ように、アドレス・コントローラ１８０は、調停ユニッ
ト１８６およびメモリ・コントローラ１８９も含む。好適実施例において用いられる信号群についての概要システム３０において、好ましくは、アドレス・バス６
０、データ・バス７０、調停バス８０、データIDバス９
０、状態信号バス１００、ステータス信号バス１１０、
パリティ・ビット信号バス１２０、およびコンフィギュ
レーション信号バス１３０を含む、８系統の信号群があ
る。実際には、これらの論理信号群のいくつかは、同じ
バス信号配線上で、時間多重化される。

【００５６】アドレス・バス６０は、ソース回路基板装
置からコマンドを同報通信すると共に、要求元基板から
システム１０内全ての基板に、好ましくは４１ビットの
アドレスを同報通信するために用いられる。アドレス・
バス内のSourceIDフィールドは、各トランザクションに
一意的にタグを付けるために用いられる。「トランザク
ション」という用語は、アドレス・バス・パケット、お
よびその対応する有効データ・バス・パケットを意味す
る。システム３０では、従来技術では一般的に実施され
ているようにデータ・バス・パケット上ではなく、アド
レス・バス・パケット上でキャッシュ・ラインの所有権
を移転させることによって、プロトコルの大幅な簡略化
を図っている。したがって、基板５０−Ｎは、実際にラ
インに対するデータを有する前であっても、ラインを所
有する場合がある。また、アドレス・バスは全体的な順
序を定義し、これを用いて、特定のメモリ・モデルを実
施することができる。メモリ・モデルは、例えば、全格
納順（"TSO":total storeorder）、部分的格納順（"PS
O"：partial store order）、および緩和メモリ順（"RM
O"：relaxed memory order）のように、システム・レベ
ルにおいて指定することができる。かかる特定メモリ・
モデルは、Sun Microsystems社のSPARC V9仕様において
定義されている。

【００５７】システム３０は、好ましくは、２サイクル
・アドレス・パケット（１サイクルではなく）を使用し
て、基板がアドレス・バス・トランザクション全てに対
してスヌープすることを可能にしている。各スヌープ
は、タグを読み取るために１サイクル、およびタグを書
き込むために１サイクルの合計２サイクルを必要とす
る。２サイクル・プロトコルは、データ・バス・パケッ
トにも同様に用いられる。

【００５８】データ・バス７０は、２つの基板間でデー
タを転送するために用いられ、データ・バス・パケット
は、いずれの順序でデータ・バス上に発生することも許
可されており、装置によって観察されるメモリ・モデル
に影響を与えることはない。データ転送は、応答側から
開始側へのリード型、または開始側から応答側へのライ
ト型でもよい。アドレス・バス・パケットを発行する
（例えば、同報通信する）基板のことを、トランザクシ
ョンの「開始側」と呼ぶ。リード型トランザクションに
対して要求データを提供し、ライト型動作に対してデー
タを受け入れる基板のことを「応答側」と呼ぶ。応答側
および開始側は、実際には同一基板である場合もある。

【００５９】先に注記したように、データ・バス・パケ
ットは２サイクル長であり、データ・バス・パケット間
にブランク・サイクルを設ける必要はない。各サイクル
毎に、データ・バスは、好ましくは、２５６ビットのデ
ータ（これにエラー訂正コード（"ECC"）が追加され
る）を搬送する。したがって、データ・バス・パケット
は、好ましくは、６４バイトのデータを搬送する。

【００６０】調停バス８０は、アドレス・バス６０およ
びデータ・バス７０に対する調停を行うために用いら
れ、かかる調停には１つ置きのサイクルが用いられる。
したがって、連続するサイクルは、アドレス（"A"）お
よびデータ（"D"）間で交代する。

【００６１】データＩＤバス９０は、データ・バス・パ
ケットを発し、あらゆるデータ・バス転送の前に用いら
れる、アドレス・バス・パケットのSourceIDを搬送す
る。バス９０は、データ・バス転送とアドレス・バス・
パケットを照合し、データ・バス上での適切なデータの
駆動を許可するか、あるいは適切な記憶バッファへのデ
ータのロードを許可するために用いられる。

【００６２】状態信号１００は、アドレス・バス・パケ
ットによってアドレスされたラインの状態を示すライン
である。これらのラインは、SHARED, OWNED, MAPPED,お
よびIGNORE信号を含み、以下の第７表に示す通りであ
る。以下で説明するように、IGNORE信号は、好ましく
は、全体的なトランザクションの最適な順序付けを実施
するために用いられる。

【００６３】ステータス信号１１０は２本のラインを含
み、トランザクションにおけるエラー、データ・バス上
の有効なＥＣＣ、および応答（データ・バス・パケッ
ト）の取り消しを示す。

【００６４】パリティ・ビット信号１２０は、調停バ
ス、状態信号、ステータス信号、およびデータIDバスに
おいてエラーを検出するために用いられる。（アドレス
・バスは、好ましくは、それ自体のパリティ・ラインに
よって保護され、データ・バスがＥＣＣを搬送する）。

【００６５】コンフィギュレーション信号１３０は、ク
ロック、リセット、ＪＴＡＧ、およびその他の実施態様
によって異なる信号、例えば、ホット・プラグ回路基板
挿入機能に用いられるトリガ信号および係合信号のよう
な機構(facility)を備えている。

【００６６】第１表は、システム３０と共に用いられる
信号群を纏めたものである。

【００６７】

【表１】

【００６８】アドレス・バス信号群の定義アドレス・バス６０は、好ましくは、１つのパリティ信
号を含む、４３本の信号線で構成される。第２表は、ア
ドレス・バス・パケット・フィールド、および２回の連
続サイクルにおいて駆動されるアドレス・バス・パケッ
トを示す。

【００６９】

【表２】

【００７０】多重化される共有フィールドおよび無視フ
ィールドは、論理的には、アドレス・バスの一部ではな
く（これらは同じピンを共有するが）、アドレス・バス
の残りの部分を用いて開始側によって駆動されるもので
はない。しかしながら、他のフィールドは全て、開始側
によって駆動される。パリティ・ビットは、それらが保
護するアドレス・バス・フィールドよりも１サイクル遅
れて駆動される。したがって、Parity0フィールドは、
サイクル０において駆動されるアドレス・バス・フィー
ルドを保護し、一方Parity1フィールドは、サイクル１
において駆動されるアドレス・バス・フィールドを保護
する。１サイクル遅れてパリティ・フィールドを駆動す
ることにより、パリティを計算するための時間が得られ
る。予約フィールドは、好ましくは、開始側によって駆
動されない。

【００７１】Parity1フィールドは、開始側によって駆
動されないので、共有フィールドまたは無視フィールド
を保護しない。代わりに、共有フィールドおよび無視フ
ィールドは、後に述べる、ParityD信号によって保護さ
れる。

【００７２】先に注記したように、タグのリードおよび
ライトに２サイクルを要するので、基板が全てのアドレ
ス・バス・トランザクションをスヌープできるようにす
るには、各アドレス・バス・パケットは２サイクル必要
とする。

【００７３】好適実施例では、アドレス・フィールドは
物理アドレスのビット４０：４を含む。ビット３：０は
不要である。何故なら、これらが含む情報は全てByteMa
skフィールドから得られるからである。ByteMaskフィー
ルドは、ReadIOおよびWriteIOトランザクションに対し
て、いずれかの数の１６バイトを指定するために用いら
れる。

【００７４】第２表では、ReadToShare, ReadToShareAl
ways, およびReadToOwnトランザクションにおいてビク
ティム・ビットを用いて、トランザクションに伴うキャ
ッシュ・ミスにより、ダーティなビクティムが発生した
ことを示す。ビクティム・ビットは、割り込みパケット
が、特殊な割り込み源をエンコードするために用いるこ
とができる。このビットは、他のいずれのトランザクシ
ョンにも用いられず、０として駆動される。

【００７５】ポート・フィールドは、基板内における装
置番号を示し、基板当たり多くとも２つの装置を有する
に過ぎないシステムでは、１ビットのポート・フィール
ドで十分である。

【００７６】パリティ・ビットは、第３表に示すよう
に、アドレス・バス・フィールド上において偶数パリテ
ィをエンコードする。パリティは、それらが保護するフ
ィールドより１サイクル遅れて駆動され、これによりパ
リティを計算するための十分な時間が得られる。

【００７７】

【表３】

【００７８】第３表において、SourceIDフィールドは、
アドレス・バス・パケットに一意的にタグを付けるため
に用いられる。応答側は、SourceIDをデータIDバス上に
置き、アドレス・バス・パケットおよびデータ・バス・
パケットの照合を行う。SourceIDフィールドは２つの下
位フィールドを有する。BoardID[6:3]下位フィールドは
基板を識別し、TransactionID[2:0]下位フィールドは当
該基板内におけるトランザクションを識別する。０のTr
ansactionIDはアイドルのために予約されており、これ
によって、各基板に、７つまでの未決のトランザクショ
ンを有することを許可している。未決のトランザクショ
ンは全て一意のSourceIDを有するが、TransactionIDの
選択は、実施態様によって異なる。コマンド・フィールド第４表は、システム３０において用いられる、コマンド
・フィールドのエンコーディングを示す。

【００７９】

【表４】

【００８０】データ・バス信号群の定義データ・バス９０に対する信号群の定義について、これ
より詳細に説明する。各データ・バスは、第５表に示す
ようなフィールドを有する。

【００８１】

【表５】

【００８２】データは、Kanedaによって開発された、独
立のSEC-DED-S4EDエラー訂正コードによって保護される
ことが好ましいが、他の形態の保護も代わりに使用可能
である。好適実施例では、８ビットのＥＣＣフィールド
が、第６表に指定したように、各６４ビット・データ・
フィールド毎に関連付けられている。

【００８３】

【表６】

【００８４】データ・バス・パケットは、２サイクル
（６４ビット）長であり、隣接するデータ・バス・パケ
ット間にアイドル・サイクルを設ける必要はない。ブロ
ック転送に対するデータ・バス上のデータの順序は、Ad
dress[5]によって決定され、３２バイトの整合データ量
(data quantum)は、好ましくは最初に供給されるアドレ
スを含む。Address[5]が０である場合、最初のデータ・
サイクルはバイト０ないし３１までを含み、次のデータ
・サイクルはバイト３２ないし６３までを含む。Addres
s[5]が１である場合、最初のデータ・サイクルはバイト
３２ないし６３を含み、次のサイクルはバイト０ないし
３１を含む。

【００８５】非ブロック転送(ReadIO, WriteIO）では、
最初のデータ・サイクルのバイト０ないし１６にデータ
が配置され、個々のバイトはByteMaskフィールドにおい
て指定される。ByteMaskフィールドについては本明細書
の別のところで述べる。各データ・サイクルにおいて、
バイトは順序正しく並んでおり、最も番号が小さいバイ
トが最も番号が大きいビットを占めている。データIDバス信号群 DataIDバスに対する信号群について、次に説明する。デ
ータIDバスは７ビット幅であり、データ・バス・パケッ
トを以前のアドレス・バス・パケットと照合するために
用いられる。DataIDは１回置きのクロック・サイクル上
でのみ駆動されるので、第２表に示すように多数の他の
信号と、信号ピンを多重化形式で共有することができ
る。

【００８６】第７表は好適実施例において用いられるデ
ータIDバス・フィールドを示す。

【００８７】

【表７】

【００８８】次に第４図を参照すると、データIDバス９
０は、最初のDataIDがデータ・バス７０上で使用可能に
なる前に、５クロック・サイクル駆動されることがわか
る。この５サイクルのレイテンシは、適切なデータを駆
動する十分な時間を与えるために必要である。

【００８９】第４図において、各アドレス・コントロー
ラ１８０は、少なくとも１つのラッチ・クロック・レジ
スタ（"LCR":latched clock register）を含む。最も右
側にあるアドレス・コントローラに対する名称"180*"
は、物理的にこのアドレス・コントローラは、要求元即
ち開始側ＣＰＵを内蔵するカード以外の回路カード５０
−Ｎ上に位置し得ることを表す。スロット即ちクロック
・サイクル"0"において、データ・バス調停（以下で説
明する）を勝ち取った要求元は、そのデータＩＤをデー
タＩＤバス９０上に置き、サイクル"1"においてこの情
報をアドレス・コントローラ１８０＊に結合する。サイ
クル２において、アドレス・コントローラ１８０＊と関
連する出力ＬＣＲは、このデータＩＤを、要求元回路カ
ード上のビット・スライス・データ・バッファ・コント
ローラ１４０に関連する入力ＬＣＲに結合する。ユニッ
ト１４０内には、２サイクルのレイテンシがあり、クロ
ック・サイクル５上で、データＩＤはデータ・バス７０
に書き込まれる。

【００９０】データ・バス調停の「ウイナ」は、データ
IDバスに対する調停の暗示的なウイナでもあるので、デ
ータIDバスへのアクセスに対する別個の調停は必要な
い。調停バス信号群プラグイン回路基板５０−Ｎは、調停バス８０を用い
て、アドレス・バスとデータ・バスとの間の調停に用い
られる調停バス上で、交互のアドレス（"A"）サイクル
およびデータ（"D"）サイクルによって、アドレス・バ
ス６０およびデータ・バス９０へのアクセスを得る。デ
ータIDバスおよびステータス信号に対するアクセスは、
データ・バスと共に暗示的に得られる。第８表によって
示されるように、調停バスは好ましくは３つのフィール
ドで構成される。

【００９１】

【表８】

【００９２】要求ラインは、各回路基板毎に１本割り当
てられ、分散型調停アルゴリズムをこの調停に用いるこ
とが好ましい。バス・アクセスを行おうとする各基板
は、その要求ラインをアサートし、そのほかの要求ライ
ン全てを読み取る。アドレス・バス・アクセスに対する
調停は、各回路基板５０−Ｎ上のアドレス・コントロー
ラ１８０内にあるARBユニット１８６の中で分散形式で
決定される。調停のウイナは、要求が駆動されてから１
サイクル後に決定される。次いで、バス（アドレス・バ
スまたはデータ・バス）は、次のサイクルにおいて駆動
することができる。

【００９３】各基板上のアドレス・コントローラ１８０
内のARBユニット１８６は、全ての基板に、同じ階層総
当たり型調停アルゴリズムを実行させ、各ARBユニット
１８６の状態が互いに同期を保つようにする。ArbSync
信号は、１つの基板（典型的にファームウエアで選択さ
れる）によって駆動され、基板がそれらの調停状態機械
を同期化する機構を与える。ArbSyncは交互に１値およ
び０値に駆動され、それぞれ交互のアドレス調停サイク
ルおよびデータ調停サイクルを示す。好適実施例では、
ArbSyncを駆動する基板は、同じ値を２サイクルの間駆
動することによって、調停のリセットを行わせることも
できる。（ArbSyncはハードウエアのデバッグ処理にも
有用である。）データ・バスの調停は、データが得られる前に開始する
ことができるので、通常調停レイテンシを重複すること
ができる。これにより、データ・バス調停では、２サイ
クル後に、単純なウイナの選択を用いることが可能とな
る。

【００９４】FlowControlフィールドは、ある種のトラ
ンザクションに対するアドレス・バス調停要求を中止す
るために用いられる。フロー制御次にFlowControl信号について説明する。フロー制御
は、好ましくは、あらゆる数の基板によって駆動される
ワイヤードＯＲ信号であり、それらのアドレス・バス・
パケットのフロー制御を行う必要性を示す。ワイヤード
ＯＲラインの電気的特性のために、FlowControlは非同
期信号として取り扱わなければならない。

【００９５】基板は、FlowControlがアサートされてい
ることが観察されてから２サイクル後に開始するAdmin,
ReadIOまたはWriteIO以外のトランザクションを開始す
るために、アドレス・バスの要求を行ってはならない。
FlowControlがディアサートされて２サイクル後に開始
することにより、基板はアドレス・バスの要求を行い、
あらゆる種類のトランザクションを開始することができ
る。フロー制御は、Admin, ReadIO, またはWriteIOトラ
ンザクションには不要である。フロー制御は、データ・
バスに対しても不要であり、DataBus調停サイクルの間
無視すべきである。これは、リード型転送では、開始側
は常にそのDIB１８７に空間を有し、ライト型転送で
は、応答側は、データを受け入れる空間が足りない場
合、常にDataCancelをアサートすることができるからで
ある。好適実施例によるトランザクションの概要各トランザクションは、１つの同報通信アドレス・バス
・パケットと、１つの有効な二点間データ・バス・パケ
ット(point-to-point Data Bus packet)とを伴う。後に
説明するが、取り消された１つの無効DataBusパケット
がある場合もある。分散型ARBユニット１８６の目的
は、あらゆるプラグ基板５０−Ｎ上のあらゆるＣＰＵ装
置によって発行された要求についても、迅速かつ最少の
レイテンシで調停を行い、調停を勝ち取った基板実装装
置に許可信号を迅速に発行することである。リード型トランザクション典型的なリード型トランザクションは次のように行われ
る。

【００９６】（１）開始側基板上のＣＰＵが、調停バス
を用いて、アドレス・バスの調停を行う。（２）開始側は、アドレス、命令、およびSourceIDによ
って、アドレス・バスを駆動する。

【００９７】（３）全ての基板がアドレス・バスと通信
し、アドレスを「スヌープ」する。アドレス・サイクル
に続く一定の遅延の後、アドレスがアドレス・バス上に
あった時点におけるラインの状態を示す状態信号を、全
ての基板が駆動する。必要であれば、基板は、後のサイ
クルにおいて、アドレス・バス・パケットに対して、そ
の基板に実装されているDTAG ＲＡＭユニット２２０
（第２図参照）内のキャッシュ・タグを更新するが、デ
ータ・バス・パケットによってタグの更新が行われるこ
とはない。

【００９８】（４）応答側基板は、調停バスおよび分散
型ARBユニット１８６を用いて、データ・バスに対する
調停を行う。分散型とは、各プラグイン回路基板上の各
アドレス・コントローラ１８０が、その他の各ARBユニ
ットと状態が同一であるARBユニット１８６を内蔵して
いることを意味する。

【００９９】（５）応答側基板は、アドレス・バス・パ
ケットからのSourceIDによって、データIDバスを駆動す
る。（６）応答側基板は、状態信号を駆動する。

【０１００】（７）応答側はデータ・バス・サイクルを
２回駆動する。（８）データが宛先にロードされる。システム３０は、リード型トランザクション（応答側か
ら開始側へのデータ転送の結果発生する）、およびライ
ト型トランザクション（開始側から応答側へのデータ転
送の結果発生する）を含む、小さな集合のトランザクシ
ョンを定義する。集合的に、これらのトランザクション
は、ReadToShare, ReadToShareAlways,ReadToOwn, Read
Stream, ReadIOおよびReadBlockIO, WriteBack, WriteS
trem, WriteIOおよびWriteBlockIO, Interrupt, ReadTo
ShareFork, ならびにAdmin（疑似トランザクション）を
含む。これらのトランザクションに対する好適な特定エ
ンコーディングを、第３表に示す。リード型トランザクション集合リード型トランザクション集合は、(i)ReadToShareおよ
びReadToShareAlwaysトランザクション、(ii)ReadToOwn
トランザクション、(iii)ReadStreamトランザクショ
ン、および(iv)ReadIOおよびReadBlockIOトランザクシ
ョンを含む。各トランザクションに対して開始側および
応答側によって要求される動作、ならびに実行が必要な
スヌーピング動作についてこれより説明する。尚、状態
機械についての最小限の特性を示すが、特定のキャッシ
ュ状態および特定のトランザクションを強制する必要は
ないことを注記しておく。また、メモリ順序およびキャ
ッシュのコヒーレンスは、システム３０と共に用いるシ
ステムのアーキテクチャ、および、例えば、UPA型イン
ターフェース仕様のような装置インターフェースの仕様
の双方に依存することも注記しておく。(i)ReadToShareおよびReadToShareAlwaysトランザクシ
ョン ReadToShareおよびReadToShareAlwaysトランザクション
は、装置内におけるキャッシュ・リード・ミスを満足す
るために用いられる。ReadToShareトランザクション
は、ある基板が後に書き込もうとするラインをキャッシ
ュしたい場合に、その基板によって開始される。スヌー
ピングに関しては、このアドレスに対するホーム・メモ
リ(home memory)がMappedをアサートする。Mappedがア
サートされない場合、開始側は応答を期待せず、当該装
置にエラーを返す。全ての基板はアドレス・バス・パケ
ットをスヌープし、それらが当該ラインのキャッシュ・
コピーを有する場合、Sharedをアサートする。当該ライ
ンを所有する基板もOwnedをアサートし、開始側に応答
する。ラインのオーナは、多くとも１つに過ぎない。基
板が最初に他のトランザクションを発行したい場合、Ig
noreをアサートすればよい。開始側が多数の装置を有す
る場合、トランザクションは、ある装置におけるキャッ
シュ・ミスに応答して開始することができ、要求された
ラインは、同一基板内の他の装置にキャッシュすること
ができる。この場合、開始側はSharedをアサートする。
同様に、ラインが同一基板内の他の装置によって所有さ
れている場合、開始側はOwnedをアサートする。この場
合、開始側および応答側は同一基板である。

【０１０１】応答側に関して、ある基板が要求されたキ
ャッシュ・ラインを所有する場合、この基板がトランザ
クションに応答する。キャッシュ・ラインを所有する基
板がない場合、そのラインのホームが応答する。メモリ
のレイテンシを最少に抑えるために、メモリは、Owned
信号が有効になる前に、その応答を開始することができ
る。応答には、データ・バスに対する調停を行うこと、
およびデータIDバスを駆動することが含まれる。ライン
が他の基板に所有されている場合、メモリは、DataCanc
elをアサートすることによって、そのデータ・バス・パ
ケットを取り消す。Ignoreがアサートされ、メモリがそ
の応答を既に開始している場合、応答側がそのデータ・
バス・パケットを取り消す。メモリは、不確実な応答に
対してはDataIDを発行しないことが好ましい。これは、
対応するアドレス・バス・パケットの最初のサイクルか
ら１１サイクル後に取り消すことができる。キャッシュ
の状態に関して、Sharedがアサートされている場合、開
始側は当該ラインに対する状態をセットし、それが共有
されていることを示す。ある基板がそのラインを所有し
ている場合、そのラインのオーナであり続ける。

【０１０２】他にラインを共有する基板がない場合、開
始側はそのラインのオーナになることを選択してもよ
い。これは、ラインが所有されていた場合よりも強い条
件を表す。これは、キャッシュ・ラインへの最初の書き
込みを一層効率的にすることができるので有用であり、
手順がUPAプロトコルにおいて用いられるという利点が
ある。この実施態様の手順を用いる場合、開始側は、Sh
ared信号の受け取りまで、それがラインの所有権を得る
か否かについてはわからない。しかし、所有権が得られ
た場合、開始側は、そのアドレス・バス・パケットがア
ドレス・バス上にあった時点に遡って、そのようにす
る。これは可能であるが、この際、開始側は、それ自体
のトランザクションに対するOwned信号の後に、Owned信
号をアサートするだけでよく、その時点までに、それが
オーナであることがわかる。Ignoreがアサートされた場
合、このラインの状態は変化しない。

【０１０３】ReadToShareAlwaysトランザクションは、
システム３０の観点からは、ReadToShareトランザクシ
ョンと実質的に同じ場合がある。開始側は、書き込もう
とする意図がないラインをキャッシュしたい場合に、Re
adToShareAlwaysを発行する。他のSharedをアサートす
る基板がない場合であっても、開始側がそのラインのオ
ーナにはならないことを薦める。(ii)ReadToOwnトランザクション ReadToOwnトランザクションは、キャッシュ・ライト・
ミスを満足するために用いられる。ある基板が、そのキ
ャッシュから他の基板にラインを供給する責務を得た場
合、その基板のことを「オーナ」であるという。基板が
所有権を要求する際、ReadToOwnトランザクションを開
始して、オーナとなる。ReadToOwnトランザクション
は、キャッシュ・ラインに書き込みができるようにその
独占的所有権を望む基板によって開始される。同じトラ
ンザクションは、開始側が当該ラインの有効なキャッシ
ュ・コピーを有するか否かには無関係に用いられる。

【０１０４】スヌーピングおよびReadToOwnトランザク
ションに関して、このアドレスに対応するメモリを有す
る基板がMappedをアサートする。その他の場合、Mapped
がアサートされなければ、開始側は応答を期待せず、エ
ラーを当該装置に返す。全ての基板はアドレス・バス・
パケットをスヌープし、ラインを所有する基板がOwned
をアサートし、開始側に応答する。ラインのオーナは多
くとも１つに過ぎない。開始側が既にラインの有効なコ
ピーを有する場合、データを必要としないが、ReadToOw
nトランザクションを用いて、そのラインの独占的所有
権を得る。この場合、開始側は、Sharedもアサートし、
当該ラインを所有し得る他のキャッシュまたはメモリか
らの応答を禁止してもよい。

【０１０５】ある基板が要求されたキャッシュ・ライン
を所有し、それがOwnedラインをアサートした場合、こ
の基板がReadToOwnトランザクションに応答する。Owned
がアサートされなければ、そのラインに対するメモリが
応答する。メモリのレイテンシを最少に抑えるために、
Owned信号が有効になる前にメモリはその応答を開始す
ることができる。応答には、データ・バスに対する調停
を行うこと、およびデータIDバスを駆動することが含ま
れる。メモリは、Ownedがアサートされている場合、Dat
aCancelをアサートすることによって、そのデータ・バ
ス・パケットを取り消す。Ignoreがアサートされ、メモ
リが既にその応答を開始している場合、応答側がそのデ
ータ・バス・パケットを取り消す。先に注記したよう
に、メモリは、不確実な応答にはDataIDを発行すべきで
ない。不確実な応答は、対応するアドレス・バス・パケ
ットの最初のサイクルから１１サイクル後に取り消すこ
とができる。

【０１０６】キャッシュ状態およびReadToOwnトランザ
クションに関して、開始側は、そのアドレス・バス・パ
ケットがアドレス・バス上に現れた直後に、キャッシュ
・ラインの所有権を得る。開始側基板以外の全基板は、
そのキャッシュ・ラインのコピーを無効化する。キャッ
シュ・ラインのオーナ（１つであり、それが開始側では
ない場合）も、そのラインのコピーを無効化し、開始側
に応答し、応答側からのデータ・パケットがそのキャッ
シュの唯一のコピーとなる。開始側が多数の装置を有す
る場合、開始側は、ReadToOwnトランザクションを開始
した装置以外の装置全てにおけるキャッシュ・ラインの
コピーを無効化する。トランザクションを開始した装置
には、応答側からのデータを、当該キャッシュ・ライン
の唯一のコピーとして与えなければならない。Ignoreが
アサートされると、ラインの状態は変化しない。

【０１０７】所有権は、ラインを要求するときに決定さ
れるのであり、当該ラインに対するデータを受け取ると
きではない。したがって、オーナはそれ自体のキャッシ
ュに実際にはそのラインを未だ有していない場合もあ
る。しかし、あるラインに対するオーナは、いずれの所
与の時点でも多くとも１つに過ぎない。このコヒーレン
ス・プロトコルは、「オーナ」と「ライタ」とを区別す
る点で、従来技術のコヒーレンス・プロトコルの殆どと
相違する。「ライタ」という用語は、潜在的にラインの
ダーティなコピーを有する基板のことを言う。所有権は
他の基板が所有権を要求するとすぐに移転するので、ラ
イタはオーナになる必要はない。したがって、ライタ
は、それがラインを他の基板に供給するまで、当該ライ
ンへの書き込みを継続することができる。いずれの時点
でもラインに対するライタは多くとも１つに過ぎない。(iii)ReadStreamトランザクション ReadStreamトランザクションは、メモリから、bcopyま
たはストリーミング・バッファ(streaming buffer)のよ
うに非コヒーレント・ドメインにデータ・ブロックを読
み取る際に用いられる。ここで用いる場合、「ブロッ
ク」または「ライン」という用語は、通常キャッシュ・
ブロックと関連付けられている６４バイトの整合データ
を表す。ReadStreamトランザクションは、ある基板がコ
ヒーレント・ドメインから非コヒーレント・ドメインに
ラインを読み取りたい場合に、その基板によって開始さ
れる。スヌーピングに関して、このアドレスに対応する
メモリを有する基板がMappedをアサートし、その他の場
合、開始側は応答を期待せず、装置にエラーを戻す。全
ての基板がアドレス・バス・パケットをスヌープする。
ラインを所有する基板がOwnedをアサートし、開始側に
応答する。ラインのオーナは多くとも１つである。基板
が最初に他のトランザクションを発行したい場合、Igno
reをアサートすればよい。

【０１０８】応答側に関して、ある基板が要求されたキ
ャッシュ・ラインを所有する場合、これがReadStreamト
ランザクションに応答し、キャッシュ・ラインを所有す
る基板がない場合、当該ラインのホームが応答する。メ
モリ・レイテンシを最少に抑えるために、ホームは、Ow
ned信号が有効になる前に、その応答を開始することが
できる（応答には、データ・バスに対する調停を行うこ
と、およびデータIDバスを駆動することが含まれる）。
ラインが他の基板に所有されている場合、ホームはData
Cancelをアサートすることによって、そのデータ・バス
・パケットをキャンセルする。Ignoredがアサートさ
れ、メモリが既にその応答を開始している場合、応答側
がそのデータ・バス・パケットを取り消す。メモリは、
不確実な応答に対してはDataIDを発行すべきでない。こ
れは、対応するアドレス・バス・パケットの最初のサイ
クルから１１サイクル後に取り消すことができる。Read
Streamトランザクションが、キャッシュ・ラインの状態
変化を発生させることは全くない。(iv)ReadIOおよびReadBlockIO ReadIOおよびReadBlockIOトランザクションは、入出力
（「Ｉ／Ｏ」または「IO」）空間からのリードに用いら
れる。ReadIOトランザクションは、バイト、半ワード、
ワード、二重ワード、四重ワード、およびマスクされた
バイト(byte-masked)のリードに用いられ、一方ReadBlo
ckIOは６４バイト・ブロックを読み取るために用いられ
る。基板がＩＯ空間からのリードを望む場合、その基板
がこれらのトランザクションを開始する。ReadBlockIO
トランザクションは、好ましくは６４バイトのブロック
を読み取る際に用いられ、ReadIOは、アドレス・フィー
ルドにおいて指定された１６バイト整合アドレス範囲か
らのByteMaskによって示される、好ましくは１６バイト
の任意の組み合わせを読み取る際に用いられる。

【０１０９】ReadIOおよびReadBlockIOトランザクショ
ンにはスヌーピングは不要であるが、全ての基板はアド
レスをデコードして、それらが応答すべきか否かについ
ての判定を行う。応答するのは多くとも１つの基板であ
り、応答しようとする基板がMappedをアサートする。Ma
ppedがアサートされなければ、開始側は応答を期待せず
に、装置にエラーを返す。Ignoreは、ReadIOおよびRead
BlockIOトランザクションに対しては、アサートするこ
とができない。これら２つのトランザクションに関し
て、要求されたＩＯアドレスを含む基板が応答側とな
る。これらのトランザクションは、キャッシュ・ライン
の状態には何の変化も発生させない。ライト型トランザクションライト型トランザクション集合は、(v)WriteBack、(vi)
WriteStream、(vii)WriteIOおよびWriteBlockIO、(vii
i)割り込み、(ix)ReadToShareFork、および(x)Adminを
含む。これらのトランザクション・タイプについてこれ
より詳しく説明する。(v)WriteBack WriteBackトランザクションは、ダーティなビクティム
をメモリに書き戻す際に用いられる。WriteBackトラン
ザクションは、ブロック整合され、基板がダーティなラ
インをメモリに格納したいときに、当該基板によって開
始される。スヌーピングに関して、アドレスに対するホ
ーム・メモリがMappedをアサートする。開始側はパケッ
トをスヌープし、ラインが所有されていない場合、Owne
dをアサートし、当該ラインが以前のトランザクション
によって無効化され、WriteBackが取り消されることを
示す。基板が最初に他のトランザクションを発行したい
場合、Ignoreをアサートすればよい。

【０１１０】応答側に関しては、要求されたメモリ・ア
ドレスのホームが応答側となる。全てのライト型動作と
同様に、データはまず開始側によって「押し出され
る」。応答側がこのデータを受け入れることができない
場合、DataCancelをアサートする。次に、応答側は、デ
ータを「引き込む」責務を得る。これが暗示するのは、
応答側は、それが「引き込もう」とするライト型動作を
追跡し続けるということである。開始側が適切なDataID
によってデータ・バスを駆動しデータを「引き込む」場
合、開始側は、データで応答する用意ができていなけれ
ばならない。開始側がWriteBackのためにOwnedをアサー
トした場合、全ライト型データ転送(full write-type d
ata transfer)が行われるが、データはメモリには書き
込まれない。Ignoreがアサートされると、データ・パケ
ットは発行されない。キャッシュの状態に関して、開始
側は、WriteBackトランザクションに対するアドレス・
パケットが発行された場合、ラインに対する所有権を放
棄する。他の基板がReadToOwnまたはWriteStreamトラン
ザクションを最初に開始した場合、このトランザクショ
ンを開始してはならない（またはOwnedをアサートする
ことにより、開始側が取り消さなければならない）。こ
のような場合、開始側は、Ownedをアサートすることに
よって、WriteBackトランザクションを取り消す。

【０１１１】一旦WriteBackアドレス・バス・パケット
が発行されたなら、当該ラインに対するメモリは、他の
基板がオーナとなるまで、このラインに対する以降の要
求に応答する責務を負う。この責務は、データ・バス・
パケットがメモリに受け取られていない場合でも存在す
る。したがって、ホームは、未決のWriteBackトランザ
クションを追跡し、未決のWriteBackトランザクション
を伴うラインに対する応答を延期する。これを行うの
は、ホームは、それ自体の古いデータのコピーで応答す
るのではなく、WriteBackからのデータで応答するから
である。Ignoreがアサートされている場合、ラインの状
態は変化しない。

【０１１２】ここで用いる場合、「ビクティム(victi
m)」とは、新しいデータが書き込まれる交換の対象とし
て識別されたキャッシュ・ラインのことである。ビクテ
ィム・キャッシュ・ライン内のデータは、主メモリが既
にそのデータを含んでいる場合は「クリーン」であり、
キャッシュ・ラインが更新されている（主メモリは更新
されていない）場合、「ダーティ」であり、この場合、
主メモリを更新するために、書き戻しが必要となる。(vi)WriteStream WriteStreamトランザクションは、bcopyバッファまたは
ストリーミングＩＯバッファのように非コヒーレント・
ドメインから、新しいデータをメモリ・ブロックに書き
込む際に用いられる。WriteStreamトランザクション
は、ある基板が新しいデータを、bcopyバッファまたは
ストリーミングＩＯバッファのように非コヒーレント・
ドメインからメモリのラインに書き込みたい場合に、こ
の基板によって開始される。全ての基板はアドレス・バ
ス・パケットをスヌープし、ある基板（開始側を含む）
が当該ラインのコピーを有する場合、そのコピーを無効
化する。SharedまたはOwned信号をアサートしてはなら
ず、このアドレスに対応するメモリを有する基板はMapp
edをアサートする。基板が最初に別のトランザクション
を発行したい場合、Ignoreをアサートすればよい。

【０１１３】要求されたメモリ・アドレスのホームは、
応答側となる。開始側はまず、データ・バスに対する調
停を行い、データを駆動することによって、応答側にデ
ータを「押し出そう」とする。応答側がデータを受け入
れる用意ができていない場合、応答側はDataCancelをア
サートする。しかしながら、応答側は次にデータ・バス
の調停を行い、適切なDataIDを駆動することによって、
データを「引き込む」。これが暗示するのは、応答側は
それが「引き込もう」としているライト型動作を追跡し
ているということである。開始側は適切なDataIDを用い
てデータ・バスを駆動しデータを「引き込む」際、開始
側はデータで応答する用意ができていなければならな
い。Ignoreがアサートされている場合、データ・パケッ
トは発行されない。全ての基板は、そのキャッシュ・ラ
インのコピーを無効化する。Ignoreがアサートされてい
る場合、ラインの状態は変化しない。(vii)WriteIOおよびWriteBlockIO WriteIOおよびWriteBlockIOトランザクションは、デー
タを入出力空間に格納する際に用いられる。基板がデー
タを入出力空間に書き込みたい場合、WriteIOおよびWri
teBlockIOを開始する。WriteBlockIOトランザクション
は、６４バイト・ブロックを書き込む際に用いるのが好
ましい。WriteIOトランザクションは、アドレス・フィ
ールド内において指定された１６バイト整合アドレス範
囲から、ByteMaskによって示される１６バイトの任意の
組み合わせを書き込む際に用いられる。これらのトラン
ザクションにはスヌーピングは不要であるが、全ての基
板はアドレスをデコードして、応答すべきか否かについ
ての判定を行う。応答するのは多くとも１つの基板であ
り、ある基板が応答しようとする場合、Mappedをアサー
トする。Ignoreは、これらのトランザクションに対して
は、アサートしてはならない。

【０１１４】要求されたＩＯアドレスを含む基板は応答
側となる。開始側は、まず、データ・バスに対する調停
を行い、データを駆動することによって、データを応答
側に「押し出そう」とする。応答側がデータを受け入れ
る用意ができていない場合、DataCancelをアサートし、
次いでデータ・バスの調停を行い、適切なDataIDを駆動
することによって、データを「引き込む」。これが暗示
するのは、応答側はそれが「引き込もう」としているラ
イト型動作を追跡しているということである。開始側が
適切なDataIDを用いてデータ・バスを駆動しデータを
「引き込む」場合、開始側はデータで応答する用意がで
きていることが好ましい。これらのトランザクションが
キャッシュ・ラインの状態に何らかの変化を生ずる原因
となることはない。(viii)割り込み割り込みトランザクションはライト型トランザクション
であり、このトランザクションに対して、割り込みに関
連するいわゆる「モンド・ベクトル(mondo vector)」を
宛先に書き込むために、データ・バス・パケットが用い
られる。DataBusパケットは割り込みベクトル情報を含
む。割り込みトランザクションは、ある基板が割り込み
ベクトルを他のボードに送りたいときに、この基板によ
って開始される。割り込みの目標は、アドレス・フィー
ルドにおいて指定され、実施態様によって異なる。好適
実施例では、割り込み目標ＩＤは、UPA内に指定されて
いるのと同じアドレス・ビット、即ち、PA<18:14>上で
搬送される。

【０１１５】割り込みトランザクションにはスヌーピン
グは不要であるが、全ての基板はアドレスをデコード
し、応答すべきか否かについての判定を行う。割り込み
の意図した宛先である基板は、Mappedをアサートする。
割り込みの宛先がこの割り込みを受け入れることができ
ない場合、Shared信号をアサートし、トランザクション
を取り消す。基板が最初に他のトランザクションを発行
したい場合、Ignoreをアサートすればよい。アドレス・
バス・パケットによってアドレスされた基板は、Shared
信号をアサートして、割り込みが受け入れられなかった
ことを示さなければ、応答側となる。開始側は、まず、
データ・バスに対する調停を行い、データを駆動するこ
とによって、応答側にデータを「押し出そう」とする。
応答側がデータを受け入れる用意ができていない場合、
DataCancelをアサートする。しかしながら、応答側は、
データ・バスの調停を行い、適切なDataIDを駆動するこ
とによって、データを「引き込む」。こうして、応答側
は、それが「引き込む」ライト型動作を追跡する。開始
側が適切なDataIDを用いてデータ・バスを駆動しデータ
を「引き込む」場合、開始側はデータで応答する用意が
できてなければならない。Ignoreがアサートされている
場合、データ・パケットは発行されない。Ignoreがアサ
ートされていないが、Sharedがアサートされている場
合、ビクティム・ビットがセットされているのでなけれ
ば、開始側は「押し出し」データ・パケットを発行しな
い。ビクティム・ビットがセットされている場合、デー
タ・パケットを押し出す。このパケットに対してDataCa
ncelをアサートする基板があってはならず、データが単
純に欠落する可能性がある。割り込みトランザクション
がキャッシュ・ラインの状態に何らかの変化を生ずる原
因となることはない。(ix)ReadToShareFork ReadToShareForkトランザクションは、従来技術には見
られず、本発明を実施するために役立つものである。更
に、このトランザクションは、いくつかのバス・システ
ム２０が存在し、各バス・システムがそれ自体のインタ
ーフェース・ユニット３０、回路基板５０、および関連
する要素を有するようなネットワーク・コンフィギュレ
ーションに有用である。このトランザクションは、分散
型共有メモリ（"DSM":distributed shared memory）に
対応するために用いられ、メモリによってWriteBackト
ランザクションとして扱われ、他の装置によってReadTo
ShareAlwaysトランザクションとして扱われる。ReadToS
hareForkトランザクションの開始側は、論理的に、Igno
reがアサートされた元のReadToShareまたはReadToShare
Alwaysトランザクションの開始側である。しかしなが
ら、このトランザクションは、Ignoreをアサートした装
置によって発行される。元のトランザクションの開始側
はこれをReadToShareトランザクションとして扱い、一
方ホームはこれをWriteBackトランザクションとして扱
う。このトランザクションは、元のReadToShareまたはR
eadToShareAlwaysトランザクションと同じTransactionI
Dを用いる。

【０１１６】ReadToShareForkトランザクションは、Rea
dToShareトランザクションと同様にスヌープされる。キ
ャッシュ・ラインの共有コピーを有する装置が、Shared
をアサートする場合もある。ReadToShareForkトランザ
クションに対する応答は、このトランザクションを発行
した装置、例えば、Ignoreをアサートした装置によって
発行される。メモリがデータを受け入れることができな
い場合、DataCancelをアサートし、後にデータを引き込
む。元のトランザクションの開始側は、最初のデータ・
パケットから（ホームがDataCancelをアサートしなかっ
た場合）、または２番目のデータ・パケットから（ホー
ムがDataCancelをアサートした場合）、データを取り込
む。キャッシュ状態は、ReadToShareトランザクション
のそれと同一である。

【０１１７】実際には、ReadToShareForkはIgnore信号
と協同して本発明を実施する。先に注記したように、要
求元ＣＰＵは、直ちにその要求を許可されない場合があ
るが、他のタスクを処理し続ける（停止するのではな
く）。したがって、要求元は、無効のデータを保持する
メモリ・アドレスからデータを読み取ろうとした可能性
があるが、この場合、Ignoreがアサートされているの
で、関連するコヒーレント入力キューにトランザクショ
ンをロードすることはできない。最終的にかかるライト
・トランザクションが有効データでメモリ位置を更新
し、その時点で同じSourceIDを用いて元のトランザクシ
ョンがバス・システム上で再発行されたと仮定する（例
えば、同じ特定のメモリ位置からのリード）。

【０１１８】メモリ位置へのライトは比較的時間がかか
り、例えば、１０クロック・サイクルかかる場合もあ
る。従来技術では、有効なデータが特定のメモリ位置に
書き込まれ、その後に、データを読み取りたい要求元
が、そうすることを許される。しかしながら、データを
獲得しそれを局所的に格納すると、更にそのために１０
サイクルを要することになる。

【０１１９】本発明によれば、ReadToShareForkは、
（ａ）無効データを含む要求メモリ位置に有効データを
書き込むこと、および（ｂ）データに対する要求が未だ
未決である要求元に有効データを返すことを、同時に実
行可能である。したがって、約２０クロック・サイクル
後に未決の要求を完了するのではなく、約１０クロック
・サイクル以内に、関連する要求メモリ位置においてデ
ータが更新されるのと同時に要求は許可される。メモリ
・コントローラの観点からは、ReadToShareForkはライ
ト・トランザクションを実施するように見えることに注
意されたい。しかしながら、アドレス・コントローラの
観点からは、ReadToShareForkは、リード・トランザク
ションを実施しているように見える。

【０１２０】第６図を参照するとスロット０において、
本発明は、アドレス・バス・アクセスに対する調停と、
ReadToShareForkトランザクション（"RTS"と省略する）
の発行とを、同時に行うことができることを注記してお
く。タイム・スロット即ちタイム・サイクル１におい
て、インターフェース・ユニットは、Ignore信号を受け
たトランザクションとの関連において以前に用いたSour
ceIDと同一のSourceIDを送る。アドレス・バス・トラン
ザクションが送られたときから３クロック・サイクルと
いう早さで、インターフェース・ユニットはデータ・バ
スの調停を行い、ReadToShareForkトランザクションと
関連する有効データ値を送ることができる。したがっ
て、第６図のスロット５において、DataIDが送られる。
これは、SourceIDと同一である。

【０１２１】第６図のタイム・スロット８において、例
えば、格納輻輳(storage congestion)に近すぎる場合に
は、バッファ・メモリは任意にステータス信号を発行
し、更に他のデータの受け取りを中止することができ
る。（後の時点で、ステータスを発したメモリ・ユニッ
トは、輻輳状態が解消したときに、データ・バスの調停
を行うことができ、元のDataIDを送る。）中止ステータ
ス信号が発行されない場合、データ（ｄ０）が、タイム
・スロット１０において開始した、データ・バス上に現
れる。本発明は好ましくはデータに対して２サイクルを
使用するので、データはタイム・スロット１１（ｄ１）
に継続する。

【０１２２】メモリの観点からは、タイム・スロット１
０，１１におけるデータ・バス上のデータは、ライト・
データとして扱われる。しかしながら、要求元のプロセ
ッサのアドレス・コントローラの観点からは、かかるデ
ータは読み出しデータとして見なされる。この二分法(d
ichotomy)即ち「二又」により、同一データを同時に２
カ所の別々の宛先位置に送ることができる。即ち、デー
タの無効バージョンが存在していた当のメモリ・アドレ
スと、要求元のＣＰＵとに送ることができる。データ受
け取り側は、本質的に、所望のDataIDおよびSourceIDが
一致したデータがどこから来るのかについてはわかって
おらず、気にもしない。

【０１２３】このように、ReadToShareForkは、バス・
システムに結合された単一のデータ源が同時に有効デー
タでメモリ位置を更新し、しかもリード要求を満足する
ことができる機構を実施する。この同時手順は、元の要
求即ち要求ＩＤの複製をアドレス・バス上に置く手段に
よって実施され、元の要求元は、その後、既に有効とな
っているデータを引き出すことができる。この手順は、
Ignore信号機構以外でも実施可能である。更に、アドレ
ス・コントローラによって、バス上に直ちにReadToShar
eForkを置くことができる。この手順が行われる可能性
があるのは、システム全体における一連のトランザクシ
ョンの順序においてメモリの更新が必要であり、応答を
より早く得たいことをアドレス・コントローラがわかっ
ている場合である。(x)Admin機能厳密に言うと、Adminは、アドレス・バス・パケットの
みを伴い、応答データ・バス・パケットがないので、ト
ランザクションではない。データが予期されないので、
０のSourceIDを用いる。Adminは、基板間の特別な管理
上の同期のために用いられる。Adminアドレス・バス・
パケットは、他の全てのパケットとは別個に扱われる。
これらのパケットは、いずれのキューにも入力されず、
その処理は、実施態様によって異なる。Adminパケット
に対しては、Ignoreをアサートしてはならない。以下の
第９表は、AdminタイプをエンコードするAdminアドレス
・バス・パケットにおけるアドレス・フィールドを示
す。

【０１２４】

【表９】

【０１２５】第９表において、XIR Adminタイプは、XIR
割り込みを全ての基板に同報通信する際に用いられる。
XIR割り込みは、オペレーティング・システムのデバッ
グのために、ＣＰＵに割り込みをかける機構を与える。
起動Adminタイプは、起動イベントを全ての基板に同報
通信する際に用いられる。これは、電源を落とされてい
る装置の起動を同期化するアクティブ電力管理(active
power management)において用いられるイベントであ
る。好適な調停機構の概要システム３０は、いわゆる高速／低速調停、およびいわ
ゆるバス・パーキング調停(bus parking arbitration)
を含む、調停レイテンシの減少を図るアドレス・バス調
停のいくつかの方法に対応することができる。これら２
つの方法は、一旦これらがウイナを選択したなら、回路
基板がどのように動作するかを記述するものである。い
くつかの基板の要求の中からウイナを選択する際、これ
らの方法の各々は、本発明による、同じ総当たり優先的
方法を利用することが好ましい。

【０１２６】バス・パーキング法では、以前のウイナが
バスを直ちに駆動することを許され、一方他の全装置
は、好ましくは総当たりを用いて、次のウイナになるた
めに調停を行わなければならない。高速／低速法では、
システム３０は動的にモードを切り替えることができ
る。モードが高速の場合、いずれかの基板がその要求と
共に、例えば、同じクロック・サイクルにおいて、直ち
にアドレス・バスを駆動することができる。しかし、衝
突（例えば、２つ以上の要求が高速モードでアサートさ
れる）が発生した場合、モードは低速に切り替わり、総
当たりを用いてウイナが決定される。より具体的には、
多数の基板がアドレス・バスを同時に駆動する場合、そ
の結果として衝突が検出され、パケットは破棄される。
次のサイクルにおいて、全ての基板は要求ラインをチェ
ックし、同時に１つ以上の基板がアドレス・バスを駆動
しなかったことを確認する。多数の基板がアドレス・バ
スを同時に駆動した場合、そのアドレスは無視され、調
停は低速モード方法に切り替わる。要求がない場合、調
停は高速モードに戻る。システム３０では、ファームウ
エアが、所与のシステムにおいて、どちらの調停方法を
用いるかを制御することが好ましい。多数が同時にバス
を駆動すると電気的な制約があることから、高速／低速
調停方法は中央面(center plane)が短い小規模なシステ
ムにおいて用いると最良であることが示唆される。

【０１２７】高速／低速調停は、１９９５年１１月７日
に出願され、本願と同じ譲受人に譲渡された、"DUAL MO
DE ARBITRATION METHOD FOR COMPUTER SYSTEMS WITH ZE
RO TO TWO CYCLES OF LATENCY"と題する、米国特許出願
第０８／号に開示されている。

【０１２８】調停要求には状態がなく(stateless)、要
求ラインは、要求元の基板が調停を勝ち取るまで、調停
バス上で駆動される。高速モードでは、要求はアドレス
と共に提示され、一方低速モードでは、アドレスよりも
２サイクル早く、勝利した要求がアドレス・バス上に提
示される。

【０１２９】高速および低速モードのアドレス・バス調
停の選択は、次のアルゴリズムによって記述することが
できる。Ｓは低速調停を示す状態変数を表し、Ｔは現ク
ロック・サイクル（例えば、新しい状態が計算される時
点）を表し、Ｔ−１は直前の調停要求サイクルが発生し
た時点（例えば、システム・クロック・サイクル２回分
前）を表すとする。

【０１３０】調停同期をリセットした時点で、Ｓ＝０と
セットし、 If (S==0) and (at most one request was made at T-1) then S=0: else if (no requests were made at T-1) then S=0; else S=1. 優先的総当たり調停機構の詳細総当たり調停方法は、１つの回路基板が常にデフォルト
のウイナであることを保証する。このウイナがアドレス
・バスを駆動することができ、同一サイクルにおいてそ
の要求ラインの駆動も行う。他の全ての基板は、アドレ
ス・バスを駆動できるのは、調停を勝ち取ってからであ
る。いずれのアドレス調停サイクルにおいても、デフォ
ルトのウイナ以外の基板から要求がある場合、新しいデ
フォルトのウイナが選択され、その最初の要求を行って
から２サイクル後に、そのアドレス・バス・パケットを
駆動することができる。他の基板からの要求がない場
合、デフォルト・ウイナは同一のままである。初期状態
では、デフォルト・ウイナは基板０となっている。

【０１３１】第８図は、本発明による、アドレス調停の
好適な実施態様を示す。その論理的実施態様を第９図に
示す。ここで、添付資料1は、ここに記載する優先的総
当たり調停の概略的な、即ち、比較的ハードウエアには
独立した、実施態様を示すマシン・コードのリストであ
る。第８図はいくらか簡略化されており、各分散型アー
ビトレータ・ユニットは１６本の入力を有し、その内の
１本は当該ユニットに関連するノードから来ており、単
一のウイナ出力信号、即ち、外部ウイナ出力信号が調停
ユニット内部にある。

【０１３２】第２図および第８図に示すように、優先的
総当たり調停機構は、各回路基板５０−Ｎ上のアドレス
・コントローラ１８０間において、ARBユニット１８６
として分散されていることが好ましい。各アドレス・コ
ントローラは、同じ情報、例えば、それに対して行われ
た要求、および１５個まで存在し得る他の要求を見てい
る。更に、各アドレス・コントローラは、同じ状態にあ
り、自律的に、低いリーフ・レベルのアクセス許可、お
よびトップ調停レベルのアクセス許可を行う。

【０１３３】図示のように、各回路基板上のアドレス・
コントローラ１８６は、２レベル階層調停（"ARB"）ユ
ニット１８６を実施するロジックを含む。このユニット
１８６は、バス・ライン、およびアドレス・バスに対す
るアクセスを要求することができるアドレス・コントロ
ーラ（"AC"）と通信する。各ARBユニット１８６は、同
一回路基板上の同一アドレス・コントローラ１８０内の
１つのトップ・アービトレータ２５０（"E"）に結合さ
れた、４つの同一のリーフ・アービトレータ２６０−Ａ
（または"A"），２６０−Ｂ（または簡単に"B"），２６
０−Ｃ（"C"），および２６０−Ｄ（"D"）を含むことが
好ましい。トップ・アービトレータと各リーフ・アービ
トレータとの間には、上向きの要求ライン（"rout"）、
上向きのウイナ右側（"wrgt"）ライン、および下向きの
許可ライン（"win"）がある。

【０１３４】第８図および第９図に示すように、各リー
フ・アービトレータは、４つの要求入力ライン（"ri
n"）を有し、各ラインは、当該リーフ・アービトレータ
によって供される単一のアドレス・コントローラに結合
されている。第２図に示したように、調停バスは好まし
くは１８本のラインを有し、その内の１６本は、各リー
フ・アービトレータ毎に４本ずつ、"rin"ラインとして
達している。例えば、１本のかかる要求入力ラインは、
１６個のアドレス・コントローラ・ユニット（第９図も
参照のこと）の各々に専用となっている。残りの２本の
調停バス・ラインは、適正なフロー制御（例えば、共有
調停バス資源が一時的に使用不可能となった場合に、許
可を中止する機構）を保証し、システムが現在アドレス
（"A"）サイクルまたはデータ（"D"）サイクルのどちら
にあるのかを識別する位相情報を提供するために用いら
れる。各アドレス・コントローラは、したがって、１６
個の入力要求信号（rin）を観察し、１６個のウイナ出
力信号（wout)を出力する。

【０１３５】第８図および第９図に実施されているよう
に、調停は１６通りあり、４つのリーフ・レベルの４通
りのアービトレータ２６０−Ａ，２６０−Ｂ，２６０−
Ｃ，２６０−Ｄから成り、各々４つまでの競合するＣＰ
Ｕ装置間の調停要求を判断する。第５のトップ・アービ
トレータ２５０は、４つのリーフ・アービトレータの内
どれがこの時点でアドレス・バス・アクセスを要求元に
許可するかを決定する。この開示された実施例を用いる
と、第８図に示す２レベル階層構造が、機能的には単一
の大きな１６通りの優先的アービトレータのように動作
する。

【０１３６】アドレス・コントローラ１８０内では、調
停要求は、rinラインを用いて、回路基板に配置されて
いるリーフ・アービトレータに提示される。より具体的
には、回路基板（例えば、第２図における１６０−Ｎ，
１７０−Ｎ）に関連する２つのＣＰＵは、カード上の一
本のrinラインを用いてアクセス要求に対する調停を行
い、これに対して調停バスおよび１５本のrinラインを
経由してこのカード以外のＣＰＵから１５個の要求が来
る。リーフ・レベルの調停ウイナは、そのアドレス・パ
ケットをカード・レベルのバスに送り、当該カードに対
するアドレス・コントローラ１８０のキュー・バッファ
１８４内で列を作る。

【０１３７】第８図において、例えば、リーフ・アービ
トレータＡが、ここではμｐ０，μｐ１，μｐ２，およ
びμｐ３と表記した４つのＣＰＵのいずれかからの、ア
ドレス・バスにアクセスする要求に応じている。第９図
に示すように、ＣＰＵ装置はそれらのリーフ調停要求
を、調停バスに結合されているrin入力ラインを通じて
行う。これらの装置からの要求は、例えば、リーフ・ア
ービトレータＡを用いて、μｐ０即ちＣＰＵ０からの要
求はμｐ１即ちＣＰＵ１からの要求よりも優先度が高
く、μｐ１からの要求はμｐ２即ちＣＰＵ２からの要求
よりも優先度が高く、μｐ２からの要求はμｐ３即ちＣ
ＰＵ３からの要求よりも優先度が高くなるように、優先
度が付けられる。

【０１３８】各リーフ・アービトレータは独立して機能
し、その４つまでの要求元の間で潜在的なウイナを決定
可能であることが認められよう。各リーフ・アービトレ
ータは、「潜在的な」ウイナを選択し、最終的なウイナ
は、競合するリーフ・レベルの潜在的ウイナの中から、
トップ・アービトレータによって選択される。トップ・
アービトレータから許可を受け取ったリーフ・アービト
レータのみが、その「潜在的な」ウイナを、最終的な許
可ウイナとすることができる。このように、トップ・ア
ービトレータの許可を、リーフ・レベルのアービトレー
タにおいて、資格付与者として用いる。この方法は、１
６通り調停方法のレイテンシを比較的少なくするという
利点がある。

【０１３９】上述の調停方法は、最終ウイナ（"LW"）ポ
インタ状態を、各リーフ・レベルおよびトップ・アービ
トレータ・ユニットにおいて与えることによって、総当
たり式とする。ＬＷポインタは、各調停ユニットに関連
するどの要求元が、当該ユニットにおける最終ウイナで
あったかを記録する。したがって、第８図に示すよう
に、リーフ・アービトレータＡ，Ｂ，Ｃ，Ｄおよびトッ
プ・アービトレータＥは、各々、当該レベルにおける調
停許可を与える毎に右方向に増加する（例えば、優先度
は低下する）、同一のＬＷポインタ機構を含む。

【０１４０】各リーフ・アービトレータＡ，Ｂ，Ｃ，Ｄ
は、各競合者の優先度および当該レベルにおける付与の
最終ウイナ（"LW"）履歴に基づいて提示される競合者間
の調停を行う。トップ・アービトレータＥは、最終ウイ
ナのリーフ・アービトレータを指し示すＬＷポインタを
含む。トップ・アービトレータＥは、リーフ・アービト
レータの相対的な優先度、およびトップ調停レベルにお
ける許可付与のＬＷ履歴に基づいて、リーフ・レベル・
ウイナのどれが、調停の許可を勝ち取るかを決定する。
各調停ユニットに関連する種々のＬＷポインタは、必要
に応じて、同期的に状態を変化させる。

【０１４１】優先的総当たり方法を用いると、多数の要
求がある場合、新しいデフォルト調停ウイナが選択され
る。ある基板が調停を勝ち取った場合、勝利した基板は
次の状態では最も低い優先度を有することになる。

【０１４２】例えば、リーフ・アービトレータＢ内のＣ
ＰＵ５が当該レベルにおいて調停許可を勝ち取った最終
装置であったとすると、ＬＷ２７０はＣＰＵ５を指し示
す。リーフ・アービトレータＢ内における次の調停許可
はＣＰＵ６またはＣＰＵ７、例えば、最終ウイナの「右
側」にある装置に与えられる。勿論、これは、ＣＰＵ６
またはＣＰＵ７のいずれかが要求をアサートし、ＣＰＵ
５はアサートしていない場合のことである。したがっ
て、ＣＰＵ６またはＣＰ７のいずれかが要求をアサート
している場合、ＣＰＵ４およびＣＰＵ５は、アクセス許
可の候補となることはできない。ＣＰＵ６またはＣＰＵ
７のいずれも要求を行っておらず、ＣＰＵ４およびＣＰ
Ｕ５が双方共要求を行った場合、この例では、ＣＰＵ４
がリーフ調停Ｂのレベルでは勝者となる。何故なら、Ｃ
ＰＵ４はＣＰＵ５よりも優先度が高いからである。

【０１４３】アドレス・バス・アクセスに対する調停を
行いたいＣＰＵは、それが結合されているリーフ・アー
ビトレータへの入力要求"rin"ラインを通じて、トップ
・アービトレータ２５０に要求を発する（第９図参
照）。各ローカル・リーフ・アービトレータは、それ自
体のrinライン上に存在し得る０ないし４つの要求間で
調停を行い、その要求元の間でウイナを決定する。決定
は、格納されているＬＷ情報、および競合する要求の優
先度に基づき、自律的に行われる。各回路カード５０−
Ｎ上の各アドレス・コントローラ１８０は、要求情報が
調停バス８０を通じて全てのユニット１８０に結合され
ているので、常に同じ情報を見ており、各コントローラ
１８０は同じ状態を有する。添付資料１に関して以下で
更に詳細に説明するが、ＬＷは、以下のように、３つの
ビット、即ち、rgt（「右」に対して）によって、ビッ
ト・マスクされて実施されることが好ましい。

【０１４４】rin: 0 1 2 3 rgt: 1 2 3 本発明によれば、rgt[n]がセットされると、調停ライン
ｎは、調停ラインｎ−１よりも優先度が高くなる。rgt
[1]がセットされると、rin[1]はrin[0]よりも優先度が
高くなる。リーフ・レベル・アービトレータがウイナを
許可した場合、その右側の要求ラインが最も高い優先度
を有することになる。これらのrinラインのいずれかが
共有資源に対するアクセスを要求した場合、リーフ・レ
ベル・アービトレータは、トップ・レベル・アービトレ
ータに対するウイナ右側信号wrgtをアサートする。これ
によって、このリーフ・アービトレータがもう１回共有
資源を許可されることが保証される。

【０１４５】このように、リーフ・アービトレータＡで
は、ＣＰＵ０が最後に勝利し、ＣＰＵ１が次に要求を行
わず、ＣＰＵ２およびＣＰＵ３が各々アドレス・バス・
アクセスを要求した場合、ＣＰＵ２の優先度がＣＰＵ３
のそれよりも高いので、ＣＰＵ２が勝利することにな
る。各リーフ・アービトレータは、その競合者間におい
て同様の判断を行い、"rout"ライン上の信号をトップ・
アービトレータ２５０に出力し、それがアクセスを望ん
でいるＣＰＵを有することを示す。各リーフ・アービト
レータは、トップ・アービトレータに、ウイナ右側信号
（"wrgt"）も送る。wrgtをアサートしているリーフ・ア
ービトレータは、トップ・アービトレータにおいて最も
高い優先度を有し、バスに対するアクセスを許可され
る。

【０１４６】トップ・アービトレータ２５０の観点から
は、リーフ・アービトレータは、最初のリーフ・アービ
トレータＡが２番目のリーフ・アービトレータＢよりも
優先度が高く、２番目のリーフ・アービトレータＢが３
番目のリーフ・アービトレータＣよりも優先度が高く、
３番目のリーフ・アービトレータＣが４番目のリーフ・
アービトレータＤよりも優先度が高くなるように、優先
度が決められる。所与のリーフ・アービトレータに関連
するどのＣＰＵが、当該リーフ調停レベルにおいて、調
停を「勝ち取った」かは、トップ・アービトレータには
無関係である。唯一の必要な情報は、４つのリーフ・ア
ービトレータの内どれが現在アクセスしようとしている
装置を有するのかという情報である。

【０１４７】トップ・アービトレータおよびリーフ・ア
ービトレータ・レベルにおいて、ＬＷポインタは厳密に
優先度が付けられた順序に優越する。リーフ・アービト
レータＡを通じて要求を行った装置が、トップ・アービ
トレータが発行した許可を最後に勝ち取った場合、最後
のウイナＡの「右側」にあるリーフ・アービトレータ、
例えば、ＢまたはＣまたはＤが、Ａよりも高い優先度を
有することになる。しかしながら、リーフ・アービトレ
ータＡがwrgt信号をアサートしたなら、これが最も高い
優先度を得ることになる。リーフ調停レベルＬＷ機構の
場合と同様、ＬＷポインタは巡回せず、ＬＷポインタ
は、必要に応じて、各システム・クロック・サイクル毎
に１回同期的にリセットされる。システム１０の起動時
に、回路基板が挿入されると、ＬＷポインタはそれらの
デフォルト値にリセットされる。ＬＷ状態変化（例え
ば、右に向かって増分する）は、１２ｎｓのクロック・
サイクル毎に同期的に発生することが好ましい。

【０１４８】好適な実施態様では、ArbSync信号（本明
細書の中で説明する）は、１つの基板のみによって駆動
され、調停状態機械の基板間同期のための機構を提供す
る。トップ・アービトレータは、それ自体のＬＷ状態機
械、およびリーフ・アービトレータからの"rout"ライン
上の入来する要求の優先度に基づいて、許可の決定を行
う。最終的な許可決定は迅速に行われ、ウイナ出力即
ち"win"ラインを用い、調停バスを通じて、リーフ・ア
ービトレータに渡される。例えば、ＣＰＵ０がリーフ・
レベルの調停を最後に勝ち取った場合、その後ＣＰＵ０
の優先度は最低となり、リーフ・アービトレータＡは、
そのＣＰＵ１がアクセスを要求した場合、それに対する
許可を受け取る。リーフ・アービトレータＢ内におい
て、ＣＰＵ５が最後に勝ち取った場合、その後ＣＰＵ５
の優先度は最低となり、この時点ではＣＰＵ６が（要求
を行えば）勝利することができる。トップ・アービトレ
ータ・レベルでは、リーフ・アービトレータＡが最後に
許可を勝ち取った場合、その後この優先度は最低とな
り、この例では、リーフ・アービトレータＢが勝利す
る。即ち、そのＣＰＵ６が調停許可を勝ち取ることがで
きる。

【０１４９】第９図および添付資料１で用いている表記
について簡単に説明する。添付資料１は、概略的な、主
として装置に独立したものであることを意図している。
例えば、ここで与えたコードは、特定のファンインおよ
びファンアウト要件を有する特定の論理ゲート・ファミ
リに専用としたものではない。上述の総当たり調停方法
の他の実施態様も、実施可能であることを、当業者は認
めよう。添付資料１では、

【数１】という表記は、NOT即ち論理的補数を表す。例えば、〜
１＝０である。一方、垂直線"|"は論理ＯＲを表す。"re
set1"という表現は、例えば、"reset"信号が、ロー即
ち"0"のときにアクティブであることを示す。「要求入
力ライン」の表記rin(3:0)のような表記は、リーフ・ア
ービトレータＡが、ビット３，２，１，０上の４つまで
のＣＰＵ要求の入力を受け取り可能であることを示す。
単一のリーフ・レベル信号routは、トップ・リーフ・ア
ービトレータまで結合され、r(0)はリーフ・アービトレ
ータＡからの要求であり、r(1)はリーフ・アービトレー
タＢからのものである、等となっている。トップ・アー
ビトレータwout(3:0)から受け取った単一のリーフ・ア
ービトレータ勝利許可は、４ビット、即ち、３，２，
１，および０を用いる。

【０１５０】添付資料１の最初のページiから始める
と、モジュール"arbbig"はトップ・アービトレータの内
部機能を記述し、信号は入力または出力として識別さ
れ、かつ宣言され、それらの信号ビット幅が定義され
る。エントリ"reg[3:1]rgt"は、例えば、実数の取得を
定義する。２番目の"assign"エントリにおいて、"chang
e"は、いずれかのリーフ・アービトレータがその"rin"
信号をアサートしているか否かについて問い合わせる。
ページiの最後の"assign"エントリにおいて変化がある
場合、next_rgt[1]にrealw[0]が割り当てられ、変化が
ない場合、rgt[1]は変更されない。ページiiの先頭にお
いて、次のrgt値におけるrgtに対する同期的な割り当て
が行われる。

【０１５１】ページiiの先頭において、モジュール"arb
grp"はリーフ・アービトレータ・ユニットの内部機能を
記述する。ページiiにおいて、例えば、表記

【数２】は、rin[0]がアサートされ、rgt[1]がセットされなけれ
ば、０が１に対して勝利することを表す。"wout[0]"割
り当てエントリは、例えば、その要求がアサートされた
場合、０が勝利し、このリーフ・アービトレータが、そ
の同等物に対して勝利することを表す。ページiiの下部
近くにある"next_rgt[1]"エントリは、rinが変化し、０
が勝利した場合、rgt[1]をセットすることを表す。

【０１５２】添付資料１のページiiの下部から始まる部
分において、モジュール"arbtop"は、どのようにしてト
ップ・アービトレータおよび４つのリーフ・アービトレ
ータを接続するのかについて記述する。第９図は、これ
らの接続、およびarbtopモジュール自体の図式表現であ
る。ページiiの下部から始まり、ページiiiに続いて、
モジュール"arbtop(clk, reset_1, rin, wout)"は、以
前に定義したトップ・アービトレータを相互接続するこ
とを対象とし、好適実施例では、４つの以前に定義した
リーフ・アービトレータである。

【０１５３】添付資料１におけるarbgrpモジュールにつ
いて、これより詳細に説明する。各リーフ・アービトレ
ータは４つのrin信号を入力し、rin信号のいずれかがア
サートされた場合、１つのrout信号をトップ・アービト
レータに出力する。rin[1],fin[2],およびrin[3]の各々
は、関連するrgtレジスタを有する。左側のrinのいずれ
かが、最後に変更信号がトップ・アービトレータによっ
てアサートされたときのウイナであった場合に、rgtレ
ジスタがアサートされる。対応するrgtビットがセット
されているrin信号は、左側のrin信号（小さい番号を有
する）よりも優先度が高く、そのrin信号はクリアされ
る。その他の場合、調停は、rin[0]<rin[1]<rin[2]<rin
[3]と成るように、厳密に優先順位が決められる。好適
な実施態様では、rin[0]は、関連するrgtレジスタを有
さず、純粋に優先順方式のみを基準とする。

【０１５４】リーフ・アービトレータが最後のウイナで
あって、rgtビットがセットされている第２のrinが現ウ
イナである場合、wrgtout信号をアサートして、このリ
ーフ・アービトレータが最も高い優先度を有すべきこと
を、トップ・アービトレータに知らせる。４つのrin信
号の内のウイナwout[3:0]は、対応するrin信号がアサー
トされると、アサートされ、トップ・アービトレータ
は、このリーフ・アービトレータのwin信号をアサート
し、他の３つのrin信号の中には、このrin信号に勝利す
るものはないと判定する。

【０１５５】rin信号の各対は、一方または他方が勝利
する条件を定義する２つの「ウイナ方程式」を有し、合
計で１２のかかる方程式がある。winに対して、rin信号
をアサートしなければならず、他のrinには対応するrgt
レジスタがアサートされているものがない場合、最も番
号が小さいrinが勝利する。

【０１５６】arbbigモジュールに関して、トップ・アー
ビトレータ・モジュールは、既に述べたリーフ・アービ
トレータと同様である。ウイナ方程式は、next_rgt方程
式であるので、同一である。トップ・アービトレータに
対して、wout方程式は、wrgtをアサートするリーフ・ア
ービトレータが最も高い優先度を得ることも反映する。
リーフ・アービトレータのいずれかがバスを要求するこ
とには無関係にトップ・アービトレータは潜在的なウイ
ナを計算するので、realwは、リーフ・アービトレータ
に、そのrinがアサートされていると共に、ウイナとし
て選択されていることを要求する。リーフ・アービトレ
ータのいずれかからの要求がある場合、現在実施されて
いる変化信号がアサートされる。変化信号がアサートさ
れると、全てのrgtレジスタが更新される。

【０１５７】上述の同期分散型アルゴリズムは、アドレ
ス・バスおよびデータ・バス双方に対するアクセスを迅
速に調停する際に用いることができるが、上述のシステ
ム１０においては、レイテンシが低いアクセスには、前
者の方が後者よりも重要である。アドレス・パケット
は、アドレス・バス・アクセスに対する調停と同時に出
力することができ、これによって、従来技術の方式（第
８図参照）に対して２クロック・サイクルの節約とな
る。この手法は、調停がまず行われ、次いで許可アドレ
ス・パケットがアドレス・バス上に置かれる従来技術の
方式よりも格段に高速である。更に、アドレス・バス調
停ラインとデータ・バス調停ラインとが別個に与えられ
る従来技術の方式とは異なり、共通の調停バスが、アド
レス・バスおよびデータ・バス・アクセスの調停を行う
ために時間多重化されているので、ピン数も節約され
る。好適実施例では、アドレス・バスおよびデータ・バ
ス要求トランザクションは、各々２サイクル長である。

【０１５８】更に、上述のアルゴリズムは、比較的浅い
論理深度、ここでは、約６論理レベルを有する平坦な総
当たりの実施態様であるかのように動作する。論理深度
は、上述の実施例では、入来する要求およびアクセスの
許可の間で比較的少ない論理ゲート演算を考慮すればよ
いことを意味する。

【０１５９】平坦な実施態様を使用可能であること（例
えば、単一のリーフ・アービトレータに対して１６本の
入力ライン）、または２レベル以上の階層を使用可能で
あることが認められよう。しかしながら、全てを考慮す
ると、小集団の競合者（例えば、４つの競合者／群ま
で）間においてリーフ調停が発生し、更に小集団の競合
者（再び、４つ）間でトップ調停が発生する２レベル階
層が、低いレイテンシで容易に実施される。更に、好適
実施例は階層的総当たり調停方法を用いて、コンピュー
タ・バスに対するアクセスの種々の要求の調停を行う
が、この方法は、限定された資源を争う競合者間におい
て迅速な調停が望ましいあらゆる環境において使用可能
である。好適に用いられる状態信号タイプ次に、４つの状態信号タイプ、Shared,Owned,Mapped,お
よびIgnoreについて、第１０表を参照しながら、更に詳
細に説明する。

【０１６０】

【表１０】

【０１６１】Share（"S"）状態信号基板当たり１つとして、１６個のShared（"S"）信号が
ある。各基板はそれ自体のShared信号を駆動し、他のSh
ared信号を全て読み取る。第２表に記したように、Shar
ed信号はアドレス・バス・ピン上に多重化されている。
Shared信号は、関連するアドレス・バス・サイクルの最
初のサイクルの５サイクル後に駆動される。Owned（"O"）状態信号 Owned状態信号は、関連するアドレス・バス・パケット
の最初のサイクルの６サイクル後に駆動され、データID
バス上に多重化される（第６図参照）。

【０１６２】SharedおよびOwned状態ラインは、基板が
実際に当該ラインに対するデータを有していなくても、
駆動されることになっている。基板は、それがアドレス
・バス上でReadToOwnトランザクションを開始した時点
から、所有権を放棄する時点まで、ラインのオーナとな
る。所有権が放棄されるのは、基板がアドレス・バス上
で当該ラインに対するWriteBackトランザクションを開
始したとき、または他の基板がアドレス・バス上で当該
ラインに対するReadToOwnまたはWriteStreamトランザク
ションを開始したときである。

【０１６３】同様に、基板は、それがアドレス・バス上
でReadToShareまたはReadToShareAlwaysトランザクショ
ンを開始した時点から、Shared信号をアサートする目的
のために、ラインを有すると言われる。基板は、ライン
がキャッシュにおいて置き換えられる時点まで、または
他の基板が当該ラインに対してReadToOwnまたはWriteSr
eamトランザクションを開始するまで、このラインを保
持する。

【０１６４】各プラグイン回路基板は、多数の装置を有
することが好ましく、その装置の全てに代わって動作す
る。したがって、基板は、ラインがその装置のいずれか
１つによって共有または所有されている場合、それ自体
のトランザクションのために、Shared信号またはOwned
信号をアサートする。Mapped（"M"）状態信号 Mapped状態信号は、トランザクションが応答を受け取る
ことを、開始側に示すために用いられる。Mappedがアサ
ートされないと、開始側は、それが応答を受け取らない
こと、および適切なエラーを報告すべきことを知る。Ma
pped信号は、十分に長いタイム・アウトを、軽いエラー
としてではなく、致命的なハードウエア・エラーとして
対処可能とすることが好ましい。Mapped信号は、関連す
るアドレス・バス・パケット（第６図参照）の最初のサ
イクルの６サイクル後に駆動される。第６表によって記
されるように、Mappedは、データIDバス上に多重化され
ている。

【０１６５】キャッシュ可能な空間に対する全てのトラ
ンザクション（即ち、RTS,RTSA,RTSF,RTO,RS,WB,WS）に
対して、Mappedは、対応するメモリ・ラインがその時点
においてキャッシュによって所有されていても、そのメ
モリ・ラインを有する基板によってアサートされる。割
り込みトランザクションについては、割り込みの宛先が
その時点において当該割り込みを受け入れることができ
なくても、割り込みの宛先（あるとすれば）がMappedを
アサートする。キャッシュ不可能なリードおよびライト
・トランザクションでは、基板が当該トランザクション
に対する応答側である場合、その基板がMappedをアサー
トする。Mappedは、好ましくは、Adminパケットに対し
てはアサートされない。Ignore（"I"）状態信号第１図のグローバル・ネットワーク・インターフェース
・ユニット１５内に示す無視機構１７および記憶装置１
９について、これより、オムニバス・システム２０”全
体におけるアドレス・トランザクション・パケットの最
適な再順序付けに関して説明する。即ち、第１図に示す
ように、グローバル・ネットワーク・インターフェース
１５は、システム１０全体を構成する種々のコンピュー
タ・サブシステムと関連するバス・システム２０，２
０’を結合し、オムニバス・システム２０”を形成す
る。インターフェース１５はオムニバス・システム２
０”に結合され、バス・システム２０”によって搬送さ
れようとするアドレス・バス・トランザクション全てを
監視する。任意のサブシステムに関連するいずれかの回
路基板（群）上のいずれの装置（群）からでも発する可
能性がある、種々のトランザクションは全て、好ましく
はグローバル・ネットワーク・インターフェース１５に
送られ、ここで、全体的なトランザクションの順序が定
義される。次に、かかる全体的な順序は、オムニバス・
システム２０”を通じて伝達され、システム１０に結合
されている種々の回路基板上のアドレス・コントローラ
に戻される。無視機構の機能に関するその他の詳細は、
本願と同一日付で出願され、"METHODAND APPARATUS OPT
IMIZING GLOBAL DATA REPLIES IN A COMPUTER SYSTEM"
と題し、本願と同一譲受人に譲渡された、同時係属中の
米国特許出願第０８／号においても見出すことができ
る。

【０１６６】先に引用した同時係属中の特許出願におい
て更に記載されているように、トランザクションの全体
的な再順序付けは、Ignore信号の使用の結果得られるも
のである。本発明は、あらゆる単一のトランザクション
の再順序付けを行うのは不要であることが好ましいこと
を認める。したがって、IGNORE信号は、再順序付けを行
わなければならないアドレス・バス・トランザクション
が感知された場合はいつでも、グローバル・ネットワー
ク・インターフェース機構１５内において、オムニバス
・システム２０”に対して発行される。かかる再順序付
けの可能性のあるトランザクションの典型的な候補は、
格納されているデータがメモリ内で有効でないアドレス
位置からのデータをＣＰＵが要求する場合であろう。か
かるトランザクションを別の方法で行わせると、異なる
バージョンのデータが発生し(promulgate)、システム１
０の障害に至る。グローバル・ネットワーク・インター
フェース・ユニット１５内では、動的に維持されている
テーブル１９が、システム１０を構成する種々の回路基
板間に分散されているメモリ内の全キャッシュ・ライン
を含んでいる。分散型メモリ・システムにおける各キャ
ッシュ・ラインに対して、グローバル・ネットワーク・
インターフェース・ユニット１５は、関連する状態を２
ビットで保持しており、４つの状態、即ち、INVALID,SH
ARED,OWNER,またはMODIFIERを定義する。オムニバス２
０”内では、種々の状態信号１００が、アドレス・バス
・パケットによってアドレスされたラインの状態を示
し、第１０表に示すように、これら４つの状態信号を供
給する。

【０１６７】Ignore信号は、論理的にアドレス・バス・
トランザクションの再順序付けを行い、分散型共有メモ
リを実施する際に用いることができる。Ignoreは、分散
型共有メモリを実施する基板が、Ignoreをアサートした
トランザクションの前に、異なるトランザクションを挿
入することを可能とし、次いで当該トランザクションを
再発行することを可能にする。Ignore信号は、第２表に
示すように、アドレス・バスのピンに多重化されてお
り、最初のアドレス・サイクルから５サイクル後に有効
となる（第６図参照）。Ignoreがアサートされると、ア
ドレス・パケットは、Ignoreをアサートした装置以外の
全装置によって無視される。Ignoreをアサートした装置
は、後に同じトランザクションＩＤを用いて同じ（また
は同等の）トランザクションを再発行しなければならな
い。好適実施例では、Ignoreはコヒーレント・トランザ
クションおよび割り込みに対してのみアサートすること
ができ、ＩＯリード、ＩＯライト、またはadminパケッ
トに対してはアサートすることができない。

【０１６８】ＣＰＵが無効状態にあるキャッシュ・ライ
ンを要求した場合、例えば、メモリ内において有効でな
いデータを探す場合、無視機構はオムニバス２０内のST
ATEラインを通じてIGNORE信号を発行する。グローバル
・ネットワーク・インターフェース内の状態テーブルに
記憶されている種々のSTATE信号は、種々の回路基板内
のDTAG ＲＡＭユニット２２０と全く同一の状態を有す
る。システム１０の分散型メモリ内の特定位置に格納さ
れているデータが無効となることはあり得るので、当該
キャッシュ・ラインに関連するSTATE信号は無効とな
り、したがってIGNORE信号がアサートされる。

【０１６９】IGNORE信号がアサートされた場合、実際の
効果は、オムニバスに結合されている全てのアドレス・
コントローラ１８０が、対象のトランザクションが発生
しなかったかのように機能することである。対象のメモ
リ・アドレス（所望のデータの無効バージョンが保持さ
れている）をアクセスすることはできるが、実際上の目
的のためではない。何故なら、他のメモリ位置（物理的
にどこでもよい）が所望のデータの有効なバージョンを
保持しているからである。いずれかのＣＰＵまたはその
他の装置が、無効状態に関連するキャッシュ・ラインに
アクセスしようとする場合、関連するメモリＴＡＧ（即
ち"MTAG"）が示すように、グローバル・ネットワーク・
インターフェースはIGNORE信号をアサートさせる。

【０１７０】第６図に関して先に記したように、状態信
号IGNOREおよびSHARE"(I,S)"は、トランザクションが要
求元のＣＰＵ装置を内蔵するサブシステムに結合された
関連するアドレス・バスを駆動してから５サイクル後
の、共通タイミングにおいてアサートされる。したがっ
て、好適実施例では、IGNORE信号がアサートされる前
に、５サイクルのレイテンシがある。興味深いことに、
要求元装置を内蔵している回路基板に関連するアドレス
・コントローラ１８０は、オムニバス上において、それ
が要求したトランザクションを見ようともしない。その
理由は、各アドレス・コントローラ内に、コヒーレント
入力キュー１８２（"CIQ"）、およびバッファ・キュー
１８４があるからである。各アドレス・コントローラは
それに関連するCIQに、関心のある全てのコヒーレント
・トランザクション、例えば、それ自体のトランザクシ
ョンをロードする。

【０１７１】好適実施例では、アサートされたIGNORE信
号は、全てのアドレス・コントローラに、IGNOREのフラ
グが立ったトランザクションを、各アドレス・コントロ
ーラのコヒーレント入力キューに追加するのを禁止す
る。したがって、要求元の装置に関連するアドレス・コ
ントローラでさえも、IGNOREのフラグが立ったトランザ
クションを、それ自体のコヒーレント入力キューにロー
ドすることはできない。実際の効果は、IGNOREのフラグ
が立ったトランザクションは、オムニバス・システム上
ではアサート状態にはならず、したがって時間的即ちタ
イミングの意味において、トランザクションはまだ発生
していないことになる。トランザクションは、IGNORE信
号をアサートした装置によって、再発行される。

【０１７２】したがって、第６図において、タイム・ス
ロット０は、有効なアドレス要求の最初の発行を表すこ
とができる。あるいは、タイム・スロット０は、同じ要
求を後に再発行することを表すことができる。この要求
の最初の発行は、関連するアドレス・コントローラ内の
対応するコヒーレント入力キューにトランザクションを
ロードするのを禁止するIGNORE信号によって禁止された
ものである。

【０１７３】個々のアドレス・コントローラは、オムニ
バス上に現れるトランザクションに関連するsourceIDか
ら、所与のトランザクションが当該アドレス・コントロ
ーラ、例えば、このアドレス・コントローラが存在する
回路基板に関連する装置に関連するか否かについて、学
習することができる。更に、アドレス・コントローラ
は、オムニバスから、対象のトランザクションに対する
キャッシュ・ラインが異常状態にあるか否かについて、
例えば、他の装置があるキャッシュ・ラインを要求し、
そのキャッシュ・ラインに対して当該アドレス・コント
ローラが変更コピーを保持しているかどうかを学習する
ことができる。好適に使用されるステータス信号好適実施例は、ECCValid,DCESelおよびDataCanel/Error
という３つのステータス信号を与える。これらの信号
は、対応するデータ・バス・パケットの最初のデータ・
サイクルの２サイクル前に、１サイクルの間駆動され
る。３つのステータス信号は全て、第６表に示したデー
タIDバス上に多重化される。

【０１７４】ECCValidステータス信号は、データ・バス
・パケット内のＥＣＣフィールドが有効であり、ECCを
発生することができない装置の使用を許可するか否かを
示す。ECCValidは、キャッシュされない動作および割り
込みに対してのみ意味を持ち、キャッシュ可能なトラン
ザクションに対しては意味を持たない。好適実施例で
は、メモリはどのデータが有効なECCを有するのかを追
跡しないので、全てのキャッシュ可能なトランザクショ
ンは有効なECCを有さなければならない。

【０１７５】DCESelステータス信号は、Data-Cancel/Er
rorをDataCancelとして扱うべきかまたはErrorとして扱
うべきかを、以下の第１１表に記載するように示す。

【０１７６】

【表１１】

【０１７７】DataCancelは、DataBusパケットを取り消
す際に用いられる。しかし、そうしても、データ・バス
・パケットを取り消すのみであり、トランザクションを
取り消す訳ではない。この手順は、データ・バス・パケ
ットが無効の場合、または「押し出された」ライト型動
作がデータを受け入れられない場合に用いられる。これ
ら２つのエラー・コーディングは、装置が２つのエラー
・タイプ間の区別を行うことができ、UPA相互接続アー
キテクチャに適合するという利点がある。

【０１７８】より具体的には、無効なデータ・バス・パ
ケットは、Owned信号が有効になる前にメモリがその応
答を開始した場合に、キャッシュ内に所有されているラ
インに対するリード・トランザクションの結果、発生す
る可能性がある。この状態は、例えば、メモリのレイテ
ンシを減少させる試みにおいて発生することがある。

【０１７９】あるいは、ライト型動作が開始側によって
「押し出された」場合、宛先はデータを受け入れること
ができない。すると、宛先はデータ・バス・パケットを
取り消し、データを「引き込む」責務を負う。即ち、Wr
iteStream,WriteIOおよびWriteBlock IO動作に関して後
に説明する手順を行う。好適実施例において用いられるパリティ信号好ましくは、システム３０は２つのパリティ信号、Pari
tyAおよびParityDを用いて、状態、ステータス、DataI
D、および調停信号を保護する。双方のパリティ・ビッ
トは偶数パリティをエンコードする。

【０１８０】ParityAは、「アドレス・サイクル」、例
えば、アドレス・バス調停が駆動されている間のサイク
ルの間に駆動される信号群を保護するために用いられ
る。これらの信号群は、アドレス・バス内の予約ビッ
ト、データIDバス上で多重化されているOwned,Mapped,E
CCValid,DCESelおよびDataCancel/Error信号、ならびに
調停信号を含む。

【０１８１】ParityDは、「データ・サイクル」、例え
ば、データ・バス調停が駆動されているサイクルの間に
駆動される信号群を保護する。これらの信号群は、おお
まかに（untidy)、DataID,Ignore信号、共有ライン、お
よび調停を含む。これらは双方のサイクルで駆動される
ので、調停信号は両方のパリティ・フィールドによって
保護されることは認められよう。ParityAおよびParityD
は、双方ともデータIDバス上に多重化され、多くとも１
つの基板によって駆動され、ソフトウエアがパリティを
駆動する基板を選択する。

【０１８２】第５図は、ParityAおよびParityDに対する
信号タイミングを示す。図示のように、ParityDは、そ
れが保護する信号から１サイクル遅れている。何故な
ら、ParityDはParityAと同じサイクルで駆動されるから
である。システム３０と共に使用可能なコンフィギュレ
ーション信号には、クロック、JTAG、およびその他の実
施態様に依存する信号が含まれる。ReadToShareトランザクション・タイミング第６図は、ホームが基板２（例えば、５０−２）内にあ
る、アドレスＡに対する基板１（例えば、第１回路基板
（第１図の５０−１））によって開始されたReadToShar
eトランザクションについての、信号タイミング関係を
示す。第６図および第７図では、付番した実線矢印によ
って固定のタイミング関係が表され、破線矢印によって
原因となる可変タイミングの因果関係が示されている。
先に注記したように、"A"および"D"はマスタ・クロック
信号のアドレス・サイクル部分およびデータ・サイクル
部分を表す。

【０１８３】第６図の例は、リード型トランザクション
に対するこれらの関係について、最も速い（例えば、最
少の）タイミング値を示す。ライト型動作では、開始側
がデータ・バスに対する調停も行う。したがって、ライ
ト型動作では、データ・バス・パケットに対する最も速
いタイミングは、２サイクル早い。

【０１８４】（１）第６図の例において、基板１は、ア
ドレス・バスに対する速い調停を利用し、サイクル０に
おいて、２つのアドレス・バス・サイクルの内最初のサ
イクルおよびその調停ラインを駆動する。アドレス・バ
ス・パケットにはSourceID i（次のサイクルで駆動され
る）が添付されている。多数の基板が同時にアドレス・
バスおよび調停バスを駆動している場合、アドレス・バ
スはこれらのサイクルの間無視される。調停ウイナが決
定され、第７図に示すように、サイクル２において、ウ
イナが代わりにアドレス・バスを駆動する。

【０１８５】（２）アドレス・サイクルがアドレス・バ
ス上に現れてから５サイクル後に、全ての基板が、Shar
ed信号およびIgnore信号に対する適切な値をアサートす
る。これらは、第６図および第７図において、"S,I"と
一括して示されている。

【０１８６】（３）Shared信号から１サイクル後、即
ち、最初のアドレス・バス・サイクルから６サイクル後
に、基板はOwned信号に対する適切な値をアサートする
（第６図参照）。

【０１８７】（４）基板２は、アドレスＡに対してホー
ムであるために、アドレスをデコードし、サイクル３に
おいて、データ・バスに対する調停要求を行う。これが
調停を勝ち取った場合、２サイクル後にSourceID iを用
いてデータIDバスを駆動する。

【０１８８】（５）データIDバスを駆動してから３サイ
クル後に、基板２がステータス信号を駆動する。例え
ば、ホーム（基板２）がデータ・バスにメモリ・レイテ
ンシを減少させるように要求した場合、DataCancelが必
要となる場合がある。かかる要求を行う際、ホームは、
それがデータを供給すると想定し、実際には他の基板が
オーナである場合、ホームはその要求を取り消す。

【０１８９】（６）ステータス信号を駆動してから２サ
イクル後に、基板２はデータ・バス上の２データ・サイ
クル（ｄ０，ｄ１）の内最初のサイクルを駆動する。調停タイミング第６図および第７図は、高速モードの調停を示し、第７
図においてハッチングを施したアドレス・バス・サイク
ルは基板４との衝突を表す。この例では、基板１が調停
を勝ち取って、サイクル２において再びアドレス・バス
を駆動する。基板４は、サイクル２において再びアドレ
ス・バスに対する調停を行い、サイクル４において再び
アドレス・バスを駆動する。基板４によって開始される
以降のトランザクションは、第６図において陰影を付け
たブロックで示されている。データ転送およびトランザクションＩＤ管理データ転送は、リード型またはライト型のいずれかであ
る。リード型転送は、応答側から開始側へのデータ転送
を伴い、一方ライト型転送は、開始側から応答側へのデ
ータ転送を伴う。リード型データ転送リード型データ転送は応答側を伴うが、応答側とはメモ
リまたは装置が考えられる。キャッシュ可能な転送で
は、メモリはDataIDを発行することによって不確実にデ
ータ・パケットを開始するが、最終的にはDataCancelを
アサートすることによってこのデータ・パケットを取り
消す場合がある（ステータス信号、ならびに第７表およ
び第１０表に関する先の説明を参照のこと）。不確実な
開始およびその後の取り消しは、キャッシュ可能なリー
ド要求がメモリから満足される一般的な場合に、レイテ
ンシを最少に抑えることができる。取り消しは様々な理
由から起こり得るが、アドレス・パケットに対するIgno
reまたはOwnedのアサート、アドレス・パケットがRTOで
あったこと、および開始側がSharedをアサートしたこと
（この場合、開始側は何の応答も期待しない）が含まれ
る。

【０１９０】メモリがデータ・パケットを取り消さなけ
ればならない場合、そのトランザクションに対する最初
のアドレス・バス・サイクルから１１サイクル以内に、
当該パケットに対してDataIDを発行する（以下で、トラ
ンザクションＩＤに対する規則の下で説明する）。応答
側がメモリ以外の装置である場合、データ・パケットは
取り消されない。ライト型データ転送ライト型データ転送では、最初に開始側によるデータの
「押し出し」がある。例えば、開始側はデータ・バスに
対する調停を行い、データを応答側に駆動する。ステー
タス信号に関して先に説明したように、応答側がデータ
を受け入れる用意ができていない場合、応答側はDataCa
ncelをアサートして、データ・バス・パケットを取り消
す。次に、応答側はデータを「引き込む」責務を得て、
それが取り消したデータ・バス・パケットのライト型ト
ランザクションを追跡する。応答側がデータを受け入れ
る用意ができた場合、データ・バスに対する調停を行
い、データを供給する用意ができているはずの開始側か
らデータを得る。ライト型トランザクションに対してIg
noreがアサートされた場合、データ・パケットを発行し
てはならない。

【０１９１】あるいは、適切な対応が装置のインターフ
ェース・プロトコルから提供された場合、ライト型トラ
ンザクションに対するプロトコルを簡略化することがで
きる。例えば、装置からライト・データを得るための機
構が、ライト動作の完了を確認する機構とは異なる場
合、ライトの宛先にデータを「引き込ませる」ことがで
きる。その場合、「押し出し」に続いて「引き込み」を
指定する必要はない。しかしながら、UPAプロトコル
は、装置からライト・データを得ると共に、ライトの完
了を知らせるように機能する、共通のS_REPLYを可能に
することが好ましい。

【０１９２】トランザクションＩＤに対する規則につい
て、これより説明する。各基板は７つの一意的なトラン
ザクションＩＤを有する。トランザクションＩＤが一意
的にトランザクションを識別することを保証するため
に、基板は以下の規則に従わなければならない。一意のＩＤを維持するための基板規則（１）あるトランザクションに対する応答のDataIDは、
対応するアドレス・バス・パケットの最初のサイクルか
ら３番目のサイクルより早く発生してはならない。

【０１９３】（２）Ignoreがアサートされたライト型ト
ランザクションでは、データ・パケットを発行してはな
らない。しかしながら、この規則は、Ignoreがアサート
されるシステム（例えば、分散型共有メモリ、即ちDSM
システム）についてのみ関係する。好適実施例では、モ
ード・ビットを用いて、Ignoreの値がわかるまで、ライ
ト型動作に対してデータ・パケットを発行するのを禁止
する。

【０１９４】（３）開始側がOwnedをアサートしたWrite
BackトランザクションおよびIgnoreがアサートされない
WriteBackトランザクションについては、開始側がデー
タ・バス・パケットを送る。ホーム基板は、パケットを
受け入れるか、あるいはDataCancelをアサートする。Da
taCancelをアサートした場合、ホーム基板は他のデータ
・パケットを用いてデータを「引き込む」。いずれの場
合でも、ホーム位置はメモリにライトを行わず、単にデ
ータを破棄するだけである。

【０１９５】（４）Sharedがアサートされた割り込みト
ランザクション、およびIgnoreがアサートされない割り
込みトランザクションについては、開始側がデータ・パ
ケットを送ることができる。開始側がデータ・パケット
を送る場合、応答側はデータを破棄することができる
が、DataCancelをアサートしてはならない。

【０１９６】（５）トランザクションＩＤは、応答が取
り消されなかった場合、以前のトランザクションに対す
る応答のDataCancelタイム・スロットから２サイクル後
に開始する新しいトランザクションに対して、再使用す
ることも可能である。

【０１９７】トランザクションによっては、開始側がも
はや有効な応答を期待していないかもしれないが、なお
応答側はデータ・パケットを発行することができ、後に
このデータ・パケットを取り消すという場合があり得
る。開始側は応答を期待していないので、開始側は、同
じトランザクションＩＤを用いて新しいトランザクショ
ンを開始する潜在的な可能性がある。例えば、開始側が
SharedをアサートしたReadToOwnトランザクションは、
有効な応答を必要としない。更に別の例として、基板が
Ownedをアサートし、データで応答したメモリ・リード
動作では、メモリからの応答は要求されない。取り消された応答を誤解しないための基板規則最初のトランザクションに対して取り消された応答を、
同じトランザクションＩＤを有する以後のトランザクシ
ョンに対する応答と間違えるのを避けるために、基板は
次の２つの規則を遵守しなければならない。（以下の規
則は、後の取り消された応答の可能性がないトランザク
ションＩＤには適用されない。）（６）取り消された応答があり得るリード型トランザク
ションに対するＩＤは、元のトランザクションの最初の
アドレス・バス・サイクルの後１４サイクルまでは再使
用してはならない。別の言い方をすれば、ＩＤが使用で
きない元のアドレス・バス・パケットの後に、６つのア
ドレス・バス・パケット・スロットがある。

【０１９８】（７）基板は、対応するアドレス・バス・
パケットの最初のサイクルから１１番目のサイクル以降
に取り消すあらゆるトランザクションに対するＩＤを用
いて、データIDバス上で応答してはならない。基板が応
答を禁止することができない場合、元のトランザクショ
ンのトランザクションＩＤではなく、アイドルのDataID
コードを用いなければならない。トランザクションの順序順序およびフロー制御に関して、アドレス・バスは単一
の全体的な順序を提供し、種々の実施例はそれを用いて
それらの特定のメモリ・モデルが実施可能であることが
好ましい。したがって、実施態様特定の順序は変更が可
能である。以下で述べるように、システム３０は、UPA
によって指定された装置と共に用いることができる。キャッシュ・コヒーレンスこれよりキャッシュ・コヒーレンスについて説明する。
好適実施例と共に用いるプロトコルは、基板が無効化に
基づくキャッシュ・コヒーレンス・プロトコルおよび所
有権に基づくキャッシュ・コヒーレンス・プロトコルを
用いて、ライトバック・キャッシュを実施することを許
可する。

【０１９９】かかるプロトコルを用いて、所有権をある
基板から別の基板に移転する際、正しい動作を保証する
ことが困難な場合があることは理解されよう。別のプロ
トコルでは、所有権がデータと共に（即ち、応答と共
に）移転されるものもあるが、正しいオーナは常に、要
求に応答することを期待されている。適切な応答を保証
することは、実際のデータ転送の小さな枠(Window)内に
要求がくる場合に、困難となり得る。

【０２００】システム３０は、あるラインに対して、オ
ーナとライタとの間で区別を行うことによってこの困難
を克服する。基板は、ReadToOwnアドレス・バス・パケ
ットを用いて所有権を要求するとすぐに、オーナとな
る。一方、ライタとは、ダーティの場合もあるが、ライ
ンに対するデータを実際に有する基板のことである。ラ
インが共有されるのでなければ、ライタはラインに書き
込むことができる。

【０２０１】著作(authorship)（例えば、ライト）は、
基板から基板に所有権に追従する。これによって、書き
込む順序が、アドレス・バス上のReadToOwnトランザク
ションの全体的な順序と同一であることを保証する。所
有権は、ReadToOwnの開始に伴って、他の基板に移転さ
れ、基板自体のWriteBackの開始によって、ラインのホ
ームに対して放棄される。また、所有権は、他の基板が
WriteStreamトランザクションを開始したときにも放棄
される。著作は、実際のデータを搬送する応答と共に、
移転または放棄される。実際には、基板があるラインに
対するオーナである時間期間は、当該基板がそのライン
に対するライタである時間期間と重複する必要はない。

【０２０２】オーナは、それが実際にデータを受け取る
前であっても、ラインに対する他の要求を受けることが
できる。オーナは、かかる要求全てを追跡し続け、最終
的に、ライタとなった後に、全ての応答に順番に応答す
ることを要求される。

【０２０３】好ましくは、上述のシステム３０に対し
て、以下の条件(assertion)が真であることが必要であ
る。（１）常にあるラインに対するオーナは多くとも１つで
ある。

【０２０４】（２）常にあるラインに対するライタは多
くとも１つである。（３）基板はラインのライタとなることができる前に、
当該ラインのオーナとなる。

【０２０５】（４）あるラインに対するライタがない場
合、このラインはそのホーム・メモリにおいて更新す
る。（５）あるラインに対する所有権が基板から基板に移転
する順序は、著作が基板から基板に移転する順序と同一
である。無効化次に無効化について説明する。ReadToOwnアドレス・バ
ス・パケットは、開始側以外の全基板に、それらのキャ
ッシュ・ラインのコピーを無効化するように要求する。
対照的に、別の従来技術の無効化プロトコルによれば、
無効化は、全ての基板がそれらの無効化完了を確認する
までは、完了とは見なされない。しかしながら、かかる
プロトコルは、本発明を容易に実施できるシステムのよ
うな、大型システム上で効率的に実施するのは困難であ
る。

【０２０６】システム３０が好適に実施された場合、応
答（オーナから、またはオーナがいない場合はホームか
ら）は、他の基板からの確認を待たずに、トランザクシ
ョンを完了する。しかしながら、ラインを有する全ての
基板内において、無効は待ち行列をなしている。基板か
らの全てのコヒーレントなバス・トランザクションは、
キューから順に完了させていくので、無効化は、あらゆ
る後続のコヒーレント・トランザクションの前に完了す
る。

【０２０７】所有権と同様に、ラインは、応答データ・
バス・パケットではなく、ReadToShareアドレス・バス
・パケットまたはReadToShareAlwaysアドレス・バス・
パケットによって共有されることになる。

【０２０８】次に、第３図を参照しながら、本発明の好
適実施例に対する、UPA装置を用いたキャッシュ・コヒ
ーレンスおよび順序付けについて説明する。UPA仕様は
当業者には公知であるので、ここでは説明しない。好適
実施例では、システム３０はUPAインターフェースに準
拠した装置に対応するが、「UPA相互接続アーキテクチ
ャ」とはいくらか異なる。したがって、UPA相互接続ア
ーキテクチャ仕様（例えば、全体として特定システムの
実施態様に対する仕様）と、いずれかの将来の「UPAイ
ンターフェース」仕様（例えば、UPA装置とシステムと
の間のインターフェースについての仕様）との間の相違
を認めるべきである。「UPA相互接続アーキテクチャ」
はそれ自体、ここでは好適であるような大型システム１
０の効率的な実施を可能にする場合に、不当に制限的と
なる可能性がある。このような不当な制限は、種々のイ
ンデックスおよびアドレスを禁止する規則だけでなく、
無効化の原因となったトランザクションを確認する前に
全ての装置からの無効化に対する確認を待つことを含
む。

【０２０９】UPA仕様では、無効化の原因となったトラ
ンザクションを確認する前に、全ての装置からの無効化
に対する確認を待つことは比較的単純である。小型シス
テムでは、システム・コントローラ（"SC"）が好ましく
は単一チップであり、システム内の各UPAポートに対し
て二点間リンクを有するので、複雑性は回避されるが、
システムが大型化するに伴って、効率的に行うことが困
難になる。インターフェース３０では、しかしながら、
アドレス・コントローラ１８０は、無効化に対する確認
を待たないが、例えば、Sun MicrosystemsのSunSメモリ
・モデルを含む、公知のメモリ・モデルは、それでも実
施されている。種々のインデックスおよびアドレス禁止
規則に関しては、UPA仕様ＳＣは単一の集中エンティテ
ィであるので、インデックスおよびアドレスの禁止は、
小型システムでは簡単なものとすることができる。（単
一チップＳＣが実用的でない大型システムでは、実施は
より困難になる。）先に注記したように、インターフェ
ース３０は、インデックスまたはアドレスの禁止を実施
せず、必要ともしない。

【０２１０】インターフェース３０は、更に、「UPA相
互接続アーキテクチャ」に不必要に指定されている他の
態様も簡略化する。例えば、Ｏ，Ｓ，およびＩ状態のみ
を有する単純な三状態Dtagsプロトコルを採用する。こ
のプロトコルは、UPAが指定するMOSI Dtagプロトコルと
同等のあらゆる実用的な目的に対応する。また、インタ
ーフェース３０は、全てのReadToShareトランザクショ
ンをReadToShareAlwaysトランザクションとして扱うこ
とにより、MOESI EtagsプロトコルをMOSIプロトコルに
変更可能なモードも許可する。UPA装置トランザクションの順序付けアドレス・バスは、全トランザクションの単一の全体的
な順序を確立する点、即ち、いわゆる「全体可視点」(p
oint of global visibility)を確立することができる。
かかる単一の全体的順序は、第３図に示したキューを用
いてSun Microsystemsのメモリ順序のようなメモリ順序
の実施を可能にすることが好ましい。これらのキュー
は、メモリのためではなく、UPA装置（例えば、ＣＰ
Ｕ）のみのためのものである。

【０２１１】システム３０では、全ての装置要求（"P_R
EQ"）は、第３図において要求出力キュー（"ROQ"）１７
６によって表されているように、アドレス・バス６０に
順番に発行される。装置に関連するコヒーレントな要求
および割り込み（外部のコヒーレントな要求およびそれ
自体のコヒーレントな要求を含む）は全て、DTAGＲＡＭ
２２０からのDtagsによって「フィルタ処理」された
後、コヒーレント入力キュー（"CIQ"）１８２に入力さ
れる。第３図に示すように、装置ＰＩＯ要求は全て、ロ
ーカルＰＩＯキュー（"LIOPQ"）１８３に入力され、装
置に対する外部ＰＩＯ要求は全て、外部ＰＩＯキュ
ー（"FPIOQ"）１８４に入力される。通常、これらのキ
ューの各々からのトランザクションは、キューの先頭か
ら順番に処理される。１つの例外は、装置からのWriteB
ackであり、このために特殊な最適化が実施される。Wri
teBackおよびビクティム化(victimization)（Dvictおよ
びVbufferブロックの機能を含む）については更に説明
する。

【０２１２】加えて、第３図に示すように、装置P_REQ
は、UPAクラスに応じて、２つのキューCOQ１７４および
CIQ１７５に配置される。キューCOQおよびCIQは、UPA仕
様が要求するように、各クラスに対するP_REQの順序に
したがって、S_REPLYの順序を維持するように機能す
る。

【０２１３】装置１６０−Ｎに向かうデータおよびこれ
から出ていくデータは、第３図に示すように、２つのバ
ッファ（例えば、キューではなく、真のバッファ）、デ
ータ出力バッファ（"DOB"）１８６およびデータ入力バ
ッファ("DIB")１８７にバッファされる。データは、ア
ドレス・バス・パケットと同じ順序で送ったり、受け取
ったりする必要はなく、データ・バス・パケットの順序
はメモリの順序とは関係がない。コヒーレント・トランザクションの順序付け次に、コヒーレント・トランザクションの順序付けにつ
いて説明する。全てのコヒーレント・トランザクション
は、UPAクラスとは独立に、それらがアドレス・バスに
現れるのと同じ順序に並べられる。第２図および第３図
に示すように、トランザクションは、コヒーレント入力
キュー（"CIQ"）１８２の先頭から順番に処理される。
種々のコヒーレント・トランザクションについて、これ
より個々に説明する。

【０２１４】ローカルなReadToShare、ReadToShareAlwa
ys、およびReadStreamトランザクションに関して、アド
レス・コントローラ１８０は、これらのトランザクショ
ンに対するデータが到達するのを待ち、次いで、S_REPL
Yを装置に発行し、それにデータが続く。

【０２１５】外部ReadToShare、ReadToShareAlways、お
よびReadStreamは、アドレス・コントローラがOwnedラ
インをアサートしたトランザクションであり、したがっ
てデータを与える。尚、装置はUPA上にP_WB_REQを以前
に発行した可能性があることを注記しておく。この場合
およびSYSIO（CopyBack S_REQを全く受け入れることが
できない）の場合については、以下で別個に説明する。
アドレス・コントローラ１８０は、適切なCopyBack S_R
EQを装置に発行し（ReadToShareおよびReadToShareAlwa
ysに対してはS_CPB_REQ、ReadStreamに対してはS_CPD_R
EQ）、P_SACKまたはP_SACKD P_REPLYを待ち、S_CRAB S_
REPLYを発行し、データをDOBにロードする。この際、ト
ランザクションをコヒーレント入力キュー１８２から除
去することができる。好ましくは分散型総当たりARBユ
ニット１８６を用いて、アドレス・コントローラ１８０
はデータ・バスに対する調停を行い、その後データを転
送する。しかしながら、別の調停方式を用いてもよい。

【０２１６】ローカルなReadToOwnトランザクションは
２つの場合を考慮しなければならない。一方の場合は、
装置が有効なデータのコピーを有しておらず、上述の他
の局所的なリードのように扱われる場合である。アドレ
ス・コントローラ１８０はデータ入力バッファ（"DI
B"）１８７にデータが得られるのを待ち、S_RBU REPWを
発行し、次いでデータを供給する。第２の場合では、装
置は有効なデータのコピーを有する。ここでは、アドレ
ス・コントローラ１８０は、データを待たずに、S_OAK
S_REPLYを装置に発行する。アドレス・コントローラはS
haredをアサートしたので、当該データを所有するメモ
リもその他のキャッシュも、データで応答しない。

【０２１７】外部ReadToOwnトランザクションも、考慮
すべき２つの場合を提示する。第１の場合では、装置は
オーナではなく、又は開始側がShared信号をアサートし
て、それが既にデータを有していることを示す。アドレ
ス・コントローラ１８０は、S_INV_REQを装置に対して
発行し、P_REPLYを待ち、データは転送されない。第２
の場合では、装置はオーナであり、開始側はそのSharea
d信号をアサートしない。この時点で、アドレス・コン
トローラ１８０はP_CPI_REQを装置１６０−Ｎに発行
し、P_REPLYを待ち、S_CRAB S_REPLYを発行し、データ
をデータ出力バッファ（"DOB"）１８６にロードする。
この際、トランザクションをキューから除去することが
できる。好ましくは、アドレス・コントローラ１８０内
のARBユニット１８６を用いて、データ・バスに対する
調停を行い、その後データを開始側に転送する。（ARB
ユニット１８６は高速であるが、その低いレイテンシ
は、好適実施例におけるアドレス・バスの調停に対する
程、データ・バスの調停に対しては重要ではない。）ロ
ーカルWriteStreamトランザクションは、考慮すべき２
つの場合を提示する。第１の場合では、装置においてラ
インが有効である。アドレス・コントローラはまず、S_
INV_REQを発生して装置内のラインを無効化し、P_SACK/
P_SACKDを待ち、次いでS_WABを発行してデータを得る。
第２の場合では、装置においてラインが無効である。ア
ドレス・コントローラはS_WABを発行し、装置からデー
タを得ることができる。次いで、キューからトランザク
ションを除去することができ、その後実際のデータ転送
が発生する。

【０２１８】外部WriteStreamトランザクションに対し
て、アクセス・コントローラは、S_INV_REQを発行する
ことによって、装置内のラインを無効化し、P_SACK/P_S
ACKDを待つ。そして、CIQからトランザクションを除去
することができる。

【０２１９】ローカルな割り込みトランザクションに関
して、割り込みの宛先がこの割り込みを受け入れること
ができない場合、Shared信号をアサートする。この場
合、ACはS_INACKを装置に発行する。その他の場合、ア
ドレス・コントローラは、S_WABを発行し、割り込みデ
ータをDOBにロードし、続いて宛先に転送する。好適な
実施態様では、装置はそれ自体に割り込みを送ってはな
らない。かかる割り込みが送られた場合、システムのタ
イムアウトおよびリセットが続いて発生する。

【０２２０】外部割り込みトランザクションに関して、
アドレス・コントローラが割り込みに対してSharedライ
ンをアサートした場合、このトランザクションを破棄す
ることができる。その他の場合、アドレス・コントロー
ラはデータを待ち、P_INT_REQを装置に発行し、S_WIB S
_REPLYを発行し、データを転送する。この際、トランザ
クションをキューから除去する。装置は、かなり後にP_
IAKを発行することができ（おそらくは、ソフトウエア
による何らかの動作を通じて）、アドレス・コントロー
ラは、P_IAKを待っている間、他のトランザクションを
遅らせてはならない(stall)。ビクティム化およびローカル・ライトバック・トランザ
クション次に、ビクティム化およびローカル・ライトバック・ト
ランザクションについて、第３図に関して説明する。各
UPAポートに対して、アドレス制御はダーティなビクテ
ィムをスヌープするための単一のタグ（"Dvict"）１７
９、およびダーティなビクティムによるキャッシュ・ミ
スのパーフォーマンスを最適化するための単一のタグ付
バッファ（"Vbuffer"）１８８を有する。ビクティム化
トランザクションがUPA上に発行されると（即ち、DVPビ
ットがセットされたリード）、本発明では、対応するト
ランザクションもビクティム・ビットがセットされる。
かかるトランザクションに対して、開始側は対応するビ
クティム・タグをDtagsからDvictにコピーする。Dtags
と同様に、Dvictのスヌープが行われる。Dvict内のライ
ンに対して外部要求を行うと、その結果、適切なS_REQ
（CPB,CPI,INV）がCIQ内に並べられ、Dvictタグは、Dta
gsに対すると同様に、本発明では外部トランザクション
（RTO,WS）によって無効化される。

【０２２１】WriteBackは好ましくは、開始側のDtagsま
たはDvict内の一致タグ(matching tag)を無効化する。D
tagおよびDvictに対するスヌーピングによって、リード
・トランザクションをビクティム化する前またはその後
に、WriteBackのUPAによる発行が可能となる。WriteBac
kは開始側によってスヌープされるので、以前の外部ト
ランザクションが、ライトバックされているラインを無
効化した場合、WriteBackを取り消すことができる。こ
れを行うには、本発明において、WriteBackが現れたと
きに、ラインがそのDtagsまたはDvaict内に所有されて
いない場合、開始側がOwnedをアサートする。

【０２２２】トランザクションがクリーンなビクティム
を有する場合（例えば、DVPビットがUPA P_REQ内でセッ
トされていない）、このクリーンなビクティムに対する
タグをDvictにコピーしない。UPAポートには、リード・
トランザクションをビクティム化する前に現れた外部ト
ランザクションから得られたクリーンなビクティムに対
するS_REQが送られる。リード要求は外部トランザクシ
ョンの後にCIQに現れるので、アドレス・コントローラ
が、リードに対するS_REPLYの後に、クリーンなビクテ
ィムに対するS_REQを送出しないことが保証される。

【０２２３】UPAインターフェースにおいて、WriteBack
は、パーフォーマンスの考慮のために、およびS_REQを
受け入れることができない（コピーを戻すか、あるいは
無効化する）SYSIOを扱うために、他のトランザクショ
ンとはいくらか異なる扱いを受ける。

【０２２４】P_WB_REQと同じクラスに装置からの未決の
P_REQがない場合、アドレス・コントローラは、いずれ
かの未決のS_REQが完了するのを待ち、次いでS_WAB S_R
EPLYを装置に発行する。これは、おそらく、トランザク
ションが本発明上に現れる前である。アドレス・コント
ローラ１８０はデータをDOB１８６にバッファし、ライ
ンに対するタグをVbuffer188（第３図参照）に保持す
る。この際、オーナはアドレス・コントローラであっ
て、装置ではない。アドレス・コントローラは、S_REQ
要求を装置に発行することなく、ラインに対する全ての
外部要求に対処する。これを行うには、Vbuffer１８８
内のタグに対して、キューの先頭にあるコピーバック／
無効化要求をチェックし、DOB１８６に保持されているW
riteBackデータからデータを供給する。WriteBackトラ
ンザクションも、本発明からCIQ１８２に並べられる。
一旦WriteBackトランザクションがCIQ１８２の先頭に到
達すると、当然当該ラインに対する外部要求は全て処理
されたことになる。この時点で、トランザクションをキ
ューから除去することができ、アドレス・コントローラ
はVbuffer１８８を無効化することによって、「所有
権」を放棄する。

【０２２５】同じクラスからの未決のP_REQがある場
合、または未決のWriteBackによってVbufferが既に使用
されている場合、アドレス・コントローラは、WriteBac
kのために直ちにS_REPLYを発行することはできない。こ
の場合、WriteBackはCIQ内の他のコヒーレント・トラン
ザクションと共に列に並べられ、順番に対処される。こ
の場合はSYSIOには発生しないので、SYSIOからのWriteB
ackに対するS_REPLYは直ちに発行され、S_REOはSYSIOに
は送られない。外部WriteBackはUPA装置には無関係であ
り、CIQには入力されない。

【０２２６】外部コヒーレント・リードの間のパーフォ
ーマンスを最適化することに関して、Vbuffer１８８
は、コピーバック要求を最適化するためにも用いられ
る。実際、Vbufferが使用されていない場合、外部リー
ドに対するタグ（コピーバック要求がUPAに送られた）
はVbufferに保持され、対応するデータはDOBに保持され
る。後続の外部リードがVbufferをヒットした場合、キ
ャッシュへのコピーバック要求がなくても、これを満足
させることができる。これは、多数のプロセッサが、他
のキャッシュ内に所有されている共通のラインを要求す
る場合のパーフォーマンスを助ける。これは一般的な事
象であり、例えば、多くのプロセッサがスピンロック(s
pinlock)を待っているときに発生する場合がある。スピ
ンロックを保持しているプロセッサがそれに書き込みを
行うことによって、そのスピンロックを解放するとすぐ
に、他のプロセッサはライン上でミスし、このロックを
解放したプロセッサが所有する同じキャッシュ・ライン
に対する要求を行う。

【０２２７】次に、PIOトランザクションの順序付けに
ついて説明する。ローカルPIOトランザクションは、LPQ
内に置かれ、それらがキューの先頭に到達したときに処
理される。リード・トランザクションは、アドレス・コ
ントローラがS_REPLYを発行する前に、データを待つ。
ライト・トランザクションに対して、アドレス・コント
ローラはS_REPLYを発行し、データをDOBにロードする。
実際のデータ転送が行われるのは更に後である。

【０２２８】外部PIOトランザクションは、別個のFPQキ
ューに置かれ、それらがキューの先頭に到達したときに
処理される。外部リードは、P_NCRD_REC2またはP_NCBRD
_REQとして発行され、データは通常のP_REPLY/S_REPLY
シーケンスで得られる。いつもと同様、開始側への実際
のデータ転送は、後に行われる。多数の外部ライトが１
つの装置に対して発行される場合があり、データもS_RE
PLYによってこの装置に転送される。この際、トランザ
クションをキューから除去することができるが、アドレ
ス・コントローラは、UPAポートに対するフロー制御の
ために、P_REPLYを追跡し続ける。

【０２２９】UPAクラスおよびS_REPLYの順序は、各クラ
スにおけるUPA装置のP_REQに対するS_REPLYがP_REQと同
じ順序であるという、UPA装置による予想を伴ってい
る。しかし、トランザクションの順序が、クラスに基づ
いて維持されているのではなく、動作がCIQまたはLPQの
どちらに行くのかに基づいて維持されている場合、アド
レス・コントローラは、S_REPLYが適切な順序で与えら
れることを保証する機構を必要とする。C0QおよびC1Qキ
ューはこの機構を与えるものである。CIQの先頭にある
ローカル・トランザクションに対するS_REPLYは、それ
がC0QまたはC1Qでも、先頭にある場合にのみ発行するこ
とができる。その他の場合、LPQからのトランザクショ
ンには、最初にS_REPLYが発行されなければならない。
同様に、LPQの先頭にあるローカル・トランザクション
に対するS_REPLYは、それもC0QキューまたはC1Qキュー
の先頭にある場合にのみ、発行するようにしなければな
らない。その他の場合、CIQからのトランザクションに
は、S_REPLYが最初に発行されなければならない。

【０２３０】本発明では、UPAクラスは、例えば、デッ
ドロックの場合（以下で説明する）のように、なんら有
用な機能を提供することはなく、事実上設計を複雑化さ
せるだけである。S_REPLYに関連するP_REQは、各クラス
内でS_REPLAYの順序を決めるという要件のために、UPA
内では暗示的である。システムの確認を装置の要求と照
合する別の機構が存在するのであれば、UPAクラスを全
て排除することにより、本発明の設計を簡略化すること
ができる。

【０２３１】デッドロックは、同じクラスのキャッシュ
不可能なリードとキャッシュ可能なリードによって発生
する可能性がある。より具体的には、デッドロックは、
次のことが発生する場合に起こる。第１のUPA装置がま
ずキャッシュ不可能なリード要求（NCRD,NCBRD）を発行
し、次いでキャッシュ可能なリード要求（RDS,RDSA,RDO
またはRDD）を発行し、両方の要求が未決であり、キャ
ッシュ不可能なリード要求およびキャッシュ可能なリー
ド要求が同じクラス内にあり、キャッシュ不可能なリー
ド要求は第２のUPA装置上のＩＯバス（例えばSBus)に向
けられ、同じＩＯバス上のマスタが、第１のUPA装置内
に所有されている位置に、ＤＭＡキャッシュ可能なリー
ド要求を発行した。本発明では、この要求は、第１のUP
Aからのキャッシュ可能なリード要求の後に現われ、Ｉ
ＯバスはＩＯバス上のDMAキャッシュ可能なリードに対
する再試行を発行しない。

【０２３２】上述のデッドロックの場合、第１のUPAか
らのキャッシュ不可能なリードには、クラス順序のため
に、まずS_REPLYが発行されるが、DMA要求がＩＯバスを
保持しているので、データは得られない。DMA要求はキ
ャッシュ可能なリード要求の後であり、キャッシュ不可
能なリード要求に対するS_REPLYを先に与えなければな
らないので、キャッシュ可能なリード要求は完了するこ
とができない。そのため、DMA要求は完了することがで
きない。このデッドロックを回避するために、本発明に
おける基板は、同じクラスのキャッシュ不可能なリード
要求が既に未決である場合、キャッシュ可能な要求を発
行しない。（本好適実施例では、一度に許される未決の
リードは１つだけとし、この問題を解消している。） CIQトランザクションに対するフロー制御は、本発明で
は、調停バス内の単一のFlowControl信号を用いて実施
している。FlowControl信号がアサートされていれるこ
とが観察されてから２サイクル後に開始され、CIQ内に
入力される新しいトランザクションは開始されない。

【０２３３】フロー制御機構が必要なのは、装置内のCI
Qが禁止される可能性がある（例えば、装置によって発
行されたリード要求に対する応答を待っている）からで
ある。この時間中、他の装置からのアドレス・バス・パ
ケットがCIQを埋め尽くす可能性がある。好適実施例で
は、基板当たり７つの未決トランザクションＩＤによ
り、未決トランザクションの全数を１１２に限定してい
るが、CIQ内のパケットは、既に「完了」しているトラ
ンザクションからの場合もあるので、開始側および応答
側の視点からは、もはや「未決」ではないことを注記し
ておく。これらの例は、装置内で無効化されるデータに
対するReadToOwnまたはWriteStreamパケットである。開
始側および応答側のいずれも、他の全基板において実際
の無効化が競合するのを待つ必要はない。

【０２３４】デッドロックを防止するためには、FlowCo
ntrolがアサートされたあらゆるキューが、最終的に禁
止されないことを保証しなければならない。このため
に、ある装置に対するＩＯ空間の要求は、それより早い
装置からのDMA要求によって禁止される可能性があるの
で、FlowControlはFPQの代わりにアサートされない。Fl
owControlがアサートされ、DMA要求に対するトランザク
ションが未だ開始されていない場合、トランザクション
が開始されず、デッドロックが発生する。結果的に、Fl
owControlは、FPQの代わりではなく、CIQの代わりにア
サートすることが好ましい。したがって、FPQは、全て
の装置からの未決のＩＯ空間アクセスの最大数を収容可
能とするように十分な大きさでなければならない。

【０２３５】LPQに対するフロー制御は、ここではいず
れか１つの装置からの未決要求の数がトランザクション
ＩＤによって７つに限定されているので、好適実施例で
は不要である。

【０２３６】次に、割り込みに対するフロー制御につい
て説明する。ある装置に配信される割り込みに対するP_
IAKは、大幅に遅れる場合がある。したがって、後続の
割り込みはこのままでは装置に配信することができない
ので、割り込みが他のトランザクションまたは装置を止
めてしまう事態を防止するための機構を設けなければな
らない。好適実施例では、各アドレス・コントローラ
は、そのUPAポートの各々に発行された未決の割り込み
の数のためにカウンタを有している。この数が、装置が
受け入れ可能な割り込み数と等しくなった場合、アドレ
ス・コントローラは、後続の割り込み全てに対してShar
ed信号をアサートし、送出側が再度試さなければならな
いことを示す。カウンタは、割り込みを受け入れる毎に
増分し、P_IAKを受け取る毎に減少する。尚、CIQは、P_
IAKを待って停止してはならないことを注記しておく。

【０２３７】本発明は、多数の未決トランザクション間
の多くの重複に対処することができる。好適実施例で
は、各UPAポートは８つまでの未決トランザクション（U
PAに関する限り未決）を有することができ、UPAクラス
間には区別を付けない。UPA装置は、クラス当たりの未
決要求数を含めてプログラムする必要があり、ファーム
ウエアがいずれかの方法でクラス０およびクラス１間に
おいて８つの要求を分配可能であることが好ましい。

【０２３８】各ポートは単一のDvictタグを有するの
で、ダーティなビクティムを伴うリードが発行された
後、ダーティなビクティムを伴う次のリードが発行でき
るようにするには、その前に、このリードに対するWrit
eBackを発行しなければならない。しかしながら、これ
では未だ、多数のWriteBackおよびダーティなビクティ
ムを伴う多数のリードが「対」をなすことにより１つの
Dvictタグで足りるのであるならば、これらがUPA上で未
決となる可能性がある。未決のリード要求の数または未
決のダーティなビクティムの数に関しては、これ以上の
制限はない。

【０２３９】UPA相互接続仕様は一層制限的であり、ダ
ーティなビクティムを伴う多数のリードおよび多数のWr
iteBacakが適切に「対をなし」同じクラスにある場合に
限って、これらが未決であることを許すことを注記して
おく。本発明では、「対を形成する」条件のみを必要と
し、UPAクラスに関する区別は設けない。これは、本発
明の今後の実施例は、ダーティなビクティムを伴う多数
のキャッシュ・ミスを発行しながらも、尚リード要求を
ビクティム化する事から異なるクラスのWriteBackを保
つことにより、良好なパーフォーマンスを維持すること
が可能であることを暗示するものである。

【０２４０】インターフェース３０は、従来技術のバス
に基づくプロトコルに対して、いくつかの利点を提供す
ることは認められよう。従来技術とは対照的に、未了状
態は不要である。したがって、タグ状態機械を、簡素な
固定パイプラインとし、そのトランザクションがアドレ
ス・パケットおよびそれらのスヌープ情報のみに依存す
るようにすることが可能となる。更に対照的に、未了の
トランザクションと相互動作するトランザクションを禁
止する必要がない。代わりに、インターフェース３０
は、タグ・パイプラインにおいて単純なパイプライン・
バイパスを用いて、かかる相互動作を処理する。

【０２４１】先に注記したように、本発明の好適実施例
では、各基板は７つまでの未決トランザクションを有す
ることができ、この場合トランザクションＩＤのサイズ
による制限が加えられる。これら７つの未決トランザク
ションは２つのUPAポートによって共有され、いずれの
ポートにも固定的な割り当てはない。例えば、７つの未
決トランザクションが全て同じUPAポートによって使用
されることも可能である。

【０２４２】再度第１図を参照する。種々の基板５０−
Ｎは、システム１０の動作中に、接地面スロット(groun
dplane slot)に挿入することができる、いわゆる「ホッ
ト・プラグ」が可能であることが好ましい。ホット・プ
ラグ基板挿入の間信号ピン上にグリッチを引き起こすの
を避けるために、基板５０−Ｎは、異なる長さの接続ピ
ンを有することが好ましい。基板のプリチャージ電力用
ピンおよび接地用ピンは、他のピンよりも長くすること
により、最初に接触し、他の基板ピンが電気的な接触を
行う前に、基板を通常の動作レベルまで予め充電してお
く。加えて、１組の長い「トリガ」ピンを設けて電気的
接触を早め、挿入された基板にトリガ信号を確実にアサ
ートさせるようにする。トリガ信号は、新たに挿入され
た基板の信号ピンがもうすぐ電気的接触を行うことを、
システム１０の他の基板５０−Ｎに早めに警告するもの
である。

【０２４３】１６サイクルの遅延の後、他の基板は、バ
ス上に新たな要求を行うことを禁止する内部ポーズをア
サートし、それらの内部マスタ・ポート・タイムアウト
・カウンタを停止し、内部プログラム可能カウンタを起
動する。他の基板もトリガをアサートしてトリガ信号を
デバウンス(de-bounce)するが、トリガが１６サイクル
の遅延の前にディアサートされた場合、カウンタを起動
し直す。内部カウンタが満了したとき、基板はトリガを
ディアサートする。これは、挿入される基板によってア
サートされ続ける。また、基板は内部凍結信号(interna
l Frozen signal)もアサートし、バスの監視を停止す
る。カウンタの遅延によって、基板は既に開始されてい
るトランザクションを完了させ、次いでバスを無視する
ことができるので、グリッチがエラーの原因となること
はない。カウンタの遅延は、基板番号に応じてずらすこ
とにより、全てのドライバによるトリガ信号の同時解放
を防止することが好ましい。接触した正常な信号ピンか
らのノイズが始まり、１組のいわゆる係合ピンが、挿入
された基板に、正常な信号ピンが係合されたことを示
す。これは、挿入された基板において遅延を開始させ、
接触した正常な信号ピンからのノイズは停止する。係合
信号からの遅延が終了した後、挿入された基板はトリガ
をディアサートし、システム内の他の基板は内部凍結信
号をディアサートし、再びバスの監視を始める。

【０２４４】機械的な耐性に対処するために、基板のコ
ネクタは、１つのトリガ・ピンをコネクタの各端部に有
し、１つの係合ピンをコネクタの各端部に有することが
好ましい。トリガ信号は２つのトリガ・ピンの論理ＯＲ
であり、一方係合信号は２つの係合ピンの論理ＡＮＤで
ある。

【０２４５】ホット・プラグ挿入の間のディグリッチ(d
e-glitching)に対して、タイミングの制約が強制され
る。以下の表記では、Ｔｉは連続イベント番号ｉに対応
する。時間間隔Ｔ４−Ｔ３は、未決のバス・トランザク
ションを全て完了するのに十分でなければならず、好適
実施例では約１０ｍｓである。時間間隔Ｔ２−Ｔ１は、
挿入した基板の電力が、トリガをアサートするのに十分
に充電するのに十分でなければならない。信号ピンの接
触の結果生じるノイズは、時点Ｔ５以前に開始してはな
らない。これが意味するのは、プログラム可能な遅延
は、信号ピンがその時間では接触できないことを保証す
るために、十分短くしなければならないということであ
る。信号ピンの接触によるノイズは時点Ｔ８の前に終了
しなければならない。これは、遅延Ｔ６−Ｔ８（挿入さ
れた基板上で固定される遅延）は信号ピンからのノイズ
が減衰するために十分長くなければならないことを暗示
する。これは、基板を挿入する速度に下限を強制し、遅
延Ｔ８−Ｔ６は、これが実際上の制約とはならないこと
を保証するために、十分に長くなければならない。

【０２４６】以下の特許請求の範囲によって定義される
本発明の主題および精神から逸脱することなく、開示さ
れた実施例には、変更や改造が可能である。

【０２４７】

【図面の簡単な説明】

【図１】第１図は、多数のバス・システムがあり、各
バス・システムが基板に実装されている装置とのインタ
ーフェースを行う、本発明を実施する好適実施例による
グローバル・ネットワーク・システムの一部を示す。

【図２】第２図は、第１図に示したプラグ・イン回路
の詳細図である。

【図３】第３図は、第１図に示したような回路基板ア
ドレス・コントローラ内のバッファ動作の詳細図であ
る。

【図４】第４図は、第１図のシステムについて、デー
タIDバスの駆動とデータ・バスの駆動との間のレイテン
シを示す。

【図５】第５図は、第１図のシステムに対する、アド
レス・バスおよび信号バスのパリティ比較に伴うレイテ
ンシを示す。

【図６】第６図は、本発明による、高速モード調停に
関連する信号タイミングを示す。

【図７】第７図は、本発明による、衝突が存在する場
合における、高速モード調停に関連する信号タイミング
を示す。

【図８】第８図は、本発明による、第１図のシステム
に対するアドレス・コントローラ調停ユニットの詳細図
である。

【図９】第９図は、第８図に示したような、本発明に
よる、優先的総当たり調停ユニットの論理図を示す。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号０８／６７３，９６７ (32)優先日平成８年７月１日(1996．7．1) (33)優先権主張国米国（ＵＳ） (31)優先権主張番号０８／６７５，２８４ (32)優先日平成８年７月１日(1996．7．1) (33)優先権主張国米国（ＵＳ） (31)優先権主張番号０８／６７５，２８６ (32)優先日平成８年７月１日(1996．7．1) (33)優先権主張国米国（ＵＳ） (71)出願人 597004720 2550 ＧａｒｃｉａＡｖｅｎｕｅ，ＭＳＰＡＬ１−521，ＭｏｕｎｔａｉｎＶｉｅｗ，Ｃａｌｉｆｏｒｎｉａ 94043− 1100，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ (72)発明者ヘイガーステン，エリックアメリカ合衆国カリフォルニア州94303, パロ・アルト，コーク・オーク・ウェイ 3451 (72)発明者シンハル，アショクアメリカ合衆国カリフォルニア州94062− 3922，レッドウッド・シティ，レイクミード・ウェイ 711 (72)発明者ブロニアークズィク，デイヴィッドアメリカ合衆国カリフォルニア州94043, マウンテン・ヴュー，グラディス・アヴェニュー175，ナンバー 11 (72)発明者セラウスキーズ，フレッドアメリカ合衆国カリフォルニア州94043, マウンテン・ヴュー，シエラ・ヴィスタ 612，ユニット・ジー (72)発明者プライス，ジェフアメリカ合衆国カリフォルニア州94043− 1100，マウンテン・ヴュー，ガーシア・アヴェニュー 2550，エムエス・ピーエイエル１−521 (72)発明者ユアン，レオアメリカ合衆国カリフォルニア州94043− 1100，マウンテン・ヴュー，ガーシア・アヴェニュー 2250，エムエス・ピーエイエル１−521 (72)発明者チェン，ジェラルドアメリカ合衆国カリフォルニア州94065, レッドウッド・シティ，シェル・パークウェイ 545，アパートメント 3311 (72)発明者ドゥブラー，ドリューアメリカ合衆国カリフォルニア州94043− 1100，マウンテン・ヴュー，ガーシア・アヴェニュー 2250，エムエス・ピーエイエル１−521 (72)発明者フォス，スティーブアメリカ合衆国カリフォルニア州94043− 1100，マウンテン・ヴュー，ガーシア・アヴェニュー 2250，エムエス・ピーエイエル１−521 (72)発明者アガーワイ，ナリーニアメリカ合衆国カリフォルニア州95051, サンタ・クララ，バックレー・アヴェニュー 3650，ナンバー 212 (72)発明者ハーヴェイ，ケネスアメリカ合衆国カリフォルニア州94043− 1100，マウンテン・ヴュー，ガーシア・アヴェニュー 2250，エムエス・ピーエイエル１−521 (72)発明者リアンクレス，ビヨルンアメリカ合衆国カリフォルニア州94303, パロ・アルト，グリーア・ロード 2731 Ｆターム(参考） 5B005 JJ11 KK13 MM01 PP26 5B060 CD12 KA02 5B061 FF01 FF22 GG13 RR03

Claims

【特許請求の範囲】

【請求項１】各々ＣＰＵおよび分散メモリに関連する
装置を含む少なくとも１つのコンピュータ・サブシステ
ムと、サブシステム・バス・システム及び該バス・シス
テムに結合されたバス・インターフェースを含むオムニ
バスとを含み、オムニバス搬送トランザクションの全体
的順序が通常前記オムニバス・システムに対するアクセ
スの時間的順序によって決定されるコンピュータ・シス
テムにおいて、全体的なトランザクションの順序を最適
化する方法であって、（ａ）前記トランザクションの各々について、前記オム
ニバスにトランザクションの搬送を許可することが、バ
ス搬送トランザクションの全体的な再順序付けを正当化
するいずれかの基準を満足するか否かについて判定を行
うステップと、（ｂ）ステップ（ａ）において前記いずれかの基準を満
足する場合、IGNORE信号を発行し、前記バス・システム
上における前記トランザクションの各々の再順序付けを
行わせるステップと、から成り、前記ステップ（ｂ）における基準の１つは、前記分散メ
モリにおける所与のメモリ・アドレスにおいて、トラン
ザクションによってアクセスされることを求められてい
るデータの有効性における不一致を含み、前記再順序付けは、無効バージョンの前記データが、前
記トランザクションに応答して、前記オムニバスによっ
て搬送されるのを防止することを特徴とする方法。
【請求項２】請求項１記載の方法において、各前記コンピュータ・サブシステムは少なくとも１つの
アドレス制御装置を含み、前記オムニバス上に発行され
るべきトランザクションは、前記トランザクションの発
行者に関連するアドレス制御装置のコヒーレント入力キ
ューにまずロードされなければならず、前記オムニバス上のトランザクションの全体的再順序付
けが、(i) アサートされた前記IGNORE信号が、前記トラ
ンザクションを前記コヒーレント入力キューにロードす
るのを禁止するか、(ii) 前記全体的バス・システム上
へ置くことが、前記アサートされたIGNORE信号によって
遅延される前記トランザクションが、前記IGNORE信号を
アサートした装置によって後に再発行されるか、から成
るグループから選択された少なくとも１つの処理の結
果、行われることを特徴とする方法。
【請求項３】請求項１記載の方法において、各前記サブシステム・バス・システムは、少なくとも１
つのアドレス・バスを含み、前記IGNORE信号は、(i) 各
前記アドレス・バス上で時間多重化されるか、(ii) 前
記アサートされたIGNORE信号が、前記アドレス・バス上
のアドレス・パケットのアサートから５サイクルを越え
ないレイテンシで、前記アドレス・バス上に現れるか、
から成るグループから選択された少なくとも１つの特性
を有することを特徴とする方法。
【請求項４】請求項１記載の方法において、前記コンピュータ・サブ・システムが一つだけあり、前
記方法が該１つのコンピュータ・システムのために全体
的なトランザクションの順序を最適化することを特徴と
する方法。
【請求項５】マイクロ・プロセッサ・ユニットを含む
複数の競合者間で、共有資源に対するアクセスの調停を
行う方法であって、（ａ）前記競合者の少なくともいずれかによってアサー
トされた調停要求を同報通信する通信機構を用意するス
テップと、（ｂ）少なくとも１つの調停ユニットを前記通信機構に
結合するステップと、（ｃ）選択された数の前記競合者を前記調停ユニットと
関連付けるステップであって、各前記競合者は、他の前
記競合者に対して関連付けられた許可優先度を有し、前
記通信機構を通じて前記調停ユニットに調停要求信号を
アサートすることが可能であり、前記調停ユニットから
調停信号許可を受けることが可能であり、前記競合者
は、前記共有資源に対するアクセスを許可された前記調
停ユニットから前記許可信号を受け取るステップと、（ｄ）前記競合者に許可されたアクセスの最新の履歴に
基づいて、優先度を有する前記競合者からの要求が否定
されたアクセスとなるように、前記調停ユニットが優先
的調停選択を実施するステップと、から成り、前記通信
機構は調停バスを含み得、前記共有資源はアドレス・バ
スを含み得ることを特徴とする方法。
【請求項６】請求項５記載の方法において、前記調停ユニットは階層的であり、総当たり調停許可選
択を実施することを特徴とする方法。
【請求項７】請求項５記載の方法において、前記調停ユニットは階層的であり、かつ分散されてお
り、前記調停ユニットは、(i) 少なくとも２つの下位リ
ーフ・アービトレータであって、各々当該各リーフ・ア
ービトレータに関連する前記競合者のサブセット間にお
いて独立してリーフ・レベルのアクセス許可を調停する
ことが可能な前記リーフ・アービトレータと、更に、競合するリーフ・レベル許可取得アービトレータ
間で、最終的な調停許可の調停を独立して行うことが可
能な上位トップ・アービトレータと、を含むか、(ii)
４つのリーフ・アービトレータを含み、各々４つまでの
アクセス許可に対する競合する要求を含むサブセットの
調停を行い、前記トップ・アービトレータは、前記４つ
のリーフ・アービトレータに関連するアクセス許可のウ
イナ間で、前記最終的な調停許可の調停を行い、前記リ
ーフ・アービトレータおよび前記トップ・アービトレー
タは、少なくとも１つの調停バスを含む前記通信機構を
通じて通信すること、から成るグループから選択された
特性を有することを特徴とする方法。
【請求項８】請求項６記載の方法において、少なくとも１つのレベルが、(iii) 前記下位リーフ・ア
ービトレータの前記レベル、および (iv) 前記上位トッ
プ・アービトレータから選択され、各前記レベルにおける最新のアクセス許可の履歴に基づ
いて、優先的アクセスの否定が行われ得ることを特徴と
する方法。
【請求項９】請求項５記載の方法において、各下位リーフ・アービトレータおよび前記トップ・アー
ビトレータは、最終ウイナ・ポインタ機構を含み、該ポ
インタ機構は、次に優先度が高い競合者が関連する調停
レベルにおける許可付与に続く、前記次に優先度が高い
競合者に対する右方向を指し示し、各前記ポインタの右側に競合者がない場合を除いて、か
かる競合者のみが、各調停レベルにおいて、現優先度許
可を勝ち取るために選択可能であり、各前記ポインタの
右側に競合者がない場合、前記ポインタの左側の競合者
が優先度許可を勝ち取ることができ、各前記最終ウイナ・ポインタ機構は、必要に応じて、前
記機構を内蔵するアービトレータにおける許可付与の
後、再度指示を行い、該再指示は、各他の前記機構の再
指示と同期して行われることを特徴とする方法。
【請求項１０】請求項５記載の方法において、前記トップ・アービトレータおよび各前記リーフ・アー
ビトレータ間の通信は、リーフ・レベルにおいて前記リーフ・アービトレータに
よって優先的許可を付与された競合者があれば、当該競
合者を識別する、各前記リーフ・アービトレータから前
記トップ・アービトレータへの出力ラインと、各前記リーフ・アービトレータのレベルにおいて最終許
可者を識別する、各前記リーフ・アービトレータから前
記トップ・アービトレータへのウイナ右側ライン出力ラ
インと、前記リーフ・アービトレータの選択した１つに関連する
競合者に、前記共有資源へのアクセスを許可する、前記
トップ・アービトレータから各前記リーフ・アービトレ
ータへの最終許可出力ラインと、を含むことを特徴とす
る方法。
【請求項１１】請求項５記載の方法において、前記競合者の少なくとも２つは、２つの前記リーフ・レ
ベル・アービトレータおよびトップ・アービトレータを
内蔵するアドレス・コントローラを内蔵する回路基板上
に実装され、前記アクセスの調停を行う方法は、複数の同一の前記回
路基板を含むシステムにおいて実行され、前記方法は、リーフ・レベル調停およびトップ・レベル
調停が前記各回路基板上のアドレス・コントローラ内で
独立して実行されるという点において分散型であること
を特徴とする方法。