JP2003018023A - Optical receiver for correction of soft decision error - Google Patents
Optical receiver for correction of soft decision errorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は軟判定誤り訂正用光
受信機に係り、詳しくは、２値判定回路を複数配置し、
受信信号を異なるしきい値を有する複数の２値判定回路
で同時に判定することで、Ａ／Ｄ変換動作を高速に行な
えるようにした軟判定誤り訂正用光受信機に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical receiver for soft-decision error correction, more specifically, a plurality of binary decision circuits are arranged,
The present invention relates to a soft-decision error correction optical receiver capable of performing A / D conversion operation at high speed by simultaneously determining a received signal by a plurality of binary decision circuits having different threshold values.
【０００２】[0002]
【従来の技術】衛星通信や衛星放送、光通信などの多く
のデジタル伝送システムでは、伝送距離の拡大、送信電
力の削減、システムマージンの確保、伝送品質の向上等
のため、誤り訂正符号を導入している。誤り訂正方式に
は、受信信号を「０」，「１」の２値に識別したデータ
を基に訂正処理を行なう硬判定方式と、受信信号を２n
レベルに識別したデータを基に訂正処理を行なう軟判定
方式（ｎビット軟判定方式，ｎ≧２）とがある。同一の
符号や同一の冗長率を用いた場合でも、軟判定方式は硬
判定方式と比較して訂正ゲインが高い利点を有する。2. Description of the Related Art In many digital transmission systems such as satellite communication, satellite broadcasting, and optical communication, an error correction code is introduced to increase the transmission distance, reduce the transmission power, secure the system margin, improve the transmission quality, etc. is doing. The error correction method includes a hard-decision method that performs correction processing based on the data that discriminates the received signal into binary values of "0" and "1", and 2n of the received signal.
There is a soft-decision method (n-bit soft-decision method, n ≧ 2) in which correction processing is performed based on the data identified by the level. Even when the same code or the same redundancy rate is used, the soft decision method has an advantage that the correction gain is higher than that of the hard decision method.
【０００３】図８は一般的な硬判定用光受信機のブロッ
ク構成及びその判定動作を示す図であり、図８（ａ）は
ブロック構成を、図８（ｂ）は受信波形（アイパター
ン）としきい値及び判定出力の関係を示している。一般
的な硬判定用光受信機１０１は、光信号入力を電気信号
へ変換するＯ／Ｅコンバータ（光−電気変換部）１０２
と、２値判定回路１０３とを備える。２値判定回路１０
３は、図８（ｂ）に示すように、受信した信号のレベル
が設定されたしきい値よりも低ければ「０」、高ければ
「１」の判定を行なう。判定のしきい値は一般的に信号
振幅の中間値に設定される。２値判定回路１０３から出
力されたデジタルデータ出力はＦＥＣ（Ｆｏｒｗａｒｄ
Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）回路１０４に供
給され、このＦＥＣ回路１０４で訂正処理がなされる。FIG. 8 is a diagram showing a block configuration of a general hard-decision optical receiver and its determination operation. FIG. 8A shows a block configuration, and FIG. 8B shows a received waveform (eye pattern). And the threshold value and the judgment output. A general hard-decision optical receiver 101 is an O / E converter (optical-electrical conversion unit) 102 that converts an optical signal input into an electrical signal.
And a binary decision circuit 103. Binary decision circuit 10
As shown in FIG. 8 (b), 3 determines "0" if the level of the received signal is lower than the set threshold value, and "1" if it is higher. The judgment threshold value is generally set to an intermediate value of the signal amplitude. The digital data output from the binary decision circuit 103 is FEC (Forward).
It is supplied to the Error Correction circuit 104, and the FEC circuit 104 performs correction processing.
【０００４】図９は一般的な軟判定用光受信機のブロッ
ク構成及びその判定動作を示す図であり、図９（ａ）は
ブロック構成を、図９（ｂ）は受信波形（アイパター
ン）としきい値及び判定出力の関係を示している。一般
的な軟判定用光受信機２０１は、光信号入力を電気信号
へ変換するＯ／Ｅコンバータ（光−電気変換部）２０２
と、２2 値判定回路２０３とを備える。２2 値判定回路
２０３は、図９（ｂ）に示すように、受信した信号のレ
ベルが２n 段階に分割されたレベルのどこかを識別す
る。なお、図９はｎ＝２の例を示している。２2 値判定
回路２０３から出力されたデジタルデータ出力はＦＥＣ
（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏ
ｎ）回路２０４に供給され、このＦＥＣ回路２０４で訂
正処理がなされる。このように、軟判定方式では、Ｏ／
Ｅ変換後にｎビットのＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉ
ｔａｌ）変換と等価な処理を行なうことで、受信した信
号レベルが２n 段階に分割されたレベルのどこかを識別
し、そのデータから誤り訂正を行なう。FIG. 9 is a diagram showing a block configuration of a general soft decision optical receiver and its decision operation. FIG. 9 (a) shows the block configuration and FIG. 9 (b) shows a received waveform (eye pattern). And the threshold value and the judgment output. The general soft-decision optical receiver 201 is an O / E converter (optical-electrical converter) 202 that converts an optical signal input into an electrical signal.
When, and a 2 binary decision circuit 203. As shown in FIG. 9B, the 2 2 value determination circuit 203 identifies somewhere in the level of the received signal divided into 2 n levels. Note that FIG. 9 shows an example in which n = 2. 2 digital data output outputted from the binary decision circuit 203 FEC
(Forward Error Correctio
n) It is supplied to the circuit 204, and the FEC circuit 204 performs correction processing. Thus, in the soft decision method, O /
After E conversion, n-bit A / D (Analog / Digi
By performing processing equivalent to the (tal) conversion, the received signal level is identified somewhere in the level divided into 2n steps, and error correction is performed from the data.
【０００５】[0005]
【発明が解決しようとする課題】光通信の分野において
は、判定回路でＧｂｉｔ／ｓオーダーの高速信号を処理
する必要がある。図８（ａ）に示した２値判定回路１０
３は高速信号を処理できるものが既に実用化されている
が、図９に示す２n 値判定回路（２2 値判定回路）２０
３は高速のＡ／Ｄ変換動作が困難であることから実現さ
れていない。In the field of optical communication, it is necessary for the decision circuit to process a high speed signal of Gbit / s order. Binary determination circuit 10 shown in FIG.
Although 3 has already been put into practical use as a device capable of processing a high-speed signal, a 2 n value determination circuit (2 2 value determination circuit) 20 shown in FIG.
3 has not been realized because high-speed A / D conversion operation is difficult.
【０００６】前述のように軟判定方式は、衛星通信など
の比較的低速のアプリケーションでは既に実用化されて
いるが、光通信の分野では例えばＧｂｉｔ／ｓオーダー
の高速信号を２n レベルに識別するというＡ／Ｄ変換動
作が困難であるため、一般的に硬判定方式が採用されて
いる。海底ケーブルなどの長距離高速光伝送システムで
は、冗長ビット付加によるビットレートの上昇率を低く
抑えることができ、且つ強力な訂正能力を持つ符号化方
式が望まれている。よって、軟判定方式に対応する光受
信機の実現は今後重要な課題となることが予想される。As described above, the soft decision method has already been put to practical use in relatively low speed applications such as satellite communication, but in the field of optical communication, for example, a high speed signal of Gbit / s order is discriminated into 2 n levels. The hard decision method is generally adopted because the A / D conversion operation is difficult. In a long-distance high-speed optical transmission system such as a submarine cable, an encoding method that can suppress the rate of increase in bit rate due to the addition of redundant bits and has a strong correction capability is desired. Therefore, it is expected that the realization of an optical receiver compatible with the soft decision system will become an important issue in the future.
【０００７】[0007]
【発明の目的】本発明はこのような課題を解決するため
なされたもので、しきい値の異なる２値判定回路を複数
並列に配置することで高速なＡ／Ｄ変換動作を可能にし
た軟判定誤り訂正用光受信機を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and a soft decision making possible a high-speed A / D conversion operation by arranging a plurality of binary decision circuits having different thresholds in parallel. An object is to provide an optical receiver for judgment error correction.
【０００８】[0008]
【課題を解決するための手段】前記課題を解決するため
本発明に係る軟判定誤り訂正用光受信機は、光信号を電
気信号に変換する光−電気変換部と、この光−電気変換
部から出力される電気信号が供給される２n −１個（ｎ
は２以上の整数）の２値判定回路とを備え、２ n −１個
の２値判定回路はそれぞれ異なるしきい値が設定されて
いることを特徴とする。[Means for Solving the Problems]
An optical receiver for soft-decision error correction according to the present invention transmits an optical signal.
An optical-electrical conversion unit for converting into an air signal and this optical-electrical conversion
2 to which the electric signal output from the unit is suppliedn -1 (n
Is an integer greater than or equal to 2) n -1
Different thresholds are set in the binary decision circuit of
It is characterized by being
【０００９】光−電気変換部の出力信号を２n −１個の
２値判定回路へそれぞれ供給し、それぞれ異なるしきい
値と比較することでｎビットの分解能を有するデジタル
データを得ることができる。量子化レベルに対応した数
（２n −１個）の２値判定回路を並列に配置し、光−電
気変換部の出力信号（アナログ入力信号）と各量子化レ
ベルに対応したしきい値とを同時に比較することで、高
速なＡ／Ｄ変換動作がなされる。これにより、例えばＧ
ｂｉｔ／ｓオーダーの高速信号を２n レベルに識別する
というＡ／Ｄ変換動作が実現でき、そのＡ／Ｄ変換デー
タに基づいて軟判定誤り訂正が可能となる。By supplying the output signals of the opto-electric conversion section to 2 n -1 binary decision circuits and comparing them with different threshold values, digital data having n-bit resolution can be obtained. . A number (2 n -1) of binary decision circuits corresponding to the quantization level are arranged in parallel, and an output signal (analog input signal) of the opto-electric conversion unit and a threshold value corresponding to each quantization level are provided. A high-speed A / D conversion operation is performed by simultaneously comparing the two. This allows, for example, G
An A / D conversion operation of discriminating high-speed signals of bit / s order into 2 n levels can be realized, and soft decision error correction can be performed based on the A / D conversion data.
【００１０】なお、光−電気変換部と各２値判定回路と
の間に分配回路を設け、光−電気変換部の出力信号を分
配回路を介して各２値判定回路へ供給する構成としても
よい。これにより、複数の２値判定回路に対して光−電
気変換部の出力信号を確実に供給することができる。A distribution circuit may be provided between the photoelectric conversion unit and each binary judgment circuit, and the output signal of the photoelectric conversion unit may be supplied to each binary judgment circuit via the distribution circuit. Good. This makes it possible to reliably supply the output signal of the photoelectric conversion unit to the plurality of binary decision circuits.
【００１１】また、光−電気変換部の出力信号に基づい
て前記光信号に含まれているクロック信号を再生するク
ロック再生部を備え、このクロック再生部で生成したク
ロック信号を各２値判定回路へ供給し、各２値判定回路
はクロック信号に同期して２値判定及び判定結果の出力
を行なうようにしてもよい。これにより、Ａ／Ｄ変換の
動作タイミングを適切なものとすることができる。Further, there is provided a clock regenerating section for regenerating the clock signal contained in the optical signal based on the output signal of the optical-electrical converting section, and the clock signal generated by the clock regenerating section is binary decision circuit. The binary decision circuits may perform binary decision and output the decision result in synchronization with the clock signal. Thereby, the operation timing of the A / D conversion can be made appropriate.
【００１２】さらに、２n −１個の２値判定回路の各出
力信号を入力としそれを並列ｎビットデジタル出力へ変
換するフォーマット変換部（デコード回路）を設けるこ
とで、異なる入力フォーマットの軟判定誤り訂正回路に
も適用することができる。Further, by providing a format conversion section (decoding circuit) which receives each output signal of the 2 n -1 binary decision circuits and converts it into a parallel n-bit digital output, soft decision of different input formats is provided. It can also be applied to an error correction circuit.
【００１３】[0013]
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。図１は本発明に係る２ビット
軟判定誤り訂正用光受信機のブロック構成図である。図
１に示す２ビット軟判定誤り訂正用光受信機（受信機）
１は、光信号を受信し電気信号に変換するＯ／Ｅ変換部
（光−電気変換部）２と、このＯ／Ｅ変換部２の出力信
号を４系統に分配する分配回路３と、受信信号からクロ
ックを再生するクロック再生部４と、高速２値判定を行
なう３個の高速２値判定回路５，６，７とから構成され
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a block diagram of an optical receiver for 2-bit soft decision error correction according to the present invention. Optical receiver (receiver) for 2-bit soft decision error correction shown in FIG.
Reference numeral 1 denotes an O / E converter (optical-electrical converter) 2 that receives an optical signal and converts it into an electric signal, a distribution circuit 3 that distributes the output signal of the O / E converter 2 into four systems, and a reception circuit. It is composed of a clock recovery unit 4 for recovering a clock from a signal and three high speed binary decision circuits 5, 6, 7 for performing high speed binary decision.
【００１４】Ｏ／Ｅ変換部２の出力は分配回路３の入力
に供給される。分配回路３の各分配出力はクロック再生
部４及び各高速２値判定回路５，６，７の信号入力端子
にそれぞれ供給される。クロック再生部４から出力され
る再生クロックは各高速２値判定回路５，６，７のクロ
ック入力端子へそれぞれ供給される。各高速２値判定回
路５，６，７の各出力（３ビットパラレル出力）が本受
信機１の出力となり、この出力はＦＥＣ回路８に供給さ
れる。The output of the O / E converter 2 is supplied to the input of the distribution circuit 3. The respective distribution outputs of the distribution circuit 3 are supplied to the clock recovery unit 4 and the signal input terminals of the respective high speed binary decision circuits 5, 6 and 7. The recovered clock output from the clock recovery unit 4 is supplied to the clock input terminals of the high speed binary decision circuits 5, 6 and 7, respectively. The outputs (3-bit parallel outputs) of the high-speed binary decision circuits 5, 6 and 7 become the outputs of the receiver 1, and these outputs are supplied to the FEC circuit 8.
【００１５】伝送されてきた光信号はＯ／Ｅ変換部２で
受信され、Ｏ／Ｅ変換（光−電気変換）される。変換さ
れた電気信号は分配回路３によって４分岐され、クロッ
ク再生部４と各高速２値判定回路５，６，７に同一信号
が分配される。クロック再生部４は電気信号からクロッ
ク成分を抽出し、再生クロックを生成して出力する。各
高速２値判定回路５，６，７は、分配回路３を介して供
給された電気信号を再生クロックに同期して２値判定
し、判定結果を出力する。The transmitted optical signal is received by the O / E converter 2 and is O / E converted (optical-electrical conversion). The converted electric signal is branched into four by the distribution circuit 3, and the same signal is distributed to the clock reproduction unit 4 and each of the high speed binary decision circuits 5, 6 and 7. The clock reproduction unit 4 extracts a clock component from the electric signal, generates a reproduction clock, and outputs the reproduction clock. Each of the high speed binary decision circuits 5, 6 and 7 makes a binary decision on the electric signal supplied via the distribution circuit 3 in synchronization with the reproduction clock and outputs the decision result.
【００１６】各高速２値判定回路５，６，７は、一般的
な硬判定方式で適用されている高速２値判定回路を用い
る。各高速２値判定回路５，６，７は、それぞれに設定
されたしきい値に基づいて受信信号が「０」か「１」か
を判定する。Each of the high speed binary decision circuits 5, 6 and 7 uses a high speed binary decision circuit applied in a general hard decision system. Each of the high speed binary decision circuits 5, 6 and 7 decides whether the received signal is "0" or "1" based on the threshold value set therein.
【００１７】図２は各高速２値判定回路のしきい値設定
と受信波形との関係を示す図、図３は受信信号レベルと
出力されるデジタルデータとの関係を示す図である。判
定のためのしきい値は、信号の「Ｈｉｇｈ」レベルから
「Ｌｏｗ」レベルに亘って段階的に設定する。第１の高
速２値判定回路５のしきい値をα、第２の高速２値判定
回路６のしきい値をβ、第３の高速２値判定回路７のし
きい値をγとすれば、「Ｌｏｗ」レベル＜γ＜β＜α＜
「Ｈｉｇｈ」レベルの関係が成り立つ。このように各し
きい値を設定することで、受信信号が図２中のレベル
１，レベル２，レベル３，レベル４にある場合、各高速
２値判定回路５，６，７の出力は図３に示すようにな
る。FIG. 2 is a diagram showing the relationship between the threshold value setting of each high-speed binary decision circuit and the received waveform, and FIG. 3 is a diagram showing the relationship between the received signal level and the output digital data. The threshold value for determination is set stepwise from the "High" level to the "Low" level of the signal. Let α be the threshold value of the first high-speed binary decision circuit 5, β be the threshold value of the second high-speed binary decision circuit 6, and γ be the threshold value of the third high-speed binary decision circuit 7. , “Low” level <γ <β <α <
A "High" level relationship holds. By setting the respective threshold values in this way, when the received signal is at level 1, level 2, level 3, and level 4 in FIG. 2, the outputs of the high-speed binary decision circuits 5, 6, and 7 are As shown in 3.
【００１８】各高速２値判定回路５，６，７の出力を光
受信機１の３ビットパラレル出力とすれば、レベル１は
「１１１」、レベル２は「０１１」、レベル３は「００
１」、レベル４は「０００」となる。すなわち、４レベ
ルに対応したデジタルデータ値（Ａ／Ｄ変換値）が出力
される。よって、２ビット（４値）のＡ／Ｄ変換と等価
な処理結果が得られる。If the outputs of the high speed binary decision circuits 5, 6 and 7 are the 3-bit parallel output of the optical receiver 1, the level 1 is "111", the level 2 is "011" and the level 3 is "00".
1 "and level 4 are" 000 ". That is, a digital data value (A / D conversion value) corresponding to four levels is output. Therefore, a processing result equivalent to 2-bit (4-valued) A / D conversion can be obtained.
【００１９】そして、光受信機１のデジタルデータ（Ａ
／Ｄ変換値）出力及び再生クロック出力を後段のＦＥＣ
回路８に供給することで、軟判定の誤り訂正処理が可能
となる。Then, the digital data (A
/ D conversion value) output and recovered clock output to FEC of the latter stage
By supplying it to the circuit 8, error correction processing of soft decision becomes possible.
【００２０】図４は本発明に係るｎビット軟判定誤り訂
正用受信機のブロック構成図、図５各高速２値判定回路
のしきい値設定と受信波形との関係を示す図である。図
４に示すｎビット軟判定誤り訂正用光受信機（受信機）
１０は、Ｏ／Ｅ変換部２と、分配回路１３と、クロック
再生部４と、（２n −１）個の高速２値判定回路５
［１］〜５［２n −１］とからなる。FIG. 4 is a block diagram of an n-bit soft-decision error correction receiver according to the present invention, and FIG. 5 is a diagram showing the relationship between the threshold setting of each high-speed binary decision circuit and the received waveform. Optical receiver (receiver) for n-bit soft-decision error correction shown in FIG.
Reference numeral 10 is an O / E conversion unit 2, a distribution circuit 13, a clock recovery unit 4, and (2 n -1) high speed binary decision circuits 5
[1] to 5 [2 n -1].
【００２１】図１では２ビット軟判定の例を示したが、
図４に示す通りｎビット軟判定（２ n レベルに識別）の
場合にも、判定回路を（２n −１）個用いることで実現
可能となる。ｎを大きくすれば回路規模は増大するが、
識別レベルは図５に示すように細分化されるため、後段
のＦＥＣ回路１８においてより強力な誤り訂正が可能と
なる。Although FIG. 1 shows an example of 2-bit soft decision,
As shown in FIG. 4, n-bit soft decision (2 n Identified by level)
Also, if the decision circuit (2n -1) Realized by using
It will be possible. If n is increased, the circuit scale will increase,
Since the discrimination level is subdivided as shown in FIG.
More powerful error correction is possible in the FEC circuit 18 of
Become.
【００２２】図６は本発明に係る他の２ビット軟判定誤
り訂正用光受信機のブロック構成図、図７はフォーマッ
ト変換部のデータ変換動作を示す図である。図６に示す
２ビット軟判定誤り訂正用光受信機２０は、図１に示し
た２ビット軟判定誤り訂正用光受信機１にフォーマット
変換部（デコード回路）２１を追加したものである。FIG. 6 is a block diagram of another optical receiver for 2-bit soft decision error correction according to the present invention, and FIG. 7 is a diagram showing a data conversion operation of a format conversion section. A 2-bit soft-decision error correction optical receiver 20 shown in FIG. 6 is obtained by adding a format conversion unit (decoding circuit) 21 to the 2-bit soft-decision error correction optical receiver 1 shown in FIG.
【００２３】ＦＥＣ回路２８の入力フォーマットが、図
２に示したレベル１のとき「１１」、レベル２のとき
「１０」、レベル３のとき「０１」、レベル４のとき
「００」だとすれば、図１に示した受信機１の出力をそ
のまま図４に示したＦＥＣ回路２８へ供給しても正常に
動作しない。このような場合は、図６に示すように、受
信機２０の最終出力段にフォーマット変換部２１を設
け、ＦＥＣ回路２８との整合をとる。ここで、フォーマ
ット変換部２１は、図７に示すデータ変換を行なう。It is assumed that the input format of the FEC circuit 28 is "11" at level 1, "10" at level 2, "01" at level 3 and "00" at level 4 shown in FIG. For example, even if the output of the receiver 1 shown in FIG. 1 is directly supplied to the FEC circuit 28 shown in FIG. 4, it does not operate normally. In such a case, as shown in FIG. 6, the format conversion unit 21 is provided at the final output stage of the receiver 20 to match the FEC circuit 28. Here, the format conversion unit 21 performs the data conversion shown in FIG.
【００２４】このように、複数の２値判定回路の出力は
（２n −１）ビットのパラレル信号であるが、フォーマ
ット変換部２１によって（２n −１）ビットのパラレル
信号をｎビットのデータ信号に変換することで、受信機
２０の出力端子数を少なくできるとともに、受信機２０
とＦＥＣ回路２８間の接続も容易となる。As described above, the outputs of the plurality of binary decision circuits are (2 n -1) -bit parallel signals, but the format conversion unit 21 converts the (2 n -1) -bit parallel signals into n-bit data. By converting to a signal, the number of output terminals of the receiver 20 can be reduced and the receiver 20
The connection between the FEC circuit 28 and the FEC circuit 28 is also easy.
【００２５】[0025]
【発明の効果】以上説明したように本発明に係る軟判定
誤り訂正用光受信機は、しきい値の異なる２値判定回路
を複数用いることで高速Ａ／Ｄ変換動作と等価な処理が
可能となる。よって、Ｇｂｉｔ／ｓオーダーの光通信な
どの高速アプリケーションにおいて、軟判定の誤り訂正
符号化方式の導入が可能となり、硬判定方式と比較して
同ビットレート、同符号を用いて場合でも、より高い訂
正ゲインを得ることができる。As described above, the soft-decision error correction optical receiver according to the present invention can perform processing equivalent to high-speed A / D conversion operation by using a plurality of binary decision circuits having different threshold values. Becomes Therefore, in high-speed applications such as Gbit / s order optical communication, it is possible to introduce a soft-decision error correction coding method, which is higher than the hard-decision method even when the same bit rate and the same code are used. The correction gain can be obtained.
【図１】本発明に係る２ビット軟判定誤り訂正用光受信
機のブロック構成図である。FIG. 1 is a block diagram of an optical receiver for 2-bit soft decision error correction according to the present invention.
【図２】図１に示す２ビット軟判定誤り訂正用光受信機
において高速２値判定回路のしきい値設定と受信波形と
の関係を示す図である。FIG. 2 is a diagram showing a relationship between a threshold value setting of a high-speed binary decision circuit and a received waveform in the 2-bit soft decision error correction optical receiver shown in FIG.
【図３】図１に示す２ビット軟判定誤り訂正用光受信機
において受信信号レベルと出力されるデジタルデータと
の関係を示す図である。FIG. 3 is a diagram showing a relationship between a received signal level and output digital data in the 2-bit soft-decision error correction optical receiver shown in FIG.
【図４】本発明に係るｎビット軟判定誤り訂正用受信機
のブロック構成図である。FIG. 4 is a block diagram of an n-bit soft-decision error correction receiver according to the present invention.
【図５】図４に示すｎビット軟判定誤り訂正用受信機に
おいて高速２値判定回路のしきい値設定と受信波形との
関係を示す図である。5 is a diagram showing a relationship between a threshold value setting of a high-speed binary decision circuit and a received waveform in the receiver for n-bit soft decision error correction shown in FIG.
【図６】本発明に係る他の２ビット軟判定誤り訂正用光
受信機のブロック構成図である。FIG. 6 is a block configuration diagram of another 2-bit soft-decision error correction optical receiver according to the present invention.
【図７】図６に示す２ビット軟判定誤り訂正用光受信機
のフォーマット変換部のデータ変換動作を示す図であ
る。7 is a diagram showing a data conversion operation of a format conversion unit of the 2-bit soft-decision error correction optical receiver shown in FIG.
【図８】一般的な硬判定用光受信機のブロック構成及び
その判定動作を示す図であり、（ａ）はブロック構成
図、（ｂ）は受信波形（アイパターン）としきい値及び
判定出力の関係を示す図である。8A and 8B are diagrams showing a block configuration and a determination operation of a general hard-decision optical receiver, in which FIG. 8A is a block configuration diagram, and FIG. 8B is a reception waveform (eye pattern), threshold value, and determination output. It is a figure which shows the relationship.
【図９】一般的な軟判定用光受信機のブロック構成及び
その判定動作を示す図であり、（ａ）はブロック構成
図、（ｂ）は受信波形（アイパターン）としきい値及び
判定出力の関係を示す図である。9A and 9B are diagrams showing a block configuration and a determination operation of a general soft-decision optical receiver, where FIG. 9A is a block configuration diagram, and FIG. 9B is a reception waveform (eye pattern), threshold value, and determination output. It is a figure which shows the relationship.
１，１０，２０ 軟判定誤り訂正用光受信機（受信機）
２ Ｏ／Ｅ変換部（光−電気変換部）
３，１３ 分配回路
４ クロック再生部
５，５［１］〜５［２n −１］，６，７ 高速２値判定
回路（２値判定回路）
８，１８，２８ ＦＥＣ回路
２１ フォーマット変換部（デコード回路）1, 10 and 20 Soft-decision error correction optical receiver (receiver) 2 O / E converter (optical-electrical converter) 3, 13 Distribution circuit 4 Clock recovery unit 5, 5 [1] to 5 [2n- 1], 6, 7 High-speed binary decision circuit (binary decision circuit) 8, 18, 28 FEC circuit 21 Format conversion unit (decode circuit)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/28 Ｈ０４Ｌ 1/00 (72)発明者 原 康 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5J065 AC02 AH07 AH13 AH18 AH21 5K002 AA03 DA06 5K014 AA01 BA05 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 7 Identification code FI theme code (reference) H04B 10/28 H04L 1/00 (72) Inventor Yasushi Hara 5-7-1 Shiba, Minato-ku, Tokyo Japan Electric company F-term (reference) 5J065 AC02 AH07 AH13 AH18 AH21 5K002 AA03 DA06 5K014 AA01 BA05
Claims (6)
換部と、この光−電気変換部から出力される電気信号が
供給される２n −１個（ｎは２以上の整数）の２値判定
回路とを備え、前記２n −１個の２値判定回路はそれぞ
れ異なるしきい値が設定されていることを特徴とする軟
判定誤り訂正用光受信機。1. An optical-electrical conversion unit for converting an optical signal into an electric signal, and 2 n -1 (n is an integer of 2 or more) to which an electric signal output from this optical-electrical conversion unit is supplied. An optical receiver for soft-decision error correction, comprising: a binary decision circuit, wherein the 2 n -1 binary decision circuits are set with different threshold values.
換部と、それぞれ異なるしきい値が設定された２n −１
個（ｎは２以上の整数）の２値判定回路と、前記光−電
気変換部の出力信号を前記２n −１個の２値判定回路へ
それぞれ分配する分配回路とを備えたことを特徴とする
軟判定誤り訂正用光受信機。2. An optical-electrical conversion unit for converting an optical signal into an electric signal and 2 n -1 in which different threshold values are set.
(N is an integer of 2 or more) binary decision circuits, and a distribution circuit for respectively distributing the output signal of the photoelectric conversion unit to the 2 n -1 binary decision circuits. An optical receiver for soft-decision error correction.
換部と、この光−電気変換部から出力される電気信号が
供給されるとともにそれぞれ異なるしきい値が設定され
た２n −１個（ｎは２以上の整数）の２値判定回路と、
前記光−電気変換部の出力信号に基づいて前記光信号に
含まれているクロック信号を再生するクロック再生部と
を備えたことを特徴とする軟判定誤り訂正用光受信機。3. An optical-electrical conversion unit for converting an optical signal into an electric signal, and an electric signal output from the optical-electrical conversion unit are supplied, and different threshold values are set respectively for 2 n -1. (N is an integer of 2 or more) binary decision circuits,
An optical receiver for soft-decision error correction, comprising: a clock regenerating unit that regenerates a clock signal included in the optical signal based on an output signal of the optical-electrical converting unit.
部で再生されたクロック信号に同期して２値判定及びそ
の判定結果の出力を行なうことを特徴とする請求項３記
載の軟判定誤り訂正用光受信機。4. The soft decision error according to claim 3, wherein the binary decision circuit performs binary decision and outputs the decision result in synchronization with the clock signal reproduced by the clock reproduction unit. Optical receiver for correction.
換部と、この光−電気変換部から出力される電気信号が
供給されるとともにそれぞれ異なるしきい値が設定され
た２n −１個（ｎは２以上の整数）の２値判定回路と、
前記２n −１個の２値判定回路の各出力信号を入力とし
それを並列ｎビットデジタル出力へ変換するフォーマッ
ト変換部とを備えたことを特徴とする軟判定誤り訂正用
光受信機。5. An optical-electrical conversion unit for converting an optical signal into an electric signal, and an electric signal output from the optical-electrical conversion unit are supplied and 2 n −1 different thresholds are set. (N is an integer of 2 or more) binary decision circuits,
An optical receiver for soft-decision error correction, comprising: a format conversion unit that receives each output signal of the 2 n -1 binary decision circuits and converts it into a parallel n-bit digital output.
換部と、この光−電気変換部から出力される電気信号が
供給されるとともにそれぞれ異なるしきい値が設定され
た２n −１個（ｎは２以上の整数）の２値判定回路と、
前記光−電気変換部の出力信号に基づいて前記光信号に
含まれているクロック信号を再生するクロック再生部
と、前記２n −１個の２値判定回路の各出力信号を入力
としそれを並列ｎビットデジタル出力へ変換するフォー
マット変換部とを備え、前記２値判定回路は前記クロッ
ク再生部で再生されたクロック信号に同期して２値判定
及びその判定結果の出力を行なうことを特徴とする軟判
定誤り訂正用光受信機。6. An optical-electrical conversion unit for converting an optical signal into an electric signal, and an electric signal output from the optical-electrical conversion unit are supplied and different threshold values are set for each of 2 n −1. (N is an integer of 2 or more) binary decision circuits,
A clock regenerator that regenerates a clock signal included in the optical signal based on the output signal of the optical-electrical converter, and inputs each output signal of the 2 n -1 binary decision circuits and outputs it. And a format conversion section for converting into a parallel n-bit digital output, wherein the binary decision circuit performs binary decision and outputs the decision result in synchronization with the clock signal reproduced by the clock reproduction section. Optical receiver for soft decision error correction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200392A JP2003018023A (en) | 2001-07-02 | 2001-07-02 | Optical receiver for correction of soft decision error |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001200392A JP2003018023A (en) | 2001-07-02 | 2001-07-02 | Optical receiver for correction of soft decision error |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003018023A true JP2003018023A (en) | 2003-01-17 |
Family
ID=19037522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001200392A Pending JP2003018023A (en) | 2001-07-02 | 2001-07-02 | Optical receiver for correction of soft decision error |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003018023A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005002127A1 (en) * | 2003-06-30 | 2005-01-06 | Mitsubishi Denki Kabushiki Kaisha | Optical reception device and optical reception method |
| JP2016201736A (en) * | 2015-04-13 | 2016-12-01 | 富士通株式会社 | Signal identification circuit, optical receiver using the same, and signal identification method |
-
2001
- 2001-07-02 JP JP2001200392A patent/JP2003018023A/en active Pending
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