JP2003017495A - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the sameInfo
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、配線基板への実装
効率を高め、高密度実装を可能にし、信頼性の高い基板
実装を実現できるチップ状の半導体装置およびその製造
方法に関するものであり、特に半導体ウェハーレベルで
製造し、かつ信頼性の高い半導体装置構造を実現できる
半導体装置およびその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip-like semiconductor device which can be mounted on a wiring board with high efficiency, enables high-density mounting, and realizes highly reliable board mounting, and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device which can be manufactured at a semiconductor wafer level and can realize a highly reliable semiconductor device structure, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、携帯機器の軽量小型化、高密度化
にともない、リード端子を外部端子として有した半導体
パッケージの高密度実装化が進む中、より高密度実装を
図るため、チップ状の半導体装置を電子機器の配線基板
等に実装する技術が開発されている。2. Description of the Related Art In recent years, as the weight and size of portable devices have increased and the density thereof has increased, the density of semiconductor packages having lead terminals as external terminals has increased. A technique for mounting a semiconductor device on a wiring board or the like of an electronic device has been developed.
【０００３】以下、従来の半導体装置について図面を参
照しながら説明する。A conventional semiconductor device will be described below with reference to the drawings.
【０００４】図５は従来の半導体装置を示す図であり、
図５（ａ）は構成斜視図であり、図５（ｂ）は図５
（ａ）のＡ−Ａ１箇所の断面図である。FIG. 5 is a diagram showing a conventional semiconductor device,
5A is a perspective view of the configuration, and FIG. 5B is a perspective view of FIG.
It is sectional drawing of AA1 place of (a).
【０００５】図５に示すように従来の半導体装置は、一
主面上の周辺領域に内部の半導体集積回路素子と接続し
た複数の電極パッド１を有した半導体チップ２と、各電
極パッド１を除く半導体チップ２の主面領域上に形成さ
れた絶縁性の低弾性樹脂よりなる絶縁層３と、半導体チ
ップ２の主面内であって、形成された絶縁層３上に各電
極パッド１と接続した金属導体よりなる配線層４により
再配線接続で２次元配置された複数のコンタクトパッド
５と、それらコンタクトパッド５を除く半導体チップ２
の主面上に形成され、電極パッド１，配線層４を保護し
たソルダーレジストなどの絶縁性樹脂層６と、コンタク
トパッド５上に各々設けられた半田ボールなどの突起電
極７より構成されている。As shown in FIG. 5, the conventional semiconductor device has a semiconductor chip 2 having a plurality of electrode pads 1 connected to internal semiconductor integrated circuit elements in a peripheral region on one main surface, and each electrode pad 1. An insulating layer 3 made of an insulating low-elasticity resin formed on the main surface region of the semiconductor chip 2 other than the above, and each electrode pad 1 on the formed insulating layer 3 in the main surface of the semiconductor chip 2. A plurality of contact pads 5 two-dimensionally arranged by rewiring by the wiring layer 4 made of the connected metal conductors, and the semiconductor chip 2 excluding the contact pads 5
And an insulating resin layer 6 such as a solder resist that protects the electrode pad 1 and the wiring layer 4 and a protruding electrode 7 such as a solder ball provided on each contact pad 5. .
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置において、半導体チップサイズで半導体
装置を構成することができるものの、半導体チップの素
子領域、すなわち能動領域上に再配線することでコンタ
クトパッドを形成するものであり、素子領域に対するダ
メージが懸念されていた。However, in the conventional semiconductor device described above, although the semiconductor device can be formed in the size of the semiconductor chip, the contact pad is formed by rewiring on the element region of the semiconductor chip, that is, the active region. However, damage to the element region has been a concern.
【０００７】また半導体装置を実装基板に搭載する際も
素子領域に対するダメージが懸念されていた。Further, when mounting the semiconductor device on the mounting substrate, there has been a fear of damage to the element region.
【０００８】さらに従来の半導体装置構造では、基板実
装時は電極（突起電極）面を下にして実装するため、実
装後は半導体装置の電極面が隠れてしまい、半導体装置
に対してダイレクトで電気的な検査ができないという問
題もあった。Further, in the conventional semiconductor device structure, since the electrode (projection electrode) surface is mounted downward when mounting on a substrate, the electrode surface of the semiconductor device is hidden after mounting, and the semiconductor device is directly electrically connected to the semiconductor device. There was also a problem that it was not possible to carry out a physical examination.
【０００９】本発明は前記従来の課題を解決するもので
あり、半導体ウェハーレベルで半導体装置を製造でき、
かつ半導体チップサイズの半導体装置を信頼性よく実現
できる半導体装置およびその製造方法を提供することを
目的とする。The present invention is to solve the above-mentioned conventional problems, and it is possible to manufacture a semiconductor device at a semiconductor wafer level,
Moreover, it is an object of the present invention to provide a semiconductor device and a manufacturing method thereof, which can realize a semiconductor device having a semiconductor chip size with high reliability.
【００１０】[0010]
【課題を解決するための手段】前記従来の課題を解決す
るために本発明の半導体装置は、その表面に電極パッド
を有した半導体チップと、前記半導体チップの裏面側に
形成され、前記半導体チップの電極パッドの底部に到達
した穴部と、前記穴部に設けられ、前記電極パッドの底
部と電気的に接続した導体層と、前記導体層と電気的に
接続し、前記半導体チップの裏面領域に絶縁層を介して
形成された導体配線層とよりなる半導体装置である。In order to solve the above-mentioned conventional problems, a semiconductor device of the present invention is a semiconductor chip having an electrode pad on its front surface and a semiconductor chip formed on the back surface side of the semiconductor chip. A hole reaching the bottom of the electrode pad, a conductor layer provided in the hole and electrically connected to the bottom of the electrode pad, and electrically connected to the conductor layer, the back surface region of the semiconductor chip And a conductor wiring layer formed via an insulating layer.
【００１１】そして具体的には、半導体チップの表面側
は絶縁性樹脂で被覆されている半導体装置である。More specifically, in the semiconductor device, the front surface side of the semiconductor chip is covered with an insulating resin.
【００１２】また、半導体チップの裏面側は導体配線層
の一部を除いて、絶縁性樹脂で被覆されている半導体装
置である。Further, the semiconductor device is a semiconductor device in which the back surface side is covered with an insulating resin except for a part of the conductor wiring layer.
【００１３】また、導体配線層は、半導体チップの裏面
領域上でパターン形成され、外部端子用の端子パッドを
有している半導体装置である。Further, the conductor wiring layer is a semiconductor device having a terminal pad for an external terminal, which is patterned on the back surface region of the semiconductor chip.
【００１４】また、端子パッドはエリアアレイ状に配置
されている半導体装置である。The terminal pads are semiconductor devices arranged in an area array.
【００１５】また、電極パッドは半導体チップの周縁部
に設けられている半導体装置である。The electrode pad is a semiconductor device provided on the peripheral portion of the semiconductor chip.
【００１６】また、電極パッドは半導体チップの中央部
に設けられている半導体装置である。The electrode pad is a semiconductor device provided in the central portion of the semiconductor chip.
【００１７】また、穴部に設けられ、電極パッドの底部
と電気的に接続した導体層は、前記穴部に対して導電材
が充填されることで導体層をなしている半導体装置であ
る。In addition, the conductor layer provided in the hole and electrically connected to the bottom of the electrode pad is a semiconductor device in which the hole is filled with a conductive material to form a conductor layer.
【００１８】さらに、穴部は断面において、電極パッド
に向かうにしたがって狭く構成されて略円錐状をなして
いる半導体装置である。Further, in the semiconductor device, the hole has a substantially conical shape in cross section which is narrowed toward the electrode pad.
【００１９】本発明の半導体装置の製造方法は、表面に
電極パッドを有した半導体チップがその面内に複数個形
成された半導体ウェハーに対して、各半導体チップの裏
面側から各電極パッドの底部に到達するよう穴部を形成
する工程と、前記半導体ウェハーの各半導体チップの穴
部に対して、前記電極パッドの底部と電気的に接続した
導体層を形成する工程と、前記導体層に接続させ、前記
半導体ウェハーの各半導体チップの裏面に導体配線層を
形成する工程と、前記半導体ウェハーの各半導体チップ
単位で分割する工程とよりなる半導体装置の製造方法で
ある。According to the method of manufacturing a semiconductor device of the present invention, a semiconductor wafer having a plurality of semiconductor chips each having an electrode pad on its surface is formed on the surface of the semiconductor wafer from the back surface side of each semiconductor chip to the bottom of each electrode pad. Forming a hole so as to reach, a step of forming a conductor layer electrically connected to the bottom of the electrode pad in the hole of each semiconductor chip of the semiconductor wafer, and connecting to the conductor layer And a step of forming a conductor wiring layer on the back surface of each semiconductor chip of the semiconductor wafer, and a step of dividing each semiconductor chip of the semiconductor wafer into units.
【００２０】そして具体的には、半導体ウェハーの各半
導体チップの穴部に対して、電極パッドの底部と電気的
に接続した導体層を形成する工程では、穴部に対して導
電材を充填する半導体装置の製造方法である。More specifically, in the step of forming a conductor layer electrically connected to the bottom of the electrode pad in the hole of each semiconductor chip of the semiconductor wafer, the hole is filled with a conductive material. It is a method of manufacturing a semiconductor device.
【００２１】また、半導体チップの裏面側から各電極パ
ッドの底部に到達するよう穴部を形成する工程では、エ
ッチングにより半導体チップ基材を研削することで穴部
を形成する半導体装置の製造方法である。Further, in the step of forming the holes so as to reach the bottoms of the respective electrode pads from the back surface side of the semiconductor chip, the method of manufacturing a semiconductor device in which the holes are formed by grinding the semiconductor chip base material by etching. is there.
【００２２】また、導体層に接続させ、半導体ウェハー
の各半導体チップの裏面に導体配線層を形成する工程で
は、導体配線層により半導体チップの裏面領域上でパタ
ーン形成するとともに、外部端子用の端子パッドを形成
する半導体装置の製造方法である。In the step of connecting to the conductor layer and forming the conductor wiring layer on the back surface of each semiconductor chip of the semiconductor wafer, a pattern is formed on the back surface region of the semiconductor chip by the conductor wiring layer, and terminals for external terminals are formed. It is a method of manufacturing a semiconductor device in which a pad is formed.
【００２３】また、半導体ウェハーの各半導体チップ単
位で分割する工程の前に、前記半導体ウェハーの表面を
絶縁性樹脂で被覆する工程を有する半導体装置の製造方
法である。The method of manufacturing a semiconductor device further comprises a step of coating the surface of the semiconductor wafer with an insulating resin before the step of dividing the semiconductor wafer into individual semiconductor chips.
【００２４】さらに、導体層に接続させ、半導体ウェハ
ーの各半導体チップの裏面に導体配線層を形成する工程
では、半導体ウェハー裏面上に絶縁層を形成した後、前
記絶縁層上に導体配線層を形成する半導体装置の製造方
法である。Further, in the step of connecting to the conductor layer and forming the conductor wiring layer on the back surface of each semiconductor chip of the semiconductor wafer, after forming the insulation layer on the back surface of the semiconductor wafer, the conductor wiring layer is formed on the insulation layer. It is a method of manufacturing a semiconductor device to be formed.
【００２５】前記構成の通り、本発明の半導体装置は、
半導体チップの裏面側に表面の電極パッドと接続した穴
部を有し、その穴部で電気的な接続の導体層を形成し、
チップ裏面側で再配線することで半導体チップの素子領
域に影響のない配線パターンをチップ裏面側に有してい
るものである。したがって、本発明の半導体装置を実装
基板に搭載する際には、素子領域に対するダメージの心
配がなくなる。As described above, the semiconductor device of the present invention is
The semiconductor chip has a hole on the back surface side connected to the electrode pad on the front surface, and a conductive layer for electrical connection is formed in the hole,
By rewiring on the back side of the chip, a wiring pattern that does not affect the element region of the semiconductor chip is provided on the back side of the chip. Therefore, when the semiconductor device of the present invention is mounted on the mounting substrate, there is no fear of damage to the element region.
【００２６】また本発明の半導体装置の製造方法におい
ては、半導体ウェハー状態で各半導体チップの裏面側に
再配線でパターン形成するため、パターン形成時の素子
領域へのダメージを防止できるものである。Further, in the method of manufacturing a semiconductor device of the present invention, since the pattern is formed by rewiring on the back surface side of each semiconductor chip in a semiconductor wafer state, damage to the element region during pattern formation can be prevented.
【００２７】[0027]
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について、図面を参照しなが
ら説明する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a semiconductor device and a method of manufacturing the same according to the present invention will be described below with reference to the drawings.
【００２８】まず本実施形態の半導体装置について説明
する。First, the semiconductor device of this embodiment will be described.
【００２９】図１は本実施形態の半導体装置を示す図で
ある。図１において、図１（ａ）は平面図であり、図１
（ｂ）は底面図、図１（ｃ）は図１（ｂ）でのＢ−Ｂ１
箇所の断面図である。FIG. 1 is a diagram showing a semiconductor device of this embodiment. In FIG. 1, FIG. 1A is a plan view.
1B is a bottom view, and FIG. 1C is B-B1 in FIG. 1B.
It is sectional drawing of a location.
【００３０】図１に示すように、本実施形態の半導体装
置としては、リアルチップサイズパッケージ（ＲＣＳ
Ｐ）であり、表面に複数の素子と電極パッド８とを有し
た半導体チップ９と、その半導体チップ９の裏面側に形
成され、半導体チップの電極パッド８の底部に到達した
貫通しない穴部１０と、穴部１０に設けられ、チップの
電極パッド８の底部と電気的に接続した導体層１１と、
その導体層１１と電気的に接続し、半導体チップ９の裏
面領域に絶縁層（図示せず）を介して形成された導体配
線層１２とよりなる半導体装置である。そして導体配線
層１２は、半導体チップの裏面領域上でパターン形成さ
れ、外部端子用の端子パッド１３を有しているものであ
る。また穴部１０に設けられた導体層１１は、その穴部
１０に対して導電材が充填されて導体層を形成している
ものであるが、穴部１０の壁面にメッキにより導体層を
形成してもよい。そして穴部１０は断面において、電極
パッド８に向かうにしたがって狭く構成されて略円錐状
をなしているものであり、これは穴部１０の形成をエッ
チングにより行った形状があらわれているものである。
なお、本実施形態の半導体装置では半導体チップ９の裏
面の導体配線層１２は絶縁層を介して形成されているの
で、各電極パッド８と接続した導体配線層１２どうしの
短絡を防止し、また基板実装時の半田クリームによる短
絡を防止するものである。As shown in FIG. 1, the semiconductor device of this embodiment is a real chip size package (RCS).
P), a semiconductor chip 9 having a plurality of elements and electrode pads 8 on the front surface, and a non-penetrating hole 10 formed on the back surface side of the semiconductor chip 9 and reaching the bottom of the electrode pad 8 of the semiconductor chip. And a conductor layer 11 provided in the hole 10 and electrically connected to the bottom of the electrode pad 8 of the chip,
The semiconductor device includes a conductor wiring layer 12 electrically connected to the conductor layer 11 and formed in the back surface region of the semiconductor chip 9 via an insulating layer (not shown). The conductor wiring layer 12 is patterned on the back surface region of the semiconductor chip and has terminal pads 13 for external terminals. The conductor layer 11 provided in the hole 10 is formed by filling the hole 10 with a conductive material to form a conductor layer. The conductor layer is formed on the wall surface of the hole 10 by plating. You may. The cross section of the hole 10 is narrower toward the electrode pad 8 and has a substantially conical shape. This shows the shape of the hole 10 formed by etching. .
In the semiconductor device of this embodiment, since the conductor wiring layer 12 on the back surface of the semiconductor chip 9 is formed via the insulating layer, a short circuit between the conductor wiring layers 12 connected to the electrode pads 8 is prevented, and This is to prevent a short circuit due to solder cream when mounting on a board.
【００３１】また本実施形態の半導体装置では、図示す
るように端子パッド１３はエリアアレイ状に配置されて
いるものであり、表面の電極パッド８を穴部１０を通し
て裏面に引き回して、再配線しているものである。In the semiconductor device of this embodiment, the terminal pads 13 are arranged in an area array as shown in the drawing, and the electrode pads 8 on the front surface are routed to the back surface through the holes 10 for rewiring. It is what
【００３２】本実施形態では表面の電極パッド８がチッ
プの周縁部に形成されたロジック系の半導体チップを用
いて半導体装置を構成しているが、電極パッドが半導体
チップの中央部に設けられているメモリー系チップであ
ってもよい。In this embodiment, the semiconductor device is constructed by using the logic type semiconductor chip in which the surface electrode pad 8 is formed on the peripheral portion of the chip, but the electrode pad is provided in the central portion of the semiconductor chip. It may be a memory-based chip.
【００３３】次に図２は本実施形態の半導体装置に対し
て、保護パッケージング手段を施した構成を示す半導体
装置の断面図であり、基本構成は図１に示した構成と同
様である。Next, FIG. 2 is a sectional view of a semiconductor device showing a structure in which protective packaging means is applied to the semiconductor device of this embodiment, and the basic structure is the same as the structure shown in FIG.
【００３４】図２に示す半導体装置は、半導体チップ９
の表面の電極パッド８を被覆するように絶縁性樹脂１４
を形成しているものである。そしてさらに半導体チップ
９の裏面側に対しても導体配線層１２の一部、すなわち
端子パッド１３を除いて、絶縁性樹脂１４で被覆してい
るものである。また基板実装のために、端子パッド１３
上に半田ボールなどのボール電極１５を形成した構造で
ある。なお、半導体チップ９の表面側を絶縁性樹脂１４
で被覆する際、実装後の電気的検査のために電極パッド
８の部分を開口させてチップ表面のみを被覆してもよ
い。The semiconductor device shown in FIG. 2 has a semiconductor chip 9
Of the insulating resin 14 so as to cover the electrode pad 8 on the surface of the
Is formed. Further, the back surface side of the semiconductor chip 9 is also covered with the insulating resin 14 except for a part of the conductor wiring layer 12, that is, the terminal pad 13. In addition, for mounting on the board, the terminal pad 13
This is a structure in which a ball electrode 15 such as a solder ball is formed on top. The surface of the semiconductor chip 9 is covered with the insulating resin 14
When covering with, the electrode pad 8 may be opened to cover only the chip surface for electrical inspection after mounting.
【００３５】図２に示す半導体装置は基板実装時の外部
から印加される衝撃を防止し、基板実装に適した構造で
ある。The semiconductor device shown in FIG. 2 has a structure suitable for mounting on a substrate, which prevents an impact applied from the outside during mounting on the substrate.
【００３６】以上、本実施形態の半導体装置では、半導
体チップ９の裏面側に表面の電極パッド８と接続した穴
部１０を有し、その穴部１０で電気的な接続の導体配線
層１２を形成し、チップ裏面側で再配線することで半導
体チップ９の素子領域に影響のない配線パターンをチッ
プ裏面側に設けているものであり、半導体装置を実装基
板に搭載する際には、素子領域に対するダメージの心配
がなくなる。また本実施形態の半導体装置は基板実装後
であっても、表面側の電極パッド８を露出させておくこ
とにより、基板実装した後、半導体装置に対してダイレ
クトで探針を接触させて電気的な検査が可能である。As described above, in the semiconductor device of this embodiment, the semiconductor chip 9 has the hole portion 10 on the back surface side connected to the electrode pad 8 on the front surface, and the conductor wiring layer 12 for electrical connection is formed in the hole portion 10. A wiring pattern that does not affect the element region of the semiconductor chip 9 is provided on the chip rear surface side by forming and rewiring on the chip rear surface side. When mounting the semiconductor device on the mounting substrate, the element region is not formed. No more worrying about damage to. Further, in the semiconductor device of this embodiment, the electrode pads 8 on the front surface side are exposed even after mounting on the substrate, so that after mounting on the substrate, the probe is brought into direct contact with the semiconductor device to electrically connect the semiconductor device. Various inspections are possible.
【００３７】次に本実施形態の半導体装置の製造方法に
ついて図面を参照しながら説明する。図３は本実施形態
の半導体装置の製造方法を示す主要な工程の断面図であ
る。Next, a method of manufacturing the semiconductor device of this embodiment will be described with reference to the drawings. 3A to 3C are cross-sectional views of main steps showing the method for manufacturing the semiconductor device of this embodiment.
【００３８】まず図３（ａ）に示すように、表面に電極
パッド８を有した半導体チップ９がその面内に複数個形
成された半導体ウェハー１６を用意する。First, as shown in FIG. 3A, a semiconductor wafer 16 having a plurality of semiconductor chips 9 each having an electrode pad 8 formed on the surface thereof is prepared.
【００３９】そして図３（ｂ）に示すように、半導体ウ
ェハー１６に対して、各半導体チップ９の裏面側から各
電極パッド８の底部に到達するよう穴部１０をエッチン
グでチップ基材を研削して形成する。この工程ではエッ
チングの他、マイクロドリルを用いて穴部１０を形成し
てもよいが、電極パッド８の底部が確実に穴部１０内に
露出するように形成し、貫通しないようにする。また、
半導体ウェハー１６の裏面側からの電極パッド８の認識
は赤外線認識により可能である。そして各半導体チップ
９の穴部１０に対して、電極パッド８の底部と電気的に
接続した導体層１１を形成する。本実施形態では穴部１
０に対して導電材を充填することにより導体層１１を形
成し、充填ビア構造を形成しているが、穴部１０の壁面
にメッキにより導体層を形成し、スルーホール形式にし
てもよい。Then, as shown in FIG. 3B, with respect to the semiconductor wafer 16, the hole 10 is etched from the back surface side of each semiconductor chip 9 to the bottom of each electrode pad 8 to grind the chip base material. To form. In this step, in addition to etching, the hole 10 may be formed by using a micro drill, but the bottom of the electrode pad 8 is formed so as to be surely exposed in the hole 10 so as not to penetrate. Also,
The recognition of the electrode pad 8 from the back surface side of the semiconductor wafer 16 is possible by infrared recognition. Then, the conductor layer 11 electrically connected to the bottom of the electrode pad 8 is formed in the hole 10 of each semiconductor chip 9. In this embodiment, the hole 1
The conductor layer 11 is formed by filling 0 with a conductive material to form a filled via structure. However, a conductor layer may be formed on the wall surface of the hole 10 by plating to form a through hole.
【００４０】次に図３（ｃ）に示すように、各半導体チ
ップ９の穴部１０の導体層１１に接続させ、各半導体チ
ップ９の裏面に導体配線層１２をチップ裏面領域内でパ
ターン形成するとともに、導体配線層１２の端部に端子
パッド１３を形成する。またこの工程において、半導体
チップ９の裏面に導体配線層を引き回して形成する前
に、半導体ウェハー１６裏面上に絶縁層を形成し、その
形成した絶縁層上に導体配線層１２を形成するものであ
る。これにより導体配線層１２どうしの独立したパター
ンを形成し、短絡を防止できる。Next, as shown in FIG. 3C, the conductor wiring layer 12 is connected to the conductor layer 11 of the hole 10 of each semiconductor chip 9, and the conductor wiring layer 12 is patterned on the back surface of each semiconductor chip 9 in the chip back surface region. At the same time, the terminal pad 13 is formed at the end of the conductor wiring layer 12. Further, in this step, an insulating layer is formed on the back surface of the semiconductor wafer 16 and the conductor wiring layer 12 is formed on the formed insulating layer before the conductive wiring layer is formed on the back surface of the semiconductor chip 9. is there. As a result, an independent pattern of the conductor wiring layers 12 can be formed and a short circuit can be prevented.
【００４１】次に図３（ｄ）に示すように、導体配線層
によりチップ裏面に配線パターンを再配線した半導体ウ
ェハーに対して、各半導体チップ単位でダイシングによ
り分割することにより、半導体チップ９の裏面側に表面
の電極パッド８と接続した穴部１０を有し、その穴部１
０で電気的な接続の導体配線層１２が形成され、チップ
裏面側で再配線された配線パターンを有した半導体装置
の個片を得るものである。なお、このチップ分割工程の
前に、半導体ウェハーの表面、裏面の各必要領域を絶縁
性樹脂で被覆する工程を設けてパッケージングしてもよ
い。Next, as shown in FIG. 3D, the semiconductor wafer in which the wiring pattern is re-routed on the back surface of the chip by the conductor wiring layer is divided into individual semiconductor chips by dicing, whereby the semiconductor chips 9 are formed. A hole portion 10 connected to the front surface electrode pad 8 is provided on the back surface side, and the hole portion 1
A conductor wiring layer 12 for electrical connection is formed at 0, and an individual semiconductor device having a wiring pattern re-routed on the back surface side of the chip is obtained. Before the chip dividing step, a packaging process may be performed in which a necessary step on the front surface and the back surface of the semiconductor wafer is covered with an insulating resin.
【００４２】次に本実施形態の半導体装置の別の形態に
ついて説明する。図４は本実施形態の半導体装置を示す
図であり、図４（ａ）は平面図であり、図４（ｂ）は底
面図、図４（ｃ）は図４（ｂ）でのＣ−Ｃ１箇所の断面
図である。Next, another mode of the semiconductor device of this embodiment will be described. 4A and 4B are views showing the semiconductor device of the present embodiment, FIG. 4A is a plan view, FIG. 4B is a bottom view, and FIG. 4C is C- in FIG. 4B. It is sectional drawing of C1 location.
【００４３】図４に示すように本実施形態の半導体装置
は図１に示した半導体装置の構成と同様であるが、半導
体チップとしてチップ表面の中央領域に電極パッドが列
をなして設けられたメモリーチップを用いたものであ
り、表面に電極パッド８を有した半導体チップ９と、そ
の半導体チップ９の裏面側に形成され、半導体チップの
電極パッド８の底部に到達した貫通しない穴部１０と、
穴部１０に設けられ、チップの電極パッド８の底部と電
気的に接続した導体層１１と、その導体層１１と電気的
に接続し、半導体チップ９の裏面領域に絶縁層（図示せ
ず）を介して形成された導体配線層１２とよりなる半導
体装置である。そして導体配線層１２は、半導体チップ
の裏面領域上でパターン形成され、外部端子用の端子パ
ッド１３を有しているものである。そして端子パッド１
３はエリアアレイ状に配置されているものであり、表面
の電極パッド８を穴部１０を通して裏面に引き回して、
再配線しているものである。As shown in FIG. 4, the semiconductor device of this embodiment has the same structure as that of the semiconductor device shown in FIG. 1, but electrode pads are provided in rows in the central region of the chip surface as a semiconductor chip. A memory chip is used, and a semiconductor chip 9 having an electrode pad 8 on the front surface, and a non-penetrating hole 10 formed on the back surface side of the semiconductor chip 9 and reaching the bottom of the electrode pad 8 of the semiconductor chip ,
A conductor layer 11 provided in the hole 10 and electrically connected to the bottom of the electrode pad 8 of the chip, and an insulating layer (not shown) electrically connected to the conductor layer 11 and in the back surface region of the semiconductor chip 9. It is a semiconductor device including the conductor wiring layer 12 formed through. The conductor wiring layer 12 is patterned on the back surface region of the semiconductor chip and has terminal pads 13 for external terminals. And terminal pad 1
3 are arranged in an area array, and the electrode pads 8 on the front surface are drawn to the back surface through the holes 10,
It is rewiring.
【００４４】以上、本実施形態の半導体装置は、半導体
チップの裏面側に表面の電極パッドと接続したテーパー
状の穴部を有し、その穴部で電気的な接続の導体配線層
を形成し、チップ裏面側で再配線することで半導体チッ
プの素子領域に影響のない配線パターンをチップ裏面側
に設けているものであり、半導体装置を実装基板に搭載
する際にも素子領域に対するダメージの心配がない半導
体装置である。As described above, the semiconductor device of this embodiment has the tapered hole portion connected to the front surface electrode pad on the back surface side of the semiconductor chip, and the conductor wiring layer for electrical connection is formed in the hole portion. The wiring pattern that does not affect the element area of the semiconductor chip is provided on the back surface side of the chip by rewiring on the back surface side of the chip, and there is concern about damage to the element area when mounting the semiconductor device on the mounting board. There is no semiconductor device.
【００４５】[0045]
【発明の効果】本発明の半導体装置は、半導体チップの
裏面側に表面の電極パッドと接続した穴部を有し、その
穴部で電気的な接続の導体層を形成し、チップ裏面側で
再配線することで半導体チップの素子領域に影響のない
配線パターンをチップ裏面側に有しているものである。
したがって、本発明の半導体装置を実装基板に搭載する
際には、素子領域に対するダメージを防止して実装でき
るものである。The semiconductor device of the present invention has a hole portion connected to the electrode pad on the front surface on the back surface side of the semiconductor chip, and the conductive layer for electrical connection is formed in the hole portion, and the back surface side of the chip is formed. The rewiring has a wiring pattern on the back surface of the chip that does not affect the element region of the semiconductor chip.
Therefore, when the semiconductor device of the present invention is mounted on the mounting substrate, the element region can be prevented from being damaged and mounted.
【００４６】また本発明の半導体装置の製造方法におい
ては、半導体ウェハー状態で各半導体チップの裏面側に
再配線でパターン形成するため、パターン形成時の素子
領域へのダメージを防止できるものである。Further, in the method of manufacturing a semiconductor device of the present invention, since the pattern is formed by rewiring on the back surface side of each semiconductor chip in a semiconductor wafer state, damage to the element region at the time of pattern formation can be prevented.
【図１】本発明の一実施形態の半導体装置を示す図FIG. 1 is a diagram showing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施形態の半導体装置を示す断面図FIG. 2 is a sectional view showing a semiconductor device according to an embodiment of the present invention.
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図FIG. 3 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図４】本発明の一実施形態の半導体装置を示す図FIG. 4 is a diagram showing a semiconductor device according to an embodiment of the present invention.
【図５】従来の半導体装置を示す図FIG. 5 is a diagram showing a conventional semiconductor device.
１ 電極パッド ２ 半導体チップ ３ 絶縁層 ４ 配線層 ５ コンタクトパッド ６ 絶縁性樹脂層 ７ 突起電極 ８ 電極パッド ９ 半導体チップ １０ 穴部 １１ 導体層 １２ 導体配線層 １３ 端子パッド １４ 絶縁性樹脂 １５ ボール電極 １６ 半導体ウェハー 1 electrode pad 2 semiconductor chips 3 insulating layers 4 wiring layers 5 contact pads 6 Insulating resin layer 7 protruding electrode 8 electrode pads 9 Semiconductor chips 10 holes 11 Conductor layer 12 conductor wiring layer 13 terminal pads 14 Insulating resin 15 ball electrode 16 Semiconductor wafer
Claims (15)
ップと、 前記半導体チップの裏面側に形成され、前記半導体チッ
プの電極パッドの底部に到達した穴部と、 前記穴部に設けられ、前記電極パッドの底部と電気的に
接続した導体層と、 前記導体層と電気的に接続し、前記半導体チップの裏面
領域に絶縁層を介して形成された導体配線層とよりなる
ことを特徴とする半導体装置。1. A semiconductor chip having an electrode pad on its front surface, a hole portion formed on the back surface side of the semiconductor chip and reaching a bottom portion of the electrode pad of the semiconductor chip, the hole portion provided in the hole portion, And a conductor wiring layer electrically connected to the bottom of the electrode pad, and a conductor wiring layer electrically connected to the conductor layer and formed in the back surface region of the semiconductor chip via an insulating layer. Semiconductor device.
覆されていることを特徴とする請求項１に記載の半導体
装置。2. The semiconductor device according to claim 1, wherein the surface side of the semiconductor chip is covered with an insulating resin.
部を除いて、絶縁性樹脂で被覆されていることを特徴と
する請求項１に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the back surface side of the semiconductor chip is covered with an insulating resin except for a part of the conductor wiring layer.
上でパターン形成され、外部端子用の端子パッドを有し
ていることを特徴とする請求項１に記載の半導体装置。4. The semiconductor device according to claim 1, wherein the conductor wiring layer is patterned on the back surface region of the semiconductor chip and has terminal pads for external terminals.
ていることを特徴とする請求項４に記載の半導体装置。5. The semiconductor device according to claim 4, wherein the terminal pads are arranged in an area array.
けられていることを特徴とする請求項１に記載の半導体
装置。6. The semiconductor device according to claim 1, wherein the electrode pad is provided on a peripheral portion of the semiconductor chip.
けられていることを特徴とする請求項１に記載の半導体
装置。7. The semiconductor device according to claim 1, wherein the electrode pad is provided in a central portion of the semiconductor chip.
気的に接続した導体層は、前記穴部に対して導電材が充
填されることで導体層をなしていることを特徴とする請
求項１に記載の半導体装置。8. The conductor layer provided in the hole and electrically connected to the bottom of the electrode pad forms a conductor layer by filling the hole with a conductive material. The semiconductor device according to claim 1.
うにしたがって狭く構成されて略円錐状をなしているこ
とを特徴とする請求項１に記載の半導体装置。9. The semiconductor device according to claim 1, wherein the hole portion has a cross section that is narrower toward the electrode pad and has a substantially conical shape.
プがその面内に複数個形成された半導体ウェハーに対し
て、各半導体チップの裏面側から各電極パッドの底部に
到達するよう穴部を形成する工程と、 前記半導体ウェハーの各半導体チップの穴部に対して、
前記電極パッドの底部と電気的に接続した導体層を形成
する工程と、 前記導体層に接続させ、前記半導体ウェハーの各半導体
チップの裏面に導体配線層を形成する工程と、 前記半導体ウェハーの各半導体チップ単位で分割する工
程とよりなることを特徴とする半導体装置の製造方法。10. A semiconductor wafer having a plurality of semiconductor chips each having an electrode pad on its surface is formed with a hole so as to reach the bottom of each electrode pad from the back surface side of each semiconductor chip. And the hole of each semiconductor chip of the semiconductor wafer,
Forming a conductor layer electrically connected to the bottom of the electrode pad; connecting to the conductor layer, forming a conductor wiring layer on the back surface of each semiconductor chip of the semiconductor wafer; and each of the semiconductor wafers. A method of manufacturing a semiconductor device, comprising the step of dividing into semiconductor chips.
部に対して、電極パッドの底部と電気的に接続した導体
層を形成する工程では、穴部に対して導電材を充填する
ことを特徴とする請求項１０に記載の半導体装置の製造
方法。11. A step of forming a conductor layer electrically connected to a bottom portion of an electrode pad in a hole portion of each semiconductor chip of a semiconductor wafer, wherein the hole portion is filled with a conductive material. The method of manufacturing a semiconductor device according to claim 10.
ドの底部に到達するよう穴部を形成する工程では、エッ
チングにより半導体チップ基材を研削することで穴部を
形成することを特徴とする請求項１０に記載の半導体装
置の製造方法。12. The step of forming a hole so as to reach the bottom of each electrode pad from the back surface side of the semiconductor chip, the hole is formed by grinding the semiconductor chip base material by etching. Item 11. A method for manufacturing a semiconductor device according to item 10.
各半導体チップの裏面に導体配線層を形成する工程で
は、導体配線層により半導体チップの裏面領域上でパタ
ーン形成するとともに、外部端子用の端子パッドを形成
することを特徴とする請求項１０に記載の半導体装置の
製造方法。13. A step of connecting to a conductor layer and forming a conductor wiring layer on the back surface of each semiconductor chip of a semiconductor wafer, while patterning on the back surface region of the semiconductor chip by the conductor wiring layer, and a terminal for an external terminal. The method for manufacturing a semiconductor device according to claim 10, wherein a pad is formed.
で分割する工程の前に、前記半導体ウェハーの表面を絶
縁性樹脂で被覆する工程を有することを特徴とする請求
項１０に記載の半導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 10, further comprising a step of coating the surface of the semiconductor wafer with an insulating resin before the step of dividing the semiconductor wafer into individual semiconductor chips. Method.
各半導体チップの裏面に導体配線層を形成する工程で
は、半導体ウェハー裏面上に絶縁層を形成した後、前記
絶縁層上に導体配線層を形成することを特徴とする請求
項１０に記載の半導体装置の製造方法。15. In the step of connecting to a conductor layer and forming a conductor wiring layer on the back surface of each semiconductor chip of a semiconductor wafer, after forming an insulation layer on the back surface of the semiconductor wafer, the conductor wiring layer is formed on the insulation layer. The method for manufacturing a semiconductor device according to claim 10, wherein the semiconductor device is formed.
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