JP2003015909A - オンボードデバッグシステムおよびオンボードデバッグ方法 - Google Patents

Abstract

(57)【要約】 【課題】 実行するプログラムの各ステップのアドレス
と予め定められた複数のアドレスとを比較して、アドレ
スの一致を示す信号によってデバッグを行う。 【解決手段】 マイクロコンピュータ２’によりプログ
ラムを実行中のアドレスは、実行情報７として比較器１
５において予め設定されたアドレスと比較される。予め
設定されたアドレスと一致すると、予め設定されたどの
アドレスと一致したかを示す一致信号であるＩＤ情報１
６を生成しリアルタイムに出力する。処理の順でトレー
スメモリ１１に記録されるＩＤ情報１６に基づき、各Ｉ
Ｄ情報に対応するデータベースの設定情報によりトレー
ス解析を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータにおいて動作するプログラムのデバッグ，評価，解
析を限られたテスト端子から行うオンボードデバッグシ
ステムおよびオンボードデバッグ方法に関するものであ
る。

【０００２】

【従来の技術】昨今、組込み型マイクロコンピュータの
製品開発におけるデバッグ手法は、従来型のインサーキ
ットエミュレータから、オンボードデバッグに移行しつ
つある。これは、マイクロコンピュータの動作周波数が
高く高速となることでインサーキットエミュレータの速
度追従が厳しくなったことと、高密度実装によるプロー
ビングが困難であるという課題が上げられるからであ
る。

【０００３】オンボードデバッグとは、製品に搭載する
マイクロコンピュータのシリコンチップに最小限のデバ
ッグ機能を実装して、最小限の外部端子によってインタ
ーフェースをとりパーソナルコンピュータ（以下、パソ
コンという）から内部の状態を調べたり、プログラムの
変更を行ったりするデバッグ装置あるいは方法である。

【０００４】このプログラムのデバッグ，評価，解析を
行う上で、欠かせない機能にトレース機能がある。これ
は、プログラム実行履歴を確認する機能であり、この機
能を実現するためにはメモリアクセスに必要なアドレス
バスとデータバス、さらには制御信号が必要となる。３
２ビットのマイクロコンピュータの場合、アドレス３２
本、データ３２本、制御信号を含めると最低６６本の信
号線が必要となる。これはトレース機能を実現するため
に必要であるが、マイクロコンピュータを組み込んだ最
終のセットには不要であるため、限りなく少ない端子で
実現する手法が提供されている。少ない端子によりトレ
ースを実現する手段として、例えば、分岐トレースが使
われている。

【０００５】ここで、従来例の具体的なオンボードデバ
ッグシステムおよびオンボードデバッグ方法について図
４から図６を用いて説明する。

【０００６】図４はオンボードデバッグシステムの概略
構成を示すブロック図である。図４において、１は最終
セットの製品となるターゲットシステム、２はマイクロ
コンピュータ、３はＣＰＵ、４は応用ソフトウエア（プ
ログラム）を格納するプログラムメモリ、５はプログラ
ムメモリ４をアクセスするアドレスバス、６はプログラ
ムメモリ４のデータバス、７はＣＰＵ３が実際に実行し
たアドレスおよび処理したデータを示す実行情報、８は
実行情報７のアドレスを圧縮して少ない外部端子から出
力できるデータに圧縮するアドレス圧縮部、９はターゲ
ットシステム１のプログラムのデバッグ，評価，解析を
行うオンボードデバッグ装置、１０はマイクロコンピュ
ータ２内のアドレス圧縮部８の出力端子からオンボード
デバッグ装置９に伝送される圧縮データ、１１は圧縮デ
ータ１０をマイクロコンピュータ２のクロックで毎サイ
クル記録するトレースメモリ、１２はトレースメモリ１
１に記録されたデータを読み出して伸張し解析するデバ
ッガである。

【０００７】前述の実行情報７，アドレス圧縮部８，圧
縮データ１０は最終セットでは不要となるが、プログラ
ムのデバッグ，評価，解析の段階で必要となるため、最
小限の資源で実現する手法が提供されている。

【０００８】また、図５はプログラムメモリに格納され
ているプログラムの一例であり、その処理の流れを示す
図である。図５において、Ｓ１はプログラムのメイン処
理、Ｓ２はプログラムの割り込み処理、Ｓ３は転送命令
または演算命令である第１処理、Ｓ４は間接分岐命令で
ある第１分岐、Ｓ５は転送命令または演算命令である第
２処理、Ｓ６は転送命令または演算命令である第３処
理、Ｓ７は間接分岐命令である第２分岐、Ｓ８は転送命
令または演算命令である第４処理、Ｓ９は転送命令また
は演算命令である第５処理、Ｓ１０は間接分岐命令であ
る第３分岐、Ｓ１１は転送命令または演算命令である第
６処理、Ｓ１２は転送命令または演算命令である第７処
理、Ｓ１３は割り込みから復帰する命令である。

【０００９】図６はトレース解析を説明する図であり、
図６において、２１は実際のプログラムの流れ、２２は
アドレス圧縮部８から出力される圧縮データ１０、２３
はトレースメモリ１１に記録された圧縮データを伸張し
実際のアドレスを解析するトレース解析である。また、
２４〜２９は処理の流れとして図５の矢印により示す処
理である第１〜第６ステップである。

【００１０】この図６を参照しながら図５に示すプログ
ラムを実行した時の実際のプログラムの流れと、図４の
トレースメモリ１１に記録される圧縮データ１０、およ
びトレース解析の方法を説明する。

【００１１】いま、図５においてメイン処理Ｓ１からス
タートして、第１処理Ｓ３を実行したとき、まず基点と
なるアドレスが必要となる。そのためフルアドレスを数
回に分けてトレースメモリ１１へ出力する。次の第１分
岐Ｓ４を実行するとき分岐不成立であれば第２処理Ｓ５
へ進む。この場合は圧縮データ１０としてアドレスは出
力されない。

【００１２】また、前述の第１分岐Ｓ４が成立すると第
２分岐Ｓ７へジャンプしてアドレスが大きく変化する。
間接分岐の場合、第１分岐Ｓ４のアドレスとの差分だけ
圧縮データ１０として出力される。もし分岐が絶対分岐
命令であれば、ソースコードから飛び先が計算できるた
めアドレスは出力されない。さらに第２分岐Ｓ７の間接
分岐が成立した場合、第５処理Ｓ９にジャンプするが、
このとき割り込み処理Ｓ２が発生した場合、アドレスが
大きく変化する。予期せぬアドレスの変化であるため、
基点を再設定する必要があるために第３分岐Ｓ１０のフ
ルアドレスが数回に分けてトレースメモリ１１へ出力さ
れる。

【００１３】第３分岐Ｓ１０が分岐不成立の場合、第６
処理Ｓ１１へ進む。分岐不成立の場合、アドレスは順序
良くインクリメントされるためアドレスは出力する必要
はない。次のメインへ戻る命令Ｓ１３を実行する時は大
きくアドレスに変化が生じるためアドレスが出力され
る。

【００１４】なお、実際の圧縮データ１０は、マイクロ
コンピュータ２の動作クロックと同じ速度で外部出力さ
れる。

【００１５】上述したプログラムの流れにおいて、図６
に示すような工程でトレース解析が行われる。第１ステ
ップ２４では、第１処理のフルアドレスが圧縮された状
態で出力される。これは、フルアドレス情報を取り込む
ことで以降のプログラムアドレスの演算の基点とするた
めである。第２ステップ２５は第１分岐であるが、前記
第１ステップ２４の第１処理で基点アドレスが解ってい
るため、第２ステップ２５のアドレスはマイクロコンピ
ュータ２のプログラムカウンタのインクリメンタの分だ
けの変化であることが計算でわかる。したがって、第１
分岐のアドレスは出力されない。

【００１６】第１分岐が成立し第２分岐へ分岐が発生す
るとプログラムカウンタのインクリメンタの分だけ変化
する訳ではなく、飛び先である第２分岐のアドレスとし
て第２ステップ２５の第１分岐のアドレスとの差分を圧
縮データとして出力する。このとき絶対分岐であるとき
飛び先は、ソースコードから読み出すことができるため
アドレスの出力はされない。

【００１７】割り込み処理の発生した第４ステップ２７
の第３分岐は、割り込み処理の先頭アドレスである。割
り込みが発生した場合、予期せぬアドレスの変化が伴う
ために、フルアドレスが圧縮された状態で出力され改め
てアドレスの基点の再設定をする。第５ステップ２８の
第６処理は分岐を伴わない転送命令または演算命令であ
る。これは分岐不成立の場合と同様にアドレスは順序良
くインクリメントされるため、アドレスは出力する必要
はない。

【００１８】第６ステップ２９は割り込み処理が終了し
て、再びメイン処理に戻る状態である。この場合もアド
レスは予期せぬアドレスの変化であるため、基点を再設
定するため第５処理のフルアドレスが数回に分けてトレ
ースメモリ１１へ出力される。

【００１９】また、デバッガ１２は、トレースメモリ１
１からの基点アドレスを知り、その差分を計算すること
によって伸張し解析している。

【００２０】

【発明が解決しようとする課題】しかしながら、従来の
分岐トレースの課題は、マイクロコンピュータの動作周
波数が高く高速になれば、外部デバイスで構成されるト
レースメモリに圧縮データを伝送することが困難となる
ことから、マイクロコンピュータのクロックを分周して
伝送クロックを遅くして使用し、圧縮データのバンド幅
を増やすことにより実現しなければならず、また、連続
的に分岐が発生すると外部に分岐アドレスを多く出力し
なければならないために、シリコンチップ内部に備えた
トレースデータを蓄積しておく一時バッファがオーバフ
ローするという問題があった。

【００２１】本発明は、前記従来技術の問題を解決する
ことに指向するものであり、実行するプログラムの各ス
テップのアドレスと予め定められた複数のアドレスとを
比較して、アドレスの一致を示す信号によってデバッグ
を行うオンボードデバッグシステムおよびオンボードデ
バッグ方法を提供することを目的とする。

【００２２】

【課題を解決するための手段】この目的を達成するため
に、本発明に係るオンボードデバッグシステムおよびオ
ンボードデバッグ方法におけるオンボードデバッグシス
テムは、プログラムを実行する手段と、実行するプログ
ラムの各アドレスと予め定められた複数のアドレスとを
比較し、両者が一致した時に設定されたどのアドレスが
一致したかを示す一致信号を生成する手段と、一致信号
によってデバッグを行う手段とを備えたことを特徴とす
る。

【００２３】また、オンボードデバッグ方法は、プログ
ラムを実行するステップと、実行するプログラムの各ス
テップのアドレスと予め定められた複数のアドレスとを
比較するステップと、両者が一致した時に設定されたど
のアドレスが一致したかを示す一致信号を生成するステ
ップと、一致信号によってデバッグを行うステップとを
有することを特徴とする。

【００２４】前記構成のシステムおよび方法によれば、
実行するプログラムにおいてアドレスやデータのリード
ライト条件に基づくイベントとして予め設定し、そのイ
ベントを符号化したＩＤ情報（一致信号）のみを出力し
トレースメモリに記録してトレース解析を実現すること
ができる。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明にお
ける実施の形態を詳細に説明する。

【００２６】図１は本発明の実施の形態におけるオンボ
ードデバッグシステムの概略構成を示すブロック図であ
る。ここで、前記従来例を示す図４において説明した構
成部材に対応し実質的に同等の機能を有するものには同
一の符号を付してこれを示す。

【００２７】図１において、１はターゲットシステム、
２’はマイクロコンピュータ、３はＣＰＵ、４はプログ
ラムメモリ、５はアドレスバス、６はデータバス、７は
実行情報、９’はターゲットシステムで実行されるプロ
グラムのデバッグ，評価，解析を行うオンボードデバッ
グ装置、１１は後述するＩＤ情報をマイクロコンピュー
タ２’のクロックで毎サイクル記録するトレースメモ
リ、１２はトレースメモリ１１に記録されたデータ（Ｉ
Ｄ情報）を読み出して伸張し解析するデバッガ、１５
は、複数の実行情報７のアドレスを比較して一致したと
き、予め設定されたいずれのアドレスであるかを示す符
号化されたＩＤ情報を生成する比較器、１６はマイクロ
コンピュー２’内の比較器１５の出力端子から出力され
オンボードデバッグ装置９’に伝送するＩＤ情報であ
る。

【００２８】実行情報７，比較器１５，ＩＤ情報１６は
最終セットの製品では不要となるが、ターゲットシステ
ム１において実行されるプログラムのデバッグ，評価，
解析の段階で必要となるため、最小限の資源で実現す
る。

【００２９】また、図２はプログラムメモリに格納され
実行されるプログラムの一例であり、その処理の流れを
示す図である。図２において、Ｓ２１はプログラムのメ
イン処理、Ｓ２２はプログラムの割り込み処理、Ｓ２３
は転送命令または演算命令である第１処理、Ｓ２４は間
接分岐命令である第１分岐、Ｓ２５は転送命令または演
算命令である第２処理、Ｓ２６は転送命令または演算命
令である第３処理、Ｓ２７は間接分岐命令である第２分
岐、Ｓ２８は転送命令または演算命令である第４処理、
Ｓ２９は転送命令または演算命令である第５処理、Ｓ３
０は間接分岐命令である第３分岐、Ｓ３１は転送命令ま
たは演算命令である第６処理、Ｓ３２は転送命令または
演算命令である第７処理、Ｓ３３は割り込みから復帰す
る命令である。

【００３０】図３は本実施の形態におけるトレース解析
を説明する図である。図３において、３１は実際のプロ
グラムの流れ、３２は比較器１５から出力されるＩＤ情
報１６、３３はトレースメモリ１１に記録されたＩＤ情
報１６に基づき、デバッガ１２内のデータベースから参
照して実際のアドレスを解析するトレース解析である。
また、３４〜３９は処理の流れとして図２の矢印により
示す処理である第１〜第６ステップである。

【００３１】以下、本実施の形態について、図３を参照
しながら図２に示すプログラムを実行したときの実際の
プログラムの流れと、図１に示すトレースメモリ１１に
記録されるＩＤ情報１６、およびトレース解析の方法を
説明する。

【００３２】ここで、比較器１５に予め定められた各処
理におけるアドレスを設定する。図２の例では、第１処
理Ｓ２３，第１分岐Ｓ２４，第２処理Ｓ２５，第３処理
Ｓ２６，第２分岐Ｓ２７，第４処理Ｓ２８，第５処理Ｓ
２９，第３分岐Ｓ３０，第６処理Ｓ３１，第７処理Ｓ３
２におけるアドレスを設定する。これらの各処理がマイ
クロコンピュータ２’のＣＰＵ３によって実行される
と、ＣＰＵ３から実行情報７が比較器１５に送られる。
前述の設定された各処理のアドレスと実行情報７から得
られるアドレスとの比較において、予め設定のアドレス
と一致したときの一致信号に基づき各処理毎のＩＤ情報
１６を生成して、トレースメモリ１１へ出力する。ま
た、デバッガ１２においても、前述の各ＩＤ情報１６に
対応して、解析段階で必要とする設定情報をデータベー
スに登録しておく。

【００３３】本実施の形態においては、ＩＤ情報１６と
して図２に示すように、第１処理Ｓ２３にはＩＤ１，第
１分岐Ｓ２４にはＩＤ２，第２処理Ｓ２５にはＩＤ３，
第３処理Ｓ２６にはＩＤ４，第２分岐Ｓ２７にはＩＤ
５，第４処理Ｓ２８にはＩＤ６，第５処理Ｓ２９にはＩ
Ｄ７，第３分岐Ｓ３０にはＩＤ８，第６処理Ｓ３１には
ＩＤ９，第７処理Ｓ３２にはＩＤ１０とする。

【００３４】いま、メイン処理Ｓ２１が開始され、第１
処理Ｓ２３をマイクロコンピュータ２’のＣＰＵ３が処
理を実行すると、その実行情報７から比較器１５におい
てアドレスの比較が行われ、一致した場合にこれに基づ
く一致信号からＩＤ情報（ＩＤ１）１６を生成しトレー
スメモリ１１に対して出力する。デバッガ１２は、ＩＤ
情報（ＩＤ１）１６からこのＩＤ情報に対応するデータ
ベースに登録された設定情報に基づきトレース解析を行
う。同様に図２の矢印で示す流れの各処理である、図３
に示す第２ステップ３５〜第６ステップ３９の処理が順
次行われる。

【００３５】具体的には、マイクロコンピュータ２’に
よりプログラムを実行中のアドレスは実行情報７として
比較器１５において予め設定されたアドレスと比較され
る。ここで、予め設定されたアドレスと一致すると、予
め設定されたどのアドレスと一致したかを示す一致信号
であるＩＤ情報１６を生成しリアルタイムに出力する。
例えば、図３の実際のプログラムの流れ３１のように、
図２の矢印の順で第１処理→第１分岐→第２分岐→第３
分岐→第６処理→第５処理と処理が進んだ場合、トレー
スメモリ１１に記録されるＩＤ情報はＩＤ１→ＩＤ２→
ＩＤ５→ＩＤ８→ＩＤ９→ＩＤ７となる。デバッガ１２
において、各ＩＤ情報に対応するデータベースの設定情
報によりトレース解析を行う。

【００３６】本実施の形態において、従来の分岐トレー
スと大きく異なる点はアドレスを圧縮して出すのではな
く、少ない情報量となるＩＤ情報１６を出力しているこ
とが特徴である。トレースメモリ１１に記録された一致
信号であるＩＤ情報１６をデバッガ１２で読み出し、予
め設定情報の登録されたデータベースからアドレスやデ
ータ条件を分析することで、トレース解析を実現するこ
とができる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
ターゲットシステムのマイクロコンピュータの動作速度
に依存することなく、少ない端子から出力の情報により
トレース解析をすることができ、さらにリアルタイムに
情報が出力されることから別の測定器を用いて処理時間
も容易に測定できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるオンボードデバッ
グシステムの概略構成を示すブロック図

【図２】プログラムメモリに格納され実行されるプログ
ラムの一例であり、その処理の流れを示す図

【図３】本発明の実施の形態におけるトレース解析を説
明する図

【図４】従来のオンボードデバッグシステムの概略構成
を示すブロック図

【図５】プログラムメモリに格納されているプログラム
の一例であり、その処理の流れを示す図

【図６】従来のトレース解析を説明する図

【符号の説明】

１ ターゲットシステム ２，２’ マイクロコンピュータ ３ ＣＰＵ ４ プログラムメモリ ５ アドレス ６ データ ７ 実行情報 ８ アドレス圧縮部 ９，９’ オンボードデバッグ装置 １０ 圧縮データ １１ トレースメモリ １２ デバッガ １５ 比較器 １６ ＩＤ情報 ２１，３１ 実際のプログラムの流れ ２２ 圧縮データ ２３，３３ トレース解析 ２４，３４ 第１ステップ ２５，３５ 第２ステップ ２６，３６ 第３ステップ ２７，３７ 第４ステップ ２８，３８ 第５ステップ ２９，３９ 第６ステップ ３２ ＩＤ情報

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プログラムを実行する手段と、実行する
   プログラムの各アドレスと予め定められた複数のアドレ
   スとを比較し、両者が一致した時に設定されたどのアド
   レスが一致したかを示す一致信号を生成する手段と、前
   記一致信号によってデバッグを行う手段とを備えたこと
   を特徴とするオンボードデバッグシステム。
2. 【請求項２】 プログラムを実行するステップと、実行
   するプログラムの各ステップのアドレスと予め定められ
   た複数のアドレスとを比較するステップと、両者が一致
   した時に設定されたどのアドレスが一致したかを示す一
   致信号を生成するステップと、前記一致信号によってデ
   バッグを行うステップとを有することを特徴とするオン
   ボードデバッグ方法。