JP2003009167A - 撮像装置 - Google Patents
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- JP2003009167A JP2003009167A JP2001192163A JP2001192163A JP2003009167A JP 2003009167 A JP2003009167 A JP 2003009167A JP 2001192163 A JP2001192163 A JP 2001192163A JP 2001192163 A JP2001192163 A JP 2001192163A JP 2003009167 A JP2003009167 A JP 2003009167A
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Abstract
(57)【要約】
【課題】 回路規模が小さく短時間で精度のよい欠陥補
正・補間処理を行うことの可能な撮像装置を提供する。 【解決手段】 ラインメモリとシフトレジスタと演算回
路とからなる欠陥画素を補正する欠陥補正回路と、ライ
ンメモリとシフトレジスタと演算回路とからなる色信号
生成用の補間回路とを備えた撮像装置において、欠陥補
正回路と補間回路のラインメモリを共通に用いると共
に、欠陥補正処理後に補間処理を行うように構成する。
正・補間処理を行うことの可能な撮像装置を提供する。 【解決手段】 ラインメモリとシフトレジスタと演算回
路とからなる欠陥画素を補正する欠陥補正回路と、ライ
ンメモリとシフトレジスタと演算回路とからなる色信号
生成用の補間回路とを備えた撮像装置において、欠陥補
正回路と補間回路のラインメモリを共通に用いると共
に、欠陥補正処理後に補間処理を行うように構成する。
Description
【０００１】
【発明の属する技術分野】この発明は、被写界像を撮像
して該被写界像を表す画像情報を記録する、欠陥補正手
段と色信号生成補間手段を有する撮像装置に関する。
して該被写界像を表す画像情報を記録する、欠陥補正手
段と色信号生成補間手段を有する撮像装置に関する。
【０００２】
【従来の技術】近年、光電変換素子を用いた撮像装置が
数多く知られている。光電変換素子には、結晶欠陥など
による傷をもった画素が含まれている場合があり、これ
が画質劣化や歩留まり低下の原因となる。そのため、欠
陥画素に対して信号処理系で補正を行う手法が、一般的
に行われている。例えば、特開平１０−４２２０１号公
報では、予め光電変換素子の欠陥画素を検出し、その位
置データやその欠陥画素に関する種々のデータをＲＯＭ
等に記憶し、その情報に基づき欠陥画素のあるラインの
前後のラインの画素データで、欠陥画素データを補正す
る構成が開示されている。
数多く知られている。光電変換素子には、結晶欠陥など
による傷をもった画素が含まれている場合があり、これ
が画質劣化や歩留まり低下の原因となる。そのため、欠
陥画素に対して信号処理系で補正を行う手法が、一般的
に行われている。例えば、特開平１０−４２２０１号公
報では、予め光電変換素子の欠陥画素を検出し、その位
置データやその欠陥画素に関する種々のデータをＲＯＭ
等に記憶し、その情報に基づき欠陥画素のあるラインの
前後のラインの画素データで、欠陥画素データを補正す
る構成が開示されている。
【０００３】また、従来から、光電変換素子の各画素そ
れぞれにカラーフィルタを貼り付け、カラー画像信号を
得る単板式の撮像装置が知られている。前記単板式撮像
装置においては、例えば、図５に示すように、Ｒ
（赤），Ｇ（緑），Ｂ（青）をモザイク上に配列したカ
ラーフィルタが用いられている。
れぞれにカラーフィルタを貼り付け、カラー画像信号を
得る単板式の撮像装置が知られている。前記単板式撮像
装置においては、例えば、図５に示すように、Ｒ
（赤），Ｇ（緑），Ｂ（青）をモザイク上に配列したカ
ラーフィルタが用いられている。
【０００４】更に、前記カラーフィルタとしては、図５
に示すような、Ｒ，Ｇ，Ｂからなるベイヤー配列に従う
ものの他、〔Ｗ，Ｇ，Ｃy ，Ｙe 〕、〔Ｗ，Ｃy ，Ｙe
〕、〔Ｍg ，Ｇ，Ｃy ，Ｙe 〕などの組み合わせから
なるものもある。なお、Ｗはホワイト，Ｃy はシアン，
Ｙe はイエロー，Ｍg はマゼンタを示す。上記のような
単板式撮像装置においては、例えば、Ｒ，Ｇ，Ｂからな
るカラーフィルタを用いる場合には、各画素毎にＲ，
Ｇ，Ｂのいずれか一つの色情報のみが得られることにな
るため、画像信号の他の色情報については補間計算を行
い、各画素毎にＲ，Ｇ，Ｂのデータがそれぞれに得られ
るようにする手法が取られている。
に示すような、Ｒ，Ｇ，Ｂからなるベイヤー配列に従う
ものの他、〔Ｗ，Ｇ，Ｃy ，Ｙe 〕、〔Ｗ，Ｃy ，Ｙe
〕、〔Ｍg ，Ｇ，Ｃy ，Ｙe 〕などの組み合わせから
なるものもある。なお、Ｗはホワイト，Ｃy はシアン，
Ｙe はイエロー，Ｍg はマゼンタを示す。上記のような
単板式撮像装置においては、例えば、Ｒ，Ｇ，Ｂからな
るカラーフィルタを用いる場合には、各画素毎にＲ，
Ｇ，Ｂのいずれか一つの色情報のみが得られることにな
るため、画像信号の他の色情報については補間計算を行
い、各画素毎にＲ，Ｇ，Ｂのデータがそれぞれに得られ
るようにする手法が取られている。
【０００５】例えば、特開平１０−１７８６５０号公報
には、Ｒ，Ｇ，Ｂのモザイクフィルタを用いる構成にお
いて、５×５画素領域内で、Ｒ，Ｇ，Ｂの各画素データ
別に平均値を計算して、補間値を求める手法の開示がな
されている。
には、Ｒ，Ｇ，Ｂのモザイクフィルタを用いる構成にお
いて、５×５画素領域内で、Ｒ，Ｇ，Ｂの各画素データ
別に平均値を計算して、補間値を求める手法の開示がな
されている。
【０００６】次に、従来の欠陥補正手段と補間手段の構
成例を、図６及び図７に基づいて説明する。図６に示す
欠陥補正回路は、入力信号が図５に示したようなベイヤ
ー配列に従ったものであり、図５におけるＧ33が欠陥画
素であるとし、この欠陥画素データＧ33を、近傍の画素
データＧ13，Ｇ31，Ｇ35及びＧ53で補正するものとす
る。図６において、101 はシフトレジスタからなる遅延
素子、102 は及び103 は欠陥画素データの補正に必要と
する前後のラインの画素データを記憶するための２Ｈラ
インメモリ、104 は補正データ生成の演算処理を行うた
めの演算回路、105 は欠陥画素データを補正データに入
れ替えるためのセレクタである。
成例を、図６及び図７に基づいて説明する。図６に示す
欠陥補正回路は、入力信号が図５に示したようなベイヤ
ー配列に従ったものであり、図５におけるＧ33が欠陥画
素であるとし、この欠陥画素データＧ33を、近傍の画素
データＧ13，Ｇ31，Ｇ35及びＧ53で補正するものとす
る。図６において、101 はシフトレジスタからなる遅延
素子、102 は及び103 は欠陥画素データの補正に必要と
する前後のラインの画素データを記憶するための２Ｈラ
インメモリ、104 は補正データ生成の演算処理を行うた
めの演算回路、105 は欠陥画素データを補正データに入
れ替えるためのセレクタである。
【０００７】このように構成されている欠陥補正回路に
おいては、２つの２Ｈラインメモリ102 ，103 と、15個
の１画素遅延素子101 を用いて演算回路104 で欠陥画素
Ｇ33の欠陥補正を行い、欠陥補正ＯＮ／ＯＦＦ信号によ
り切り替え制御されるセレクタ105 を介して、Ｇ33画素
が欠陥画素の場合、演算回路104 からの補正データを出
力させ、欠陥画素でない場合は、Ｇ33画素の画素信号を
そのまま出力させるようになっている。
おいては、２つの２Ｈラインメモリ102 ，103 と、15個
の１画素遅延素子101 を用いて演算回路104 で欠陥画素
Ｇ33の欠陥補正を行い、欠陥補正ＯＮ／ＯＦＦ信号によ
り切り替え制御されるセレクタ105 を介して、Ｇ33画素
が欠陥画素の場合、演算回路104 からの補正データを出
力させ、欠陥画素でない場合は、Ｇ33画素の画素信号を
そのまま出力させるようになっている。
【０００８】また、図７に示される補間回路は、例えば
図８に示すようなベイヤー配列の画素データから注目画
素（図８における黒点）のＲデータを補間により求める
場合、注目画素に隣接する４つのＲデータＲ12，Ｒ14，
Ｒ32及びＲ34の平均値を求めるようになっている。ここ
で、106 は16個の１画素遅延のシフトレジスタからなる
遅延素子、107 ，108 及び109 は補間処理に必要て画素
データを記憶するための１Ｈラインメモリ、110 は補間
計算を行う演算回路である。
図８に示すようなベイヤー配列の画素データから注目画
素（図８における黒点）のＲデータを補間により求める
場合、注目画素に隣接する４つのＲデータＲ12，Ｒ14，
Ｒ32及びＲ34の平均値を求めるようになっている。ここ
で、106 は16個の１画素遅延のシフトレジスタからなる
遅延素子、107 ，108 及び109 は補間処理に必要て画素
データを記憶するための１Ｈラインメモリ、110 は補間
計算を行う演算回路である。
【０００９】
【発明が解決しようとする課題】ところで、前記従来の
欠陥補正手段及び補間手段を具備する撮像装置では、注
目する画素データに対して当該ラインの前後のラインの
画素データを使用して、欠陥補正処理並びに補間処理を
行うため、それらの画素データを記憶するためにライン
メモリがそれぞれ個別に必要となる。例えば、図６の欠
陥補正回路では、４ライン分のラインメモリ（２つの２
Ｈラインメモリ）が必要であり、図７の補間回路では、
３ライン分のラインメモリが必要である。したがって、
従来の欠陥補正手段と補間手段を備えた撮像装置では７
ライン分のラインメモリが必要となり、回路規模が大き
くなるという問題及び処理に要する時間が長くなるとい
う問題があった。
欠陥補正手段及び補間手段を具備する撮像装置では、注
目する画素データに対して当該ラインの前後のラインの
画素データを使用して、欠陥補正処理並びに補間処理を
行うため、それらの画素データを記憶するためにライン
メモリがそれぞれ個別に必要となる。例えば、図６の欠
陥補正回路では、４ライン分のラインメモリ（２つの２
Ｈラインメモリ）が必要であり、図７の補間回路では、
３ライン分のラインメモリが必要である。したがって、
従来の欠陥補正手段と補間手段を備えた撮像装置では７
ライン分のラインメモリが必要となり、回路規模が大き
くなるという問題及び処理に要する時間が長くなるとい
う問題があった。
【００１０】また、特開平１０−４２２０１号公報や特
開平１０−１７８６５０号公報には、欠陥補正処理と補
間処理の順序については何も記載されていないが、補間
処理を行った後に欠陥補正処理を行った場合、補間処理
に必要な画素データが欠陥画素であるときには、欠陥画
素データが広がってしまい、精度の良い補正を行うこと
ができないという問題がある。
開平１０−１７８６５０号公報には、欠陥補正処理と補
間処理の順序については何も記載されていないが、補間
処理を行った後に欠陥補正処理を行った場合、補間処理
に必要な画素データが欠陥画素であるときには、欠陥画
素データが広がってしまい、精度の良い補正を行うこと
ができないという問題がある。
【００１１】本発明は、従来の欠陥補正手段及び補間手
段を備えた撮像装置における上記問題点を解消するため
になされたもので、精度の良い欠陥補正を行うことがで
き、更に回路規模を小さくすることができ、且つ短い時
間で処理することのできる欠陥補正手段及び補間手段を
備えた撮像装置を提供することを目的とする。
段を備えた撮像装置における上記問題点を解消するため
になされたもので、精度の良い欠陥補正を行うことがで
き、更に回路規模を小さくすることができ、且つ短い時
間で処理することのできる欠陥補正手段及び補間手段を
備えた撮像装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記問題点を解決するた
め、請求項１に係る発明は、被写界像を撮像して該被写
界像を表す画像情報を記録する撮像装置において、該撮
像装置は、撮像した被写界像を光電変換する光電変換手
段と、該光電変換手段の欠陥を補正処理する記憶部を有
する欠陥補正手段と、前記光電変換手段から出力された
信号から各画素毎に補間された色信号を生成処理する記
憶部を有する補間手段とを具備し、前記欠陥補正手段と
前記補間手段における各記憶部は、共通の記憶手段を用
いていることを特徴とするものである。
め、請求項１に係る発明は、被写界像を撮像して該被写
界像を表す画像情報を記録する撮像装置において、該撮
像装置は、撮像した被写界像を光電変換する光電変換手
段と、該光電変換手段の欠陥を補正処理する記憶部を有
する欠陥補正手段と、前記光電変換手段から出力された
信号から各画素毎に補間された色信号を生成処理する記
憶部を有する補間手段とを具備し、前記欠陥補正手段と
前記補間手段における各記憶部は、共通の記憶手段を用
いていることを特徴とするものである。
【００１３】このように、欠陥補正手段と補間手段にお
ける各記憶部は、共通の記憶手段を用いるように構成し
ているので、従来のように欠陥補正手段と補間手段に個
別の記憶手段を用いる場合に比べて、回路規模を小さく
することができるばかりでなく、短時間に処理を行うこ
とができる。
ける各記憶部は、共通の記憶手段を用いるように構成し
ているので、従来のように欠陥補正手段と補間手段に個
別の記憶手段を用いる場合に比べて、回路規模を小さく
することができるばかりでなく、短時間に処理を行うこ
とができる。
【００１４】請求項２に係る発明は、請求項１に係る撮
像装置において、前記補間手段は、前記欠陥補正手段に
よる欠陥処理後に補間処理を行うように構成されている
ことを特徴とするものである。このように欠陥補正手段
による欠陥処理後に補間処理を行うように構成すること
により、欠陥画素データが広がることがなく、精度の良
い補間処理と共に欠陥補正処理を行うことができる。
像装置において、前記補間手段は、前記欠陥補正手段に
よる欠陥処理後に補間処理を行うように構成されている
ことを特徴とするものである。このように欠陥補正手段
による欠陥処理後に補間処理を行うように構成すること
により、欠陥画素データが広がることがなく、精度の良
い補間処理と共に欠陥補正処理を行うことができる。
【００１５】請求項３に係る発明は、被写界像を撮像し
て該被写界像を表す画像情報を記録する撮像装置におい
て、該撮像装置は、撮像した被写界像を光電変換する光
電変換手段と、該光電変換手段の欠陥を補正処理する欠
陥補正手段と、前記光電変換手段から出力された信号か
ら各画素毎に補間された色信号を生成する補間手段とを
具備し、前記欠陥補正手段で欠陥を補正する演算処理
と、前記補間手段で補間された色信号を生成する演算処
理を、共通の記憶手段を用いてまとめて実施するように
構成されていることを特徴とするものである。
て該被写界像を表す画像情報を記録する撮像装置におい
て、該撮像装置は、撮像した被写界像を光電変換する光
電変換手段と、該光電変換手段の欠陥を補正処理する欠
陥補正手段と、前記光電変換手段から出力された信号か
ら各画素毎に補間された色信号を生成する補間手段とを
具備し、前記欠陥補正手段で欠陥を補正する演算処理
と、前記補間手段で補間された色信号を生成する演算処
理を、共通の記憶手段を用いてまとめて実施するように
構成されていることを特徴とするものである。
【００１６】このように、欠陥補正手段で欠陥を補正す
る演算処理と、補間手段で補間された色信号を生成する
演算処理を共通の記憶手段を用いてまとめて実施するよ
うに構成することにより、更に回路規模を小さくするこ
とが可能となる。
る演算処理と、補間手段で補間された色信号を生成する
演算処理を共通の記憶手段を用いてまとめて実施するよ
うに構成することにより、更に回路規模を小さくするこ
とが可能となる。
【００１７】
【発明の実施の形態】次に、実施の形態について説明す
る。図１は、本発明に係る撮像装置の第１の実施の形態
における主要部、すなわち、欠陥補正及び補間回路部分
を示すブロック構成図である。この実施の形態では、欠
陥補正及び補間回路への入力データとしては、図２に示
すようなカラーフィルタを有するＣＣＤ撮像素子からＡ
／Ｄ変換して得たＲＧＢのベイヤー配列に従った画像デ
ータを入力データとして扱うものを示しているが、
〔Ｗ，Ｇ，Ｃy ，Ｙe 〕、〔Ｗ，Ｃy ，Ｙe 〕、〔Ｍg
，Ｇ，Ｃy ，Ｙe 〕などの組み合わせからなる異なる
カラー成分や配列に従った画像データを入力データとし
て扱うものでもよい。
る。図１は、本発明に係る撮像装置の第１の実施の形態
における主要部、すなわち、欠陥補正及び補間回路部分
を示すブロック構成図である。この実施の形態では、欠
陥補正及び補間回路への入力データとしては、図２に示
すようなカラーフィルタを有するＣＣＤ撮像素子からＡ
／Ｄ変換して得たＲＧＢのベイヤー配列に従った画像デ
ータを入力データとして扱うものを示しているが、
〔Ｗ，Ｇ，Ｃy ，Ｙe 〕、〔Ｗ，Ｃy ，Ｙe 〕、〔Ｍg
，Ｇ，Ｃy ，Ｙe 〕などの組み合わせからなる異なる
カラー成分や配列に従った画像データを入力データとし
て扱うものでもよい。
【００１８】図１において、１−１，１−２，１−３，
１−４，１−５及び１−６並びに“Ｄ”と表示している
ブロックは全てシフトレジスタで、それぞれ１画素時間
の遅延時間を有する遅延素子で構成され、６段の各段毎
にそれぞれ７つのシフトレジスタが縦続接続されてい
る。２−１〜２−５は、２段目以降の各縦続接続のシフ
トレジスタ群の１番目のシフトレジスタ１−２〜１−６
の前段に配置された１ライン分の遅延時間を有するライ
ンメモリ（１Ｈディレイ素子）で、各ラインメモリ２−
１〜２−５は更に縦続接続されて、２ライン、３ライン
というように数ライン分の遅延時間をデータにもたせる
ことができるようになっている。すなわち、１段目のシ
フトレジスタ１−１には、入力データが直接入力される
が、２段目のシフトレジスタ１−２には、１つのライン
メモリ２−１を介して１ライン分遅延した入力データが
入力され、３段目のシフトレジスタ１−３には、２つの
ラインメモリ２−１，２−２を介して２ライン分遅延し
た入力データが入力され、４段目のシフトレジスタ１−
４には、３つのラインメモリ２−１，２−２，２−３を
介して３ライン分遅延した入力データが入力され、５段
目のシフトレジスタ１−５には、４つのラインメモリ２
−１，２−２，２−３，２−４を介して４ライン分遅延
した入力データが入力され、６段目のシフトレジスタ１
−６には、５つのラインメモリ２−１，２−２，２−
３，２−４，２−５を介して５ライン分遅延した入力デ
ータが入力され、結局縦続接続された各段のシフトレジ
スタには、ある時点で例えば図２に示したＣＣＤ撮像素
子の６×７の画素領域の各画素信号が保持されるように
なっている。
１−４，１−５及び１−６並びに“Ｄ”と表示している
ブロックは全てシフトレジスタで、それぞれ１画素時間
の遅延時間を有する遅延素子で構成され、６段の各段毎
にそれぞれ７つのシフトレジスタが縦続接続されてい
る。２−１〜２−５は、２段目以降の各縦続接続のシフ
トレジスタ群の１番目のシフトレジスタ１−２〜１−６
の前段に配置された１ライン分の遅延時間を有するライ
ンメモリ（１Ｈディレイ素子）で、各ラインメモリ２−
１〜２−５は更に縦続接続されて、２ライン、３ライン
というように数ライン分の遅延時間をデータにもたせる
ことができるようになっている。すなわち、１段目のシ
フトレジスタ１−１には、入力データが直接入力される
が、２段目のシフトレジスタ１−２には、１つのライン
メモリ２−１を介して１ライン分遅延した入力データが
入力され、３段目のシフトレジスタ１−３には、２つの
ラインメモリ２−１，２−２を介して２ライン分遅延し
た入力データが入力され、４段目のシフトレジスタ１−
４には、３つのラインメモリ２−１，２−２，２−３を
介して３ライン分遅延した入力データが入力され、５段
目のシフトレジスタ１−５には、４つのラインメモリ２
−１，２−２，２−３，２−４を介して４ライン分遅延
した入力データが入力され、６段目のシフトレジスタ１
−６には、５つのラインメモリ２−１，２−２，２−
３，２−４，２−５を介して５ライン分遅延した入力デ
ータが入力され、結局縦続接続された各段のシフトレジ
スタには、ある時点で例えば図２に示したＣＣＤ撮像素
子の６×７の画素領域の各画素信号が保持されるように
なっている。
【００１９】３は演算回路で、１段目の第３番目のシフ
トレジスタの出力、３段目の第１番目及び第５番目のシ
フトレジスタの出力、５段目の第３番目のシフトレジス
タの出力が入力されるようになっていて、３段目の第３
番目のシフトレジスタに保持されている画素データに対
応する画素（図示例ではＧ44）が、図示しない欠陥画素
判定手段等で欠陥画素であることが認識された場合に、
当該画素の上記近傍の画素データから補正のための画素
欠陥補正データを生成して出力するものである。４はセ
レクタで、該セレクタ４には３段目の第３番目のシフト
レジスタからの画素データと、前記演算回路３からの画
素欠陥補正データが入力され、欠陥補正ＯＮ／ＯＦＦ信
号により、シフトレジスタからの画素データが欠陥画素
データでなければ、セレクタ４はシフトレジスタからの
データをそのまま通すが、欠陥画素データである場合
は、補正データを第４番目のシフトレジスタへ出力する
ようになっている。
トレジスタの出力、３段目の第１番目及び第５番目のシ
フトレジスタの出力、５段目の第３番目のシフトレジス
タの出力が入力されるようになっていて、３段目の第３
番目のシフトレジスタに保持されている画素データに対
応する画素（図示例ではＧ44）が、図示しない欠陥画素
判定手段等で欠陥画素であることが認識された場合に、
当該画素の上記近傍の画素データから補正のための画素
欠陥補正データを生成して出力するものである。４はセ
レクタで、該セレクタ４には３段目の第３番目のシフト
レジスタからの画素データと、前記演算回路３からの画
素欠陥補正データが入力され、欠陥補正ＯＮ／ＯＦＦ信
号により、シフトレジスタからの画素データが欠陥画素
データでなければ、セレクタ４はシフトレジスタからの
データをそのまま通すが、欠陥画素データである場合
は、補正データを第４番目のシフトレジスタへ出力する
ようになっている。
【００２０】５は、補間回路ブロックで、３〜６段目の
各第４番以降の４×４のシフトレジスタ群の構成のみで
示し、演算回路部分を省略しているが、演算回路部分
は、例えば図７に示した補間回路の各シフトレジスタと
の接続態様を含め演算回路部分を、そのまま適用するこ
とができる。
各第４番以降の４×４のシフトレジスタ群の構成のみで
示し、演算回路部分を省略しているが、演算回路部分
は、例えば図７に示した補間回路の各シフトレジスタと
の接続態様を含め演算回路部分を、そのまま適用するこ
とができる。
【００２１】次に、このように構成された欠陥補正・補
間回路の動作について説明する。まず、欠陥画素の補正
を欠陥画素データに対して、例えば上下左右の画素デー
タで行う場合、図２においてＧ44が欠陥画素だとする
と、Ｇ24，Ｇ42，Ｇ46及びＧ64の画素データが必要とな
る。このため、これらの画素データを欠陥補正回路で記
憶するために、４つのラインメモリが必要となる。これ
は図１においてラインメモリ２−１，２−２，２−３及
び２−４に相当する。そして、これらのラインメモリを
用いてＧ24，Ｇ42，Ｇ46及びＧ64の画素データを演算回
路３へ入力して、その平均値で画素欠陥補正データを生
成し、セレクタ４を介してＧ44の欠陥画素データの代わ
りに出力する。
間回路の動作について説明する。まず、欠陥画素の補正
を欠陥画素データに対して、例えば上下左右の画素デー
タで行う場合、図２においてＧ44が欠陥画素だとする
と、Ｇ24，Ｇ42，Ｇ46及びＧ64の画素データが必要とな
る。このため、これらの画素データを欠陥補正回路で記
憶するために、４つのラインメモリが必要となる。これ
は図１においてラインメモリ２−１，２−２，２−３及
び２−４に相当する。そして、これらのラインメモリを
用いてＧ24，Ｇ42，Ｇ46及びＧ64の画素データを演算回
路３へ入力して、その平均値で画素欠陥補正データを生
成し、セレクタ４を介してＧ44の欠陥画素データの代わ
りに出力する。
【００２２】次に、画素欠陥補正処理を終えた画像デー
タに対して、例えば近接する４つの画素データを用いて
補間処理を行う場合、図２で示される太線で囲われたよ
うな４×４画素領域内の画素データが必要である。この
ため、これらの画素データを記憶するために、３つのラ
インメモリが必要となる。これは、図２においてライン
メモリ２−３，２−４及び２−５に相当し、これらのラ
インメモリに接続された第４〜第７番目のシフトレジス
タに上記４×４画素領域の画素データを記憶させ、補間
処理を行う。
タに対して、例えば近接する４つの画素データを用いて
補間処理を行う場合、図２で示される太線で囲われたよ
うな４×４画素領域内の画素データが必要である。この
ため、これらの画素データを記憶するために、３つのラ
インメモリが必要となる。これは、図２においてライン
メモリ２−３，２−４及び２−５に相当し、これらのラ
インメモリに接続された第４〜第７番目のシフトレジス
タに上記４×４画素領域の画素データを記憶させ、補間
処理を行う。
【００２３】したがって、図１における画素欠陥補正回
路と補間回路とは、ラインメモリ２−３，２−４を共有
して使用することになり、従来のそれぞれの回路で個々
のラインメモリを使用していた場合と比較して、共有し
た分だけラインメモリを減らすことができる。これによ
り回路規模を小さくすることができ、且つ処理時間も短
縮することができる。
路と補間回路とは、ラインメモリ２−３，２−４を共有
して使用することになり、従来のそれぞれの回路で個々
のラインメモリを使用していた場合と比較して、共有し
た分だけラインメモリを減らすことができる。これによ
り回路規模を小さくすることができ、且つ処理時間も短
縮することができる。
【００２４】また、補間回路ブロック５に入力される画
素データとしては、欠陥補正を行った後の画素データが
入力されるため、補間処理の際に欠陥画素データが広が
るようなことはない。
素データとしては、欠陥補正を行った後の画素データが
入力されるため、補間処理の際に欠陥画素データが広が
るようなことはない。
【００２５】なお、上記実施の形態では、画素欠陥補正
処理を行うのに、欠陥画素に対して上下左右の４つの画
素データを用いたものを示しているが、上下の２つの画
素データあるいは、近傍の４つ以上の画素データを用い
て欠陥補正を行うようにしてもよい。
処理を行うのに、欠陥画素に対して上下左右の４つの画
素データを用いたものを示しているが、上下の２つの画
素データあるいは、近傍の４つ以上の画素データを用い
て欠陥補正を行うようにしてもよい。
【００２６】また、上記実施の形態では、補間処理を注
目する画素に対して近接する４つの画素データに基づい
て行うものを示したが、例えば近接する９つの画素デー
タのように、より多くの画素データに基づいて補間処理
を行うようにしてもよい。
目する画素に対して近接する４つの画素データに基づい
て行うものを示したが、例えば近接する９つの画素デー
タのように、より多くの画素データに基づいて補間処理
を行うようにしてもよい。
【００２７】次に、第２の実施の形態を図３に基づいて
説明する。図３において、11〜55はシフトレジスタで、
それぞれ１画素分の遅延時間を有する遅延素子で構成さ
れ、５段の各段毎にそれぞれ５つのシフトレジスタが縦
続接続されている。６−１〜６−４は、２段目以降の各
縦続接続のシフトレジスタ群の１番目のシフトレジスタ
45，35，25，15の前段に配置された１ライン分の遅延時
間を有するラインメモリで、各ラインメモリ６−１〜６
−４は更に縦続接続されて、２ライン、３ライン及び４
ラインの遅延時間をデータにもたせることができるよう
になっている。
説明する。図３において、11〜55はシフトレジスタで、
それぞれ１画素分の遅延時間を有する遅延素子で構成さ
れ、５段の各段毎にそれぞれ５つのシフトレジスタが縦
続接続されている。６−１〜６−４は、２段目以降の各
縦続接続のシフトレジスタ群の１番目のシフトレジスタ
45，35，25，15の前段に配置された１ライン分の遅延時
間を有するラインメモリで、各ラインメモリ６−１〜６
−４は更に縦続接続されて、２ライン、３ライン及び４
ラインの遅延時間をデータにもたせることができるよう
になっている。
【００２８】すなわち、１段目のシフトレジスタ55に
は、入力データが直接入力されるが、２段目のシフトレ
ジスタ45には、１つのラインメモリ６−１を介して１ラ
イン分遅延した入力データが入力され、３段目のシフト
レジスタ35には、２つのラインメモリ６−１，６−２を
介して２ライン分遅延した入力データが入力され、４段
目のシフトレジスタ25には、３つのラインメモリ６−
１，６−２，６−３を介して３ライン分遅延した入力デ
ータが入力され、５段目のシフトレジスタ15には、４つ
のラインメモリ６−１，６−２，６−３，６−４を介し
て４ライン分遅延した入力データが入力され、結局縦続
接続された各段のシフトレジスタ11〜55には、図４の
（Ａ）又は（Ｂ）に示したＣＣＤ撮像素子の５×５の画
素領域の各画素信号が保持されるようになっている。
は、入力データが直接入力されるが、２段目のシフトレ
ジスタ45には、１つのラインメモリ６−１を介して１ラ
イン分遅延した入力データが入力され、３段目のシフト
レジスタ35には、２つのラインメモリ６−１，６−２を
介して２ライン分遅延した入力データが入力され、４段
目のシフトレジスタ25には、３つのラインメモリ６−
１，６−２，６−３を介して３ライン分遅延した入力デ
ータが入力され、５段目のシフトレジスタ15には、４つ
のラインメモリ６−１，６−２，６−３，６−４を介し
て４ライン分遅延した入力データが入力され、結局縦続
接続された各段のシフトレジスタ11〜55には、図４の
（Ａ）又は（Ｂ）に示したＣＣＤ撮像素子の５×５の画
素領域の各画素信号が保持されるようになっている。
【００２９】７は演算回路で、各シフトレジスタからの
出力が入力されるようになっていて、図示しない欠陥画
素判定手段等で欠陥画素であることが認識された場合
に、当該画素の近傍の画素データから補正のための画素
欠陥補正データを生成して出力すると共に、近傍の同色
の画素信号を用いて補間データを生成し、Ｒ，Ｇ，Ｂデ
ータを出力するものである。８はセレクタで、該セレク
タ８には３段目の第３番目のシフトレジスタ33からの画
素データと、前記演算回路７で算出された画素欠陥補正
データが入力され、欠陥補正ＯＮ／ＯＦＦ信号により、
シフトレジスタ33からの画素データが欠陥画素データで
なければ、セレクタ８はシフトレジスタ33からのデータ
をそのまま通すが、欠陥画素データである場合は、欠陥
補正データを第４番目のシフトレジスタ32へ出力するよ
うになっている。
出力が入力されるようになっていて、図示しない欠陥画
素判定手段等で欠陥画素であることが認識された場合
に、当該画素の近傍の画素データから補正のための画素
欠陥補正データを生成して出力すると共に、近傍の同色
の画素信号を用いて補間データを生成し、Ｒ，Ｇ，Ｂデ
ータを出力するものである。８はセレクタで、該セレク
タ８には３段目の第３番目のシフトレジスタ33からの画
素データと、前記演算回路７で算出された画素欠陥補正
データが入力され、欠陥補正ＯＮ／ＯＦＦ信号により、
シフトレジスタ33からの画素データが欠陥画素データで
なければ、セレクタ８はシフトレジスタ33からのデータ
をそのまま通すが、欠陥画素データである場合は、欠陥
補正データを第４番目のシフトレジスタ32へ出力するよ
うになっている。
【００３０】次に、このように構成されている第２の実
施の形態の動作について説明する。演算回路７は、シフ
トレジスタ（遅延素子）33が保持している画素データに
対応する画素が欠陥画素であるかどうかを判別し、欠陥
画素であった場合、その画素の色成分に従って欠陥補正
データを作成する。更に、シフトレジスタ22が保持して
いる画素データの色成分を判別し、その判別した結果に
従い補間データを作成する。このとき、シフトレジスタ
33が保持している画素データが欠陥画素である場合は、
作成した画素欠陥補正データを使用する。同時に、補間
処理に必要な画素データにかかる係数を計算する。セレ
クタ８は、シフトレジスタ33が保持している画素データ
に対応する画素が欠陥画素でなければ、その画素データ
を出力し、欠陥画素である場合は、演算回路７から出力
される画素欠陥補正データを出力する。
施の形態の動作について説明する。演算回路７は、シフ
トレジスタ（遅延素子）33が保持している画素データに
対応する画素が欠陥画素であるかどうかを判別し、欠陥
画素であった場合、その画素の色成分に従って欠陥補正
データを作成する。更に、シフトレジスタ22が保持して
いる画素データの色成分を判別し、その判別した結果に
従い補間データを作成する。このとき、シフトレジスタ
33が保持している画素データが欠陥画素である場合は、
作成した画素欠陥補正データを使用する。同時に、補間
処理に必要な画素データにかかる係数を計算する。セレ
クタ８は、シフトレジスタ33が保持している画素データ
に対応する画素が欠陥画素でなければ、その画素データ
を出力し、欠陥画素である場合は、演算回路７から出力
される画素欠陥補正データを出力する。
【００３１】例えば、図４の（Ａ）に示すベイヤー配列
において、Ｒ画素データＲ22の位置の補間データＧ22及
びＢ22は、次のようにして作成する。 Ｒ22＝Ｒ22 Ｇ22＝（Ｇ12＋Ｇ21＋Ｇ23＋Ｇ32）／４ Ｂ22＝（Ｂ11＋Ｂ13＋Ｂ31＋Ｂ33）／４
において、Ｒ画素データＲ22の位置の補間データＧ22及
びＢ22は、次のようにして作成する。 Ｒ22＝Ｒ22 Ｇ22＝（Ｇ12＋Ｇ21＋Ｇ23＋Ｇ32）／４ Ｂ22＝（Ｂ11＋Ｂ13＋Ｂ31＋Ｂ33）／４
【００３２】このとき、Ｂ33が欠陥画素であった場合、
その欠陥補正データＢ33′を、次のようにして作成す
る。 Ｂ33′＝（Ｂ13＋Ｂ31＋Ｂ35＋Ｂ53）／４ したがって、Ｂ33が欠陥画素であった場合の補間データ
Ｂ22は、次のように表される。 Ｂ22＝〔Ｂ11＋Ｂ13＋Ｂ31＋（Ｂ13＋Ｂ31＋Ｂ35＋Ｂ53）／４〕／４ ＝（1/4)×（Ｂ11）＋（5/16）×（Ｂ13）＋（5/16）×（Ｂ31） ＋（1/6)×（Ｂ35）＋（1/16）×（Ｂ53）
その欠陥補正データＢ33′を、次のようにして作成す
る。 Ｂ33′＝（Ｂ13＋Ｂ31＋Ｂ35＋Ｂ53）／４ したがって、Ｂ33が欠陥画素であった場合の補間データ
Ｂ22は、次のように表される。 Ｂ22＝〔Ｂ11＋Ｂ13＋Ｂ31＋（Ｂ13＋Ｂ31＋Ｂ35＋Ｂ53）／４〕／４ ＝（1/4)×（Ｂ11）＋（5/16）×（Ｂ13）＋（5/16）×（Ｂ31） ＋（1/6)×（Ｂ35）＋（1/16）×（Ｂ53）
【００３３】ここで、補間に使用したその他の画素デー
タＧ12，Ｇ21，Ｇ23，Ｇ32，Ｂ11，Ｂ13，Ｂ31について
は、それらが欠陥画素であったとしても、Ｒ22以前の画
素データを補間処理する際に、セレクタ８の切り替えに
よって既に補正されているため、上記のような補正処理
を必要としない。
タＧ12，Ｇ21，Ｇ23，Ｇ32，Ｂ11，Ｂ13，Ｂ31について
は、それらが欠陥画素であったとしても、Ｒ22以前の画
素データを補間処理する際に、セレクタ８の切り替えに
よって既に補正されているため、上記のような補正処理
を必要としない。
【００３４】Ｇ画素データに対する補間処理は、図４の
（Ｂ）に示すベイヤー配列において、Ｇ画素データＧ22
の補間データＲ22及びＢ22を、次式に基づいて作成す
る。 Ｒ22＝（Ｒ21＋Ｒ23）／２ Ｂ22＝〔Ｂ12＋Ｂ32）／２
（Ｂ）に示すベイヤー配列において、Ｇ画素データＧ22
の補間データＲ22及びＢ22を、次式に基づいて作成す
る。 Ｒ22＝（Ｒ21＋Ｒ23）／２ Ｂ22＝〔Ｂ12＋Ｂ32）／２
【００３５】ここで、補間に使用した画素データは、そ
れらが欠陥画素データであった場合、画素データＧ22以
前の画素データを補間処理する際に既に補正処理されて
いるため、改めて欠陥画素データに対する補正処理は必
要としない。また、このとき、Ｇ33が欠陥画素であった
場合は、その補正データＧ33′を次のようにして作成す
る。 Ｇ33′＝（Ｇ22＋Ｇ24＋Ｇ42＋Ｇ44）／４
れらが欠陥画素データであった場合、画素データＧ22以
前の画素データを補間処理する際に既に補正処理されて
いるため、改めて欠陥画素データに対する補正処理は必
要としない。また、このとき、Ｇ33が欠陥画素であった
場合は、その補正データＧ33′を次のようにして作成す
る。 Ｇ33′＝（Ｇ22＋Ｇ24＋Ｇ42＋Ｇ44）／４
【００３６】したがって、本実施の形態では、必要とす
るラインメモリの数は４つとなり、従来のそれぞれの回
路で個々のラインメモリを使用していた場合と比較し
て、一層ラインメモリを減らすことができる。これによ
り回路規模を小さくすることができ、且つ処理時間も短
縮することができる
るラインメモリの数は４つとなり、従来のそれぞれの回
路で個々のラインメモリを使用していた場合と比較し
て、一層ラインメモリを減らすことができる。これによ
り回路規模を小さくすることができ、且つ処理時間も短
縮することができる
【００３７】なお、上記実施の形態では、ＲＧＢのベイ
ヤー配列に従った画像データを入力データとして扱った
ものを示したが、〔Ｗ，Ｇ，Ｃy ，Ｙe 〕、〔Ｗ，Ｃy
，Ｙe 〕、〔Ｍg ，Ｇ，Ｃy ，Ｙe 〕などの組み合わ
せからなる異なるカラー成分や配列に従った画像データ
を入力データとしたものに対しても、同様に適用でき
る。
ヤー配列に従った画像データを入力データとして扱った
ものを示したが、〔Ｗ，Ｇ，Ｃy ，Ｙe 〕、〔Ｗ，Ｃy
，Ｙe 〕、〔Ｍg ，Ｇ，Ｃy ，Ｙe 〕などの組み合わ
せからなる異なるカラー成分や配列に従った画像データ
を入力データとしたものに対しても、同様に適用でき
る。
【００３８】また、上記第１の実施の形態では、補間す
る画素の位置を、図２において黒点で示したようなずれ
た位置とし、上記第２の実施の形態では、実際の画素の
場所と一致する位置としたものを示したが、補間位置は
それぞれにおいて、どちらの位置としてもかまわない。
る画素の位置を、図２において黒点で示したようなずれ
た位置とし、上記第２の実施の形態では、実際の画素の
場所と一致する位置としたものを示したが、補間位置は
それぞれにおいて、どちらの位置としてもかまわない。
【００３９】
【発明の効果】以上実施の形態に基づいて説明したよう
に、請求項１に係る発明によれば、欠陥補正手段と補間
手段において共通の記憶手段を用いるように構成してい
るので、回路規模を小さくすることができるばかりでな
く、短時間で欠陥補正・補間処理を行うことができる。
また請求項２に係る発明によれば、欠陥補正手段による
欠陥補正処理後に補間処理を行うように構成しているの
で、欠陥画素データが広がることなく、精度のよい欠陥
補正・補間処理を行うことができる。また請求項３に係
る発明によれば、欠陥補正演算処理と補間演算処理を共
通の記憶手段を用いてまとめて実行するように構成して
いるので、より一層の回路規模の縮小化を図ることがで
きる。
に、請求項１に係る発明によれば、欠陥補正手段と補間
手段において共通の記憶手段を用いるように構成してい
るので、回路規模を小さくすることができるばかりでな
く、短時間で欠陥補正・補間処理を行うことができる。
また請求項２に係る発明によれば、欠陥補正手段による
欠陥補正処理後に補間処理を行うように構成しているの
で、欠陥画素データが広がることなく、精度のよい欠陥
補正・補間処理を行うことができる。また請求項３に係
る発明によれば、欠陥補正演算処理と補間演算処理を共
通の記憶手段を用いてまとめて実行するように構成して
いるので、より一層の回路規模の縮小化を図ることがで
きる。
【図１】本発明に係る撮像装置の第１の実施の形態の主
要部を示すブロック構成図である。
要部を示すブロック構成図である。
【図２】第１の実施の形態におけるベイヤー配列のカラ
ーフィルタを備えた撮像素子の一部を示す説明図であ
る。
ーフィルタを備えた撮像素子の一部を示す説明図であ
る。
【図３】本発明の第２の実施の形態の主要部を示すブロ
ック構成図である。
ック構成図である。
【図４】第２の実施の形態におけるベイヤー配列のカラ
ーフィルタを備えた撮像素子の一部を示す説明図であ
る。
ーフィルタを備えた撮像素子の一部を示す説明図であ
る。
【図５】ベイヤー配列のカラーフィルタを備えた撮像素
子において画素欠陥補正を行う場合の説明図である。
子において画素欠陥補正を行う場合の説明図である。
【図６】従来の画素欠陥補正回路の構成例を示すブロッ
ク図である。
ク図である。
【図７】従来の補間回路の構成例を示すブロック図であ
る。
る。
【図８】ベイヤー配列のカラーフィルタを備えた撮像素
子において補間処理を行う場合の説明図である。
子において補間処理を行う場合の説明図である。
１−１〜１−６ シフトレジスタ（遅延素子）
２−１〜２−５ ラインメモリ
３ 演算回路
４ セレクタ
５ 補間回路ブロック
６−１〜６−４ ラインメモリ
７ 演算回路
８ セレクタ
11〜55 シフトレジスタ（遅延素子）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年６月２８日（２００１．６．２
８）
８）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (6)
- 【請求項１】 被写界像を撮像して該被写界像を表す画
像情報を記録する撮像装置において、該撮像装置は、撮
像した被写界像を光電変換する光電変換手段と、該光電
変換手段の欠陥を補正処理する記憶部を有する欠陥補正
手段と、前記光電変換手段から出力された信号から各画
素毎に補間された色信号を生成処理する記憶部を有する
補間手段とを具備し、前記欠陥補正手段と前記補間手段
における各記憶部は、共通の記憶手段を用いていること
を特徴とする撮像装置。 - 【請求項２】 前記補間手段は、前記欠陥補正手段によ
る欠陥処理後に補間処理を行うように構成されているこ
とを特徴とする請求項１に係る撮像装置。 - 【請求項３】 被写界像を撮像して該被写界像を表す画
像情報を記録する撮像装置において、該撮像装置は、撮
像した被写界像を光電変換する光電変換手段と、該光電
変換手段の欠陥を補正処理する欠陥補正手段と、前記光
電変換手段から出力された信号から各画素毎に補間され
た色信号を生成する補間手段とを具備し、前記欠陥補正
手段で欠陥を補正する演算処理と、前記補間手段で補間
された色信号を生成する演算処理を、共通の記憶手段を
用いてまとめて実施するように構成されていることを特
徴とする撮像装置。 - 【請求項４】 前記記憶手段は、ラインメモリを含むこ
とを特徴とする請求項１〜３のいずれか１項に係る撮像
装置。 - 【請求項５】 前記光電変換手段は、カラーフィルタを
具備していることを特徴とする請求項１〜４のいずれか
１項に係る撮像装置。 - 【請求項６】 前記光電変換手段は、単板式の固体撮像
素子であることを特徴とする請求項１〜５のいずれか１
項に係る撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001192163A JP2003009167A (ja) | 2001-06-26 | 2001-06-26 | 撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001192163A JP2003009167A (ja) | 2001-06-26 | 2001-06-26 | 撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003009167A true JP2003009167A (ja) | 2003-01-10 |
Family
ID=19030656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001192163A Withdrawn JP2003009167A (ja) | 2001-06-26 | 2001-06-26 | 撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003009167A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7123300B2 (en) * | 2000-07-31 | 2006-10-17 | Sony United Kingdom Limited | Image processor and method of processing images |
| KR100723208B1 (ko) | 2005-07-22 | 2007-05-29 | 삼성전기주식회사 | 디지탈 카메라용 이미지 처리 장치 및 방법 |
| JP2009524282A (ja) * | 2006-01-12 | 2009-06-25 | マイクロン テクノロジー， インク． | 撮像装置のためのベイヤパターンの色モザイク補間を生成する方法および装置 |
| US7777791B2 (en) | 2003-04-11 | 2010-08-17 | Mega Chips Corporation | Defective pixel correction device |
| JP2017005571A (ja) * | 2015-06-12 | 2017-01-05 | リコーイメージング株式会社 | 撮影装置 |
-
2001
- 2001-06-26 JP JP2001192163A patent/JP2003009167A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7123300B2 (en) * | 2000-07-31 | 2006-10-17 | Sony United Kingdom Limited | Image processor and method of processing images |
| US7777791B2 (en) | 2003-04-11 | 2010-08-17 | Mega Chips Corporation | Defective pixel correction device |
| US7812866B2 (en) | 2003-04-11 | 2010-10-12 | Mega Chips Corporation | Defective pixel correction device |
| US7911514B2 (en) | 2003-04-11 | 2011-03-22 | Mega Chips Corporation | Defective pixel correction device |
| US8023010B2 (en) | 2003-04-11 | 2011-09-20 | Mega Chips Corporation | Defective pixel correction device |
| KR100723208B1 (ko) | 2005-07-22 | 2007-05-29 | 삼성전기주식회사 | 디지탈 카메라용 이미지 처리 장치 및 방법 |
| JP2009524282A (ja) * | 2006-01-12 | 2009-06-25 | マイクロン テクノロジー， インク． | 撮像装置のためのベイヤパターンの色モザイク補間を生成する方法および装置 |
| JP2017005571A (ja) * | 2015-06-12 | 2017-01-05 | リコーイメージング株式会社 | 撮影装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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