JP2003008619A - パケット通信装置 - Google Patents
パケット通信装置Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
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- H04L49/253—Routing or path finding in a switch fabric using establishment or release of connections between ports
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- H04L49/1515—Non-blocking multistage, e.g. Clos
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- H04L49/552—Prevention, detection or correction of errors by ensuring the integrity of packets received through redundant connections
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】異速度回線インタフェースを効率よく収容でき
るパケット通信装置を提供する。 【解決手段】本発明のパケット通信は，第１の回線イン
タフェースと，前記第１の回線インタフェースが収容す
る回線よりも低速な回線を収容する第２の回線インタフ
ェースと，クロスバスイッチと，前記第１の回線インタ
フェース及び前記第２の回線インタフェースから，周期
的に，パケット出力要求を受信し，その要求に基づき，
前記第１の回線インタフェース及び前記第２の回線イン
タフェースに，前記クロスバスイッチに対するパケット
の送出許可を送信するスケジューラとを有し，前記第１
の回線インタフェースと前記クロスバスイッチとの間の
リンクの容量を，前記第２の回線インタフェースと前記
クロスバスイッチとの間のリンクの容量よりも大きくす
る。
るパケット通信装置を提供する。 【解決手段】本発明のパケット通信は，第１の回線イン
タフェースと，前記第１の回線インタフェースが収容す
る回線よりも低速な回線を収容する第２の回線インタフ
ェースと，クロスバスイッチと，前記第１の回線インタ
フェース及び前記第２の回線インタフェースから，周期
的に，パケット出力要求を受信し，その要求に基づき，
前記第１の回線インタフェース及び前記第２の回線イン
タフェースに，前記クロスバスイッチに対するパケット
の送出許可を送信するスケジューラとを有し，前記第１
の回線インタフェースと前記クロスバスイッチとの間の
リンクの容量を，前記第２の回線インタフェースと前記
クロスバスイッチとの間のリンクの容量よりも大きくす
る。
Description
【０００１】
【発明の属する技術分野】本発明は，Ｉｎｔｅｒｎｅｔ
Ｐｒｏｔｏｃｏｌ（ＩＰ）などの可変長パケットや非
同期転送モード（以下ＡＴＭという。）の固定長パケッ
ト（一般的にセルと呼ばれる）をスイッチングするパケ
ットデータ通信装置に関する。
Ｐｒｏｔｏｃｏｌ（ＩＰ）などの可変長パケットや非
同期転送モード（以下ＡＴＭという。）の固定長パケッ
ト（一般的にセルと呼ばれる）をスイッチングするパケ
ットデータ通信装置に関する。
【０００２】
【従来の技術】近年，インターネットをはじめとするデ
ータトラヒックは急激に増加している。また，従来専用
線を使用して行なわれていたトランザクション処理な
ど，高品質で，高信頼のサービスをインターネットで行
おうとする動きも見られている。これに対応するため，
伝送路だけでなく，パケットデータ通信装置の大容量
化，高速化，高信頼化が必要とされる。
ータトラヒックは急激に増加している。また，従来専用
線を使用して行なわれていたトランザクション処理な
ど，高品質で，高信頼のサービスをインターネットで行
おうとする動きも見られている。これに対応するため，
伝送路だけでなく，パケットデータ通信装置の大容量
化，高速化，高信頼化が必要とされる。
【０００３】パケットデータ通信装置のスイッチ方式と
しては大容量化の観点から入出力バッファ型スイッチが
適していることが知られている。入出力バッファ型スイ
ッチを用いるパケットスイッチを開示するものとして
は，"The Tiny Tera: A PacketSwitch Core", Nick McK
eown, Martin Izzard, Adisak Mekkittikul, WilliamEl
lersick, and Mark Horowitz, IEEE MICRO, January/Fe
bruary 1997（以下「文献１」という。）がある。文献
１が開示するスイッチは，概ね図２６に示すようなスイ
ッチであると考えられる。ｎ本の入出力ポートを有する
クロスバスイッチ７０６の前段には，ｎ個のポートカー
ド７０１が設けられ，ポートカード７０１ごとに，入力
バッファ７０３が配置される。入力回線７００から入力
された可変長パケットは固定長パケット（セル）単位に
分割される。入力バッファ７０３にバッファリングされ
たセルは，スケジューラ７０５にて入出力ポート間の接
続スケジューリングを行なった後に，各ポートカード７
０１より出力されて，クロスバスイッチ７０６にてスイ
ッチングされる。入出力ポート間の接続は１セル単位で
変更される。特に，この構成においては，各入力バッフ
ァ７０３は出力方路別のキューバッファ（Ｖｉｒｔｕａ
ｌ Ｏｕｔｐｕｔ Ｑｕｅｕｅ（ＶＯＱ））に分割され
ていて，スケジューラ７０５により出力指示された任意
のキューバッファからの読み出しを可能とすることで，
Ｈｅａｄ Ｏｆ Ｌｉｎｅ Ｂｌｏｃｋｉｎｇ（ＨＯ
Ｌ）によるスループットの低下を防止している。クロス
バスイッチ７０６は，セル７０４を，例えば複数ビット
単位にスライスして，複数のスイッチ面で並列処理す
る。
しては大容量化の観点から入出力バッファ型スイッチが
適していることが知られている。入出力バッファ型スイ
ッチを用いるパケットスイッチを開示するものとして
は，"The Tiny Tera: A PacketSwitch Core", Nick McK
eown, Martin Izzard, Adisak Mekkittikul, WilliamEl
lersick, and Mark Horowitz, IEEE MICRO, January/Fe
bruary 1997（以下「文献１」という。）がある。文献
１が開示するスイッチは，概ね図２６に示すようなスイ
ッチであると考えられる。ｎ本の入出力ポートを有する
クロスバスイッチ７０６の前段には，ｎ個のポートカー
ド７０１が設けられ，ポートカード７０１ごとに，入力
バッファ７０３が配置される。入力回線７００から入力
された可変長パケットは固定長パケット（セル）単位に
分割される。入力バッファ７０３にバッファリングされ
たセルは，スケジューラ７０５にて入出力ポート間の接
続スケジューリングを行なった後に，各ポートカード７
０１より出力されて，クロスバスイッチ７０６にてスイ
ッチングされる。入出力ポート間の接続は１セル単位で
変更される。特に，この構成においては，各入力バッフ
ァ７０３は出力方路別のキューバッファ（Ｖｉｒｔｕａ
ｌ Ｏｕｔｐｕｔ Ｑｕｅｕｅ（ＶＯＱ））に分割され
ていて，スケジューラ７０５により出力指示された任意
のキューバッファからの読み出しを可能とすることで，
Ｈｅａｄ Ｏｆ Ｌｉｎｅ Ｂｌｏｃｋｉｎｇ（ＨＯ
Ｌ）によるスループットの低下を防止している。クロス
バスイッチ７０６は，セル７０４を，例えば複数ビット
単位にスライスして，複数のスイッチ面で並列処理す
る。
【０００４】また，従来のパケットデータ通信装置にお
いては様々な種類の回線速度がサポート可能となってい
る。複数種類の回線をサポートする一般的なパケットデ
ータ通信装置の主信号系構成を図３に示す。図３におい
ては，クロスバスイッチ７５０は，２．４Ｇｂｐｓ単位
の複数の入力ポートと複数の出力ポートを有しており，
入出力ポート間でｎ×ｎのスイッチングを行う。クロス
バスイッチ７５０と回線インタフェースとの物理的な接
続は，２．４Ｇｂｐｓドライバ（送信部）７３０と，
２．４Ｇｂｐｓレシーバ（受信部）７３１により行われ
る。本例においては，２．４Ｇｂｐｓ回線インタフェー
ス７２１のみならず，様々な種類の低速回線をサポート
する例を示す。パケットデータ通信装置の回線収容効率
を良くするため，回線インタフェースでは，低速回線を
複数ポート分サポートするのが一般的である。図３にお
いては，回線インタフェース７２２では６００Ｍｂｐｓ
×４ポート，回線インタフェース７２３では１５０Ｍｂ
ｐｓ×１６ポート，回線インタフェース７２４ではギガ
ビットイーサ（１Ｇｂｐｓ）×２ポートを収容している
例を示している。このように，低速回線については１つ
の回線インタフェース内に複数のポートを出来るだけ多
く収容して，スイッチ可能なリソースを無駄にしないよ
うな構成を取る。
いては様々な種類の回線速度がサポート可能となってい
る。複数種類の回線をサポートする一般的なパケットデ
ータ通信装置の主信号系構成を図３に示す。図３におい
ては，クロスバスイッチ７５０は，２．４Ｇｂｐｓ単位
の複数の入力ポートと複数の出力ポートを有しており，
入出力ポート間でｎ×ｎのスイッチングを行う。クロス
バスイッチ７５０と回線インタフェースとの物理的な接
続は，２．４Ｇｂｐｓドライバ（送信部）７３０と，
２．４Ｇｂｐｓレシーバ（受信部）７３１により行われ
る。本例においては，２．４Ｇｂｐｓ回線インタフェー
ス７２１のみならず，様々な種類の低速回線をサポート
する例を示す。パケットデータ通信装置の回線収容効率
を良くするため，回線インタフェースでは，低速回線を
複数ポート分サポートするのが一般的である。図３にお
いては，回線インタフェース７２２では６００Ｍｂｐｓ
×４ポート，回線インタフェース７２３では１５０Ｍｂ
ｐｓ×１６ポート，回線インタフェース７２４ではギガ
ビットイーサ（１Ｇｂｐｓ）×２ポートを収容している
例を示している。このように，低速回線については１つ
の回線インタフェース内に複数のポートを出来るだけ多
く収容して，スイッチ可能なリソースを無駄にしないよ
うな構成を取る。
【０００５】
【発明が解決しようとする課題】今後，トラヒックの増
加に伴い，さらなる高速回線をサポートする大容量スイ
ッチが必要になると想定されるが，ネットワークのアク
セス部分との接続，及び従来装置との接続を考えると，
従来の低速回線をもサポートする必要がある。
加に伴い，さらなる高速回線をサポートする大容量スイ
ッチが必要になると想定されるが，ネットワークのアク
セス部分との接続，及び従来装置との接続を考えると，
従来の低速回線をもサポートする必要がある。
【０００６】図４に，スイッチ構成の一例を示す。クロ
スバスイッチ８５０は，４０Ｇｂｐｓ単位の複数の入力
ポートと複数の出力ポートを有しており，入出力ポート
間でｎ×ｎのスイッチングを行う。クロスバスイッチ８
５０と回線インタフェースとの物理的な接続は，４０Ｇ
ｂｐｓドライバ（送信部）８３０と，４０Ｇｂｐｓレシ
ーバ（受信部）８３１により行われる。特に，数１００
Ｇｂｐｓから数Ｔｂｐｓクラスの大容量スイッチにおい
ては，クロスバスイッチ８５０と回線インタフェースと
の物理的な接続が光インタコネクト等の光部品により行
われる場合もある。図３と同様な考え方で，４０Ｇｂｐ
ｓ回線インタフェース８２１のみならず，様々な種類の
低速回線がサポートされる。クロスバスイッチ８５０の
スイッチング単位としては４０Ｇｂｐｓであるが，例え
ば，２．４Ｇｂｐｓ回線１６本や，ギガビットイーサ回
線を４０本サポートすることは，搭載部品数および回線
インタフェースの実装面積の都合上，分割損が生じて不
可能となり，２．４Ｇｂｐｓ回線８本（８２３）や，ギ
ガビットイーサ回線を８本（８２４）程度に制限され
て，回線インタフェースの容量密度が低くなる可能性が
ある。この場合，密度の低い回線インタフェースについ
ては，クロスバスイッチ８５０との接続のために，４０
Ｇｂｐｓ分のドライバ８３０，レシーバ８３１，もしく
は光インタコネクトモジュールを搭載するのは冗長とな
るため，実装面積的にも，部品コストの観点からも望ま
しくない。この問題は，図４に例示したドライバ，レシ
ーバの速度，収容する回線速度に依存するものではな
く，高速回線と低速回線とを混在してスイッチに収容す
る場合に一般的に生じる問題である。
スバスイッチ８５０は，４０Ｇｂｐｓ単位の複数の入力
ポートと複数の出力ポートを有しており，入出力ポート
間でｎ×ｎのスイッチングを行う。クロスバスイッチ８
５０と回線インタフェースとの物理的な接続は，４０Ｇ
ｂｐｓドライバ（送信部）８３０と，４０Ｇｂｐｓレシ
ーバ（受信部）８３１により行われる。特に，数１００
Ｇｂｐｓから数Ｔｂｐｓクラスの大容量スイッチにおい
ては，クロスバスイッチ８５０と回線インタフェースと
の物理的な接続が光インタコネクト等の光部品により行
われる場合もある。図３と同様な考え方で，４０Ｇｂｐ
ｓ回線インタフェース８２１のみならず，様々な種類の
低速回線がサポートされる。クロスバスイッチ８５０の
スイッチング単位としては４０Ｇｂｐｓであるが，例え
ば，２．４Ｇｂｐｓ回線１６本や，ギガビットイーサ回
線を４０本サポートすることは，搭載部品数および回線
インタフェースの実装面積の都合上，分割損が生じて不
可能となり，２．４Ｇｂｐｓ回線８本（８２３）や，ギ
ガビットイーサ回線を８本（８２４）程度に制限され
て，回線インタフェースの容量密度が低くなる可能性が
ある。この場合，密度の低い回線インタフェースについ
ては，クロスバスイッチ８５０との接続のために，４０
Ｇｂｐｓ分のドライバ８３０，レシーバ８３１，もしく
は光インタコネクトモジュールを搭載するのは冗長とな
るため，実装面積的にも，部品コストの観点からも望ま
しくない。この問題は，図４に例示したドライバ，レシ
ーバの速度，収容する回線速度に依存するものではな
く，高速回線と低速回線とを混在してスイッチに収容す
る場合に一般的に生じる問題である。
【０００７】また，文献１に示されているような従来の
入出力バッファ型クロスバスイッチでは，入力ポートと
出力ポートとの一対一接続を基本としている。つまり，
複数の低速回線インタフェースと高速回線インタフェー
スが混在した状態で，これをクロスバスイッチで接続す
ることを考えると，ある高速回線に入力されたトラヒッ
クを複数の低速回線に同時に出力する，また，複数の低
速回線に入力されたトラヒックをまとめて，一つの高速
回線に同時に出力するような接続形態が不可能であるた
め，スイッチの使用効率が著しく低下する場合がある。
言い換えると，従来のクロスバスイッチにおいては，入
出力ポート間の一対複数接続もしくは複数対一接続に対
応していないため，低速回線インタフェースと高速回線
インタフェースが混在した状態では，所望の出力ポート
が空いているにもかかわらずデータを送出できない“ブ
ロッキング”現象が発生する。
入出力バッファ型クロスバスイッチでは，入力ポートと
出力ポートとの一対一接続を基本としている。つまり，
複数の低速回線インタフェースと高速回線インタフェー
スが混在した状態で，これをクロスバスイッチで接続す
ることを考えると，ある高速回線に入力されたトラヒッ
クを複数の低速回線に同時に出力する，また，複数の低
速回線に入力されたトラヒックをまとめて，一つの高速
回線に同時に出力するような接続形態が不可能であるた
め，スイッチの使用効率が著しく低下する場合がある。
言い換えると，従来のクロスバスイッチにおいては，入
出力ポート間の一対複数接続もしくは複数対一接続に対
応していないため，低速回線インタフェースと高速回線
インタフェースが混在した状態では，所望の出力ポート
が空いているにもかかわらずデータを送出できない“ブ
ロッキング”現象が発生する。
【０００８】
【課題を解決するための手段】本発明の一側面は，各回
線インタフェースとクロスバスイッチ間との接続ポート
数を，各回線インタフェースに収容される回線の速度に
応じて設定する。本発明の一実施例においては，低速回
線インタフェース部と，クロスバスイッチとの入出力接
続は１ポートを使用して接続し，高速回線インタフェー
ス部と，クロスバスイッチとの入出力接続はｎポートを
使用して接続する。クロスバスイッチの入出力ポート間
接続を決定するスケジューラは，低速回線インタフェー
スからは１つの送出要求リクエストを受信し，高速回線
インタフェースからはポート毎に１個，つまりｎ個の送
出要求リクエストを受信する。スケジューラは全てのポ
ートから受信したリクエストをもとに入出力接続関係を
決定し，ポート単位に送出可否を通知する。低速回線イ
ンタフェースでは，送出が認められた場合，通知された
宛先出力に該当するパケットを送出する。高速回線イン
タフェースについては，ｎ個のポートそれぞれにおい
て，送出が認められた宛先出力に該当するパケットを送
出する。ある高速回線インタフェースにおいて，複数の
送出許可が１つの宛先出力に対して認められた場合に
は，宛先出力に該当するキューバッファから複数のパケ
ットを連続して読み出しを行う。また，複数の送出許可
が複数の宛先出力に対して認められた場合には，宛先出
力に該当するキューバッファから，順次パケットの読み
出しを行う。
線インタフェースとクロスバスイッチ間との接続ポート
数を，各回線インタフェースに収容される回線の速度に
応じて設定する。本発明の一実施例においては，低速回
線インタフェース部と，クロスバスイッチとの入出力接
続は１ポートを使用して接続し，高速回線インタフェー
ス部と，クロスバスイッチとの入出力接続はｎポートを
使用して接続する。クロスバスイッチの入出力ポート間
接続を決定するスケジューラは，低速回線インタフェー
スからは１つの送出要求リクエストを受信し，高速回線
インタフェースからはポート毎に１個，つまりｎ個の送
出要求リクエストを受信する。スケジューラは全てのポ
ートから受信したリクエストをもとに入出力接続関係を
決定し，ポート単位に送出可否を通知する。低速回線イ
ンタフェースでは，送出が認められた場合，通知された
宛先出力に該当するパケットを送出する。高速回線イン
タフェースについては，ｎ個のポートそれぞれにおい
て，送出が認められた宛先出力に該当するパケットを送
出する。ある高速回線インタフェースにおいて，複数の
送出許可が１つの宛先出力に対して認められた場合に
は，宛先出力に該当するキューバッファから複数のパケ
ットを連続して読み出しを行う。また，複数の送出許可
が複数の宛先出力に対して認められた場合には，宛先出
力に該当するキューバッファから，順次パケットの読み
出しを行う。
【０００９】また，本発明の他の側面は，スケジューラ
が，低速回線インタフェース部の入力側が１個の低速回
線インタフェース部の出力側又は１個の高速回線インタ
フェース部の出力側と接続され，高速回線インタフェー
ス部の入力側が最大ｎ個の第１の回線インタフェースの
出力側又は1個の第２の回線インタフェースの出力側と
接続されるようにクロスバスイッチを制御する。
が，低速回線インタフェース部の入力側が１個の低速回
線インタフェース部の出力側又は１個の高速回線インタ
フェース部の出力側と接続され，高速回線インタフェー
ス部の入力側が最大ｎ個の第１の回線インタフェースの
出力側又は1個の第２の回線インタフェースの出力側と
接続されるようにクロスバスイッチを制御する。
【００１０】
【発明の実施の形態】本発明によるパケット通信装置の
実施例を説明する。
実施例を説明する。
【００１１】図２は，本発明のパケット通信装置の一実
施例を示す。このパケット通信装置は，ｎ×ｎの交換を
行うクロスバスイッチ１０，クロスバスイッチ１０に接
続される回線インタフェース２０−１〜２０−ｎ，およ
びスケジューラ４０とを有する。また，クロスバスイッ
チ１０，回線インタフェース２０，及びスケジューラ４
０は，制御部５０により制御バス５１を通じて，初期設
定，統計情報収集，障害情報収集などの制御が行われ
る。
施例を示す。このパケット通信装置は，ｎ×ｎの交換を
行うクロスバスイッチ１０，クロスバスイッチ１０に接
続される回線インタフェース２０−１〜２０−ｎ，およ
びスケジューラ４０とを有する。また，クロスバスイッ
チ１０，回線インタフェース２０，及びスケジューラ４
０は，制御部５０により制御バス５１を通じて，初期設
定，統計情報収集，障害情報収集などの制御が行われ
る。
【００１２】回線インタフェース２０について説明す
る。回線インタフェース２０の入力側は，入力処理部２
１，ＶＯＱ（Ｖｉｒｔｕａｌ Ｏｕｔｐｕｔ Ｑｕｅｕ
ｅ）２３，およびＶＯＱ制御部２２を有する。回線イン
タフェース２０の出力側は，ＶＩＱ（Ｖｉｒｔｕａｌ
Ｉｎｐｕｔ Ｑｕｅｕｅ）３３，ＶＩＱ制御部３１，お
よび出力処理部３２を有する。
る。回線インタフェース２０の入力側は，入力処理部２
１，ＶＯＱ（Ｖｉｒｔｕａｌ Ｏｕｔｐｕｔ Ｑｕｅｕ
ｅ）２３，およびＶＯＱ制御部２２を有する。回線イン
タフェース２０の出力側は，ＶＩＱ（Ｖｉｒｔｕａｌ
Ｉｎｐｕｔ Ｑｕｅｕｅ）３３，ＶＩＱ制御部３１，お
よび出力処理部３２を有する。
【００１３】図１４は，入力処理部２１の一実施例を示
す。パケットデータは入力回線４０を通じて装置に入力
されると，光・電気信号変換部（Ｏ／Ｅ）２１−１に
て，電気信号に変換される。その後，ＰＨＹ２１−２に
てＳＯＮＥＴ（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｔｉｃａ
ｌ ｎｅｔｗｏｒｋ）フレームなどの物理レイヤ処理が
行なわれる。次に，Ｌ２処理部２１−３にてパケットの
抽出，エラーチェックなどのレイヤ２処理が行なわれ
る。その後，検索エンジン２１−４にて，宛先ＩＰアド
レスに基づき，出力ポート検索，品質クラス検索など
の，レイヤ３処理が行なわれる。検索処理は，具体的に
は，検索エンジン２１−４に接続されたＬ３ＴＡＢＬＥ
２１−５を使用する。Ｌ３ＴＡＢＬＥ２１−５には，予
め宛先ＩＰアドレスと，出力ポート，品質クラス，次の
転送先のＩＰアドレスであるネクストホップＩＰアドレ
スとの対応関係がテーブル形式で格納されている。検索
結果はパケットのヘッダ部分に付与される。回線インタ
フェース２０の出力側機能については後述する。
す。パケットデータは入力回線４０を通じて装置に入力
されると，光・電気信号変換部（Ｏ／Ｅ）２１−１に
て，電気信号に変換される。その後，ＰＨＹ２１−２に
てＳＯＮＥＴ（ｓｙｎｃｈｒｏｎｏｕｓ ｏｐｔｉｃａ
ｌ ｎｅｔｗｏｒｋ）フレームなどの物理レイヤ処理が
行なわれる。次に，Ｌ２処理部２１−３にてパケットの
抽出，エラーチェックなどのレイヤ２処理が行なわれ
る。その後，検索エンジン２１−４にて，宛先ＩＰアド
レスに基づき，出力ポート検索，品質クラス検索など
の，レイヤ３処理が行なわれる。検索処理は，具体的に
は，検索エンジン２１−４に接続されたＬ３ＴＡＢＬＥ
２１−５を使用する。Ｌ３ＴＡＢＬＥ２１−５には，予
め宛先ＩＰアドレスと，出力ポート，品質クラス，次の
転送先のＩＰアドレスであるネクストホップＩＰアドレ
スとの対応関係がテーブル形式で格納されている。検索
結果はパケットのヘッダ部分に付与される。回線インタ
フェース２０の出力側機能については後述する。
【００１４】以下では，クロスバスイッチに対して，４
０Ｇｂｐｓ１回線を収容する回線インタフェースカード
（入出力４０Ｇｂｐｓ：以下４０Ｇｂｐｓ回線インタフ
ェースと呼ぶ）２枚と，１０Ｇｂｐｓ×２回線（入出力
２０Ｇｂｐｓ：以下２０Ｇｂｐｓ回線インタフェースと
呼ぶ）を収容する回線インタフェース２枚が混在して搭
載されている場合を例にして説明を行う。クロスバスイ
ッチは搭載される４枚の回線インタフェースに対して入
出力ポートの接続を行い，入力４×出力４のスイッチン
グを行う。なお，このパケット通信装置の回線スロット
はスロットフリーを前提としており，４０Ｇｂｐｓ回線
インタフェースと，２０Ｇｂｐｓ回線インタフェースの
どちらも搭載できる構成とする。
０Ｇｂｐｓ１回線を収容する回線インタフェースカード
（入出力４０Ｇｂｐｓ：以下４０Ｇｂｐｓ回線インタフ
ェースと呼ぶ）２枚と，１０Ｇｂｐｓ×２回線（入出力
２０Ｇｂｐｓ：以下２０Ｇｂｐｓ回線インタフェースと
呼ぶ）を収容する回線インタフェース２枚が混在して搭
載されている場合を例にして説明を行う。クロスバスイ
ッチは搭載される４枚の回線インタフェースに対して入
出力ポートの接続を行い，入力４×出力４のスイッチン
グを行う。なお，このパケット通信装置の回線スロット
はスロットフリーを前提としており，４０Ｇｂｐｓ回線
インタフェースと，２０Ｇｂｐｓ回線インタフェースの
どちらも搭載できる構成とする。
【００１５】図１は，４×４スイッチングを行うパケッ
ト通信装置の一実施例を示す。このパケット通信装置
は，４×４の交換を行うクロスバスイッチ１０，クロス
バスイッチ１０に接続される回線インタフェース２０−
１〜２０−４，およびスケジューラ４０とを有する。本
実施例では，４０Ｇｂｐｓ×１ポートを収容する回線イ
ンタフェース２０−１，２０−３，および，１０Ｇｂｐ
ｓ×２ポートを収容する回線インタフェース２０−２，
２０−４が搭載されている。回線インタフェース２０−
１，２０−３の入力側には２０Ｇの送信ドライバ１５が
それぞれ２個ずつ搭載されており，回線インタフェース
２０−１，２０−３の出力側には２０Ｇの受信ドライバ
１６がそれぞれ２ずつ個搭載されている。また，回線イ
ンタフェース２０−２，２０−４の入力側には２０Ｇの
送信ドライバ１５がそれぞれ１個搭載されており，回線
インタフェース２０−２，２０−４の出力側には２０Ｇ
の受信ドライバ１６がそれぞれ１個搭載されている。ま
た，クロスバスイッチ１０については回線インタフェー
ススロットに対して，２個の受信ドライバ１６と送信ド
ライバ１５がそれぞれ，スロットの受信側と送信側に配
備されている。また，クロスバスイッチは，各入出力ド
ライバに対応して，回線インタフェーススロット当たり
２つの物理入出力ポート（例えば，回線インタフェース
２０−１に相当する入力ポートはＩＰ１１，ＩＰ１２，
出力ポートはＯＰ１１，ＯＰ１２）を持つ。４０Ｇｂｐ
ｓ回線インタフェース２０−１，２０−３とクロスバス
イッチ１０は２本の２０Ｇｂｐｓリンクで接続されてお
り，また，２０Ｇｂｐｓ回線インタフェース２０−２，
２０−４とクロスバスイッチ１０は１本の２０Ｇｂｐｓ
リンクで接続されている。スケジューラ４０は，一定周
期毎に制御線４１を通じて全ての回線インタフェース２
０−１〜２０−４のパケット出力要求情報を収集して，
これらをもとに回線インタフェース間の接続関係を決定
し，回線インタフェース２０−１〜２０−４にパケット
の送出許可を出す。
ト通信装置の一実施例を示す。このパケット通信装置
は，４×４の交換を行うクロスバスイッチ１０，クロス
バスイッチ１０に接続される回線インタフェース２０−
１〜２０−４，およびスケジューラ４０とを有する。本
実施例では，４０Ｇｂｐｓ×１ポートを収容する回線イ
ンタフェース２０−１，２０−３，および，１０Ｇｂｐ
ｓ×２ポートを収容する回線インタフェース２０−２，
２０−４が搭載されている。回線インタフェース２０−
１，２０−３の入力側には２０Ｇの送信ドライバ１５が
それぞれ２個ずつ搭載されており，回線インタフェース
２０−１，２０−３の出力側には２０Ｇの受信ドライバ
１６がそれぞれ２ずつ個搭載されている。また，回線イ
ンタフェース２０−２，２０−４の入力側には２０Ｇの
送信ドライバ１５がそれぞれ１個搭載されており，回線
インタフェース２０−２，２０−４の出力側には２０Ｇ
の受信ドライバ１６がそれぞれ１個搭載されている。ま
た，クロスバスイッチ１０については回線インタフェー
ススロットに対して，２個の受信ドライバ１６と送信ド
ライバ１５がそれぞれ，スロットの受信側と送信側に配
備されている。また，クロスバスイッチは，各入出力ド
ライバに対応して，回線インタフェーススロット当たり
２つの物理入出力ポート（例えば，回線インタフェース
２０−１に相当する入力ポートはＩＰ１１，ＩＰ１２，
出力ポートはＯＰ１１，ＯＰ１２）を持つ。４０Ｇｂｐ
ｓ回線インタフェース２０−１，２０−３とクロスバス
イッチ１０は２本の２０Ｇｂｐｓリンクで接続されてお
り，また，２０Ｇｂｐｓ回線インタフェース２０−２，
２０−４とクロスバスイッチ１０は１本の２０Ｇｂｐｓ
リンクで接続されている。スケジューラ４０は，一定周
期毎に制御線４１を通じて全ての回線インタフェース２
０−１〜２０−４のパケット出力要求情報を収集して，
これらをもとに回線インタフェース間の接続関係を決定
し，回線インタフェース２０−１〜２０−４にパケット
の送出許可を出す。
【００１６】回線インタフェース間の接続関係を決定す
るためのスケジューラ４０の一実施例について説明す
る。各出力回線インタフェースに対して，複数のパケッ
ト出力要求が衝突した場合には，スケジュール４０は，
巡回選択方式（ラウンドロビン）により接続すべき入力
回線インタフェースを選択する。出力要求が優先度付け
がされている場合には，優先度の高い出力要求を優先す
るように入出力回線インタフェース間の接続関係が決定
され，優先度が重なった場合には，同一優先度の出力要
求に対して巡回選択が行われるようにすればよい。以上
の選択を出力回線インタフェース毎に順次行うことで，
入力インタフェースと出力インタフェースとの接続関係
が決定できる。
るためのスケジューラ４０の一実施例について説明す
る。各出力回線インタフェースに対して，複数のパケッ
ト出力要求が衝突した場合には，スケジュール４０は，
巡回選択方式（ラウンドロビン）により接続すべき入力
回線インタフェースを選択する。出力要求が優先度付け
がされている場合には，優先度の高い出力要求を優先す
るように入出力回線インタフェース間の接続関係が決定
され，優先度が重なった場合には，同一優先度の出力要
求に対して巡回選択が行われるようにすればよい。以上
の選択を出力回線インタフェース毎に順次行うことで，
入力インタフェースと出力インタフェースとの接続関係
が決定できる。
【００１７】図１では図示されていないが，各回線イン
タフェースの入力側は，図２で示したように，入力処理
部２１，ＶＯＱ制御部２２，及びＶＯＱ２３を有してお
り，その出力側は，ＶＩＱ制御部３１，出力処理部３
２，及びＶＩＱ３３を有している。
タフェースの入力側は，図２で示したように，入力処理
部２１，ＶＯＱ制御部２２，及びＶＯＱ２３を有してお
り，その出力側は，ＶＩＱ制御部３１，出力処理部３
２，及びＶＩＱ３３を有している。
【００１８】ＶＯＱ制御部２２の詳細，およびＶＯＱ制
御部とスケジューラ４０との間の送受信フォーマットに
ついて図５に示す。ＶＯＱ制御部２２は，ヘッダ解析部
２２１，バッファ管理部２２２，及び送出要求作成部２
２３とを有する。ヘッダ解析部２２１では，入力された
パケットのヘッダを解析して，これをバッファ管理部２
２２に通知する。バッファ解析部ではヘッダ解析部２２
１から受け取った情報を元に，パケットをＶＯＱの所望
のキューバッファ（出力回線インタフェースに対応）に
ライトするようにＷＡ（Ｗｒｉｔｅ Ａｄｄｒｅｓｓ）
をＶＯＱ２３に送出する。また，バッファ管理部２２２
ではＶＯＱ２３のパケット格納情報を送出要求作成部２
２３に通知して，送出要求をスケジューラ４０に送出す
る。スケジューラ４０は各回線インタフェーススロット
に対して２つの送出要求４０１，４０２を受信可能な構
成としてある。送出要求４０１，４０２それぞれには，
送出要求有効ビット（Ｖ）４１１，４１２が付与されて
おり，本ビットにより要求の有効／無効を判定する。具
体的には図１６に示すように４０Ｇｂｐｓ回線インタフ
ェースについては，送出要求有効ビット（Ｖ）４１１，
４１２の双方を有効（“１”）にし，また，２０Ｇｂｐ
ｓ回線インタフェースについては，図１７に示すよう
に，送出要求有効ビット（Ｖ）４１１，４１２の片方の
み（本例では４１１）を有効（“１”）に設定してお
く。つまり，スケジューラ４０は，４０Ｇｂｐｓ回線イ
ンタフェースからは送出要求を２つ受け取ることができ
る。なお，４０Ｇｂｐｓ回線インタフェースの送出要求
作成部では，ＶＯＱ２３内で送出可能なパケットが２個
以上蓄積されている出力方路のキューバッファについて
は，送出要求４０１，４０２の双方共に“１”を表示し
（本例では出力＃１），送出可能なパケットが１個のみ
蓄積されている出力方路のキューバッファについては，
送出要求４０１のみに“１”を表示する（本例では出力
＃４）。図１の例においては，スケジューラ４０はクロ
スバスイッチ４０の物理ポートに対応した最大６個の送
出要求を受け取る。スケジューラ４０はこれら６個の送
出要求に対して，クロスバスイッチ１０の対応する６個
の入出力ポート間でスケジューリングを行い，接続関係
を決定する。接続関係が決定するとスケジューラ４０
は，送出許可を各回線インタフェース２０のＶＯＱ制御
部２２に対して返送する。スケジューラ４０は各回線イ
ンタフェーススロットに対して２つの送出許可５０１，
５０２を送信可能な構成としてある。送出許可５０１，
５０２それぞれには，送出許可有効ビット（Ｖ）５１
１，５１２が付与されており，本ビットにより送出許可
の有効／無効を判定する。具体的には図１８に示すよう
に４０Ｇｂｐｓ回線インタフェースについては，送出許
可有効ビット（Ｖ）５１１，５１２の双方を有効にし，
また，２０Ｇｂｐｓ回線インタフェースについては，図
１９に示すように送出許可有効ビット（Ｖ）５１１，５
１２の片方のみ（本例では５１１）を有効に設定してお
く。つまり，スケジューラ４０は，４０Ｇｂｐｓ回線イ
ンタフェースに対しては送出許可を最大２つ（送出許可
５０１，５０２のそれぞれ１つずつ）送信し，２０Ｇｂ
ｐｓ回線インタフェースに対しては送出許可を１つのみ
送信することができる。ＶＯＱ制御部２２内のバッファ
管理部２２２においては，１つもしくは２つの送出許可
を受け取ると，これに対応したＶＯＱ２３から１つもし
くは２つのパケットの読み出しが行なわれるようにＲＡ
（Ｒｅａｄ Ａｄｄｒｅｓｓ）をＶＯＱ２３に送出す
る。
御部とスケジューラ４０との間の送受信フォーマットに
ついて図５に示す。ＶＯＱ制御部２２は，ヘッダ解析部
２２１，バッファ管理部２２２，及び送出要求作成部２
２３とを有する。ヘッダ解析部２２１では，入力された
パケットのヘッダを解析して，これをバッファ管理部２
２２に通知する。バッファ解析部ではヘッダ解析部２２
１から受け取った情報を元に，パケットをＶＯＱの所望
のキューバッファ（出力回線インタフェースに対応）に
ライトするようにＷＡ（Ｗｒｉｔｅ Ａｄｄｒｅｓｓ）
をＶＯＱ２３に送出する。また，バッファ管理部２２２
ではＶＯＱ２３のパケット格納情報を送出要求作成部２
２３に通知して，送出要求をスケジューラ４０に送出す
る。スケジューラ４０は各回線インタフェーススロット
に対して２つの送出要求４０１，４０２を受信可能な構
成としてある。送出要求４０１，４０２それぞれには，
送出要求有効ビット（Ｖ）４１１，４１２が付与されて
おり，本ビットにより要求の有効／無効を判定する。具
体的には図１６に示すように４０Ｇｂｐｓ回線インタフ
ェースについては，送出要求有効ビット（Ｖ）４１１，
４１２の双方を有効（“１”）にし，また，２０Ｇｂｐ
ｓ回線インタフェースについては，図１７に示すよう
に，送出要求有効ビット（Ｖ）４１１，４１２の片方の
み（本例では４１１）を有効（“１”）に設定してお
く。つまり，スケジューラ４０は，４０Ｇｂｐｓ回線イ
ンタフェースからは送出要求を２つ受け取ることができ
る。なお，４０Ｇｂｐｓ回線インタフェースの送出要求
作成部では，ＶＯＱ２３内で送出可能なパケットが２個
以上蓄積されている出力方路のキューバッファについて
は，送出要求４０１，４０２の双方共に“１”を表示し
（本例では出力＃１），送出可能なパケットが１個のみ
蓄積されている出力方路のキューバッファについては，
送出要求４０１のみに“１”を表示する（本例では出力
＃４）。図１の例においては，スケジューラ４０はクロ
スバスイッチ４０の物理ポートに対応した最大６個の送
出要求を受け取る。スケジューラ４０はこれら６個の送
出要求に対して，クロスバスイッチ１０の対応する６個
の入出力ポート間でスケジューリングを行い，接続関係
を決定する。接続関係が決定するとスケジューラ４０
は，送出許可を各回線インタフェース２０のＶＯＱ制御
部２２に対して返送する。スケジューラ４０は各回線イ
ンタフェーススロットに対して２つの送出許可５０１，
５０２を送信可能な構成としてある。送出許可５０１，
５０２それぞれには，送出許可有効ビット（Ｖ）５１
１，５１２が付与されており，本ビットにより送出許可
の有効／無効を判定する。具体的には図１８に示すよう
に４０Ｇｂｐｓ回線インタフェースについては，送出許
可有効ビット（Ｖ）５１１，５１２の双方を有効にし，
また，２０Ｇｂｐｓ回線インタフェースについては，図
１９に示すように送出許可有効ビット（Ｖ）５１１，５
１２の片方のみ（本例では５１１）を有効に設定してお
く。つまり，スケジューラ４０は，４０Ｇｂｐｓ回線イ
ンタフェースに対しては送出許可を最大２つ（送出許可
５０１，５０２のそれぞれ１つずつ）送信し，２０Ｇｂ
ｐｓ回線インタフェースに対しては送出許可を１つのみ
送信することができる。ＶＯＱ制御部２２内のバッファ
管理部２２２においては，１つもしくは２つの送出許可
を受け取ると，これに対応したＶＯＱ２３から１つもし
くは２つのパケットの読み出しが行なわれるようにＲＡ
（Ｒｅａｄ Ａｄｄｒｅｓｓ）をＶＯＱ２３に送出す
る。
【００１９】以上の構成において，２０Ｇｂｐｓ回線イ
ンタフェースと，４０Ｇｂｐｓ回線インタフェース間の
接続方法として，（１）１つの４０Ｇｂｐｓ回線インタ
フェース入力が１つの４０Ｇｂｐｓ回線インタフェース
出力に接続（２）２つの２０Ｇｂｐｓ回線インタフェー
ス入力が１つの４０Ｇｂｐｓ回線インタフェース出力に
接続（３）１つの４０Ｇｂｐｓ回線インタフェース入力
が２つの２０Ｇｂｐｓ回線インタフェース出力に接続，
の３つの例について順に説明する。
ンタフェースと，４０Ｇｂｐｓ回線インタフェース間の
接続方法として，（１）１つの４０Ｇｂｐｓ回線インタ
フェース入力が１つの４０Ｇｂｐｓ回線インタフェース
出力に接続（２）２つの２０Ｇｂｐｓ回線インタフェー
ス入力が１つの４０Ｇｂｐｓ回線インタフェース出力に
接続（３）１つの４０Ｇｂｐｓ回線インタフェース入力
が２つの２０Ｇｂｐｓ回線インタフェース出力に接続，
の３つの例について順に説明する。
【００２０】まず，４０Ｇｂｐｓ回線インタフェース２
０−１の入力が４０Ｇｂｐｓ回線インタフェース２０−
３の出力に接続される場合の回線インタフェース２０−
１の動作について図６を用いて説明する。スケジューラ
４０から制御線４１を通じて，出力側回線インタフェー
ス２０−３に対しての出力許可を２個受け取ると，ＶＯ
Ｑ制御部２２はＶＯＱ２３にＲＡを２つ与えて，回線イ
ンタフェース２０−３に相当するキューバッファ２３３
からパケットを２つ（Ａ１，Ａ２）シーケンシャルに読
み出す。論理的には出力回線インタフェース２０−１〜
２０−４にそれぞれ対応したキューバッファ２３１〜２
３４からキューバッファ２３３をセレクタ２３０にて選
択してパケットを読み出すことに相当する。読み出され
た２つのパケット（Ａ１，Ａ２）は分離部（ＤＭＸ）１
５０にて時間分離されて，それぞれ２０Ｇドライバ（２
０Ｇ−ＤＲＶ）１５を通じてクロスバスイッチの対応す
る入力ポートＩＰ１１，ＩＰ１２に対して出力される。
これら２つのパケット（Ａ１，Ａ２）はクロスバスイッ
チ１０にて所望の出力ポートＯＰ３１，ＯＰ３２を通じ
て，回線インタフェース２０−３に対して出力される。
回線インタフェース２０−３出力側の動作について図７
に示す。２つのパケット（Ａ１，Ａ２）は，それぞれ２
０Ｇレシーバ（２０Ｇ−ＤＲＶ）１６を通じて回線イン
タフェース２０−３に入力される。その後，多重部（Ｍ
ＵＸ）１６０にて時間多重され，ＶＩＱ内の該当する入
力インタフェースに相当するキューバッファ（この場合
は回線インタフェース２０−１から入力されたパケット
であるため，これに対応するキューバッファ３３１）に
格納されるように，ＶＩＱ制御部３３により制御され
る。ＶＩＱ３３で元の可変長パケットに組み立てられた
後，パケットは読み出されて出力処理部３２へ送出され
る。
０−１の入力が４０Ｇｂｐｓ回線インタフェース２０−
３の出力に接続される場合の回線インタフェース２０−
１の動作について図６を用いて説明する。スケジューラ
４０から制御線４１を通じて，出力側回線インタフェー
ス２０−３に対しての出力許可を２個受け取ると，ＶＯ
Ｑ制御部２２はＶＯＱ２３にＲＡを２つ与えて，回線イ
ンタフェース２０−３に相当するキューバッファ２３３
からパケットを２つ（Ａ１，Ａ２）シーケンシャルに読
み出す。論理的には出力回線インタフェース２０−１〜
２０−４にそれぞれ対応したキューバッファ２３１〜２
３４からキューバッファ２３３をセレクタ２３０にて選
択してパケットを読み出すことに相当する。読み出され
た２つのパケット（Ａ１，Ａ２）は分離部（ＤＭＸ）１
５０にて時間分離されて，それぞれ２０Ｇドライバ（２
０Ｇ−ＤＲＶ）１５を通じてクロスバスイッチの対応す
る入力ポートＩＰ１１，ＩＰ１２に対して出力される。
これら２つのパケット（Ａ１，Ａ２）はクロスバスイッ
チ１０にて所望の出力ポートＯＰ３１，ＯＰ３２を通じ
て，回線インタフェース２０−３に対して出力される。
回線インタフェース２０−３出力側の動作について図７
に示す。２つのパケット（Ａ１，Ａ２）は，それぞれ２
０Ｇレシーバ（２０Ｇ−ＤＲＶ）１６を通じて回線イン
タフェース２０−３に入力される。その後，多重部（Ｍ
ＵＸ）１６０にて時間多重され，ＶＩＱ内の該当する入
力インタフェースに相当するキューバッファ（この場合
は回線インタフェース２０−１から入力されたパケット
であるため，これに対応するキューバッファ３３１）に
格納されるように，ＶＩＱ制御部３３により制御され
る。ＶＩＱ３３で元の可変長パケットに組み立てられた
後，パケットは読み出されて出力処理部３２へ送出され
る。
【００２１】ここで，出力処理部３２の構成を図１５を
用いて説明する。入力された可変長パケットはＬ２処理
部３２−３にてレイヤ２の処理が行なわれる。例えば，
出力回線がイーサーネットの場合には，次の転送先のＩ
ＰアドレスであるネクストホップＩＰアドレスから，接
続先ルータのレイヤ２アドレス（ＭＡＣアドレス）を検
索して付与する処理を行なう。ネクストホップＩＰアド
レスと，接続先ルータのレイヤ２アドレスの対応は，Ｌ
２ＴＡＢＬＥ３２−５に格納されている。レイヤ２処理
の終了後，可変長パケットはＰＨＹ３２−２にて，例え
ばＳＯＮＥＴフレームへマッピング処理が行なわれ，そ
の後電気・光信号変換部（Ｅ／Ｏ）３２−１にて，光信
号に変換された後，出力回線５０へ送出される。
用いて説明する。入力された可変長パケットはＬ２処理
部３２−３にてレイヤ２の処理が行なわれる。例えば，
出力回線がイーサーネットの場合には，次の転送先のＩ
ＰアドレスであるネクストホップＩＰアドレスから，接
続先ルータのレイヤ２アドレス（ＭＡＣアドレス）を検
索して付与する処理を行なう。ネクストホップＩＰアド
レスと，接続先ルータのレイヤ２アドレスの対応は，Ｌ
２ＴＡＢＬＥ３２−５に格納されている。レイヤ２処理
の終了後，可変長パケットはＰＨＹ３２−２にて，例え
ばＳＯＮＥＴフレームへマッピング処理が行なわれ，そ
の後電気・光信号変換部（Ｅ／Ｏ）３２−１にて，光信
号に変換された後，出力回線５０へ送出される。
【００２２】次に２つの２０Ｇｂｐｓ回線インタフェー
ス２０−２および２０−４の入力が１つの４０Ｇｂｐｓ
回線インタフェース２０−１の出力に接続される場合の
回線インタフェース２０−２の動作について図８を用い
て説明する。スケジューラ４０から制御線４１を通じ
て，出力側回線インタフェース２０−１に対しての出力
許可を１個受け取ると，ＶＯＱ制御部２２はＶＯＱ２３
にＲＡを１つ与えて，回線インタフェース２０−１に相
当するキューバッファ２３１からパケット（Ｂ１）を１
つ読み出す。論理的にはキューバッファ２３１〜２３４
からキューバッファ２３１をセレクタ２３０にて選択し
てパケット（Ｂ１）を読み出すことに相当する。読み出
されたパケット（Ｂ１）は２０Ｇドライバ（２０Ｇ−Ｄ
ＲＶ）１５を通じてクロスバスイッチ１０の対応する入
力ポートＩＰ２１に対して出力される。ここで，クロス
バスイッチ１０の入力ポートＩＰ２２に対しては何も接
続されていない。パケット（Ｂ１）はクロスバスイッチ
１０にて所望の出力ポートＯＰ１１を通じて，回線イン
タフェース２０−１に対して出力される。また，回線イ
ンタフェース２０−４の動作について図９に示すが，こ
れは図８で説明したのと同様な動作を行うので詳細説明
を省略する。回線インタフェース２０−４のキューバッ
ファ２３１から読み出されたパケット（Ｃ１）はクロス
バスイッチ１０にて所望の出力ポートＯＰ１２を通じ
て，回線インタフェース２０−１に対して出力される。
回線インタフェース２０−１出力側の動作について図１
０に示す。２つのパケット（Ｂ１，Ｃ１）は，それぞれ
２０Ｇレシーバ（２０Ｇ−ＤＲＶ）１６を通じて回線イ
ンタフェース２０−１に入力される。その後，多重部
（ＭＵＸ）１６０にて時間多重され，ＶＩＱ内の該当す
る入力インタフェースに相当するキューバッファ（パケ
ットＢ１はキューバッファ３３２，パケットＣ１はキュ
ーバッファ３３４）に格納されるように，ＶＩＱ制御部
３３より制御される。最後に，４０Ｇｂｐｓ回線インタ
フェース２０−３の入力が２０Ｇｂｐｓ回線インタフェ
ース２０−２および２０−４の出力に同時に接続される
場合の回線インタフェース２０−３の動作について図１
１を用いて説明する。スケジューラ４０から制御線４１
を通じて，出力側回線インタフェース２０−２および２
０−４に対しての出力許可を受け取ると，ＶＯＱ制御部
２２はＶＯＱ２３にＲＡを２つ与えて，回線インタフェ
ース２０−２に相当するキューバッファ２３２からパケ
ット（Ｄ１）を，また回線インタフェース２０−４に相
当するキューバッファ２３４からパケット（Ｅ１）をシ
ーケンシャルに読み出す。読み出された２つのパケット
（Ｄ１，Ｅ１）は分離部（ＤＭＸ）１５０にて時間分離
されて，それぞれ２０Ｇドライバ（２０Ｇ−ＤＲＶ）１
５を通じてクロスバスイッチの対応する入力ポートＩＰ
３１，ＩＰ３２に対して出力される。パケット（Ｄ１）
はクロスバスイッチ１０にて所望の出力ポートＯＰ２１
を通じて，回線インタフェース２０−２に対して出力さ
れる。また，パケット（Ｅ１）はクロスバスイッチ１０
にて所望の出力ポートＯＰ４１を通じて，回線インタフ
ェース２０−４に対して出力される。クロスバスイッチ
１０の出力ポートＯＰ２２，ＯＰ４２については何も接
続されていない。回線インタフェース２０−２出力側の
動作について図１２に示す。パケット（Ｄ１）は，それ
ぞれ２０Ｇレシーバ（２０Ｇ−ＤＲＶ）１６を通じて回
線インタフェース２０−２に入力され，ＶＩＱ内の該当
する入力インタフェースに相当するキューバッファ（こ
の場合はキューバッファ３３３）に格納されるように，
ＶＩＱ制御部３３より制御される。ＶＩＱ３３で元の可
変長パケットに組み立てられた後，パケットは読み出さ
れて出力処理部３２へ送出される。図１３に回線インタ
フェース２０−４出力側についての処理を示すが，これ
は図１２と同様であるため説明は省略する。
ス２０−２および２０−４の入力が１つの４０Ｇｂｐｓ
回線インタフェース２０−１の出力に接続される場合の
回線インタフェース２０−２の動作について図８を用い
て説明する。スケジューラ４０から制御線４１を通じ
て，出力側回線インタフェース２０−１に対しての出力
許可を１個受け取ると，ＶＯＱ制御部２２はＶＯＱ２３
にＲＡを１つ与えて，回線インタフェース２０−１に相
当するキューバッファ２３１からパケット（Ｂ１）を１
つ読み出す。論理的にはキューバッファ２３１〜２３４
からキューバッファ２３１をセレクタ２３０にて選択し
てパケット（Ｂ１）を読み出すことに相当する。読み出
されたパケット（Ｂ１）は２０Ｇドライバ（２０Ｇ−Ｄ
ＲＶ）１５を通じてクロスバスイッチ１０の対応する入
力ポートＩＰ２１に対して出力される。ここで，クロス
バスイッチ１０の入力ポートＩＰ２２に対しては何も接
続されていない。パケット（Ｂ１）はクロスバスイッチ
１０にて所望の出力ポートＯＰ１１を通じて，回線イン
タフェース２０−１に対して出力される。また，回線イ
ンタフェース２０−４の動作について図９に示すが，こ
れは図８で説明したのと同様な動作を行うので詳細説明
を省略する。回線インタフェース２０−４のキューバッ
ファ２３１から読み出されたパケット（Ｃ１）はクロス
バスイッチ１０にて所望の出力ポートＯＰ１２を通じ
て，回線インタフェース２０−１に対して出力される。
回線インタフェース２０−１出力側の動作について図１
０に示す。２つのパケット（Ｂ１，Ｃ１）は，それぞれ
２０Ｇレシーバ（２０Ｇ−ＤＲＶ）１６を通じて回線イ
ンタフェース２０−１に入力される。その後，多重部
（ＭＵＸ）１６０にて時間多重され，ＶＩＱ内の該当す
る入力インタフェースに相当するキューバッファ（パケ
ットＢ１はキューバッファ３３２，パケットＣ１はキュ
ーバッファ３３４）に格納されるように，ＶＩＱ制御部
３３より制御される。最後に，４０Ｇｂｐｓ回線インタ
フェース２０−３の入力が２０Ｇｂｐｓ回線インタフェ
ース２０−２および２０−４の出力に同時に接続される
場合の回線インタフェース２０−３の動作について図１
１を用いて説明する。スケジューラ４０から制御線４１
を通じて，出力側回線インタフェース２０−２および２
０−４に対しての出力許可を受け取ると，ＶＯＱ制御部
２２はＶＯＱ２３にＲＡを２つ与えて，回線インタフェ
ース２０−２に相当するキューバッファ２３２からパケ
ット（Ｄ１）を，また回線インタフェース２０−４に相
当するキューバッファ２３４からパケット（Ｅ１）をシ
ーケンシャルに読み出す。読み出された２つのパケット
（Ｄ１，Ｅ１）は分離部（ＤＭＸ）１５０にて時間分離
されて，それぞれ２０Ｇドライバ（２０Ｇ−ＤＲＶ）１
５を通じてクロスバスイッチの対応する入力ポートＩＰ
３１，ＩＰ３２に対して出力される。パケット（Ｄ１）
はクロスバスイッチ１０にて所望の出力ポートＯＰ２１
を通じて，回線インタフェース２０−２に対して出力さ
れる。また，パケット（Ｅ１）はクロスバスイッチ１０
にて所望の出力ポートＯＰ４１を通じて，回線インタフ
ェース２０−４に対して出力される。クロスバスイッチ
１０の出力ポートＯＰ２２，ＯＰ４２については何も接
続されていない。回線インタフェース２０−２出力側の
動作について図１２に示す。パケット（Ｄ１）は，それ
ぞれ２０Ｇレシーバ（２０Ｇ−ＤＲＶ）１６を通じて回
線インタフェース２０−２に入力され，ＶＩＱ内の該当
する入力インタフェースに相当するキューバッファ（こ
の場合はキューバッファ３３３）に格納されるように，
ＶＩＱ制御部３３より制御される。ＶＩＱ３３で元の可
変長パケットに組み立てられた後，パケットは読み出さ
れて出力処理部３２へ送出される。図１３に回線インタ
フェース２０−４出力側についての処理を示すが，これ
は図１２と同様であるため説明は省略する。
【００２３】本発明を適用した回線インタフェースの実
装イメージを次に示す。図２４は４０Ｇｂｐｓ回線イン
タフェース７０の場合である。クロスバスイッチ１０と
接続するための２０ＧドライバＬＳＩ９１および２０Ｇ
レシーバＬＳＩ９２がそれぞれ２個ずつ搭載されてお
り，これらの入出力信号はコネクタ９３を通してバック
パネル９５に接続される。図２５は２０Ｇｂｐｓ回線イ
ンタフェース８０の場合である。クロスバスイッチ１０
と接続するための２０ＧドライバＬＳＩ９１および２０
ＧレシーバＬＳＩ９２がそれぞれ１個ずつ搭載されてお
り，これらの入出力信号はコネクタ９３を通してバック
パネル９５に接続される。本例では，回線インタフェー
スとクロスバスイッチをバックパネルで接続する例を示
したが，特に大容量パケット交換システムでは回線イン
タフェースとクロスバスイッチ間を電気ではなく光部品
を使用して接続する場合も想定される。
装イメージを次に示す。図２４は４０Ｇｂｐｓ回線イン
タフェース７０の場合である。クロスバスイッチ１０と
接続するための２０ＧドライバＬＳＩ９１および２０Ｇ
レシーバＬＳＩ９２がそれぞれ２個ずつ搭載されてお
り，これらの入出力信号はコネクタ９３を通してバック
パネル９５に接続される。図２５は２０Ｇｂｐｓ回線イ
ンタフェース８０の場合である。クロスバスイッチ１０
と接続するための２０ＧドライバＬＳＩ９１および２０
ＧレシーバＬＳＩ９２がそれぞれ１個ずつ搭載されてお
り，これらの入出力信号はコネクタ９３を通してバック
パネル９５に接続される。本例では，回線インタフェー
スとクロスバスイッチをバックパネルで接続する例を示
したが，特に大容量パケット交換システムでは回線イン
タフェースとクロスバスイッチ間を電気ではなく光部品
を使用して接続する場合も想定される。
【００２４】以上に示したように，本実施例によれば，
大容量のパケット通信装置を構成する場合において，高
速回線を収容した密度の高い回線インタフェースと低速
回線を複数収容した密度の低い回線インタフェースが混
在する場合，低速回線インタフェースには少ないドライ
バ・レシーバ（光接続の場合には光部品）を搭載すれば
良く，高速回線インタフェースには，多くのドライバ・
レシーバ（光接続の場合には光部品）を搭載することが
実現可能であるようなコストリニアリティを有する回線
インタフェースの実現が可能になる。
大容量のパケット通信装置を構成する場合において，高
速回線を収容した密度の高い回線インタフェースと低速
回線を複数収容した密度の低い回線インタフェースが混
在する場合，低速回線インタフェースには少ないドライ
バ・レシーバ（光接続の場合には光部品）を搭載すれば
良く，高速回線インタフェースには，多くのドライバ・
レシーバ（光接続の場合には光部品）を搭載することが
実現可能であるようなコストリニアリティを有する回線
インタフェースの実現が可能になる。
【００２５】また，複数の低速回線インタフェースと１
つの高速回線インタフェース間でのスイッチの入出力ポ
ート間の１対複数接続もしくは複数対１接続が可能とな
るような，パケット通信装置が提供可能になる。
つの高速回線インタフェース間でのスイッチの入出力ポ
ート間の１対複数接続もしくは複数対１接続が可能とな
るような，パケット通信装置が提供可能になる。
【００２６】以上説明した実施例では，高速回線インタ
フェースとクロスバスイッチとの間に２本のリンクを張
り，低速回線インタフェースとクロスバスイッチとの間
に１本のリンクを張る構成を示したが，高速／低速回線
インタフェースに収容される回線の速度に応じて，高速
回線インタフェースとクロスバスイッチとの間にｎＨ本
のリンクを張り，低速回線インタフェースとクロスバス
イッチとの間にｎＬ本のリンクを張る構成に拡張するこ
とも可能である。
フェースとクロスバスイッチとの間に２本のリンクを張
り，低速回線インタフェースとクロスバスイッチとの間
に１本のリンクを張る構成を示したが，高速／低速回線
インタフェースに収容される回線の速度に応じて，高速
回線インタフェースとクロスバスイッチとの間にｎＨ本
のリンクを張り，低速回線インタフェースとクロスバス
イッチとの間にｎＬ本のリンクを張る構成に拡張するこ
とも可能である。
【００２７】他の実施例として，クロスバスイッチと回
線インタフェース間の接続において，回線インタフェー
スの種別に応じて接続リンクの物理速度を変化させる方
法について説明する。まず，回線インタフェースからク
ロスバスイッチ方向へのパケットの流れについて図２０
を用いて説明する。４０Ｇｂｐｓ回線インタフェース２
００−１には４０Ｇｂｐｓドライバ１５０が１つ搭載さ
れており，２０Ｇｂｐｓ回線インタフェース２００−２
には２０Ｇｂｐｓドライバ１５が１つ搭載されている。
また，クロスバスイッチ１００の受信側にはスロット単
位に４０Ｇｂｐｓレシーバ１６０が１つ搭載されてい
る。クロスバスイッチ１００の受信側に搭載される４０
Ｇｂｐｓレシーバ１６０では，４０Ｇｂｐｓのデータお
よび２０Ｇｂｐｓのデータのどちらのデータが到着して
もデータを受信することが可能な構成としておく。具体
的には，２０Ｇｂｐｓデータ受信時には，４０Ｇｂｐｓ
データ受信の半分のレートでデータの取り出し処理を行
えば良い。クロスバスイッチ１００のインタフェースス
ロットに対して，４０Ｇｂｐｓ回線インタフェース２０
０−１が搭載される場合には，４０Ｇｂｐｓのデータ
（Ａ１，Ａ２）を受信すると，分離回路（ＤＭＸ）１１
０にてこれを時間分離分離して，Ａ１，Ａ２をそれぞれ
クロスバスイッチ１００内の入力ポートＩＰ１１および
ＩＰ１２に入力する。これに対して，２０Ｇｂｐｓ回線
インタフェース２００−２が搭載される場合には，２０
Ｇｂｐｓのデータ（Ｃ１）を受信すると，遅延回路（Ｄ
ＬＹ）１２０にてこれをＤＭＸ１１０の処理時間分だけ
遅延させて，Ｃ１をクロスバスイッチ１００内の入力ポ
ートＩＰ２１に入力する。入力ポートＩＰ２２には何も
入力しない。これらの回線インタフェース速度に対して
のモード切替は図２２に示す構成で実現される。クロス
バスイッチ１００のスロット毎に，ＤＭＸ１１０とＤＬ
Ｙ１２０の切替セレクタＳＥＬ１（１０１），ＳＥＬ２
（１０２）を用意する。具体的には４０Ｇｂｐｓのデー
タが入力される場合には，データはＤＭＸ１１０にて時
間分離されて，入力ポートＩＰ１１およびＩＰ１２へ入
力される。また，２０Ｇｂｐｓのデータが入力される場
合には，これがＤＬＹ１４０にて遅延されて，入力ポー
トＩＰ１１のみへ入力される構成とする。なお，回線イ
ンタフェースの搭載時に，回線インタフェースボードの
容量に応じて異なるレベル線信号１０５（例えば，４０
Ｇｂｐｓは，“１”，２０Ｇｂｐｓは，“０“）が出力
され，これによりＳＥＬ１（１０１），ＳＥＬ２（１０
２）が設定される。また，ＳＥＬ１（１０１），ＳＥＬ
２（１０２）の設定はソフトウエアから行う構成にして
も良い。回線インタフェース２００間のデータ送出要求
・送出許可信号のやりとり，スケジューリング方法につ
いては，前述の実施例と同様であるため，説明を省略す
る。
線インタフェース間の接続において，回線インタフェー
スの種別に応じて接続リンクの物理速度を変化させる方
法について説明する。まず，回線インタフェースからク
ロスバスイッチ方向へのパケットの流れについて図２０
を用いて説明する。４０Ｇｂｐｓ回線インタフェース２
００−１には４０Ｇｂｐｓドライバ１５０が１つ搭載さ
れており，２０Ｇｂｐｓ回線インタフェース２００−２
には２０Ｇｂｐｓドライバ１５が１つ搭載されている。
また，クロスバスイッチ１００の受信側にはスロット単
位に４０Ｇｂｐｓレシーバ１６０が１つ搭載されてい
る。クロスバスイッチ１００の受信側に搭載される４０
Ｇｂｐｓレシーバ１６０では，４０Ｇｂｐｓのデータお
よび２０Ｇｂｐｓのデータのどちらのデータが到着して
もデータを受信することが可能な構成としておく。具体
的には，２０Ｇｂｐｓデータ受信時には，４０Ｇｂｐｓ
データ受信の半分のレートでデータの取り出し処理を行
えば良い。クロスバスイッチ１００のインタフェースス
ロットに対して，４０Ｇｂｐｓ回線インタフェース２０
０−１が搭載される場合には，４０Ｇｂｐｓのデータ
（Ａ１，Ａ２）を受信すると，分離回路（ＤＭＸ）１１
０にてこれを時間分離分離して，Ａ１，Ａ２をそれぞれ
クロスバスイッチ１００内の入力ポートＩＰ１１および
ＩＰ１２に入力する。これに対して，２０Ｇｂｐｓ回線
インタフェース２００−２が搭載される場合には，２０
Ｇｂｐｓのデータ（Ｃ１）を受信すると，遅延回路（Ｄ
ＬＹ）１２０にてこれをＤＭＸ１１０の処理時間分だけ
遅延させて，Ｃ１をクロスバスイッチ１００内の入力ポ
ートＩＰ２１に入力する。入力ポートＩＰ２２には何も
入力しない。これらの回線インタフェース速度に対して
のモード切替は図２２に示す構成で実現される。クロス
バスイッチ１００のスロット毎に，ＤＭＸ１１０とＤＬ
Ｙ１２０の切替セレクタＳＥＬ１（１０１），ＳＥＬ２
（１０２）を用意する。具体的には４０Ｇｂｐｓのデー
タが入力される場合には，データはＤＭＸ１１０にて時
間分離されて，入力ポートＩＰ１１およびＩＰ１２へ入
力される。また，２０Ｇｂｐｓのデータが入力される場
合には，これがＤＬＹ１４０にて遅延されて，入力ポー
トＩＰ１１のみへ入力される構成とする。なお，回線イ
ンタフェースの搭載時に，回線インタフェースボードの
容量に応じて異なるレベル線信号１０５（例えば，４０
Ｇｂｐｓは，“１”，２０Ｇｂｐｓは，“０“）が出力
され，これによりＳＥＬ１（１０１），ＳＥＬ２（１０
２）が設定される。また，ＳＥＬ１（１０１），ＳＥＬ
２（１０２）の設定はソフトウエアから行う構成にして
も良い。回線インタフェース２００間のデータ送出要求
・送出許可信号のやりとり，スケジューリング方法につ
いては，前述の実施例と同様であるため，説明を省略す
る。
【００２８】次に，クロスバスイッチから回線インタフ
ェース方向へのパケットの流れについて図２１を用いて
説明する。クロスバスイッチ１００の送信側には回線イ
ンタフェーススロット単位に４０Ｇｂｐｓドライバ１５
０が１つ搭載されている。また，これと接続される４０
Ｇｂｐｓ回線インタフェース２００−１には４０Ｇｂｐ
ｓレシーバ１６０が１つ搭載されており，２０Ｇｂｐｓ
回線インタフェース２００−２には２０Ｇｂｐｓレシー
バ１６が１つ搭載される。クロスバスイッチ１００の送
信側に搭載される４０Ｇｂｐｓドライバ１５０では，４
０Ｇｂｐｓのデータおよび２０Ｇｂｐｓのデータのどち
らの速度のデータの送信を行うことも可能である。具体
的には対向するレシーバ１６が２０Ｇｂｐｓ対応の場合
には，４０Ｇｂｐｓの半分のレートでデータの送出を行
えば良い。クロスバスイッチ１００に，４０Ｇｂｐｓ回
線インタフェース２００−１が搭載される場合には，ク
ロスバスイッチ１００の出力ポートＯＰ１１およびＯＰ
１２から出力されるデータ（Ａ１，Ａ２）を，多重回路
（ＭＵＸ）１３０にて時間多重し，４０Ｇｂｐｓの多重
信号として回線側に送出する。また，２０Ｇｂｐｓ回線
インタフェース２００−２が搭載される場合には，出力
ポートＯＰ２１からのデータ（Ｃ１）を受信すると，遅
延回路（ＤＬＹ）１４０にてこれをＭＵＸ１３０の処理
時間分だけ遅延させて，Ｃ１を２０Ｇｂｐｓの信号とし
て回線インタフェースに送出する。なお，出力ポートＯ
Ｐ２１からは何も出力しない。これらの回線インタフェ
ース速度に対してのモード切替は図２３に示す構成で実
現される。クロスバスイッチ１００の各スロット毎に，
ＭＵＸ１３０とＤＬＹ１４０の切替セレクタＳＥＬ３
（１０３）を用意する。具体的には４０Ｇｂｐｓのデー
タが出力される場合には，出力ポートＯＰ１１およびＯ
Ｐ１２から出力されて，ＭＵＸ１３０にて時間多重され
る。また，２０Ｇｂｐｓのデータが出力される場合に
は，これが入力ポートＯＰ１１から出力され，これがＤ
ＬＹ１４０にて遅延される構成としておく。なお切替セ
レクタＳＥＬ３（１０３）については，回線インタフェ
ースの搭載時に，回線インタフェースボードの容量に応
じて異なるレベル線信号１０５（例えば，４０Ｇｂｐｓ
は“１”，２０Ｇｂｐｓは“０“）が出力され，これに
より設定が実現される構成とする。また，ＳＥＬ３（１
０３）の設定はソフトウエアから行う構成としても良
い。
ェース方向へのパケットの流れについて図２１を用いて
説明する。クロスバスイッチ１００の送信側には回線イ
ンタフェーススロット単位に４０Ｇｂｐｓドライバ１５
０が１つ搭載されている。また，これと接続される４０
Ｇｂｐｓ回線インタフェース２００−１には４０Ｇｂｐ
ｓレシーバ１６０が１つ搭載されており，２０Ｇｂｐｓ
回線インタフェース２００−２には２０Ｇｂｐｓレシー
バ１６が１つ搭載される。クロスバスイッチ１００の送
信側に搭載される４０Ｇｂｐｓドライバ１５０では，４
０Ｇｂｐｓのデータおよび２０Ｇｂｐｓのデータのどち
らの速度のデータの送信を行うことも可能である。具体
的には対向するレシーバ１６が２０Ｇｂｐｓ対応の場合
には，４０Ｇｂｐｓの半分のレートでデータの送出を行
えば良い。クロスバスイッチ１００に，４０Ｇｂｐｓ回
線インタフェース２００−１が搭載される場合には，ク
ロスバスイッチ１００の出力ポートＯＰ１１およびＯＰ
１２から出力されるデータ（Ａ１，Ａ２）を，多重回路
（ＭＵＸ）１３０にて時間多重し，４０Ｇｂｐｓの多重
信号として回線側に送出する。また，２０Ｇｂｐｓ回線
インタフェース２００−２が搭載される場合には，出力
ポートＯＰ２１からのデータ（Ｃ１）を受信すると，遅
延回路（ＤＬＹ）１４０にてこれをＭＵＸ１３０の処理
時間分だけ遅延させて，Ｃ１を２０Ｇｂｐｓの信号とし
て回線インタフェースに送出する。なお，出力ポートＯ
Ｐ２１からは何も出力しない。これらの回線インタフェ
ース速度に対してのモード切替は図２３に示す構成で実
現される。クロスバスイッチ１００の各スロット毎に，
ＭＵＸ１３０とＤＬＹ１４０の切替セレクタＳＥＬ３
（１０３）を用意する。具体的には４０Ｇｂｐｓのデー
タが出力される場合には，出力ポートＯＰ１１およびＯ
Ｐ１２から出力されて，ＭＵＸ１３０にて時間多重され
る。また，２０Ｇｂｐｓのデータが出力される場合に
は，これが入力ポートＯＰ１１から出力され，これがＤ
ＬＹ１４０にて遅延される構成としておく。なお切替セ
レクタＳＥＬ３（１０３）については，回線インタフェ
ースの搭載時に，回線インタフェースボードの容量に応
じて異なるレベル線信号１０５（例えば，４０Ｇｂｐｓ
は“１”，２０Ｇｂｐｓは“０“）が出力され，これに
より設定が実現される構成とする。また，ＳＥＬ３（１
０３）の設定はソフトウエアから行う構成としても良
い。
【００２９】このように，本実施例によれば，大容量の
パケット通信装置を構成する場合に，高速回線を収容し
た密度の高い回線インタフェースと低速回線を複数収容
した密度の低い回線インタフェースが混在する場合，回
線インタフェース速度に応じたドライバ・レシーバ（光
接続の場合には光部品）を搭載すれば良く，コストリニ
アリティを有する回線インタフェースの実現が可能にな
る。また，複数の低速回線インタフェースと１つの高速
回線インタフェース間でのスイッチの入出力ポート間の
１対複数接続もしくは複数対１接続が可能な，パケット
通信装置が提供できる。
パケット通信装置を構成する場合に，高速回線を収容し
た密度の高い回線インタフェースと低速回線を複数収容
した密度の低い回線インタフェースが混在する場合，回
線インタフェース速度に応じたドライバ・レシーバ（光
接続の場合には光部品）を搭載すれば良く，コストリニ
アリティを有する回線インタフェースの実現が可能にな
る。また，複数の低速回線インタフェースと１つの高速
回線インタフェース間でのスイッチの入出力ポート間の
１対複数接続もしくは複数対１接続が可能な，パケット
通信装置が提供できる。
【００３０】以上説明した実施例によれば，次のような
効果が期待できる。 （１）大容量のパケット通信装置を構成する場合に，高
速回線を収容した密度の高い回線インタフェースと低速
回線を複数収容した密度の低い回線インタフェースが混
在可能でかつ，回線インタフェース容量に比例した物理
スイッチ間リンクを持つパケット通信装置を構成でき
る。 （２）複数の低速回線インタフェースと１つの高速回線
インタフェース間でのデータ転送が可能なパケット通信
装置を提供できる。具体的には入出力回線インタフェー
ス間の１対複数接続もしくは複数対１接続が可能とな
り，トラヒックのブロッキングが発生しないパケット通
信装置を構成できる。
効果が期待できる。 （１）大容量のパケット通信装置を構成する場合に，高
速回線を収容した密度の高い回線インタフェースと低速
回線を複数収容した密度の低い回線インタフェースが混
在可能でかつ，回線インタフェース容量に比例した物理
スイッチ間リンクを持つパケット通信装置を構成でき
る。 （２）複数の低速回線インタフェースと１つの高速回線
インタフェース間でのデータ転送が可能なパケット通信
装置を提供できる。具体的には入出力回線インタフェー
ス間の１対複数接続もしくは複数対１接続が可能とな
り，トラヒックのブロッキングが発生しないパケット通
信装置を構成できる。
【００３１】
【発明の効果】高速回線を収容する回線インタフェース
と低速回線を収容する回線インタフェースとが混在する
パケット通信装置において，効率の良いパケットのスイ
ッチングを行うことができる。
と低速回線を収容する回線インタフェースとが混在する
パケット通信装置において，効率の良いパケットのスイ
ッチングを行うことができる。
【図１】本発明のパケット通信装置の機能ブロックを示
すブロック図である。
すブロック図である。
【図２】本発明のパケット通信装置の構成を示すブロッ
ク図である。
ク図である。
【図３】従来のパケット通信装置の構成を示すブロック
図である。
図である。
【図４】従来のパケット通信装置の構成を示すブロック
図である。
図である。
【図５】本発明のパケット通信装置の回線インタフェー
スとスケジューラの構成を示すブロック図である。
スとスケジューラの構成を示すブロック図である。
【図６】本発明のパケット通信装置の回線インタフェー
スカード（入力側）の構成を示すブロック図である。
スカード（入力側）の構成を示すブロック図である。
【図７】本発明のパケット通信装置の回線インタフェー
スカード（出力側）の構成を示すブロック図である。
スカード（出力側）の構成を示すブロック図である。
【図８】本発明のパケット通信装置の回線インタフェー
スカード（入力側）の構成を示すブロック図である。
スカード（入力側）の構成を示すブロック図である。
【図９】本発明のパケット通信装置の回線インタフェー
スカード（出力側）の構成を示すブロック図である。
スカード（出力側）の構成を示すブロック図である。
【図１０】本発明のパケット通信装置の回線インタフェ
ースカード（出力側）の構成を示すブロック図である。
ースカード（出力側）の構成を示すブロック図である。
【図１１】本発明のパケット通信装置の回線インタフェ
ースカード（入力側）の構成を示すブロック図である。
ースカード（入力側）の構成を示すブロック図である。
【図１２】本発明のパケット通信装置の回線インタフェ
ースカード（出力側）の構成を示すブロック図である。
ースカード（出力側）の構成を示すブロック図である。
【図１３】本発明のパケット通信装置の回線インタフェ
ースカード（出力側）の構成を示すブロック図である。
ースカード（出力側）の構成を示すブロック図である。
【図１４】本発明のパケット通信装置の回線インタフェ
ースカード（入力側）の構成を示すブロック図である。
ースカード（入力側）の構成を示すブロック図である。
【図１５】本発明のパケット通信装置の回線インタフェ
ースカード（出力側）の構成を示すブロックである。
ースカード（出力側）の構成を示すブロックである。
【図１６】本発明のパケット通信装置のスケジューリン
グで使用するデータフォーマット例である。
グで使用するデータフォーマット例である。
【図１７】本発明のパケット通信装置のスケジューリン
グで使用するデータフォーマット例である。
グで使用するデータフォーマット例である。
【図１８】本発明のパケット通信装置のスケジューリン
グで使用するデータフォーマット例である。
グで使用するデータフォーマット例である。
【図１９】本発明のパケット通信装置のスケジューリン
グで使用するデータフォーマット例である。
グで使用するデータフォーマット例である。
【図２０】本発明のパケット通信装置の回線インタフェ
ースカードおよびクロスバスイッチの別構成を示すブロ
ック図である。
ースカードおよびクロスバスイッチの別構成を示すブロ
ック図である。
【図２１】本発明のパケット通信装置の回線インタフェ
ースカードおよびクロスバスイッチの別構成を示すブロ
ック図である。
ースカードおよびクロスバスイッチの別構成を示すブロ
ック図である。
【図２２】本発明のパケット通信装置のクロスバスイッ
チの別構成を示すブロック図である。
チの別構成を示すブロック図である。
【図２３】本発明のパケット通信装置のクロスバスイッ
チの別構成を示すブロック図である。
チの別構成を示すブロック図である。
【図２４】本発明のパケット通信装置の回線インタフェ
ースカードの一構成を示すブロック図である。
ースカードの一構成を示すブロック図である。
【図２５】本発明のパケット通信装置の回線インタフェ
ースカードの一構成を示すブロック図である。
ースカードの一構成を示すブロック図である。
【図２６】従来の大容量パケットスイッチのブロック図
である。
である。
１０・・・クロスバスイッチ，２０・・・回線インタフェー
ス，２１・・・入力処理部，２２・・・ＶＯＱ制御部，２３・・
・ＶＯＱ，３１・・・ＶＩＱ制御部，３２・・・出力処理部，
３３・・・ＶＩＱ，４０・・・スケジューラ，５０・・・制御部
ス，２１・・・入力処理部，２２・・・ＶＯＱ制御部，２３・・
・ＶＯＱ，３１・・・ＶＩＱ制御部，３２・・・出力処理部，
３３・・・ＶＩＱ，４０・・・スケジューラ，５０・・・制御部
Claims (13)
- 【請求項１】パケット通信装置であって，第１の回線イ
ンタフェースと，前記第２の回線インタフェースが収容
する回線よりも低速な回線を収容する第２の回線インタ
フェースと，クロスバスイッチと，前記第１の回線イン
タフェース及び前記第２の回線インタフェースから，周
期的に，パケット出力要求を受信し，その要求に基づ
き，前記第１の回線インタフェース及び前記第２の回線
インタフェースに，前記クロスバスイッチに対するパケ
ットの送出許可を送信するスケジューラとを有し，前記
第１の回線インタフェースと前記クロスバスイッチとの
間のリンクの容量は，前記第２の回線インタフェースと
前記クロスバスイッチとの間のリンクの容量よりも大き
いパケット通信装置。 - 【請求項２】請求項１に記載のパケット通信装置であっ
て，前記第１の回線インタフェースと前記クロスバスイ
ッチとの間のリンク数は，前記第２の回線インタフェー
スと前記クロスバスイッチとの間のリンク数よりも多い
パケット通信装置。 - 【請求項３】請求項１又は請求項２の何れかに記載のパ
ケット通信装置であって，前記スケジューラは，同一周
期において，前記第１の回線インタフェースから前記第
２の回線インタフェースよりも多くのパケット出力要求
を受信するパケット通信装置。 - 【請求項４】請求項１又は請求項２の何れかに記載のパ
ケット通信装置であって，前記スケジューラは，同一周
期において，前記第１の回線インタフェースから受信す
るパケット出力要求数の最大値と，前記第２の回線イン
タフェースから受信するパケット出力要求数と最大値と
の比は，前記第１の回線インタフェースと前記クロスバ
スイッチとの間のリンクの容量と，前記第２の回線イン
タフェースと前記クロスバスイッチとの間のリンクの容
量との比と等しいパケット通信装置。 - 【請求項５】請求項２に記載のパケット通信装置であっ
て，前記スケジューラは，同一周期において，前記第１
の回線インタフェースから，最大で，前記第１の回線イ
ンタフェースと前記クロスバスイッチとの間のリンク数
と等しい数のパケット送出要求を受信し，前記第２の回
線インタフェースから，最大で，前記第２の回線インタ
フェースと前記クロスバスイッチとの間のリンク数と等
しい数のパケット送出要求を受信するパケット通信装
置。 - 【請求項６】請求項１又は請求項２の何れかに記載のパ
ケット通信装置であって，前記スケジューラは，前記第
１の回線インタフェースに前記第２の回線インタフェー
スよりも多くのパケットの送出許可を送信するパケット
通信装置。 - 【請求項７】請求項２に記載のパケット通信装置であっ
て，前記スケジューラは，前記第１の回線インタフェー
スに，最大で，前記第１の回線インタフェースと前記ク
ロスバスイッチとの間のリンク数と等しいパケット数の
送出許可を送信し，前記第２の回線インタフェースに，
最大で，前記第２の回線インタフェースと前記クロスバ
スイッチとの間のリンク数と等しいパケット数の送出許
可を送信するパケット通信装置。 - 【請求項８】パケット通信装置であって，複数の第１の
回線インタフェースと，それぞれが，前記第１の回線イ
ンタフェースのｎ倍の速度を持つ複数の第２の回線イン
タフェースと，前記複数の第１の回線インタフェースと
前記複数の第２の回線インタフェースと接続されるクロ
スバスイッチと，前記複数の第１の回線インタフェース
及び前記複数の第２の回線インタフェースから，周期的
に，パケット出力要求を受信し，その要求に基づき，前
記クロスバスイッチの制御を行うとともに，周期的に，
前記複数の第１の回線インタフェース及び前記複数の第
２の回線インタフェースに，前記クロスバスイッチに対
するパケットの送出許可を送信するスケジューラとを有
し，前記複数の第２の回線インタフェースの各回線イン
タフェースは，第１の回線インタフェースと前記クロス
バスイッチとを接続するリンク数のｎ倍の数のリンクに
より，前記クロスバスイッチと接続され，前記スケジュ
ーラは，第１の回線インタフェースの入力側が１個の第
１の回線インタフェースの出力側又は１個の前記第２の
回線インタフェースの出力側と接続され，第２の回線イ
ンタフェースの入力側は最大ｎ個の第１の回線インタフ
ェースの出力側又は1個の第２の回線インタフェースの
出力側と接続されるようにクロスバスイッチを制御する
パケット通信装置。 - 【請求項９】請求項８に記載のパケット通信装置であっ
て，前記スケジューラは，同一周期において，最大で，
第１の回線インタフェースに前記クロスバスイッチに対
する送出を許可する最大のパケット数のｎ倍の数のパケ
ットの送出を第２の回線インタフェースに許可するパケ
ット通信装置。 - 【請求項１０】請求項８又は請求項９の何れかに記載の
パケット通信装置であって，前記複数の第１の回線イン
タフェースの各回線インタフェースの入力側及び出力側
は，それぞれ前記クロスバスイッチと１本のリンクで接
続され，前記複数の第２の回線インタフェースの各回線
インタフェースの入力側及び出力側は，それぞれ前記ク
ロスバスイッチとｎ本のリンクで接続されるパケット通
信装置。 - 【請求項１１】請求項１０に記載のパケット通信装置で
あって，前記複数の第１の回線インタフェースの各回線
インタフェース入力側は，前記１本のリンクと接続され
る１個の送信ドライバを有し，前記複数の第１の回線イ
ンタフェースの各回線インタフェース出力側は，前記１
本のリンクと接続される１個のレシーバを有し，前記複
数の第２の回線インタフェースの各回線インタフェース
入力側は，前記ｎ本のリンクと接続されるｎ個の送信ド
ライバを有し，前記複数の第２の回線インタフェースの
各回線インタフェース出力側は，前記ｎ本のリンクと接
続されるｎ個のレシーバを有するパケット通信装置。 - 【請求項１２】パケット通信装置であって，複数の第１
の回線インタフェースと，それぞれが，前記第１の回線
インタフェースのｎ倍の速度を持つ複数の第２の回線イ
ンタフェースと，前記複数の第１の回線インタフェース
と前記複数の第２の回線インタフェースと接続されるク
ロスバスイッチと，前記複数の第１の回線インタフェー
ス及び前記複数の第２の回線インタフェースから，周期
的に，パケット出力要求を受信し，その要求に基づき，
前記クロスバスイッチの制御を行うとともに，周期的
に，前記複数の第１の回線インタフェース及び前記複数
の第２の回線インタフェースに，前記クロスバスイッチ
に対するパケットの送出許可を送信するスケジューラと
を有し，前記複数の第１の回線インタフェースの各回線
インタフェースは，速度Ｖのリンク速度で前記クロスバ
スイッチと接続され，前記複数の第２の回線インタフェ
ースの各回線インタフェースは，速度ｎ×Ｖのリンク速
度で前記クロスバスイッチと接続され，前記スケジュー
ラは，第１の回線インタフェースの入力側が１個の第１
の回線インタフェースの出力側又は１個の前記第２の回
線インタフェースの出力側と接続され，第２の回線イン
タフェースの入力側は最大ｎ個の第１の回線インタフェ
ースの出力側又は1個の第２の回線インタフェースの出
力側と接続されるようにクロスバスイッチを制御するパ
ケット通信装置。 - 【請求項１３】請求項１２に記載のパケット通信装置で
あって，前記スケジューラは，同一周期において，最大
で，第１の回線インタフェースに前記クロスバスイッチ
に対する送出を許可する最大のパケット数のｎ倍の数の
パケットの送出を第２の回線インタフェースに許可する
パケット通信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001184227A JP4320980B2 (ja) | 2001-06-19 | 2001-06-19 | パケット通信装置 |
| US10/046,304 US7212525B2 (en) | 2001-06-19 | 2002-01-16 | Packet communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001184227A JP4320980B2 (ja) | 2001-06-19 | 2001-06-19 | パケット通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003008619A true JP2003008619A (ja) | 2003-01-10 |
| JP4320980B2 JP4320980B2 (ja) | 2009-08-26 |
Family
ID=19024022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001184227A Expired - Lifetime JP4320980B2 (ja) | 2001-06-19 | 2001-06-19 | パケット通信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7212525B2 (ja) |
| JP (1) | JP4320980B2 (ja) |
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Also Published As
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|---|---|
| US7212525B2 (en) | 2007-05-01 |
| JP4320980B2 (ja) | 2009-08-26 |
| US20020191626A1 (en) | 2002-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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| RD01 | Notification of change of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071217 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081009 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090203 |
|
| A521 | Written amendment |
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| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
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| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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