JP2003007963A - Semiconductor memory device and its manufacturing method - Google Patents

Semiconductor memory device and its manufacturing method

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JP2003007963A
JP2003007963A JP2001186288A JP2001186288A JP2003007963A JP 2003007963 A JP2003007963 A JP 2003007963A JP 2001186288 A JP2001186288 A JP 2001186288A JP 2001186288 A JP2001186288 A JP 2001186288A JP 2003007963 A JP2003007963 A JP 2003007963A
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semiconductor memory
terminal
plurality
state
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Application number
JP2001186288A
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Japanese (ja)
Inventor
Kazuki Honma
Shin Ito
Masashi Wada
紳 伊藤
正志 和田
和樹 本間
Original Assignee
Akita Denshi Systems:Kk
Hitachi Ltd
株式会社アキタ電子システムズ
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To overcome such a problem of a conventional multichip stack type semiconductor memory that since a plurality of chip enable terminals are provided, the number of terminals is increased as compared with a one chip semiconductor device when the semiconductor memory is regarded as one semiconductor device and thereby the package size is increased and compatibility with conventional products is lost.
SOLUTION: The semiconductor memory device comprises a first terminal part (CAD) being connected with any one of first or second power supply voltage terminal, and chip selection control circuits (17, 20) for controlling internal chip selection signal based on the state of the first terminal part and the state of any one or more than one of a plurality of address input terminal parts (e.g. the input pad of a most significant bit A22). The chip selection control circuit controls the internal chip selection signal (CEB) to valid or invalid state based on any one or more than one bit of address signals inputted under a set state of the first terminal part and a state where an external chip selection signal is validated.
COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、半導体記憶装置さらには複数の半導体メモリチップが1つのパッケージに収納されたマルチチップスタック型の半導体記憶装置に適用して有効な技術に関し、例えばフラッシュメモリのような不揮発性半導体記憶装置の大容量化に利用して有効な技術に関する。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a semiconductor memory device further applied to a semiconductor memory device having a multi-chip stack type in which a plurality of semiconductor memory chips are housed in one package relates effective technique Te, a technique effectively used, for example, the capacity of the nonvolatile semiconductor memory device such as a flash memory. 【0002】 【従来の技術】従来、半導体集積回路の分野では、1つのパッケージ内に複数の半導体チップを積層収納して実装密度の向上を図るようにした技術があり、半導体メモリにおいてもかかる技術により大容量化を図るようにしたものが実用化されつつある。 [0002] Conventionally, in the field of semiconductor integrated circuits, there is a technique to improve the packaging density by laminating housing a plurality of semiconductor chips in one package, even such a technique in the semiconductor memory those to achieve increased capacity by is being put to practical use. このようなマルチチップスタック型の半導体記憶装置においては、アドレス信号や制御信号など大部分の入力信号に関しては、パッケージの端子を複数のチップ間で共有することで端子数を減らすことができる。 In such a multi-chip stack type semiconductor memory device of, for input signals of most such address signals and control signals, it is possible to reduce the number of terminals by sharing package terminals among a plurality of chips. また、データを入出力するI/O端子についてもチップ間で共有することによりパッケージの端子数を減らすことができる。 Further, the data it is possible to reduce the number of terminals package by sharing between chips also the I / O terminal for inputting and outputting. 【0003】しかしながら、I/O端子を共有させた場合には、各チップを別々に選択して所望のチップに対してデータのリード/ライトを行なえるようにするために、一般にチップイネーブル信号/CEと呼ばれるチップ選択信号に関しては、チップごとにパッケージの別の端子を割り当てそれぞれのチップのCE信号用のパッドとパッケージのCE信号用端子とをボンディングワイヤ等で接続するように構成せざるを得なかった。 However, if allowed to share I / O terminals, in order to read / write data for perform the desired chips each chip separately selected and, in general a chip enable signal / for the chip select signal called CE, forced to configured so as to connect the CE signal terminal pad and the package for each assigned another terminal of the package for each chip chip CE signal by a bonding wire or the like There was no. 【0004】 【発明が解決しようとする課題】そのため、従来のマルチチップスタック型の半導体記憶装置は、チップイネーブル用端子が複数個あるため、これを1つの半導体装置として見たときにはワンチップの半導体装置に比べて端子数が増えることとなり、パッケージが大型化するとともに、従来の製品との互換性がなくなる。 [0004] [Problems that the Invention is to Solve Therefore, the conventional multichip stack type semiconductor memory device, since there are a plurality of chip enable terminals, the semiconductor of the one-chip when viewed as a single semiconductor device device will be the number of terminals is increased in comparison with the package as well as large, it is eliminated compatibility with conventional product. つまり、チップイネーブル用端子を複数個有しているため、メモリを使用したシステムを新たに開発したり、従来のメモリチップに代えてマルチチップスタック型の半導体記憶装置を用いたメモリモジュールを構成したりする場合に、すでにある基板の設計データの利用が図れず、新たに基板を設計し直す必要が生じる。 That is, since it has a plurality of chip enable terminals, and constitute a memory module using newly or developing a system using the memory, a semiconductor memory device having a multi-chip stack type in place of the conventional memory chips If you or not Hakare the use of the design data of the substrate on which already exists, it is necessary to re-new design of the board. 【0005】また、1つのパッケージに複数のCE信号用端子があるとアドレス信号をデコードして複数のチップイネーブル信号のいずれか1つを有効レベルにするためのデコーダ回路を外付け回路として設けたり、メモリをアクセスするためアドレスを出力する装置の側で複数のチップイネーブル信号を生成して出力できるように構成したりしなくてはならず、ユーザの設計負担が大きくなるといった不具合があった。 [0005] or provided a decoder circuit for enabling the level of one of the plurality of CE signal terminals is the decodes the address signals a plurality of chip enable signals in one package as an external circuit , without or configured to generate and output a plurality of chip enable signals on the side of the device for outputting an address for accessing the memory must not, there is inconvenience design burden on the user increases. 【0006】そこで、チップイネーブル端子を2つのチップで共有し、アドレス信号(最上位ビット)によってチップを選択できるようにしたマルチチップスタック型の半導体記憶装置の発明が提案されている(特願平11 [0006] Therefore, sharing the chip enable terminal of two chips, the invention of a semiconductor memory device having a multi-chip stack type that can select the chip by the address signal (most significant bit) has been proposed (Japanese Patent Application No. 11
−207701号)。 No. -207,701). ただし、この先願発明においては、マルチチップスタック型の半導体記憶装置の概略構成およびデバイス構造は開示されているものの、アドレス最上位ビットによっていずれかのチップを選択できるようにする具体的な回路構成や具体的なボンディングの仕方など製造技術については開示されていない。 However, in this prior invention, although schematic structure and device structure of the multichip stack type semiconductor memory device is disclosed, Ya specific circuit configuration to be able to select one of the chips by the most significant address bits It does not disclose a specific bonding manner to manufacturing techniques. 【0007】この発明の目的は、チップイネーブル端子を複数のチップで共有し、アドレス信号によってチップを選択できるようにしたマルチチップスタック型の半導体記憶装置を提供することにある。 It is an object of the present invention, shares the chip enable terminals of a plurality of chips is to provide a semiconductor memory device having a multi-chip stack type that can select the chip by an address signal. 【0008】この発明の他の目的は、チップイネーブル端子を複数のチップで共有し、アドレス信号によってチップを選択できるようにしたマルチチップスタック型の半導体記憶装置の有効な製造方法を提供することにある。 Another object of the present invention share the chip enable terminals of a plurality of chips, the address signal to provide an effective method for producing a multichip stack type semiconductor memory apparatus which can select a chip is there. 【0009】この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。 [0009] The above and other objects and novel features of the invention will become apparent from the description of this specification and the accompanying drawings. 【0010】 【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。 [0010] [Means for Solving the Problems] Among the inventions disclosed in the present application will be described the outline of typical, are as follows. すなわち、本発明に係る半導体記憶装置は、第1の電源電圧端子または第2の電源電圧端子のいずれかに接続される第1端子部と、該第1端子部の状態と複数のアドレス入力端子部のうちいずれか1または2 That is, the semiconductor memory device according to the present invention includes a first terminal portion connected to either a first power supply voltage terminal and the second power supply voltage terminal, the first terminal unit status and a plurality of address input terminals one of part 1 or 2
以上の端子部の状態に基づいて内部のチップ選択信号を制御するチップ選択制御回路とを備え、該チップ選択制御回路は、上記第1端子部の設定状態と、外部からのチップ選択信号が有効にされた状態で入力されたアドレス信号のいずれか1または2以上のビットとに基づいて内部のチップ選択信号を有効状態または無効状態に制御するように構成したものである。 And a chip select control circuit for controlling the internal chip select signal based on the state of the above terminal unit, the chip select control circuit includes a setting state of the first terminal portion, the chip selection signal from the outside enabled it is obtained by adapted to control the internal chip select signal to the enable state or disable state based on the any one or more bits of the input address signal in a state that is on. 【0011】上記した手段によれば、複数のメモリチップを組み合わせたときに、第1端子部の設定状態を変えることでアドレス信号に応じてチップが選択される記憶装置として動作したり、第1端子部の設定状態とアドレス端子部の設定状態の組合せにより入出力ビット数が異なる記憶装置としても動作したりすることができるようになる。 According to the above means, when the combination of a plurality of memory chips, or operates as a storage device in which the chip is selected in response to address signals by changing the setting state of the first terminal portion, the first the combination of the setting state of the setting state and the address terminal portion of the terminal portion it is possible to number of input and output bits or operate as a different storage device. 【0012】また、複数の半導体メモリチップが1つのパッケージに収納され各チップの端子部は対応するもの同士がパッケージの対応する端子に共通に接続されてなる半導体記憶装置において、上記複数の半導体メモリチップは、各々異なる状態に設定可能な第1端子部と、該第1端子部の状態と複数のアドレス入力端子部のうちいずれか1または2以上の端子部の状態に基づいて内部のチップ選択信号を制御するチップ選択制御回路とを備え、上記複数の半導体メモリチップ内の各チップ選択制御回路は、上記第1端子部が各々異なる状態に設定されている場合には、外部からのチップ選択信号が有効にされた状態で入力されたアドレス信号が同一であってもいずれか1のチップにおいて内部のチップ選択信号を有効にするように構成し [0012] In the semiconductor memory device among a plurality of semiconductor memory chips are corresponding terminal portion of each chip is accommodated in a single package, which are connected in common to the corresponding terminals of the package, the plurality of semiconductor memories chip, a first terminal portion can be set to different states, the inside of the chip selection based on the state of any one or more of the terminal portions of the states and a plurality of address input terminals of the first terminal portion and a chip select control circuit for controlling the signals, the chip select control circuit in the plurality of semiconductor memory chips, when the first terminal portion is set to different states, chip select external signal is configured to enable the internal chip select signal in the chip either even if the same input address signal 1 in a state of being enabled . 【0013】これにより、複数のメモリチップを組み合わせたときに、第1端子部の設定状態を変えることでアドレス信号に応じてチップが選択される記憶装置として動作することができ、チップが複数個あってもチップ選択信号は共通化することができ、装置にとっての外部端子数を減らすことができるとともに、通常の1個のメモリチップと同一に扱うことができるため、メモリを使用したシステムを開発する場合に既存の設計基板を利用することができるようになる。 [0013] Thus, when a combination of a plurality of memory chips capable of operating as a memory device chip is selected in response to address signals by changing the setting state of the first terminal portion, the chip is a plurality since the chip select signal even can be made common, it is possible to reduce the number of external terminals for the device can be handled in the same manner as conventional one memory chip, developing a system using the memory it is possible to use the existing design board when. 【0014】さらに、複数の半導体メモリチップが1つのパッケージに収納され、データ入出力端子部以外の各チップの端子部は対応するもの同士がパッケージの対応する端子に共通に接続されてなる半導体記憶装置において、上記複数の半導体メモリチップは、各々異なる状態に設定可能な第1端子部と、該第1端子部の状態と複数のアドレス入力端子部のうちいずれか1または2以上の端子部の状態に基づいて内部のチップ選択信号を制御するチップ選択制御回路とを備え、上記複数の半導体メモリチップ内の各チップ選択制御回路は、上記第1端子部が同一の状態に設定されかつアドレス入力端子部のうち所定の1または2以上の端子部が同一の電位に固定されている場合には、外部からのチップ選択信号が有効にされたことに応じて Furthermore, a plurality of semiconductor memory chips are accommodated in one package, the semiconductor memory of the terminal portion of each chip other than the data input-output terminal portions to each other that the corresponding become commonly connected to the corresponding terminals of the package in the apparatus, the plurality of semiconductor memory chips, a first terminal portion can be set to different states, of the first terminal unit status and a plurality of addresses of any one or more of the terminal portions of the input terminal portion and a chip select control circuit for controlling the internal chip select signal based on the state, the chip select control circuit in the plurality of semiconductor memory chips, said first terminal portion is set to the same state and the address input when a predetermined one or more of the terminal portion of the terminal portion is fixed to the same potential, in response to the chip selection signal from the outside is enabled れぞれ内部のチップ選択信号を有効にするように構成した。 Respectively configured to enable the internal chip select signal. 【0015】これにより、複数のメモリチップを組み合わせたときに、各チップの第1端子部の設定状態と所定のアドレス入力端子部の設定状態を一致させることにより、チップが複数個あっても入出力データのビット数が2倍である通常の1個のメモリチップと同一に扱うことができるため、メモリを使用したシステムを開発する場合に既存の設計基板を利用することができるようになる。 [0015] Thus, when a combination of a plurality of memory chips, by matching the setting state of the setting state and a predetermined address input terminal of the first terminal portion of each chip, input even several chips since the number of bits of the output data can be handled in the same manner as conventional one memory chip is doubled, it is possible to use the existing design board when developing system using the memory. 【0016】また、望ましくは、上記アドレス信号のいずれか1または2以上のビットは、アドレスの最上位ビットまたは最上位側から2ビット以上とする。 [0016] Preferably, any one or two or more bits of the address signal is the most significant bit or most significant address and 2 bits or more. これにより、従来のメモリチップのマット構成やアドレスデコーダの構成を変えずにアドレス信号に応じてチップが選択されるマルチチップスタック型の半導体記憶装置を実現することができる。 Thus, it is possible to realize a conventional semiconductor memory device having a multi-chip stack type which chips are selected according to the address signal without changing the mat structure and the address decoder configuration of the memory chip. 【0017】さらに、本願の他の発明は、複数の半導体メモリチップが1つのパッケージに収納され、該パッケージには各チップに対応してデータ入出力用の端子が設けられ各チップのデータ入出力端子部はパッケージの対応する上記端子に別々に接続されてなるとともに、パッケージには所定の端子が設けられている半導体記憶装置において、上記複数の半導体メモリチップは、各々異なる状態に設定可能な第1端子部と、該第1端子部の状態と複数のアドレス入力端子部のうちいずれか1または2 Furthermore, another aspect of the present invention, a plurality of semiconductor memory chips are accommodated in one package, the said package data input and output of each chip terminal for data input and output corresponding to each chip is provided terminal portions with which are connected separately to a corresponding said terminals of the package, in the semiconductor memory device in which a predetermined terminal is provided in the package, the plurality of semiconductor memory chips, the settable to different states 1 and the terminal unit, one of the state and the plurality of address input terminals of the first terminal unit 1 or 2
以上の端子部の状態に基づいて内部のチップ選択信号を制御するチップ選択制御回路とを備え、上記複数の半導体メモリチップ内の各チップ選択制御回路は、上記第1 And a chip select control circuit for controlling the internal chip select signal based on the state of the above terminal portions, each chip select control circuit in the plurality of semiconductor memory chips, the first
端子部が同一の状態に設定されかつアドレス入力端子部のうち所定の1または2以上の端子部が同一の電位に固定されている場合には、外部からのチップ選択信号が有効にされたことに応じてそれぞれ内部のチップ選択信号を有効にするように構成され、上記複数の半導体メモリチップのいずれかの上記第1端子部は上記パッケージの上記所定の端子に接続され、他の半導体メモリチップの上記第1端子部は上記パッケージのいずれかの電源電圧端子に接続されるようにした。 If the terminal portions predetermined one or more of the terminal portion of the set and the address input terminal portion to the same state is fixed to the same potential, the chip selection signal from the outside is enabled It is configured so that each enable the internal chip select signal in accordance with either of the first terminal portion of said plurality of semiconductor memory chips is connected to the predetermined terminals of the package, other semiconductor memory chips the above first terminal portion and to be connected to either the supply voltage terminal of the package. これにより、ユーザは上記所定の端子に印加される電圧を適宜設定することによって、当該半導体記憶装置の入出力データのビット数を選択することができる。 Thus, the user by setting the voltage applied to the predetermined terminal can be appropriately selected the number of bits of the input and output data of the semiconductor memory device. 【0018】また、望ましくは、上記複数の半導体メモリチップは、それぞれ同一方向に端子部が現われるように積層され、各チップ間はこれらのチップの上記端子部よりも内側の部位に介在された接着剤層によって互いに接合されるようにする。 [0018] Preferably, adhesion of the plurality of semiconductor memory chips, are stacked so that each terminal portion appears in the same direction, between each chip interposed inside portion than the terminal section of these chips to be joined together by adhesive layers. これにより、各チップの端子部とパッケージ側の対応する端子との電気的接続をボンディングワイヤで行なう場合に、それぞれのチップの端子部が同一方向に現われるように積層してもワイヤボンディング処理を行なうことができる。 Thus, when an electrical connection with corresponding terminals of the terminal portion and the package side of each chip by bonding wires, wire bonding is performed processing even if the terminal portions of each of the chips stacked so appears in the same direction be able to. 【0019】本発明に係る半導体記憶装置の製造方法は、複数の半導体メモリチップが1つのパッケージに収納され各チップの端子部は対応するもの同士がパッケージの対応する端子に共通に接続されてなる半導体記憶装置の製造方法において、前工程終了後にウェハ状態で上記複数の半導体メモリチップのテストを行ない、該テストにより良品と判定された半導体メモリチップに対してウェハ状態でトリミング処理を行なった後、ウェハを切断して各チップに分割し、上記各半導体メモリチップの上記第1端子部に対する設定および各チップの端子部とパッケージの端子との接続を行なってからパッケージに封止するようにしたものである。 A method of manufacturing a semiconductor memory device according to the present invention is formed by between a plurality of semiconductor memory chips are corresponding terminal portion of each chip is accommodated in a single package are connected in common to the corresponding terminals of the package the method of manufacturing a semiconductor memory device, before after step completion tested the plurality of semiconductor memory chips in a wafer state, after performing the trimming process in the wafer state to the semiconductor memory chip is determined to be non-defective by the test, divided into chips by cutting the wafer, which was to seal the package after performing a connection between the set and the terminals of each chip terminal portion and package relative to the first terminal portion of the respective semiconductor memory chips it is. これにより、状態を設定する必要があるメモリチップを使用しながらその端子設定を、各チップの端子部とパッケージの端子とを接続する工程で行なうことができるため、従来の半導体メモリのプロセスを全く変更することなくマルチチップスタック型の半導体記憶装置を製造することができる。 Thus, the terminal set while using the memory chips that need to be set a condition, it is possible to carry out the step of connecting the terminals of each chip terminal portion and packages, any process of a conventional semiconductor memory it is possible to produce a multi-chip stack type semiconductor memory device without changing. 上記トリミング処理とともに不良ビットの救済処理を行うようにしても良い。 It may be performed relief processing of the defective bit with the trimming process. 【0020】また、上記第1端子部に対する設定は、該第1端子部をパッケージに設けられているいずれか一の電源電圧端子にボンディングワイヤで接続する処理とする。 Further, setting for the first terminal unit, a process of connecting a bonding wire to any one of the power supply voltage terminal which is provided a first terminal portion in the package. ワイヤボンディング技術はきわめて信頼性の高い技術であるので、これを用いて第1端子部に対する設定を行なうことにより、設定ミスを防止できるとともに、従来の半導体メモリのプロセスを全く変更することなくマルチチップスタック型の半導体記憶装置を製造することができる。 Since wire bonding techniques are extremely reliable technology, multi-chip without by performing the setting for the first terminal portion with this, it is possible to prevent setting errors, to change the process of the conventional semiconductor memory at all it is possible to manufacture the stack-type semiconductor memory device. 【0021】さらに、上記複数の半導体メモリチップはそれぞれ同一方向に端子部が現われるように積層され、 Furthermore, the plurality of semiconductor memory chips are stacked so that each terminal portion appears in the same direction,
上記ボンディングワイヤで接続する処理は各チップを接着剤で接合する処理の後に各チップ毎に行なわれるようにする。 The process of connecting with the bonding wires are to be performed for each chip after the process of joining the chips with adhesive. これにより、それぞれのチップの端子部が同一方向に現われるように積層しても既存の装置を用いてワイヤボンディング処理を行なうことができる。 Accordingly, even if the terminal portions of each of the chips stacked so appears in the same direction can be carried out wire-bonding process using the existing equipment. 【0022】 【発明の実施の形態】以下、本発明の好適な実施例を図面に基づいて説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be described with reference to preferred embodiments in the drawings of the present invention. 図1は、本発明を適用したマルチチップスタック型半導体記憶装置のパッケージ構造を、また図2は回路のブロック構成図を示す。 1, a package structure of a multi-chip stack type semiconductor memory device according to the present invention, and FIG. 2 is a block diagram of the circuit. 【0023】図1に示されているように、この実施例のマルチチップスタック型半導体記憶装置は、2個のメモリチップ10A,10Bが積層されてパッケージ100 [0023] As shown in FIG. 1, a multi-chip stack type semiconductor memory device of this embodiment, two memory chips 10A, it is 10B the stack package 100
内に封入されている。 It is enclosed within. この実施例でパッケージ100内に封入されるメモリチップ10A,10Bは、例えば電気的にデータを書き込むことが可能でありかつデータを所定の単位で電気的に一括消去可能なフラッシュメモリのような不揮発性メモリである。 Memory chip 10A to be sealed in a package 100 in this embodiment, 10B, for example non-volatile, such as electrically collectively erasable flash memory is and data can be written electrically data in a predetermined unit it is a sexual memory. 【0024】特に制限されるものでないが、メモリチップ10Aと10Bは、これらのチップよりも小さな絶縁体からなるスペーサ20を挟んで互いに電気的に絶縁された状態で積層されている。 [0024] Although not particularly limited, the memory chips 10A and 10B are laminated in a state of being electrically insulated from each other across a spacer 20 made of a small insulator than these chips. スペーサ20を設けているのは、2つのチップはサイズが同じであるため、直接重ねると下のチップのボンディングパッド部分が隠れてしまいワイヤボンディングができなくなるためである。 What is provided a spacer 20, two chips because the size is the same, it becomes impossible wire bonding hides the bonding pad portion below the chip Hover directly. メモリチップ10Aおよび10Bとスペーサ20とはペレット接着剤170により結合される。 The memory chips 10A and 10B and the spacer 20 are coupled by a pellet adhesive 170. メモリチップ10 The memory chip 10
A,10Bは、1つのメモリセルに1ビットのデータを記憶可能な2値メモリであっても良いし、1つのメモリセルに2ビット以上のデータを記憶可能ないわゆる多値メモリであっても良い。 A, 10B may be a binary memory capable of storing 1-bit data in one memory cell, even one so-called multi-level memory capable of storing more than one bit of data in the memory cell good. 【0025】110はセラミックなどからなる絶縁基板で、この絶縁基板110の一面(内面)にはチップの外延に沿って複数のボンディング用電極端子120が所定の間隔で配置され、また各ボンディング用電極端子12 [0025] 110 is an insulating substrate made of ceramic, the insulation on one side of the substrate 110 (the inner surface) along the extension of the chip plurality of bonding the electrode terminal 120 are arranged at predetermined intervals, and the electrode for each of the bonding terminal 12
0に対応して絶縁基板110には当該基板を貫通するように埋設された導電性プラグ130が設けられている。 The insulating substrate 110 to correspond to 0 embedded conductive plugs 130 to pass through the substrate is provided.
これらの導電性プラグ130は、一方の端部(図では上端)が上記いずれか一つのパッド120の下面に接触され、また他端すなわち基板110の他面(外面)に露出した部位(図では下端)には、半田ボール140がそれぞれ溶着されている。 These conductive plugs 130 (in the figure the upper end) one end portion is brought into contact with the lower surface of one pad 120 either above and in the exposed region (Fig. On the other surface (outer surface) of the other end or substrate 110 At the lower end), the solder balls 140 are welded, respectively. メモリチップ10Bは絶縁基板1 Memory chip 10B is an insulating substrate 1
10上にペレット接着剤170により結合される。 10 is coupled by a pellet adhesive 170 on. 【0026】また、上記基板側のボンディング用電極端子120にボンディングワイヤ150の一端が結合され、該ボンディングワイヤ150の他端はメモリチップ10A,10Bの対応するボンディングパッドに結合されて、基板側のボンディング用電極端子120とメモリチップ10A,10Bの対応するボンディングパッドとが電気的に接続されている。 [0026] One end of the bonding wire 150 to the bonding electrode terminals 120 of the substrate side is coupled, the other end of the bonding wire 150 is a memory chip 10A, is coupled to 10B corresponding bonding pads of the substrate side bonding electrode terminal 120 and the memory chip 10A, 10B corresponding bonding pads of being electrically connected. そして、絶縁基板110上にメモリチップ10Aと10Bがボンディングワイヤ1 Then, the memory chip 10A on the insulating substrate 110 and 10B is the bonding wire 1
50で接続された状態で樹脂160によりモールドされてパッケージ100が構成されている。 Package 100 is molded by the resin 160 is in connected state is configured with 50. 【0027】図2に示されているように、各メモリチップ10A,10Bは、複数のメモリセルがマトリックス状に配置されたメモリアレイ11と、入力されたX系アドレスをデコードしてメモリアレイ11内の一本のワード線を選択レベルにするXデコーダ12と、入力されたY系アドレスをデコードしてメモリアレイ11内の対応するビット線を選択するYデコーダ13と、入力されたX系アドレスおよびY系アドレスを取り込んで上記Xデコーダ12およびYデコーダ13に供給するアドレスバッファ14と、選択されたビット線に読み出された信号を増幅したり書込みデータに応じてビット線の電位を与えるセンスアンプ&書込み回路15と、読出しデータを出力したり書込みデータをチップ外部から取り込む入出力回路16と、チ [0027] As shown in FIG. 2, each of the memory chips 10A, 10B are memory arrays 11 a plurality of memory cells decodes the memory array 11 arranged in a matrix, the input X-system address and X decoder 12 to the one word line of the to the selection level, a Y decoder 13 decodes the input Y-system address to select the corresponding bit lines in the memory array 11, the input X-system address and it fetches the Y-system address sense to give the above X decoder 12 and Y decoder 13 to supply the address buffer 14, the potential of the bit line in accordance with the amplification or write data signals read out to the selected bit line an amplifier and write circuit 15, the output circuit 16 to capture the write data to output the read data from outside the chip, Ji プ外部から入力されるチップイネーブル信号/CEを取り込んで内部制御信号を生成するチップイネーブル制御回路17と、ライトイネーブル信号/WEやリセット信号RES、アウトイネーブル信号/ A chip enable control circuit 17 for generating an internal control signal takes in the chip enable signal / CE input from the flop outside, the write enable signal / WE and the reset signal RES, out enable signal /
OEなどの外部制御信号を取り込む入力バッファ18 Input buffer 18 takes in the external control signals such as OE
と、取り込まれた制御信号に応じてチップ内部の制御信号を生成して内部を制御するコントロール回路19などにより構成されている。 When, it is constituted by a control circuit 19 for controlling the internal and generates a control signal in the chip in accordance with the captured control signal. 【0028】チップイネーブル信号/CEは当該チップが選択状態にされることを示す信号、ライトイネーブル信号/WEは当該チップが書込み状態にされることを示す信号、リセット信号RESはチップ内部をリセット状態にする信号、アウトイネーブル信号/OEは読出しデータ信号が出力される状態にあることを示す信号である。 The chip enable signal / CE is the chip signal indicating that it is in the selected state, the signal write enable signal / WE, which indicates that the chip is in the write state, the reset signal RES in the reset state the internal chip signals to and out enable signal / OE is a signal indicating that it is ready to read data signals are output. これらの制御信号およびアドレス信号が入力されるパッドのうち、以下に述べる2つのパッド(CAD,A Of pads these control signals and address signals are input, the two pads described below (CAD, A
22)以外のパッドに関しては、メモリチップ10A, 22) For the other pad, the memory chips 10A,
10Bの対応するパッド同士が、それぞれボンディングワイヤでパッケージに設けられている対応する電極端子に共通に接続されている。 Corresponding pads each other 10B are connected in common to the corresponding electrode terminals provided on the package by bonding wires, respectively. また、各チップのデータ入力用パッドI/O0〜I/O15もパッケージに設けられている対応する電極端子に共通に接続されている。 Moreover, it is commonly connected to the corresponding electrode terminals for data input pad I / O0 to I / O15 of each chip is also provided in the package. 【0029】この実施例のメモリチップ10A,10B The memory chip 10A of this embodiment, 10B
には、通常のメモリには設けられていないチップアドレスデータ設定用パッドCADがそれぞれ設けられている。 , The chip address data setting pads CAD to the normal memory not provided, respectively. また、各メモリチップ10A,10Bには、チップ外部から供給される例えば23ビットのようなアドレス信号A0〜A22のうち最上位ビットA22と、上記チップアドレスデータ設定用パッドCADに印加される電位とに応じて、上記チップイネーブル制御回路17を有効にするアドレスビット比較回路20がそれぞれ設けられている。 Further, each of the memory chips 10A, the 10B, the most significant bit A22 of the address signal A0~A22 such as 23 bits supplied from the outside of the chip, a potential applied to the chip address data setting pads CAD depending on the address bit comparison circuit 20 to enable the chip enable control circuit 17 are provided, respectively. そして、メモリチップ10Aのチップアドレスデータ設定用パッドCADとメモリチップ10Bのチップアドレスデータ設定用パッドCADは、それぞれ一方がパッケージの第1の電源電圧端子Vccに、また他方がパッケージの第2の電源電圧端子Vssに接続される。 Then, the chip address data setting pads CAD chip address data set pads CAD and the memory chip 10B of the memory chips 10A, a second power supply to the first power supply voltage terminal Vcc of the respective one package, also the other packages It is connected to the voltage terminal Vss. 【0030】図3には、チップイネーブル制御回路17 [0030] Figure 3, the chip enable control circuit 17
とアドレスビット比較回路20の具体的な構成例が示されている。 Specific configuration example of the address bit comparison circuit 20 is shown with. チップイネーブル制御回路17は、チップイネーブル信号/CEとリセット信号RESを入力とするANDゲートG1と、該ANDゲートG1の出力を反転してアドレスビット比較回路20に供給するインバータG2と、ANDゲートG1の出力信号とアドレスビット比較回路20からの信号とに基づいて内部チップイネーブル信号CEBを生成するNANDゲートG3とからなる。 Chip enable control circuit 17 includes an AND gate G1 for receiving the chip enable signal / CE and the reset signal RES, and the inverter G2 is supplied to the address bit comparison circuit 20 inverts the output of the AND gate G1, an AND gate G1 comprising the NAND gate G3 Metropolitan generating an internal chip enable signal CEB based in on the signal from the output signal and the address bit comparison circuit 20. 【0031】一方、アドレスビット比較回路20は、チップイネーブル制御回路17の上記インバータG2の出力信号とアドレス最上位ビットA22とを入力とするN On the other hand, the address bit comparison circuit 20, N to input the output signal and the address most significant bit A22 of the inverter G2 of the chip enable control circuit 17
ORゲートG11と、上記チップアドレスデータ設定用パッドCADに印加される電位に応じた信号を生成するインバータG12と、該インバータG12の出力信号と上記NORゲートG11の出力信号を入力とするイクスクルーシブORゲートG13と、該イクスクルーシブO An OR gate G11, an inverter G12 to generate a signal corresponding to the potential applied to the chip address data setting pads CAD, exclusive for receiving the output signals of the NOR gate G11 of the inverter G12 an OR gate G13, the exclusive O
RゲートG13の出力を反転してチップイネーブル制御回路17のNANDゲートG3に供給するインバータG Inverts the output of the R gate G13 supplied to NAND gate G3 of the chip enable control circuit 17 inverter G
24とからなる。 Consisting of 24. 【0032】以下、図3の回路の動作を説明する。 [0032] Hereinafter, the operation of the circuit of Figure 3. リセット信号RESはハイレベルが有効レベルの信号であり、リセット信号RESがロウレベルのときにチップイネーブル制御回路17はチップイネーブル信号/CEを有効にする。 The reset signal RES is high level is effective level signal, the reset signal RES chip enable control circuit 17 when the low level to enable the chip enable signal / CE. すなわち、リセット信号RESがロウレベルのときにANDゲートG1の出力がチップイネーブル信号/CEに応じて変化する。 That is, the reset signal RES is outputted from the AND gate G1 when a low level is changed according to the chip enable signal / CE. チップイネーブル信号/ The chip enable signal /
CEは、ロウレベルが有効レベルつまりチップ選択状態を示す信号であり、リセット信号RESとチップイネーブル信号/CEが共にロウレベルのときに、ANDゲートG1の出力がハイレベルとなる。 CE is low level is a signal indicating an effective level, that chip selection state, when the low level are both reset signal RES and the chip enable signal / CE, an output of the AND gate G1 becomes high level. 【0033】そして、ANDゲートG1の出力はインバータG2により反転されてアドレスビット比較回路20 [0033] Then, the output of AND gate G1 is inverted by an inverter G2 address bit comparison circuit 20
のNORゲートG11に供給されるため、リセット信号RESとチップイネーブル信号/CEが共にロウレベルのときに、NORゲートG11の他方の入力であるアドレス最上位ビットA22に応じてNORゲートG11が変化する。 To be supplied to the NOR gate G11, when the low level are both reset signal RES and the chip enable signal / CE, the NOR gate G11 is changed depending on the other is the input address most significant bit A22 of the NOR gate G11. リセット信号RESまたはチップイネーブル信号/CEのいずれか一方がハイレベルのときは、NO When either one of the reset signal RES or the chip enable signal / CE is high, NO
RゲートG11の出力はロウレベルに固定される。 The output of the R gate G11 is fixed to a low level. また、リセット信号RESまたはチップイネーブル信号/ The reset signal RES or the chip enable signal /
CEのいずれか一方がハイレベルのときは、チップイネーブル制御回路17の出力段のNANDゲートG3の出力がハイレベルに固定され、内部チップイネーブル信号CEBはチップ非選択状態を示すこととなる。 When one of the CE is at the high level, the output of NAND gate G3 of the output stage of the chip enable control circuit 17 is fixed to the high level, the internal chip enable signal CEB becomes exhibit chip non-selection state. 【0034】リセット信号RESとチップイネーブル信号/CEが共にロウレベルのとき、アドレスビット比較回路20のNORゲートG11はアドレス最上位ビットA22を入力信号とするインバータとして動作し、アドレス最上位ビットA22がロウレベルのときにはNOR [0034] When a low level are both reset signal RES and the chip enable signal / CE, the NOR gate G11 of the address bit comparison circuit 20 operates as an inverter to the input signal of most significant address bits A22, most significant address bit A22 is at a low level NOR at the time of
ゲートG11の出力がハイレベルに、またアドレス最上位ビットA22がハイレベルのときにはNORゲートG NOR gate G when the output is high level of the gate G11, also most significant address bit A22 is at a high level
11の出力がロウレベルになる。 Output of 11 goes low. そして、このNORゲートG11の出力信号を入力とするイクスクルーシブO The exclusive O which receives the output signal of the NOR gate G11
RゲートG13は排他的論理和回路であるので、チップアドレスデータ設定用パッドCADに印加される電位に応じた信号を出力するバッファG12の出力論理レベルとNORゲートG11の出力論理レベルが同じである時はイクスクルーシブORゲートG13の出力はロウレベルに、またG11とG12の出力論理レベルが異なる時はイクスクルーシブORゲートG13の出力はハイレベルとなる。 Since R gate G13 is the exclusive OR circuit, the output logic level and the output logic level of the NOR gate G11 of the buffer G12 for outputting a signal corresponding to the potential applied to the pad CAD chip address data set is the same as when the low level output of the exclusive OR gate G13, and the output of G11 and G12 output logic level when the different extensin the inclusive OR gate G13 becomes a high level. 【0035】そして、イクスクルーシブORゲートG1 [0035] Then, the exclusive OR gate G1
3の出力はインバータG14により反転してチップイネーブル制御回路17の出力段のNANDゲートG3に供給されるため、G11とG12の出力論理レベルが異なる時はNANDゲートG3の出力である内部チップイネーブル信号CEBはチップ非選択状態を示すハイレベルにされる。 The output of 3 to inverted by the inverter G14 to be supplied to the NAND gate G3 of the output stage of the chip enable control circuit 17, the internal chip enable signal when the output logic level of the G11 and G12 are different is the output of NAND gate G3 CEB is a high level indicating a chip non-selection state. 一方、G11とG12の出力論理レベルが同じである時は、NANDゲートG3がインバータとして動作し、その出力である内部チップイネーブル信号CE On the other hand, when the output logic level of the G11 and G12 are the same, NAND gate G3 operates as an inverter, the internal chip enable signal CE which is the output
Bは、NANDゲートG3の他方の入力信号(このときハイレベル)に応じてチップ選択状態を示すロウレベルにされる。 B is a low level indicating a chip selection state in accordance with the other input signals of the NAND gate G3 (this time a high level). 【0036】以上のように、図3の回路はアドレス最上位ビットA22とチップアドレスデータ設定用パッドC [0036] As described above, the pad circuit is most significant address bit A22 and the chip address data set in FIG. 3 C
ADに印加される電位に応じて内部チップイネーブル信号CEBをチップ選択状態にしたり、非選択状態にしたりする。 Or the chip selection state the internal chip enable signal CEB according to the potential applied to the AD, or to a non-selected state. 次の表1に、図3の実施例回路を搭載したメモリップを2個使用した半導体記憶装置におけるアドレス最上位ビットA22とチップアドレスデータ設定用パッドCADに印加される電位との組合せと、チップの動作状態との関係を整理して示す。 The following table 1, and the combination of the potential applied to the embodiment circuit equipped with Memorippu two most significant address bits A22 and the chip address data setting pads CAD in the semiconductor memory device used in FIG. 3, the chip of shown to organize the relationship between the operating state. 【0037】 【表1】 [0037] [Table 1] 【0038】表1に示されているように、チップアドレスデータ設定用パッドCADに印加される電位がVss [0038] As shown in Table 1, the potential applied to the pad CAD chip address data set Vss
であるチップ(1)は、アドレス最上位ビットA22に応じて、A22がハイレベルのときは/CEのいかんにかかわらず内部チップイネーブル信号CEBがハイレベルとなってチップは非選択状態となり、A22がロウレベルのときは/CEがロウレベルとされると内部チップイネーブル信号CEBがロウレベルとなってチップは選択状態となる。 Chip (1) is in accordance with the most significant address bits A22, A22 chip becomes non-selection state is an internal chip enable signal CEB is high level regardless of the / CE at a high level, A22 There chips in the selected state when the time of the low level / CE is at a low level the internal chip enable signal CEB is low level. 【0039】一方、チップアドレスデータ設定用パッドCADに印加される電位がVccであるチップ(2) On the other hand, the chip voltage to be applied to the pad CAD chip address data set is Vcc (2)
は、アドレス最上位ビットA22に応じて、A22がハイレベルのときは/CEがロウレベルとされると内部チップイネーブル信号CEBがロウレベルとなってチップは選択状態となり、A22がロウレベルのときは/CE , Depending on the most significant address bits A22, A22 chip becomes a selected state is when at a high level, / CE is a low level internal chip enable signal CEB is a low level, when A22 is low / CE
のいかんにかかわらず内部チップイネーブル信号CEB Internal chip enable signal CEB regardless handoff
がハイレベルとなってチップは非選択状態となる。 But the chip is in a non-selected state at a high level. 【0040】さらに、表1の(3)のように、アドレス最上位ビットA22とチップアドレスデータ設定用パッドCADに印加される電位が共にVcc(または共にV [0040] Further, as shown in Table 1 (3), addresses the potential applied to the most significant bit A22 and the chip address data setting pads CAD are both Vcc (or together V
ss)のときは、チップは外部からのチップイネーブル信号/CEに応じて内部チップイネーブル信号CEBが同じように変化される。 When the ss), the chip internal chip enable signal CEB is changed in the same way in response to the chip enable signal / CE from outside. そのため、2チップともチップアドレスデータ設定用パッドCADに印加される電位と、アドレス最上位ビットA22が入力されるべき端子をVccに固定することにより、2つのチップを同時に選択状態にさせることができる。 Therefore, a second potential applied chip with the chip address data setting pads CAD, by fixing the terminal to address the most significant bit A22 is input to the Vcc, it is possible to simultaneously selected two chips . 【0041】従って、1つのパッケージに封入される2 [0041] Therefore, 2 to be sealed in one package
つのチップのデータ入出力パッドに対応してそれぞれ別のデータ入出力用電極端子をパッケージに設けるとともに、チップアドレスデータ設定用パッドCADとアドレス最上位ビットA22が入力されるべきパッドをVcc One of the chips is provided with the respective electrode terminals for a different data input and output to the package corresponding to the data input pad, the pad should chip address data setting pads CAD and most significant address bits A22 is input Vcc
に固定することにより、2倍のデータ幅を有するメモリ(×2n)として動作させることができる。 By fixing the, it can be operated as a memory (× 2n) having twice the data width. 例えば、2 For example, 2
つのチップがそれぞれ64Mビットの記憶容量を有し1 One of the chips has a storage capacity of 64M bits each 1
6ビットのデータを並列入出力するものであれば、12 If the 6-bit data as to parallel input and output, 12
8Mビットの記憶容量を有し32ビットのデータを並列入出力する半導体記憶装置として構成することができる。 It may constitute a 32-bit data has a storage capacity of 8M bits as a semiconductor memory device in parallel input and output. 【0042】ただし、この場合、チップのアドレスA2 [0042] However, in this case, the address of the chip A2
2入力用パッドはパッケージ内でVcc端子に接続されるので、パッケージにはアドレス最上位ビットA22に対応した電極端子は不要である。 Since the second input pad connected to the Vcc terminal in the package, the package electrode terminals corresponding to the most significant address bit A22 is not required. 図2に示すような構成を有するチップは、マルチチップとしてではなく1つのチップを1つのパッケージに収納した半導体記憶装置として構成した場合には、アドレス最上位ビットA22とチップアドレスデータ設定用パッドCADに印加される電位を共にパッケージ内部でVccに固定することにより、64Mビットの記憶容量を有し16ビットのデータを並列入出力する通常の半導体記憶装置として構成することもできる。 Chip having a structure as shown in FIG. 2, one rather than as a multi-chip when the chip is configured as a semiconductor memory device housed in a single package, the most significant address bit A22 and the chip address data setting pads CAD the by fixing to Vcc in packaged together inside a potential applied may be configured as an ordinary semiconductor memory device in parallel input and output 16-bit data has a storage capacity of 64M bits. 【0043】一方、表1(1),(2)の場合は、2つのチップがそれぞれ64Mビットの記憶容量を有し16 On the other hand, Table 1 (1), 16 has a storage capacity of the case, two chips of 64M bits each (2)
ビットのデータを並列入出力するものであれば、128 As long as the parallel input and output bits of the data, 128
Mビットの記憶容量を有し16ビットのデータを並列入出力する半導体記憶装置として構成され、各チップはアドレス最上位ビットA22によって選択的にアクセスされる。 Consists of 16 bits of data having a storage capacity of M bits as a semiconductor memory device in parallel input and output, each chip is selectively accessed by the most significant address bits A22. 【0044】なお、図3の実施例においては、チップイネーブル制御回路17からアドレスビット比較回路20 [0044] In the embodiment of FIG. 3, the address bit comparison circuit 20 from the chip enable control circuit 17
のNORゲートG11にチップイネーブル信号/CEに応じた制御信号を、インバータG2により送ってアドレスA22の取り込みを制御しているが、この信号は必ずしも必要なものではなく、省略することも可能である。 The NOR gate G11 a control signal corresponding to the chip enable signal / CE of, but controls the uptake of address A22 by sending an inverter G2, the signal is not necessarily required, it is possible to omit .
この制御信号によりNORゲートG11を制御することで、チップ非選択状態においてNORゲートG11の入力であるアドレスA22が変化することで内部回路に貫通電流が流れて消費電量が増加するのを防止する効果がある。 By controlling the NOR gate G11 by the control signal, the effect of preventing the dissipation amount through current in the internal circuit flow is by address A22 changes is input of the NOR gate G11 in the chip non-selection state is increased there is. 【0045】従って、アドレスA22以外のビットA0 [0045] Thus, bit other than the address A22 A0
〜A21をチップ内部に取り込むバッファに関しても、 Regard buffers incorporated into the chip to ~A21,
同様にインバータG2によりチップ非選択状態では動作しないように制御するのが望ましい。 Similarly it is desirable to control so as not to operate the chip non-selection state by an inverter G2. また、図3の実施例においては、チップイネーブル制御回路17にリセット信号RESに応じてチップイネーブル信号/CEの入力を制御するANDゲートG1が設けられているが、このANDゲートG1も省略することが可能である。 Further, in the embodiment of FIG. 3, but AND gate G1 to control the input of the chip enable signal / CE in response to the reset signal RES to the chip enable control circuit 17 is provided, also be omitted this AND gate G1 it is possible. 【0046】図4には、チップイネーブル制御回路17 [0046] Figure 4 is a chip enable control circuit 17
とアドレスビット比較回路20の他の構成例が示されている。 Another exemplary configuration of the address bit comparison circuit 20 is shown with. 図4は、4つのチップを1組として半導体記憶装置を構成する場合に適した回路構成例である。 Figure 4 is a circuit configuration example suitable for a case of the semiconductor memory device of four chips as one set. この実施例においては、2つのチップアドレスデータ設定用パッドCAD1,CAD2と、アドレス信号A23の入力端子が設けられている。 In this embodiment, two chip address data setting pads CAD 1, CAD 2, the input terminal of the address signal A23 is provided. そして、これに対応して、アドレスビット比較回路20には、論理ゲートG11〜G13 In response to this, the address bit comparison circuit 20, a logic gate G11~G13
と同様な論理ゲートG21〜G23が設けられているとともに、インバータG14の代わりにANDゲートG2 With which is provided the same logic gates G21~G23 with, the AND gate G2 in place of the inverter G14
4が設けられている。 4 is provided. そして、NORゲートG21にはアドレス信号A23とチップイネーブル制御回路17のインバータG2の出力が入力され、イクスクルーシブO Then, the NOR gate G21 inverter G2 output of the address signal A23 and the chip enable control circuit 17 is input, exclusive O
RゲートG23にはNORゲートG21の出力とチップアドレスデータ設定用パッドCAD2に印加される電位に応じた信号を生成するインバータG22の出力が入力されている。 The R gate G23 output of the inverter G22 to generate a signal corresponding to the potential applied to the output of the NOR gate G21 and the chip address data setting pads CAD2 is entered. 【0047】さらに、イクスクルーシブORゲートG1 [0047] In addition, the exclusive OR gate G1
3とG23の出力がANDゲートG24に入力されている。 The output of 3 and G23 is input to the AND gate G24. チップイネーブル制御回路17は、図3の実施例と同じである。 Chip enable control circuit 17 is the same as the embodiment of FIG. この実施例においては、4つのチップにおいて、それぞれチップアドレスデータ設定用パッドCA In this embodiment, in the four chips, respectively chip address data setting pads CA
D1,CAD2に印加される電圧Vcc,Vssの組合せが異なるように設定(ボンディングワイヤの接続)がなされることにより、アドレス信号A22,A23に応じていずれか1つのチップの内部イネーブル信号CEB D1, CAD 2 voltage Vcc applied to, by the combination of Vss is set to be different (bonding wire connection) is made, the internal enable signal of any one of the chip in response to the address signal A22, A23 CEB
がロウレベルにされて、4つのうち1つのチップのみが選択状態とされる。 There is a low level, only four one chip of the is set to the selected state. ただし、図3の実施例と同様に、すべてのチップのチップアドレスデータ設定用パッドCA However, as with the embodiment of FIG. 3, all the chips of the chip address data set pads CA
D1,CAD2とアドレス信号A22,A23の入力パッドに印加される電圧をVccとすることにより、4倍のデータ幅を有するメモリとして動作させることができる。 By D1, CAD 2 and the address signal A22, A23 and voltage applied to the input pad and Vcc, can be operated as a memory having a four times the data width. 【0048】表2に、図4の実施例回路を搭載したメモリップを4個使用した半導体記憶装置におけるアドレス最上位ビットA22,A23とチップアドレスデータ設定用パッドCAD1,CAD2に印加される電位との組合せと、チップの動作状態との関係を整理して示す。 [0048] Table 2, the potential applied to the embodiment circuit equipped with Memorippu four using the semiconductor memory device address most significant bit in the A22, A23 and the chip address data setting pads CAD 1, CAD 2 in FIG. 4 shown organize combination, the relationship between the operating state of the chip. 【0049】 【表2】 [0049] [Table 2] 【0050】図5には、図3に示されているアドレスビット比較回路20の他の構成例が示されている。 [0050] Figure 5 is another configuration example of the address bit comparison circuit 20 shown in Figure 3 is shown. 図3においては、アドレス信号の最上位ビットA22とチップアドレスデータ設定用パッドCADの状態とを比較するイクスクルーシブORゲートG13を用いているが、図5においては、イクスクルーシブORゲートG13の代わりにセレクタSELを設け、このセレクタSELをチップアドレスデータ設定用パッドCADに印加される電位に応じた信号を生成するバッファG12の出力で制御するように構成されている。 In FIG. 3, but using the exclusive OR gate G13 for comparing the state of the most significant bit A22 and the chip address data setting pads CAD of the address signal, in FIG. 5, the exclusive OR gate G13 instead selectors SEL provided, and is configured the selector SEL so as to control the output of the buffer G12 for generating a signal corresponding to the potential applied to the pad CAD chip address data set. 【0051】また、図5の実施例では、図3のNORゲートG11の代わりにORゲートG11'を用いている。 [0051] In the embodiment of FIG. 5, uses an OR gate G11 'instead of the NOR gate G11 of FIG. ORゲートG11'の入力はNORゲートG11の入力と同じく、アドレスA22とチップイネーブル制御回路17からの信号であり、ORゲートG11'はチップイネーブル制御回路17からの信号に応じてアドレスA22を通過させたり遮断したりする伝送ゲートとして作用する。 OR gate G11 'input is also the input of the NOR gate G11, a signal from the address A22 and the chip enable control circuit 17, OR gate G11' passes the address A22 in response to a signal from the chip enable control circuit 17 It acts as a transmission gate or to or shut off. 【0052】上記セレクタSELのデータ入力端子には、ORゲートG11'の出力と、該ORゲートG1 [0052] Data input terminal of the selector SEL, an output of the OR gate G11 ', the OR gate G1
1'の出力をインバータG16で反転した信号が入力されている。 Signal obtained by inverting the output of the 1 'by the inverter G16 is input. このようにして、パッドCADの電位に応じてORゲートG11'を通過したアドレス最上位ビットA22またはその反転信号をセレクタSELで選択してチップイネーブル制御回路17に供給することにより、 In this way, by supplying to the chip enable control circuit 17 the most significant address bit A22 or its inverted signal passed through the OR gate G11 'in accordance with the potential of the pad CAD is selected by the selector SEL,
同一のアドレスA22が入力された場合でも、パッドC Even if the same address A22 is input, pad C
ADの電位に応じて一方は内部チップイネーブル信号C Internal chip enable signal C is one in accordance with the AD potential
EBが有効レベルとされ、他方は内部チップイネーブル信号CEBが無効レベルとされる。 EB is the effective level, other internal chip enable signal CEB is invalid level. その結果、アドレスA22によってチップを選択することができるようになる。 As a result, it is possible to select a chip by the address A22. 【0053】なお、図5の実施例においては、パッドC [0053] In the examples of Figure 5, the pad C
ADに印加される電位に応じた信号を生成するバッファG12の出力でセレクタSELを制御してアドレスA2 Address and controls the selector SEL at the output of the buffer G12 for generating a signal corresponding to the potential applied to the AD A2
2またはその反転信号のいずれか一方を選択するようにしているが、逆にアドレスA22すなわちORゲートG 2 or so that selects one of the inverted signal, but the reverse address A22 That OR gate G
11'の出力でセレクタSELを制御してバッファG1 Buffer G1 controls the selector SEL at the output of 11 '
2の出力またはその反転信号のいずれか一方を選択して出力するように構成しても良い。 2 output or may be configured to select and output one of the inverted signal. 【0054】また、本実施例のアドレスビット比較回路20は、4つのチップを1組として半導体記憶装置を構成する場合に適した図4に示されている実施例に対しても適用することができる。 [0054] The address bit comparison circuit 20 of this embodiment, also be applied to the embodiment shown in FIG. 4 which is suitable for the case of the semiconductor memory device of four chips as a pair it can. 具体的には、図4のイクスクルーシブORゲートG13,G23の代わりにセレクタを用いてアドレスビット比較回路20を構成すれば良い。 Specifically, it may be configured to address bit comparison circuit 20 with a selector in place of the exclusive OR gate G13, G23 of FIG. 【0055】図6は、本発明の他の実施例を示す。 [0055] Figure 6 shows another embodiment of the present invention. この実施例は、図1および図2に示されている2つのフラッシュメモリチップを積層した半導体記憶装置の変形例であって、フラッシュメモリチップ10A,10Bの構成は、図2と同一である。 This embodiment is a modification of the semiconductor memory device formed by stacking two flash memory chips shown in Figure 1 and Figure 2, the flash memory chips 10A, 10B of the configuration is the same as FIG. 図2と異なるのは、パッケージにビット構成切換え端子BCが設けられメモリチップ1 The difference from FIG. 2, the memory chip 1 bit structure switching terminal BC is provided on the package
0Aと10Bのうち一方のチップ(例えば10A)のチップアドレス設定用端子CADがこのビット構成切換え端子BCに接続されている点と、パッケージのデータ入出端子が16本(I/O0〜I/O15)でなく32本(I/O0〜I/O31)とされ一方のチップ(例えば10A)のデータ入出力パッドはパッケージのデータ入出端子I/O0〜I/O15に接続され、他方のチップ(例えば10B)のデータ入出力パッドはパッケージのデータ入出端子I/O16〜I/O31に接続されている点である。 And that the chip address setting terminals CAD of one chip (e.g., 10A) of the 0A and 10B are connected to the bit configuration switching terminal BC, package data input and pin 16 (I / O0 to I / O15 ) data input-output pad 32 instead of (I / O0 to I / O 31) and is one of the chips (e.g., 10A) is connected to the package of the data input and terminal I / O0~I / O15, the other chip (e.g. data input and output pads 10B) is a point which is connected to the package of the data input and terminal I / O16~I / O31. 【0056】この実施例の半導体記憶装置は、ユーザが16ビット並列入出力のメモリとしても32ビット並列入出力のメモリとしても利用できる点に特徴がある。 [0056] The semiconductor memory device of this embodiment is characterized in that it can be used as a memory of even 32-bit parallel input and output as a memory users 16-bit parallel input and output. 具体的には、メモリチップ10Aのチップアドレス設定用端子CADが接続されているビット構成切換え端子BC Specifically, the configuration bit chip address setting pin CAD memory chip 10A is connected switching terminal BC
を電源電圧Vssに接続すると、図2の実施例の半導体記憶装置と同様にアドレス最上位ビットA22によってチップが選択され16ビットのデータを並列に入出力するメモリとして動作する。 When the connection to the power supply voltage Vss, operates as a memory for inputting and outputting in parallel the chip selected 16-bit data by the embodiment of the semiconductor memory device as well as address the most significant bit A22 FIG. 従って、この場合には、パッケージのデータ入出端子I/O0〜I/O15とI/O Therefore, in this case, the package data input and terminal I / O0 to I / O15 and I / O
16〜I/O31は、同一の16ビットのバスに共通に接続される。 16~I / O31 are connected in common to the same 16-bit bus. 【0057】一方、メモリチップ10Aのチップアドレス設定用端子CADが接続されているビット構成切換え端子BCを電源電圧Vccに接続すると、2つのチップはチップイネーブル信号CEによって同時に選択状態とされ、32ビットのデータを並列に入出力するメモリとして動作する。 Meanwhile, connecting the bit structure switching terminal BC of the chip address setting terminals CAD memory chip 10A is connected to the power supply voltage Vcc, 2 single chip is at the same time selected by the chip enable signal CE, 32-bit operating the data as a memory to be output in parallel. 従って、この場合には、パッケージのデータ入出端子I/O0〜I/O15とI/O16〜I/ Therefore, in this case, the package data input and terminal I / O0 to I / O15 and I / O16~I /
O31は、32ビットのバスの別の信号線に接続される。 O31 is connected to a 32-bit another signal line of the bus. 【0058】図7および図8は、本発明のさらに他の実施例を示す。 [0058] FIGS. 7 and 8 show a further embodiment of the present invention. この実施例は、図1および図2に示されている2つのフラッシュメモリチップを積層した半導体記憶装置の発展形態であって、積層された2つのフラッシュメモリチップ10A,10Bの上にさらにスタティックRAMチップ10Cを積層したものである。 This embodiment is a development of the semiconductor memory device formed by stacking two flash memory chips shown in FIGS. 1 and 2, stacked two flash memory chips 10A, further static RAM on the 10B it is obtained by stacking a chip 10C. フラッシュメモリチップ10A,10Bの構成は、図2と同一である。 Flash memory chips 10A, 10B of the configuration is the same as FIG. この実施例では、スタティックRAMチップ10 In this embodiment, a static RAM chip 10
Cのサイズがフラッシュメモリチップ10A,10Bのサイズよりも小さくフラッシュメモリチップ10Aの上にスタティックRAMチップ10Cを重ねてもフラッシュメモリチップ10Aのボンディングパッドが隠れないため、フラッシュメモリチップ10Aの保護膜の上にペレット接着剤170によりスタティックRAMチップ1 Since the size of C is not hidden bonding pads of the flash memory chip 10A be superimposed static RAM chip 10C on the flash memory chips 10A, small flash memory chip 10A than the size of 10B, the protective film of the flash memory chips 10A static RAM chips by pellet adhesive 170 on 1
0Cが接合されている。 0C is joined. 【0059】これらのチップ10A,10B,10Cに設けられているパッドのうちライトイネーブル信号/W [0059] These chips 10A, 10B, the write enable signal / W among the pads provided in 10C
Eが入力されるパッドおよびアドレス信号A0〜A18 Pads and address signal E is inputted A0~A18
の入力パッドは、図7に示すように、ボンディングワイヤ150を介してパッケージ100に設けられている対応する電極端子120に共通に接続されている。 Input pad, as shown in FIG. 7, are connected in common to the electrode terminal 120 corresponding provided in the package 100 via bonding wires 150. 【0060】また、図8に示すように、各チップのデータ入力用パッドI/O0〜I/O15もパッケージに設けられている対応する端子に共通に接続されている。 [0060] Further, as shown in FIG. 8, they are connected in common to the corresponding terminal data input pad I / O0 to I / O15 of each chip is also provided in the package. チップイネーブル信号/CEに関しては、フラッシュメモリチップ10A,10Bのパッドは前記実施例と同様に、パッケージに設けられている対応する端子PCE-Fに共通に接続されているが、SRAMチップ10Cのチップイネーブル信号/CEが入力されるパッドは、パッケージに設けられている専用の端子PCE-Sに接続されている。 With respect to the chip enable signal / CE, a flash memory chip 10A, similar to the 10B is a pad the example, are connected in common to the terminal PCE-F corresponding provided in the package, the SRAM chip 10C chip pads enable signal / CE is input is connected to the terminal PCE-S dedicated provided in the package. 【0061】スタティックRAMチップ10Cは、メモリアレイ11、Xデコーダ12、Yデコーダ13、アドレスバッファ14、センスアンプ&書込み回路15、データ入出力回路16、ライトイネーブル信号/WEなど制御信号の入力バッファ18、コントロール回路19などを備えた汎用のSRAMと同じ構成にされており、前記実施例のフラッシュメモリチップ10A,10Bに設けられているようなチップアドレスデータ設定用パッドCADやチップイネーブル制御回路17、アドレスビット比較回路20は設けられていない。 [0061] static RAM chip 10C includes a memory array 11, X decoder 12, Y decoder 13, address buffer 14, a sense amplifier and write circuit 15, the data input-output circuit 16, the input buffer 18 of the write enable signal / WE, etc. Control signal , the control circuit 19 are the same configuration as a general-purpose SRAM having a like, the embodiment of the flash memory chips 10A, pad chip address data set, as provided in 10B CAD and the chip enable control circuit 17, address bit comparison circuit 20 is not provided. 【0062】本実施例の半導体記憶装置は1つのパッケージ内に2つのフラッシュメモリと1つのSRAMが積層収納されているため、別々のパッケージに収納されているものを使用する場合に比べてシステムの実装密度をさらに高めることができ、装置の小型化を図ることができる。 [0062] The semiconductor memory device of this embodiment two flash memories and one in a single package for SRAM are stacked and stored, the system compared to using those which are housed in separate packages mounting density can be further increased, it is possible to reduce the size of the apparatus. 【0063】次に、上記実施例のマルチチップスタック型の半導体記憶装置の開発から製造までの手順の一例を、図9を用いて説明する。 Next, an example of a procedure to manufacture the development of a semiconductor memory device having a multi-chip stack type of the above embodiment will be described with reference to FIG. まず、前記実施例で説明したチップアドレスデータ設定用パッドCADやチップイネーブル制御回路17、アドレスビット比較回路20を設けたメモリチップの論理設計とシミュレーションによる論理動作の確認を行なう(ステップS200)。 First, the chip address data setting pads CAD and the chip enable control circuit 17 described in the embodiment, to confirm the logical operation by the logic design and simulation of a memory chip provided with the address bit comparison circuit 20 (step S200). 次に、上記論理設計データに基づいてレイアウトツールと呼ばれる設計支援プログラムを用いてレイアウト設計を行なう(ステップS201)。 Next, a layout design using a design support program called layout tool based on the logic design data (step S201). それから、このレイアウト設計データに基づいてプロセスに使用するマスクを作成する(ステップS202)。 Then, to create a mask for use in the process on the basis of the layout design data (step S202). 【0064】次に、上記マスクを用いて半導体ウェハ上に複数のメモリチップを形成する前工程を行なう(ステップS203)。 Next, a step prior to forming a plurality of memory chips on a semiconductor wafer using the mask (step S203). そして、テスタによりウェハ状態で各チップのパッドにプローブを当てて試験するウェハテストを行なう(ステップS204)。 Then, the wafer test to test by applying a probe to the respective chip pads in a wafer state by the tester (step S204). このウェハテストで不良と判定されたチップはマーキングが付されて各チップに切断されてから不良品として廃棄される。 The chip judged to be defective in the wafer test are discarded as defective products from being cut are designated by marking each chip. 一方、ステップS204で良品と判定されたチップは、冗長回路による欠陥ビットの救済情報や内部電源回路の電圧値のトリミング情報をチップ上に設けられているヒューズや不揮発性記憶素子に設定する処理が行なわれる(ステップS205)。 On the other hand, non-defective judgment chips in step S204, processing for setting the trimming information of the voltage value of the repair information and the internal power supply circuit of the defective bit by a redundant circuit in the fuse and a nonvolatile memory element provided on a chip (step S205). 【0065】ウェハ上のすべてのチップについてプローブ検査および救済等の処理が終了すると、ウェハは各チップに切断される(ステップS206)。 [0065] When the processing of such probe test and remedies for all the chips on the wafer are completed, the wafer is cut into chips (step S206). それから、チップを絶縁基板に搭載して、チップのパッドと対応する基板側の電極端子とを接続するワイヤボンディングと樹脂でモールドするパッケージング処理を行なう(ステップS207)。 Then, by mounting the chip on the insulating substrate, performing a packaging process for molding a wire bonding and a resin for connecting the electrode terminals of the substrate corresponding to the chip pad (step S207). このボンディング&パッケージング処理では、先ず下側のメモリチップ10Bを絶縁基板110 The bonding & in the packaging process, first the lower side of the memory chip 10B insulating substrate 110
上に接着剤ペレット170で接合してワイヤボンディングを行なった後、上側のメモリチップ10Aを接着剤ペレット170で下側のメモリチップ10B上に接合してこのチップ10Aに対してワイヤボンディングを行なうようにするのが良い。 After performing the wire bonding and bonding with adhesive pellets 170 above, joined on the lower side of the memory chip 10B the upper memory chip 10A with adhesive pellets 170 to perform wire bonding with respect to the chip 10A It is good to. 【0066】そして、この実施例においては、上記ワイヤボンディングの際に、各チップのチップアドレスデータ設定用パッドCADをパッケージに設けられているいずれか一方の電源電圧端子に接続する処理を行なう。 [0066] Then, in this embodiment, when the wire bonding is performed a process of connecting either one of the power supply voltage terminal which is provided a chip address data setting pads CAD for each chip in a package. これにより、チップアドレスデータ設定用パッドCADに対する設定処理を何ら新たな工程を追加することなく行なうことができる。 Thus, it is possible to perform without adding any new step setting processing for the pad CAD chip address data set. また、上側のメモリチップ10Aを接着剤ペレット170で下側のメモリチップ10B上に接合してから2つのチップ10A,10Bに対してまとめてワイヤボンディングを行なおうとすると、上のチップが邪魔になって下のチップに対するワイヤボンディングが困難になるが、下のチップ10Bに対するワイヤボンディングを行なった後、上側のメモリチップ10Aを接合してワイヤボンディングを行なうことにより、既存装置でワイヤボンディング処理を行なうことができる。 Further, when wishing to make a wire bonding together with an adhesive pellets 170 an upper memory chip 10A from the junction on the lower side of the memory chip 10B for the two chips 10A, 10B, the tip of the upper baffle Although wire bonding is difficult for under the chip is, after performing wire bonding with respect to the lower of the chip 10B, by performing wire bonding by joining the upper memory chips 10A, wire bonding is performed by an existing device be able to. 【0067】なお、チップアドレスデータ設定用パッドCADをいずれかの電源電圧端子に接続する方法としては、ワイヤボンディングの他に、予めチップアドレスデータ設定用パッドCADを電源電圧VccまたはVss [0067] As a method of connecting the pads CAD chip address data set to one of the power supply voltage terminal, in addition to wire bonding, power supply voltage pad CAD for advance chip address data set Vcc or Vss
に接続するヒューズを設けておいて、パッケージング処理の前にヒューズを切断する方法が考えられるが、ヒューズの場合にはチップアドレスデータ設定用パッドCA A fuse connecting keep provided, a method of cutting a fuse prior to packaging process is considered, the pad for the chip address data set in the case of the fuse CA
Dを電源電圧Vccに接続したチップとVssに接続したチップの2つが生じるので、各チップを個々に管理する必要があるが、前記実施例のようにパッケージング処理のワイヤボンディングで設定するようにすれば、チップを別々に管理する必要がないので、その分コストの低減が可能となる。 Since two of the chip connected to the chip and Vss connected to the power supply voltage Vcc and D occurs, so it is necessary to manage each chip individually, set by wire bonding packaging process as described above in Example if, there is no need to manage separately the chip, it is possible to reduce correspondingly the cost. 【0068】上記パッケージング処理の後は、各デバイスをテスタでテストする出荷前テストが実行される(ステップS208)。 [0068] After the packaging process, the test before shipment to test each device tester is executed (step S208). このテストで不良と判定されたチップはマーキングが付されて後の選別工程で不良品として廃棄される一方、ステップS208で良品と判定されたデバイスは製品として出荷される。 While this chip judged to be defective test it is discarded as defective products in the sorting process after being given the marking device determined as non-defective in step S208 are shipped as a product. 【0069】図10には、第1の実施例(図1および図2参照)の半導体記憶装置の応用例としてのメモリカードの構成を示す。 [0069] Figure 10 shows the memory card configuration as an application example of the semiconductor memory device of the first embodiment (see FIGS. 1 and 2). 図10において、CDは絶縁材料で形成されたカード本体、FLM0〜FLM3は該カード本体に内蔵された不揮発性記憶装置、CNTはデータバスDB,アドレスバスABおよび制御バスCBを介してこれらの不揮発性記憶装置FLM0〜FLM3に接続されたコントローラである。 In FIG. 10, CD card body formed of an insulating material, FLM0~FLM3 nonvolatile storage device incorporated in said card body, CNT denotes a data bus DB, these nonvolatile via an address bus AB and a control bus CB a controller connected to sexual storage FLM0~FLM3. 不揮発性記憶装置FLM0〜F Non-volatile storage device FLM0~F
LM3は各々図2に示すような構成を有する2つのチップを内蔵し、または1のチップのみを内蔵していても3 LM3 incorporates two chips having the configuration as shown in each of FIG. 2, or have a built-in only one of the chip 3
以上のチップを内蔵していても良い。 It may have a built-in or more chips. コントローラCN Controller CN
Tはシリアル入出力端子SIOを介して外部のマイクロプロセッサなどの制御装置と接続されて、制御装置からの指令に応じて、カード内部の不揮発性記憶装置FLM T is connected to the control device such as an external microprocessor through the serial input-output terminal SIO, in response to a command from the control device, the card internal nonvolatile storage device FLM
0〜FLM3に対するデータの書込みや読出しを行なう。 0~FLM3 perform writing and reading of data to. 【0070】コントローラCNTは各不揮発性記憶装置FLM0〜FLM3に対してそれぞれ専用の選択信号/ [0070] The controller CNT dedicated respectively to each non-volatile storage device FLM0~FLM3 selection signal /
CE0,/CE1,/CE2,/CE3を生成していずれか1つを選択状態にする。 CE0, / CE1, / CE2, to a selected state one of generates a / CE3. 各不揮発性記憶装置FLM Each non-volatile memory device FLM
0〜FLM3は、図2の実施例で説明したように、一方メモリチップ(10A)のチップアドレスデータ設定用パッドCADはパッケージの第1の電源電圧Vssに接続され、他方のメモリチップ(10B)のチップアドレスデータ設定用パッドCADはパッケージの第2の電源電圧端子Vccに接続されており、アドレス最上位ビット(例えばA22)に応じていずれか一方のチップが選択状態にされる。 0~FLM3, as described in the embodiment of FIG. 2, whereas the chip address data set pads CAD memory chip (10A) is connected to the first power supply voltage Vss of the package, other memory chip (10B) chip address data setting pads CAD of being connected to a second power supply voltage terminal Vcc of the package, one of the chip in accordance with the most significant address bits (eg A22) is selected. 【0071】この応用例からも分かるように、前記実施例の半導体記憶装置を使用すると、従来の半導体メモリと全く同等に扱えしかも記憶容量が2倍のメモリカードを構成することができる。 [0071] As can be seen from this application example, by using the semiconductor memory device of the embodiment, it is possible to exactly equally handled with the conventional semiconductor memory Moreover storage capacity constituting the double memory card. なお、この応用例のメモリカードにおいては、図1に示されている絶縁基板110 In the memory card of this application, an insulating substrate 110 shown in FIG. 1
を、各記憶装置FLM0〜FLM3とコントローラCN The respective storage FLM0~FLM3 controller CN
Tに共通の基板として構成して、全体を樹脂等でモールドして1つのパッケージに封入しても良い。 Configured as a common substrate in T, it may be sealed in one package by molding the whole resin. つまり、図1に示されているような構造を有する半導体記憶装置として製造されたものを使用してメモリカードを構成するとパッケージが2重構造となるが、各記憶装置FLM0 In other words, although the package when using the one produced as a semiconductor memory device having a structure as shown in FIG. 1 in a memory card is a double structure, each storage device FLM0
〜FLM3とコントローラCNTを共通の基板上に搭載すれば、1つのパッケージに封入させることができる。 If mounted ~FLM3 and controller CNT on a common substrate, it can be sealed in one package. 【0072】以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0072] Although the present invention made by the inventor has been concretely described based on examples, that the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say. 例えば図1 For example Figure 1
の実施例においては、複数のメモリチップが積層状態でパッケージに封入されているものについて説明したが、 In embodiments, the description is made as a plurality of memory chips are sealed in a package in a stacked state,
複数のメモリチップが1枚の絶縁基板上に横に並べた状態でパッケージに封入されている場合にも適用することができる。 A plurality of memory chips can also be applied if it is sealed in a package in a state where the side-by-side on a single insulating substrate. また、チップの選択のためのアドレスビットは、アドレス最上位ビットに限定されるものでなく、他のビット例えば最下位ビット等であってもよい。 The address bits for chip selection is not limited to the most significant address bits may be other bits, for example the least significant bits or the like. 【0073】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリを主体とするマルチチップスタック型の半導体記憶装置について説明したが、フラッシュメモリ以外の例えばEEPROMを複数個内蔵した半導体記憶装置などにも利用することができる。 [0073] The above is a description has been described a multi-chip stack type semiconductor memory device using a flash memory as main predominantly FIELD which the invention made by the inventors has been as the background, other than the flash memory, for example EEPROM the can also be used in such multiple built-in semiconductor memory device. 【0074】 【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。 [0074] are as follows explains briefly the effect acquired by the typical invention among the inventions disclosed in the present application, according to the present invention. すなわち、チップイネーブル端子を複数のチップで共有し、アドレス信号によってチップを選択できるようになり、これによって半導体記憶装置としての外部端子数を減らすことができるとともに、通常の1個の半導体メモリと同等に扱うことができるため、メモリを使用したシステムを開発する場合に既存の設計基板を利用することができるようなマルチチップスタック型の半導体記憶装置を実現できる。 That is, sharing the chip enable terminals of a plurality of chips, will be able to select the chip by the address signals, it is possible to reduce the number of external terminals of the semiconductor memory device by which, equivalent to the usual one semiconductor memory it is possible to treat the, it is possible to realize a semiconductor memory device having a multi-chip stacked as may be utilized existing design board when developing system using the memory. さらに、そのような半導体記憶装置を、従来の半導体メモリの製造プロセスを変更したり製造装置を改造したりすることなく製造することができる。 Furthermore, it is possible that a such a semiconductor memory device is manufactured without do not alter the changes or manufacturing device manufacturing process of a conventional semiconductor memory.

【図面の簡単な説明】 【図1】本発明を適用したマルチチップスタック型半導体記憶装置の一実施例のパッケージ構造を示す断面図である。 It is a sectional view showing a package structure of an embodiment of a multi-chip stack type semiconductor memory device according to the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】本発明を適用したマルチチップスタック型半導体記憶装置の一実施例を示すブロック構成図である。 2 is a block diagram showing an embodiment of a multi-chip stack type semiconductor memory device according to the present invention. 【図3】チップイネーブル信号制御回路およびアドレスビット比較回路の具体例を示す論理構成図である。 3 is a logic diagram showing a concrete arrangement of the chip enable signal control circuit and the address bit comparison circuit. 【図4】チップイネーブル信号制御回路およびアドレスビット比較回路の他の具体例を示す論理構成図である。 4 is a logic diagram showing another embodiment of a chip enable signal control circuit and the address bit comparison circuit. 【図5】チップイネーブル信号制御回路およびアドレスビット比較回路のさらに他の具体例を示す論理構成図である。 5 is a logic diagram showing still another example of the chip enable signal control circuit and the address bit comparison circuit. 【図6】本発明を適用したマルチチップスタック型半導体記憶装置の他の実施例を示すブロック構成図である。 6 is a block diagram showing another embodiment of a multi-chip stack type semiconductor memory device according to the present invention. 【図7】本発明を適用したマルチチップスタック型半導体記憶装置のさらに他の実施例のパッケージ構造を示す断面図である。 7 is a sectional view showing still package structure of another embodiment of a multi-chip stack type semiconductor memory device according to the present invention. 【図8】図7の実施例の半導体記憶装置のうちSRAM SRAM of the semiconductor memory device of the embodiment of FIG. 8 7
の構成例を示すブロック構成図である。 It is a block diagram showing a configuration example of a. 【図9】本発明に係るマルチチップスタック型半導体記憶装置の製造方法の一例を工程順に示すフローチャートである。 9 is a flow chart sequentially showing the steps of an example of a manufacturing method of the multi-chip stack type semiconductor memory device according to the present invention. 【図10】本発明に係る半導体記憶装置の応用例としてのメモリカードの構成例を示すブロック図である。 It is a block diagram showing a configuration example of a memory card as an application example of the semiconductor memory device according to the invention; FIG. 【符号の説明】 10A,10B フラッシュメモリチップ10C SRAMチップ17 チップイネーブル信号制御回路20 アドレスビット比較回路100 パッケージ110 絶縁基板120 電極端子130 導電性プラグ140 半田ボール150 ボンディングワイヤ160 モールド樹脂 [Description of Reference Numerals] 10A, 10B flash memory chip 10C SRAM chip 17 chip enable signal control circuit 20 address bit comparison circuit 100 package 110 insulating substrate 120 electrode terminals 130 conductive plugs 140 solder balls 150 bonding wire 160 molded resin

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 紳 秋田県南秋田郡天王町字長沼64 アキタ電 子株式会社内(72)発明者 和田 正志 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内Fターム(参考) 5B025 AD13 AD16 AE02 AE09 5L106 AA10 CC04 CC05 CC08 CC09 CC13 CC21 CC31 GG00 GG06 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Shin Ito Akita Prefecture Minamiakita District Tenno-cho Naganuma 64 Akita electronic within Co., Ltd. (72) inventor Wada Masashi Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Ltd. formula company Hitachi semiconductor group in the F-term (reference) 5B025 AD13 AD16 AE02 AE09 5L106 AA10 CC04 CC05 CC08 CC09 CC13 CC21 CC31 GG00 GG06

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 第1の電源電圧端子または第2の電源電圧端子のいずれかに接続される第1端子部と、該第1端子部の状態と複数のアドレス入力端子部のうちいずれか1または2以上の端子部の状態に基づいて内部のチップ選択信号を制御するチップ選択制御回路とを備え、該チップ選択制御回路は、上記第1端子部の設定状態と、外部からのチップ選択信号が有効にされた状態で入力されたアドレス信号のいずれか1または2以上のビットとに基づいて内部のチップ選択信号を有効状態または無効状態に制御するように構成されていることを特徴とする半導体記憶装置。 Claims We claim: 1. A first power supply voltage terminal or a first terminal portion connected to one of the second power supply voltage terminal, the first terminal unit status and a plurality of address input terminals and a chip select control circuit for controlling the internal chip select signal based on the state of any one or more of the terminal portions of the parts, the chip select control circuit includes a setting state of the first terminal portion, It is configured to control the internal chip select signal to the enable state or disable state based on the any one or more bits of the external chip select signal from the input in a state of being enabled the address signal the semiconductor memory device characterized by there. 【請求項2】 複数の半導体メモリチップが1つのパッケージに収納され各チップの端子部は対応するもの同士がパッケージの対応する端子に共通に接続されてなる半導体記憶装置であって、上記複数の半導体メモリチップは、各々異なる状態に設定可能な第1端子部と、該第1 2. A plurality of semiconductor memory chips are accommodated in a single package terminal portions of each chip corresponding semiconductor memory device with each other is commonly connected to the corresponding terminals of the package thing, the plurality the semiconductor memory chip includes a first terminal portion can be set to different states, first
    端子部の状態と複数のアドレス入力端子部のうちいずれか1または2以上の端子部の状態に基づいて内部のチップ選択信号を制御するチップ選択制御回路とを備え、上記複数の半導体メモリチップ内の各チップ選択制御回路は、上記第1端子部が各々異なる状態に設定されている場合には、外部からのチップ選択信号が有効にされた状態で入力されたアドレス信号が同一であってもいずれか1のチップにおいて内部のチップ選択信号を有効にするように構成されていることを特徴とする半導体記憶装置。 And a chip select control circuit for controlling the internal chip select signal based on the state of any one or more of the terminal portions of the states and a plurality of address input terminals of the terminal unit, the plurality of semiconductor memory chips each chip select control circuit of the above when the first terminal portion is set to different states, even the address signal inputted in a state where the chip select signal from the outside is enabled by the same the semiconductor memory device characterized by being configured to enable the internal chip select signal in any one of the chip. 【請求項3】 複数の半導体メモリチップが1つのパッケージに収納され、データ入出力端子部以外の各チップの端子部は対応するもの同士がパッケージの対応する端子に共通に接続されてなる半導体記憶装置であって、上記複数の半導体メモリチップは、各々異なる状態に設定可能な第1端子部と、該第1端子部の状態と複数のアドレス入力端子部のうちいずれか1または2以上の端子部の状態に基づいて内部のチップ選択信号を制御するチップ選択制御回路とを備え、上記複数の半導体メモリチップ内の各チップ選択制御回路は、上記第1端子部が同一の状態に設定されかつアドレス入力端子部のうち所定の1または2以上の端子部が同一の電位に固定されている場合には、外部からのチップ選択信号が有効にされたことに応じてそれぞれ 3. A plurality of semiconductor memory chips are accommodated in one package, the semiconductor memory of the terminal portion of each chip other than the data input-output terminal portions to each other that the corresponding become commonly connected to the corresponding terminals of the package an apparatus, the plurality of semiconductor memory chips, respectively a first terminal portion can be set to different states, any one or more of the terminals of the states and a plurality of address input terminals of the first terminal portion and a chip select control circuit for controlling the internal chip select signal based on the state of parts, each chip select control circuit in the plurality of semiconductor memory chips, said first terminal portion is set to the same state and when a predetermined one or more of the terminal portions of the address input terminal portion is fixed to the same potential, respectively in response to the chip selection signal from the outside is enabled 内部のチップ選択信号を有効にするように構成されていることを特徴とする半導体記憶装置。 The semiconductor memory device characterized by being configured to enable the internal chip select signal. 【請求項4】 上記アドレス信号のいずれか1または2 Wherein any of the above address signal 1 or 2
    以上のビットは、アドレスの最上位ビットまたは最上位側2ビット以上であることを特徴とする請求項2または3に記載の半導体記憶装置。 Or more bits, the semiconductor memory device according to claim 2 or 3, characterized in that at least 2 bits most significant bits or most significant address. 【請求項5】 複数の半導体メモリチップが1つのパッケージに収納され、該パッケージには各チップに対応してデータ入出力用の端子が設けられ各チップのデータ入出力端子部はパッケージの対応する上記端子に別々に接続されてなるとともに、パッケージには所定の端子が設けられている半導体記憶装置であって、上記複数の半導体メモリチップは、各々異なる状態に設定可能な第1端子部と、該第1端子部の状態と複数のアドレス入力端子部のうちいずれか1または2以上の端子部の状態に基づいて内部のチップ選択信号を制御するチップ選択制御回路とを備え、上記複数の半導体メモリチップ内の各チップ選択制御回路は、上記第1端子部が同一の状態に設定されかつアドレス入力端子部のうち所定の1または2以上の端子部が同一の 5. A plurality of semiconductor memory chips are accommodated in one package, the said package data input-output terminal portion of each chip is provided a terminal for data input and output corresponding to each chip corresponding package with which are connected separately to the terminal, the package a semiconductor memory device in which a predetermined terminal is provided, the plurality of semiconductor memory chips, a first terminal portion can be set to different states, and a chip select control circuit for controlling the internal chip select signal based on the state of any one or more of the terminal portions of the states and a plurality of address input terminals of the first terminal unit, the plurality of semiconductor each chip select control circuit in the memory chip, the predetermined one or more of the terminal portions of the first terminal portion is set to the same state and the address input terminal portion is the same 電位に固定されている場合には、外部からのチップ選択信号が有効にされたことに応じてそれぞれ内部のチップ選択信号を有効にするように構成され、上記複数の半導体メモリチップのいずれかの上記第1端子部は上記パッケージの上記所定の端子に接続され、他の半導体メモリチップの上記第1端子部は上記パッケージのいずれかの電源電圧端子に接続されていることを特徴とする半導体記憶装置。 If it is fixed to the potential is configured to respectively enable the internal chip select signal in response to the chip selection signal from the outside is enabled, one of the plurality of semiconductor memory chips the first terminal portion is connected to the predetermined terminals of the package, said first terminal portion of another semiconductor memory chip is a semiconductor memory which is characterized in that it is connected to either the supply voltage terminal of the package apparatus. 【請求項6】 上記複数の半導体メモリチップは、それぞれ同一方向に端子部が現われるように積層され、各チップ間はこれらのチップの上記端子部よりも内側の部位に介在された接着剤層によって互いに接合されていることを特徴とする請求項5に記載の半導体記憶装置。 Wherein said plurality of semiconductor memory chips, are stacked so that each terminal portion appears in the same direction, by an adhesive layer interposed inside the site than the terminal section of each chip between these chips the semiconductor memory device according to claim 5, characterized in that it is joined together. 【請求項7】 複数の半導体メモリチップが1つのパッケージに収納され各チップの端子部は対応するもの同士がパッケージの対応する端子に共通に接続され、上記複数のメモリチップ毎に各々異なる状態に設定可能な第1 7. A plurality of semiconductor memory chips are accommodated in a single package terminal portions of each chip between corresponding ones are connected in common to the corresponding terminals of the package, each different state for each of the plurality of memory chips that can be set first
    端子部を有してなる半導体記憶装置の製造方法であって、前工程終了後にウェハ状態で上記複数の半導体メモリチップのテストを行ない、該テストにより良品と判定された半導体メモリチップに対してウェハ状態でトリミング処理を行なった後、ウェハを切断して各チップに分割し、上記各半導体メモリチップの上記第1端子部に対する設定および各チップの端子部とパッケージの端子との接続を行なってからパッケージに封止することを特徴とする半導体記憶装置の製造方法。 A method of manufacturing a semiconductor memory device comprising a terminal unit, the wafer before after step is completed in a wafer state tested the plurality of semiconductor memory chips, the semiconductor memory chip is determined to be non-defective by the test after performing the trimming process in the state, after performing the connection between divided into chips by cutting the wafer, configuration and each chip terminal portion and package relative to the first terminal of each semiconductor memory chip terminals method of manufacturing a semiconductor memory device, characterized in that to seal the package. 【請求項8】 上記第1端子部に対する設定は、該第1 8. setting for the first terminal portion, said first
    端子部をパッケージに設けられているいずれか一の電源電圧端子にボンディングワイヤで接続する処理であることを特徴とする請求項7に記載の半導体記憶装置の製造方法。 The method of manufacturing a semiconductor memory device according to claim 7, characterized in that the process of connecting with any one of the bonding wires to the power supply voltage terminal which is provided a terminal part to the package. 【請求項9】 上記複数の半導体メモリチップはそれぞれ同一方向に端子部が現われるように積層され、上記ボンディングワイヤで接続する処理は各チップを接着剤で接合する処理の後に各チップ毎に行なわれることを特徴とする請求項8に記載の半導体記憶装置の製造方法。 9. The plurality of semiconductor memory chips are stacked so that each terminal portion appears in the same direction, the process of connecting with the bonding wire is performed for each chip after the process of joining the chips with adhesive the method of manufacturing a semiconductor memory device according to claim 8, characterized in that. 【請求項10】 上記ウェハ状態でのトリミング処理と共に上記テストにより検出された不良メモリセルを置換する救済処理を行なうことを特徴とする請求項7に記載の半導体記憶装置の製造方法。 10. A method of manufacturing a semiconductor memory device according to claim 7, characterized in that to perform the repair process for replacing a defective memory cell detected by the test with trimming process in the wafer state.
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