JP2002543483A - 画像圧縮のための対称フィルタリング−ベースｖｌｓｉアーキテクチャ - Google Patents

画像圧縮のための対称フィルタリング−ベースｖｌｓｉアーキテクチャ

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Abstract

(57)【要約】 対称フィルタリング・画像圧縮を行うための装置が提供されている。この装置は、データ・エレメントを格納しかつシフトさせるためのＮ個のシフト・ブロック（ＳＢ）を有するＮエレメント・シフト回路を含んでいる。データ・エレメントのそれぞれは、画像のピクセルを表す。またこの装置は、前記Ｎ個のＳＢの第１の複数のペアとなっているＳＢからのデータ・エレメントを加算するための第１の複数の加算回路を含んでいる。さらにこの装置には、前記Ｎ個のＳＢの第２の複数のペアとなっているＳＢからのデータ・エレメントを加算するための第２の複数の加算回路が含まれる。以上に加えて、この装置には、対応するローパス係数を用いて、前記第１の複数の加算回路によって実行された加算の結果に対する乗算を行う、第１の複数の乗算回路が含まれる。さらにまたこの装置は、対応するハイパス係数を用いて、前記第２の複数の加算回路によって実行された加算の結果に対する乗算を行う、第２の複数の乗算回路を含んでいる。

Description

【発明の詳細な説明】
【０００１】 （背景） （１． 分野） 本発明は、信号／画像処理に関する。より具体的に述べると、本発明は、画像
圧縮に関する。
【０００２】 （背景情報） 伝統的なフーリエ解析変換を使用すれば、任意の信号を種々の周波数の正弦波
形の合計として近似することができる。フーリエ変換は会話信号等の繰り返され
る波形を有する信号に理想的に適しているが、画像のエッジの形状、あるいはデ
ィジタル通信のためにエンコーディングされた信号のように鋭い不連続を伴う信
号の効率的な近似に関しては、フーリエ変換から好ましい結果が得られない。
【０００３】 ウェーブレットは、周波数ドメインおよび空間ドメインの両方において画像を
表現する方法として使用される。量子化効果に起因して、ウェーブレットを使用
した場合には、ブロック−ベースの離散コサイン変換（ＤＣＴ）に比べると、生
成される視覚的な副次効果が少ない。離散ウェーブレット変換（ＤＷＴ）は、フ
ーリエ変換に類似の、ウェーブレット解析をベースにした変換であり、不連続な
形状を伴う信号を表現するために開発された。ＤＷＴは、「離散的」アルゴリズ
ムであり、連続波形を使用して信号を近似するのではなく、波形の離散的なサン
プルによって信号を近似する。変換が離散的であることから、ＤＷＴは超大規模
集積回路（ＶＬＳＩ）等のディジタル・ロジックを使用して実装することができ
る。したがって、他のディジタル・コンポーネントを伴うチップ上にＤＷＴを組
み込むことができる。
【０００４】 ＤＷＴの基本は、入力信号を２ないしはそれ以上の周波数サブバンドに分解す
ることである。たとえば入力信号を、２つの出力、すなわち、ローパス・フィル
タを使用して得られる低周波周波数サブバンドと、ハイパス・フィルタを使用し
て得られる高周波周波数サブバンドに分解する。これらのサブバンドのそれぞれ
は、適切なコーディング・システムを使用して個別に符号化することができる。
さらに各サブバンドは、必要に応じて、順次より小さなサブバンドに分けること
ができる。
【０００５】 概して言えば、ＤＷＴは、非常に演算集約的なプロセスであり、そのため汎用
コンピューティング・システムを使用して演算を行うと非常に遅くなる。それを
リアルタイム応用に適したものにするためには、ＤＷＴ用の専用カスタムＶＬＳ
Ｉチップを使用し、基礎をなすデータ・パラレルを利用して、高いスループット
、したがって高いデータ・レートを得ることになる。これまでにも、いくつかの
ＤＷＴのためのＶＬＳＩアーキテクチャが提案されている。しかしながら、それ
らの複雑なアーキテクチャのほとんどが大きなハードウエア・エリアを必要とし
、１００％をはるかに下回るハードウエア利用度を招いている。そのため、使用
するハードウエア部品数の少ない、画像圧縮を実行するための新しいＤＷＴアー
キテクチャが提供されると望ましい。
【０００６】 （要約） 端的に言えば、一実施態様において本発明は、対称フィルタリング画像圧縮を
行うための装置を提供する。この装置は、データ・エレメントを格納しかつシフ
トを行うためのＮ個のシフト・ブロック（ＳＢ）を有するＮエレメント・シフト
回路を含んでいる。このデータ・エレメントのそれぞれは、画像のピクセルを表
す。またこの装置は、前記Ｎ個のＳＢの、第１の複数のペアとなっているＳＢか
らのデータ・エレメントを加算するための第１の複数の加算回路を含んでいる。
さらにこの装置には、前記Ｎ個のＳＢの、第２の複数のペアとなっているＳＢか
らのデータ・エレメントを加算するための第２の複数の加算回路が含まれる。以
上に加えて、この装置には、対応するローパス係数を用いて、第１の複数の加算
回路によって実行された加算の結果に対する乗算を行う第１の複数の乗算回路が
含まれる。さらにまたこの装置は、対応するハイパス係数を用いて、第２の複数
の加算回路によって実行された加算の結果に対する乗算を行う第２の複数の乗算
回路を含んでいる。
【０００７】 本発明の特徴、側面、および利点は、以下に示す詳細な説明、付随する特許請
求の範囲、および添付の図面から完全に明らかなものとなろう。
【０００８】 （詳細な説明） 以下の説明においては、本発明の完全な理解を提供するため各種の具体的な詳
細を示している。しかしながら、当業者であれば、必ずしもこれらの具体的な詳
細がなくても本発明を実施できることを認識する必要がある。一方、周知の回路
、構造、およびテクニックについては、本発明を徒に不明瞭化することのないよ
うに詳細を省略している。
【０００９】 離散ウェーブレット変換（ＤＷＴ）ベースの画像圧縮は、通常、演算の多いプ
ロセスである。基本ファンクションの選択は、期待されるパフォーマンスの達成
ならびに効率的な実装を行う上での重要な判断基準となる。本発明の一実施形態
においては、画像圧縮アプリケーションに適している９−７双直交スプライン・
フィルタリング・ベースのＤＷＴが使用される。この特定のＤＷＴベースの画像
圧縮スキームの最適実装のために、対称フィルタリング・アーキテクチャが使用
される。
【００１０】 ＤＷＴは、任意のデータ・シーケンス（以下、「データ・エレメント」と呼ぶ
）ｄ＝（ｄ0，ｄ1，．．．，ｄn-1）を、ローパス・サブバンドL＝｛Ｌ0，Ｌ1，
．．．，ＬN/2-1｝と、ハイパス・サブバンドH＝｛Ｈ0，Ｈ1，．．．，ＨN/2-1
｝に分解し、これらは、次のように表すことができる。 Ｌn＝Σｈ2n-kｄk Ｈn＝Σｇ2n-kｄk ただし、 ｎ＝０，１，．．．，Ｎ／２−１ これにおいて、ｈi、ｇiは、それぞれローパスおよびハイパスのフィルタ係数
であり、Ｈi、Ｌiは、それぞれデータ係数である。本発明の一実施形態に使用さ
れている９−７双直交スプライン・フィルタリング・ベースのＤＷＴは、この分
野において周知であり、画像圧縮アプリケーションに適している。９−７双直交
スプライン・フィルタは、９つのローパス・フィルタ係数（ｈ-4，ｈ-3，ｈ-2，
ｈ-1，ｈ0，ｈ1，ｈ2，ｈ3，ｈ4）および７つのハイパス・フィルタ係数（ｇ-3
，ｇ-2，ｇ-1，ｇ0，ｇ1，ｇ2，ｇ3）を有している。９−７双直交スプライン・
フィルタを使用する場合の、ｎ＝０，１，．．．，Ｎ／２−１に関するローパス
・サブバンドのサンプルＬnは、次のように表される。 Ｌ0＝ｈ0ｄ0＋２ｈ-1ｄ1＋２ｈ-2ｄ2＋２ｈ-3ｄ3＋２ｈ-4ｄ4 Ｌ1＝ｈ2ｄ0＋ｈ1ｄ1＋ｈ0ｄ2＋ｈ-1ｄ3＋ｈ-2ｄ4＋ｈ-3ｄ5＋ｈ-4ｄ6＋ｈ4ｄ2 ＋ ｈ3ｄ1 Ｌ2＝ｈ4ｄ0＋ｈ3ｄ1＋ｈ2ｄ2＋ｈ1ｄ3＋ｈ0ｄ4＋ｈ-1ｄ5＋ｈ-2ｄ6＋ｈ-3ｄ7＋ ｈ-4ｄ8 残りのＬi項についても同様の形を用いて表すことができる。
【００１１】 ローパス・フィルタ係数は対称、つまりｈ-i＝ｈiであることから、上記のロ
ーパス・サブバンドに関するＬi項は、次のような形に書き直すことができる。
Ｌ0＝ｈ0（０＋ｄ0）＋ｈ1（ｄ1＋ｄ1）＋ｈ2（ｄ2＋ｄ2）＋ｈ3（ｄ3＋ｄ3）＋ ｈ4（ｄ4＋ｄ4） Ｌ1＝ｈ0（０＋ｄ2）＋ｈ1（ｄ1＋ｄ3）＋ｈ2（ｄ0＋ｄ4）＋ｈ3（ｄ1＋ｄ5）＋ ｈ4（ｄ2＋ｄ6） Ｌ2＝ｈ0（０＋ｄ4）＋ｈ1（ｄ3＋ｄ5）＋ｈ2（ｄ2＋ｄ6）＋ｈ3（ｄ1＋ｄ7）＋ ｈ4（ｄ0＋ｄ8） 残りのＬi項についても同様になる。
【００１２】 ９−７双直交スプライン・フィルタを使用する場合の、ｎ＝０，１，．．．，
Ｎ／２−１に関するハイパス・サブバンドのサンプルＨnは、次のように表され
る。 Ｈ0＝ｇ0ｄ1＋ｇ1（ｄ0＋ｄ2）＋ｇ2（ｄ1＋ｄ3）＋ｇ3（ｄ2＋ｄ4） Ｈ1＝ｇ0ｄ3＋ｇ1（ｄ2＋ｄ4）＋ｇ2（ｄ1＋ｄ5）＋ｇ3（ｄ0＋ｄ6） 残りのＨi項についても同様の形を用いて表すことができる。
【００１３】 一実施形態においては、１次元９−７双直交スプライン・フィルタリング・ベ
ースのＤＷＴが、ＮブロックのデータをＮ／２個のハイパス・ブロックのデータ
およびＮ／２個のローパス・ブロックのデータに変換する。このプロセスは、人
の視覚に対して異なる有意性を持った、異なる分解能で画像を表現するサブバン
ドを生成する。ローパス・フィルタ係数およびハイパス・フィルタ係数は、それ
ぞれ対称であり、したがってｈ-i＝ｈi、ｇ-i＝ｇiとなる。
【００１４】 フィルタリング演算に関係する基本ステップを図１に要約する。図１において
は、２つのフィルタ、すなわち９タップのローパス・フィルタｈ、および７タッ
プのハイパス・フィルタｇによって、到来するデータ・エレメントｄiのコンボ
リューションが行なわれる。ナイキストの理論によれば、結果として得られるフ
ィルタリング後の表現が、オリジナルの画像の完全な周波数帯域幅を含んでいな
いことから、Ｎ個のエレメントをすべて用いなくても、フィルタリング後の表現
を復元することができる。その結果、図１に示したスキームを基礎とする本発明
の装置（図示せず）は、１つ置きのデータ・エレメントに対してコンボリューシ
ョンを実行する。
【００１５】 ステップ１においては、次に示す演算が行なわれることになる。 Ｌ0＝ｈ0ｄ0＋ｈ1ｄ1２＋ｈ2ｄ2２＋ｈ3ｄ3２＋ｈ4ｄ4２ Ｈ0＝ｇ0ｄ1＋ｇ1（ｄ0＋ｄ2）＋ｇ2（ｄ1＋ｄ3）＋ｇ3（ｄ2＋ｄ4） ただし、これにおいてＬはローパス係数、Ｈはハイパス係数である。
【００１６】 上記の演算、つまりステップ１において実行される演算は、図１に図示した次
のブロックとの関連から容易に理解することができる。図１を参照すると、垂直
の破線１０４および１０６によって区切られたデータ・エレメントｄ０〜ｄ７の
サブブロック１０８を含むブロック１０２（破線内）が示されている。ブロック
１０２は、さらにデータ・エレメントｄ1、ｄ2、ｄ3、ｄ4を含むサブブロック１
１０を含んでいる。データ・エレメントｄ1、ｄ2、ｄ3、ｄ4は、データ・エレメ
ントｄ0に対して対称になっている。このようにデータをｄ0に対して対称に配置
している１つの理由は、エッジ効果の低減である。各データ・エレメントｄiは
１６ビットの大きさを有し、画像のピクセル、または直前のフィルタリング演算
の結果の特性を表す。
【００１７】 図１に示したブロック図は、データのブロック１０２に対してローパスの係数
ｈ0、ｈ1、ｈ2、ｈ3、ｈ4、およびハイパスの係数ｇ0、ｇ1、ｇ2、ｇ3がどのよ
うに配置されるかを４つのステップで図示している。データ・エレメントｄiと
係数ｈi、ｇiの間におけるコンボリューションは、ブロック１０２のデータ・エ
レメントｄiに対して係数ｈi、ｇiがどのような配置となるかを知ることによっ
て、より容易に計算することができる。
【００１８】 ここで、破線１１２および１１４によって区切られるデータのサブブロックに
注目すると、このデータ・エレメントのブロックと、ローパスの係数ｈiの間に
おけるコンボリューションは、次のような方法に従って計算することができる。
各ローパスの係数ｈiに、それと垂直方向に対応するデータ・エレメントｄiの乗
算を行う。それにより、この垂直方向における乗算は、左から右に向かって次に
示すような結果をもたらす。 ｈ4ｄ4、ｈ3ｄ3、ｈ2ｄ2、ｈ1ｄ1、ｈ0ｄ0、ｈ1ｄ1、ｈ2ｄ2、ｈ3ｄ3、ｈ4ｄ4 乗算結果を水平方向に加算すれば、次の値を得ることができる。 Ｌ0＝ｈ0ｄ0＋２ｈ1ｄ1＋２ｈ2ｄ2＋２ｈ3ｄ3＋２ｈ4ｄ4 同一の垂直方向の乗算および水平方向の加算を行うことによって、ハイパスの
係数ｇiとデータ・エレメントｄiの間におけるコンボリューションから、次のよ
うな積を得る。 ｇ3ｄ2、ｇ2ｄ1、ｇ1ｄ0、ｇ0ｄ1、ｇ1ｄ2、ｇ2ｄ3、ｇ3ｄ4 これらの乗算結果を水平方向に加算すれば、次の値を得ることができる。 Ｈ0＝ｇ0ｄ1＋ｇ1（ｄ0＋ｄ2）＋ｇ2（ｄ1＋ｄ3）＋ｇ3（ｄ2＋ｄ4）
【００１９】 ステップ２におけるコンボリューションは、ローパスの係数ｈiのブロック１
１６およびハイパスの係数ｇiのブロック１１８を、図のステップ２に示される
ように２つ分だけ右方向にシフトすることによって行なわれる。このステップに
おいては、ローパスの係数ｈiとデータ・エレメントｄiの間におけるコンボリュ
ーションの結果が次のように計算される。垂直方向におけるｈiとｄiの間の乗算
は、次のような結果をもたらす。 ｈ4ｄ2、ｈ3ｄ1、ｈ2ｄ0、ｈ1ｄ1、ｈ0ｄ2、ｈ1ｄ3、ｈ2ｄ4、ｈ3ｄ5、ｈ4ｄ6 これらの結果を加算すれば次の値が得られる。 Ｌ1＝ｈ0ｄ2＋ｈ1（ｄ1＋ｄ3）＋ｈ2（ｄ0＋ｄ4）＋ｈ3（ｄ1＋ｄ5）＋ｈ4（ｄ2 ＋ｄ6）
【００２０】 同様に、直前のステップ１のハイパス係数に対して右に２つ分シフトしたハイ
パスの係数ｇiを用いてｄiのコンボリューションを行うことによりハイパス係数
Ｈ１を得ることができる。したがって、ローパス・フィルタおよびハイパス・フ
ィルタの中心が、ともに右に向かって２つ分だけ移動される。結果として得られ
るハイパス係数Ｈ１は、次のようになる。 Ｈ1＝ｇ0ｄ3＋ｇ1（ｄ2＋ｄ4）＋ｇ2（ｄ1＋ｄ5）＋ｇ3（ｄ0＋ｄ6）
【００２１】 ここで注意しなければならないことは、図１において二重線で囲まれているボ
ックス内のデータである。フィルタが非因果的であることから、この境界におい
てこれを考慮する必要がある。１つのテクニックは、境界に関してデータを対称
に延長し、境界効果を低減する方法である。
【００２２】 図２に、本発明に従った対称フィルタリング画像圧縮を実行するための実施形
態の装置２００をハイ・レベルのブロック図の形式で示す。装置２００は、Ｎエ
レメント・シフト回路２０１を含み、これには、破線を用いて示したように、Ｎ
個のシフト・ブロックが含まれている。本発明の一実施形態においては、Ｎエレ
メント・シフト回路２０１が９つのシフト・ブロック２０２、２０４、２０６、
２０８、２１０、２１２、２１４、２１６、２１８を含んでいる。これらのシフ
ト・ブロックは、それらの中にデータ・エレメントを格納し、それぞれが格納し
ているデータ・エレメントを次のシフト・ブロックにシフトするべく構成されて
いる。本発明の装置の一実施形態においては、各シフト・ブロックがシフト・レ
ジスタＲiを含む。シフト・レジスタＲiは、１６ビットのシフト・レジスタであ
り、１６ビットのデータ・エレメントｄiを収容する。データ・エレメント、た
とえばｄ0、ｄ1、ｄ2等は、連続するレジスタＲiの間を、図において左から右に
シフトされる。
【００２３】 最初に、５つのデータ・エレメントｄ0〜ｄ4が回路２６４に供給されるが、そ
れについてはこのセクションで後の方に述べる。回路２６４は、回路２６０およ
び２６２を介してデータ・エレメントｄ0〜ｄ4を出力し、それがマルチプレクサ
２６６に渡される。ステップ１〜４を含む最初のパスの間に、マルチプレクサ２
６６は、回路２６０および２６２を通って渡されたデータ・エレメントをその出
力として選択する。マルチプレクサ２６６によって出力されたデータ・エレメン
トｄ0〜ｄ4は、続いてレジスタＲ0、Ｒ1、Ｒ2、Ｒ3、Ｒ4内において図の左から
右にシフトされ、その結果、このシフト・オペレーションの最後には、Ｒ0がｄ4 を、Ｒ1がｄ3を、Ｒ2がｄ2を、Ｒ3がｄ1を、Ｒ4がｄ0をそれぞれ格納することに
なる。
【００２４】 図３に示した装置２００の構成の概略図においては、装置２００の中にデータ
・エレメントｄ0、ｄ1、ｄ2、ｄ3、ｄ4が対称的に格納されている。図２に示し
たように、データ・エレメントｄ0〜ｄ4がそれぞれレジスタＲ4〜Ｒ0に格納され
ると、その後、矢印２６８、２７０、２７２、２７４で示されるように、データ
・エレメントＲ3、Ｒ2、Ｒ1、Ｒ0が、レジスタＲ4に対して対称に、それぞれＲ5 、Ｒ6、Ｒ7、Ｒ8にコピーされる。より具体的には、ｄ1がＲ3からＲ5に、ｄ2が
Ｒ2からＲ6に、ｄ3がＲ1からＲ7に、ｄ4がＲ0からＲ8に、それぞれコピーされる
。
【００２５】 装置２００は、この対称コピーを実行するためのハードウエア・サポートを備
えている。レジスタＲ4に関してデータ・エレメントの対称コピーを行うための
ハードウエア・サポートの具体化については、当業者が有する知識の範囲である
ことからここでは説明しない。ローパスおよびハイパスのフィルタ係数Ｌ0、Ｈ0 、Ｌ1、Ｈ1、Ｌ2、Ｈ2、Ｌ3、Ｈ3、Ｌ4、Ｈ4を獲得するために、最初のパスが実
行される。２番目のパスにおいては、データ・エレメントｄ0〜ｄ7を取り込み、
本発明に従った装置のレジスタＲ0〜Ｒ8に渡すのではなく、エレメントＬ0、Ｌ1 、Ｌ2、Ｌ3、Ｌ4、Ｈ0、Ｈ1、Ｈ2、Ｈ3、Ｈ4が直接、レジスタＲ0〜Ｒ8に渡され
、前述したそれぞれの演算が、それらのエレメントに対して行なわれる。中央の
レジスタＲ4に関してデータの対称コピーを行うオペレーションは、データ・エ
レメントのシーケンスをレジスタＲ0〜Ｒ8内に格納させる。このシーケンスは、
図１に示した、破線１１２および１１４によって区切られるブロック内に含まれ
ているデータ・エレメントのシーケンスに等しい。図１においては、破線１１２
と１１４の間に配置されるデータ・エレメントが、ｄ0に対して対称に広がって
おり、ｄ0の左側の４データ・エレメントは、ｄ0の右側のデータ・エレメントの
鏡像になっている。
【００２６】 装置２００によりローパス係数Ｌ0を獲得するためのオペレーションは、以下
を含む。各対称ペアのレジスタ（Ｒ3，Ｒ5）、（Ｒ2，Ｒ6）、（Ｒ1，Ｒ7）、（
Ｒ0，Ｒ8）は、それぞれに対応する回路２３０、２３２、２３４、２３６が結合
されており、これらの回路内において、各対称ペアに格納されたデータ・エレメ
ントの加算が行なわれる。以下、回路２３０、２３２、２３４、２３６を「加算
除算器」と呼ぶが、これは、これらの回路が次の２つの機能を提供することによ
る：すなわち加算除算器に結合された対称に展開されているレジスタのペアから
のデータ・エレメントのペアの加算；および、加算結果の上位１６ビットを抽出
することによる２を除数とする除算である。２を除数とする除算を行う理由は、
２つの１６ビットのデータ・エレメントの加算によって１７ビットへの桁上がり
を招くことがあるからである。図２〜７に示した装置のロジックが１６ビットの
バッファを使用していることから、１ビットを左から右にシフト・アウトするこ
とによって１７ビットを１６ビットに縮小する。これは、２を除数とする除算に
等しい。
【００２７】 図３の装置は、さらに第１の乗算器２４０、２４２、２４４、２４６、２４８
を含んでいる。乗算器２４０、２４２、２４４、２４６は、それぞれに対応する
加算除算器２３６、２３４、２３２、２３０に結合されている。これらの乗算器
は、ローパスの係数ｈ１、ｈ２、ｈ３、ｈ４と、加算除算器による演算、すなわ
ち２つの対称データ・エレメントの加算および２を除数とする加算結果の除算か
ら得られた結果に対する乗算を行う。さらにローパスの係数ｈ1〜ｈ4には２が乗
じられて、対称データ・エレメントの加算結果に対する２を除数とする除算の補
償が行なわれる。これらの演算が行なわれた後、乗算器２４０〜２４６の出力ポ
ートに、それぞれの積、すなわち値２ｈ4ｄ4、２ｈ3ｄ3、２ｈ2ｄ2、２ｈ1ｄ1が
現れる。データ・エレメントｄ0については、レジスタＲ４に結合された乗算器
２４８においてｈ0との乗算が行なわれる。乗算器２４８、２４６、２４４、２
４２、２４０は、加算器２５０に結合されており、それにおいて、これらの乗算
器による乗算結果が加算される。加算器２５０における加算結果は、最初のロー
パス係数Ｌ0であり、次の式で示される値に等しい。 ｈ0ｄ0＋２ｈ1ｄ1＋２ｈ2ｄ2＋２ｈ3ｄ3＋２ｈ4ｄ4
【００２８】 図２および３に示した装置は、さらにハイパス係数Ｈ0の計算も行う。複数の
レジスタのペア内のデータ・エレメントが加算される。レジスタＲ2およびＲ4の
データ・エレメントは、加算除算器２２２において加算される。レジスタＲ1お
よびＲ5のデータ・エレメントは、加算除算器２２４において加算される。レジ
スタＲ0およびＲ6のデータ・エレメントは、加算除算器２２６において加算され
る。これらの加算除算器は、それに結合されているデータ・エレメントのペアの
加算を行い、続いて加算結果に対する２を除数とする除算を行うべく構成されて
いる。つまり、加算除算器２２２、２２４、２２６は、対称配置されたシフト・
レジスタからの２つのデータ・エレメントの加算を行った後、加算結果に対して
２を除数とする除算を行う構成になっている。ここで図３に示した実施形態との
関連から説明している特定の例においては、データ・エレメントｄ0ｄ2が加算除
算器２２２において加算された後、２を除数としてその加算結果の除算が行なわ
れる。データ・エレメントｄ3ｄ1は、加算除算器２２４において加算された後、
２を除数としてその加算結果の除算が行なわれる。また、データ・エレメントｄ 4 ｄ2は、加算除算器２２６において加算された後、２を除数としてその加算結果
の除算が行なわれる。
【００２９】 上記の演算を終了すると、これらの演算の結果に対して、それぞれ乗算器２２
７、２２５、２２３において、２ｇ3、２ｇ2、２ｇ1との乗算が行なわれる。レ
ジスタ４からのデータ・エレメントｄ1については、乗算器２２１において係数
ｇ0との乗算が行なわれる。これらの乗算結果は、続いて加算器２５１において
加算される。加算器２５０および２５１は、３２ビットのアキュームレータを備
えており、加算結果をそこに格納する。その後、加算器２５０からの加算結果と
係数ｈｆｑとの乗算が行なわれ、ブロック２５１における加算の結果と係数ｇｆ
ｑとの乗算が行なわれる。係数ｇｆｑおよびｈｆｑとの乗算は、これらの結果の
出力に先行して、累算された結果がどのように量子化され得るかということを表
す。量子化は、画像圧縮におけるステップ・ダウンであり、エレメントに端数を
乗ずることによって、到来データの範囲を縮小する。
【００３０】 本発明に従った装置２００は、格納されたデータ・エレメントｄi、およびロ
ーパスならびにハイパス係数の対称な構成を利用する。この対称な構成によって
、２つの乗算に代わる１つの乗算を行うだけで充分となる。
【００３１】 図４は、図３に示した装置のデータ・エレメントがシフト回路２０１によって
２つ分だけ右にシフトされた状態を示している。これにおいては、データ・エレ
メントｄ5ｄ6が、それぞれレジスタＲ1およびＲ0内にシフト・インされている。
【００３２】 図４の構成は、ステップ２におけるローパス係数Ｌ1およびハイパス係数Ｈ1の
生成を行う。この場合、レジスタＲ4内に格納されているｄ2が、乗算器２４８に
おいてローパスの係数ｈ0と乗じられる。対称に配置されたレジスタＲ5およびＲ 3 内に格納されているデータ・エレメントｄ1ｄ3は、加算除算器２３０において
加算され、さらにその結果に対する２を除数とする除算が行なわれる。加算結果
に対する２を除数とする除算の結果は、続いて乗算器２４６において値２ｈ1と
の乗算が行なわれる。レジスタＲ2およびＲ6内に格納されているデータ・エレメ
ント、つまりｄ4ｄ0は、加算除算器２３２において加算され、さらにその結果に
対する２を除数とする除算が行なわれる。続いて乗算器２４４において、加算結
果に対する２ｈ2を用いた乗算が行なわれる。レジスタＲ7およびＲ1内に格納さ
れているデータ・エレメント、つまりｄ1ｄ5は、加算除算器２３４において加算
され、さらにその結果に対する２を除数とする除算が行なわれる。乗算器２４２
においては、この加算結果に対する２ｈ3を用いた乗算が行なわれる。最後に、
レジスタＲ0およびＲ8内に格納されているデータ・エレメント、つまりｄ6ｄ2に
対し、加算除算器２３６において加算、およびその結果に対する２を除数とする
除算が行なわれる。加算の結果は、乗算器２４０に供給され、それにおいて値２
×ｈ4との乗算が行なわれる。乗算器２４０、２４２、２４４、２４６、２４８
によって出力される乗算の結果は、加算器２５０において加算され、値Ｌ1とな
る。レジスタＲ0〜Ｒ8に格納されているデータに対し、加算除算器２２６、２２
４、２２２、および乗算器２２７、２２５、２２３、２２１によって類似の演算
が行なわれ、ハイパス係数Ｈ１が獲得される。
【００３３】 図５は、図４に示した装置の、レジスタＲ0〜Ｒ8に格納されているデータ・エ
レメントが２つ分だけ右にシフトされたときの状態であり、レジスタＲ1とＲ0内
にそれぞれ新しいデータ・エレメントｄ7ｄ6が格納されている。残りの、データ
・エレメント間の加算ならびに２を除数とする除算に関する演算、ローパスの係
数ｈiおよびハイパスの係数ｇiとの乗算、および加算器２５０ならびに２５１に
よる結果の加算は、前の図面の記述に関連して説明した演算と同じになる。
【００３４】 図６は、図５に示した装置の、レジスタＲ0〜Ｒ8に格納されているデータ・エ
レメントが２つ分だけ右にシフトされたときの状態である。レジスタＲ1とＲ0内
には、それぞれデータ・エレメントｄ5ｄ4が格納されている。この例においては
、ｄ7が最後のデータ・エレメントを表すことから、装置は、ｄ7に関してデータ
の対称コピーを行い、演算を総括する。
【００３５】 装置２００のシフト回路２０１をデータ・エレメントが通過し、加算および乗
算に関連して説明した演算が実行されると、ローパス係数Ｌ0〜Ｌ4およびハイパ
ス係数Ｈ0〜Ｈ4が得られる。その後さらに、装置２００および前述のデータの処
理方法に従って、Ｌ0〜Ｌ4およびＨ0〜Ｈ4を用いたパスが行われることになる。
【００３６】 図７は、図２の装置を示しており、それにおいて最初のパスによって得られた
ローパス・エレメントＬ0〜Ｌ4がレジスタＲ0〜Ｒ4に渡される。その後、レジス
タＲ3〜Ｒ0の内容がレジスタＲ4に対して対称に、レジスタＲ5、Ｒ6、Ｒ7、Ｒ8
にコピーされる。ここで、この場合においてはマルチプレクサ２６６が、その出
力として、Ｌ0、Ｌ1、Ｌ2、Ｌ3、Ｌ4に直接結合された入力を選択しており、そ
の結果、Ｌ0〜Ｌ4が回路２６０および２６２によって処理されることなく、シフ
ト回路２０１に直接それが供給されることに注意が必要である。装置２００は、
続いてデータ・エレメントｄiの処理を行った方法に類似の方法に従って、係数
ＬiとＨiの処理を行う。２番目のパスの最初のステップにおいては、係数ＬＬ0
およびＨＬ0が獲得される。２番目のパスの２番目のステップにおいては、係数
ＬＬ1およびＨＬ1が獲得され、以下同様に続けられる。
【００３７】 演算の合計は、加算器２５０および２５１に含まれている３２ビットのアキュ
ームレータ内に逐次格納される。この３２ビットのアキュームレータは、ディジ
タル信号プロセッサにおいて使用されていた従来の４０ビットおよび５４ビット
アキュムレーターに比べると有利である。ＤＷＴを実行するあらゆるアーキテク
チャは、通常、浮動小数点表現を使用するが、本発明は１６ビットの固定小数点
表現を使用して小数を表す。小数の左側の上位１６ビットを抽出することによっ
て、演算ごとの精度を可能な限り高く維持している。各データ・エレメントが１
６ビットのデータ・エレメントであることから、加算除算器によって実行される
加算の結果もまた、１６ビットの固定小数点表現の小数になる。
【００３８】 浮動小数点から固定小数点への数の変換は、この分野において周知である。装
置２００を通る最初のパスにおいて、データに対するレベル・シフトならびに結
果の正規化を実行することによって、符号なしデータ・エレメントが固定小数点
に変換される。本発明の一実施形態においては、シフト・デバイス２６０が、そ
れぞれ１６ビットのデータ・エレメントｄ0〜ｄ4を受け取り、最初に、本発明の
一実施形態においては１２８とするオフセット値の減算を行うことによって、デ
ータ・エレメントの値を固定小数点の小数に変換する。この値１２８が各データ
・エレメントの値から減算され、その結果、データ・エレメントの値が−１２８
から１２７までの間になり、０に関してセンタリングされる。
【００３９】 さらに小数に変換するために、１６ビットのディジタル数の最大値が２５６で
あることから、１２８を減じた後のデータ・エレメントの値に対して、２５６用
いた除算を行う。この除算の結果は、浮動小数点という意味における小数である
。この数の上位１６ビットを抽出するためには、その数に２16を乗じる必要があ
る。２16による乗算および２５６によるその数の除算は、２8による乗算に等し
く、それは左に８つのゼロをシフト・インすることに等しい。レベル・シフトお
よび正規化演算をそれぞれ実行する回路２６０および２６２は、当業者であれば
周知の標準的な既製の回路である。なお、固定小数点数を求めるための方法に関
して説明した上記の演算は、最初のパスの間に限って行なわれる。
【００４０】 図８は、本発明に従って係数Ｌ0〜Ｌ4およびＨ0〜Ｈ4を求めるためのプロセス
の実施形態に関連するフローチャートを示している。このプロセスは、ブロック
８０２から開始する。そこでインデクスｉに値「０」が割り当てられる。次にプ
ロセスがブロック８０４に進み、すべてのレジスタＲ0〜Ｒ8のデータが右に１つ
分シフトされる。このステップが行なわれた後のレジスタＲ0は、データ・エレ
メントｄ0を格納している。続いてインデクスｉに、値ｉ＋１が割り当てられる
。その後、プロセスが判断ブロック８０６に進み、そこでｉ＝４となったか否か
の判断が行なわれる。この場合はｉ＝１であることから、プロセスがブロック８
０４に戻り、再び、新しいデータ・エレメントがレジスタＲ0内にシフト・イン
され、残りのレジスタの内容が、それぞれ右に１つ分シフトされる。このパスを
終了すると、レジスタＲ0内にはデータ・エレメントｄ1が格納され、レジスタＲ 1 内にはデータ・エレメントｄ0が格納される。続いてインデクスｉに値「２」が
割り当てられ、プロセスが判断ブロック８０６に進み、再度、ｉ＝４となったか
否かの判断が行なわれる。ｉが４に等しいことから、プロセスがブロック８０４
に戻り、再び、新しいデータ・エレメントがレジスタＲ0内にシフト・インされ
、残りのレジスタの内容が、それぞれ右に１つ分シフトされる。このステップに
おいて、レジスタＲ0内にデータ・エレメントｄ2が格納され、レジスタＲ1内に
データ・エレメントｄ1が格納され、レジスタＲ3内にデータ・エレメントｄ0が
格納される。続いてｉがインクリメントされて「３」となり、プロセスは、判断
ブロック８０６に戻る。ｉはまだ「４」に等しくなく、したがってプロセスがブ
ロック８０４に戻る。新しいデータ・エレメントがレジスタＲ0内にシフト・イ
ンされ、残りのレジスタの内容が、それぞれ右に１つ分シフトされる。これによ
り、レジスタＲ0内にデータ・エレメントｄ3が格納され、レジスタＲ1内にデー
タ・エレメントｄ2が格納され、レジスタＲ2内にデータ・エレメントｄ1が格納
され、レジスタＲ3内にデータ・エレメントｄ0が格納される。続いてｉが「１」
インクリメントされて「４」に等しくなる。プロセスがブロック８０６に進むと
、今度はｉ＝４であることから、そこからブロック８１４に進む。ブロック８１
４においては、レジスタＲ0〜Ｒ8内のデータが右に「１」シフトされ、レジスタ
Ｒ0が値ｄi、つまりｄ4を受け取る。その後、データ・エレメントｄ0を格納して
いるレジスタＲ4に対して対称となるようにデータのコピーを実行する。レジス
タＲ4に対して対称となるデータのコピーを実行した後は、このプロセスを実行
している装置が図３に示したような構成になる。これにより、係数Ｌ0およびＨ0 が、この説明の最初の方に述べたようにして計算される。
【００４１】 その後、プロセスがブロック８１６に進み、すべてのレジスタのデータが、再
び右に「１」シフトされ、レジスタＲ0が値ｄi+1、つまりｄ5を受け取る。続い
て、同じブロック８１６において、すべてのレジスタのデータが、再び右に「１
」シフトされ、レジスタＲ0がデータ・エレメントｄi+2、つまりこの実施形態に
おいてはｄ6を受け取る。これにより、係数Ｌ1およびＨ1が、この説明の最初の
方に述べたようにして計算される。
【００４２】 プロセスは、ブロック８１６からブロック８１８に進み、そこで、レジスタの
データが右に「１」シフトされ、レジスタＲ0がデータ・エレメントｄi+3、つま
りこの実施形態においてはｄ7を受け取る。続いて、レジスタ内のデータ・エレ
メントが、再度右に「１」シフトされ、レジスタＲ0がデータ・エレメントｄi+2 、つまりｄ6を受け取る。これにより、係数Ｌ2およびＨ2が、この説明の最初の
方に述べたようにして計算される。
【００４３】 その後プロセスがブロック８２０に進み、そこで、レジスタ内のデータ・エレ
メントが右に「１」シフトされ、レジスタＲ0が値ｄi+1を受け取る。再度、レジ
スタ内のデータ・エレメントが右に「１」シフトされ、レジスタＲ0がデータ・
エレメントｄiを受け取る。これにより、係数Ｌ3およびＨ3が、この説明の最初
の方に述べたようにして計算される。
【００４４】 以上の詳細な説明においては、その具体的な実施形態を参照して本発明を説明
してきた。しかしながら、本発明の精神および範囲はそれよりも広く、そこから
逸脱することなく各種の修正ならびに変更が可能なことは明らかである。したが
って、明細書および図面は、限定を意味するものではなく、例示に関するもので
あるとする。
【図面の簡単な説明】
【図１】 本発明に従った装置によって具体化されるフィルタリング演算に関係する基本
ステップを示したブロック図である。
【図２】 本発明の一実施形態に従った対称フィルタリング・画像圧縮を実行するための
装置を示したブロック図である。
【図３】 データ・エレメントが右に２つ分だけシフトされ、追加の２つのデータ・エレ
メントが追加された状態の図２の装置を示したブロック図である。
【図４】 データ・エレメントが右に２つ分だけシフトされ、追加の２つのデータ・エレ
メントが追加された状態の図３の装置を示したブロック図である。
【図５】 格納されたデータ・エレメントが右に２つ分だけシフトされ、追加の２つのデ
ータ・エレメントが追加された状態の図４の装置を示したブロック図である。
【図６】 データ・エレメントが右に２つ分だけシフトされ、２つのデータ・エレメント
が追加された状態の図５の装置を示したブロック図である。
【図７】 ローパス・エレメントＬ０〜Ｌ４が格納された状態の図２の装置を示したブロ
ック図である。
【図８】 本発明に従ってローパスおよびハイパスの係数を獲得するプロセスの実施形態
に関連するフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 バブロ，デビッド・ケイ アメリカ合衆国・85248・アリゾナ州・チ ャンドラー・ウエスト ゴールドフィンチ ウェイ・1872 Ｆターム(参考） 5B057 AA20 CA16 CB16 CE06 CH09 5C059 KK15 MA24 UA12 UA14 UA25 5C078 BA53 CA25 DA01

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 対称フィルタリング・画像圧縮を実行する装置において： それぞれが画像のピクセルを表すデータ・エレメントを格納しかつシフトさせ
    るためのＮ個のシフト・ブロック（ＳＢ）を有するＮエレメント・シフト回路； 前記Ｎ個のＳＢの第１の複数のペアとなっているＳＢからのデータ・エレメン
    トを加算するための第１の複数の加算回路； 前記Ｎ個のＳＢの、第２の複数のペアとなっているＳＢからのデータ・エレメ
    ントを加算するための第２の複数の加算回路； 対応するローパス係数を用いて、前記第１の複数の加算回路によって実行され
    た加算の結果に対する乗算を行う、第１の複数の乗算回路；および、 対応するハイパス係数を用いて、前記第２の複数の加算回路によって実行され
    た加算の結果に対する乗算を行う、第２の複数の乗算回路； を備えることを特徴とする装置。
  2. 【請求項２】 前記第１の複数のペアとなっているＳＢの各ＳＢは、第１の
    ＳＢに対して対称に配置されることを特徴とする前記請求項１記載の装置。
  3. 【請求項３】 前記第２の複数のペアとなっているＳＢの各ＳＢは、第２の
    ＳＢに対して対称に配置されることを特徴とする前記請求項１記載の装置。
  4. 【請求項４】 前記ローパス係数は、中心のローパス係数に対して対称であ
    ることを特徴とする前記請求項１記載の装置。
  5. 【請求項５】 前記ハイパス係数は、中心のローパス係数に対して対称であ
    ることを特徴とする前記請求項１記載の装置。
  6. 【請求項６】 前記ハイパスおよびローパス係数は、９−７双直交スプライ
    ン・フィルタを具体化することを特徴とする前記請求項１記載の装置。
  7. 【請求項７】 先頭の（（Ｎ−１）／２）＋１個の前記データ・エレメント
    は、当初、先頭の（（Ｎ−１）／２）＋１個の前記シフト・ブロック内に格納さ
    れることを特徴とする前記請求項１記載の装置。
  8. 【請求項８】 先頭の（Ｎ−１）／２個の前記データ・エレメントがコピー
    され、（（Ｎ−１）／２）＋１番目のシフト・ブロックに対して対称な（Ｎ−１
    ）／２個のシフト・ブロックに分配されることを特徴とする前記請求項７記載の
    装置。
  9. 【請求項９】 前記第１のシフト・ブロックは、（（Ｎ−１）／２）＋１番
    目のブロックであることを特徴とする前記請求項２記載の装置。
  10. 【請求項１０】 前記第２のシフト・ブロックは、（Ｎ−１）／２番目のシ
    フト・ブロックであることを特徴とする前記請求項３記載の装置。
  11. 【請求項１１】 さらに、前記複数の第１の乗算回路に結合される、前記複
    数の第１の乗算器からの乗算の結果を加算するための第１の加算回路を含むこと
    を特徴とする前記請求項１記載の装置。
  12. 【請求項１２】 さらに、前記複数の第２の乗算回路に結合され、それらの
    間における前記複数の第２の乗算器からの乗算の結果を加算するための第２の加
    算回路を含むことを特徴とする前記請求項１１記載の装置。
  13. 【請求項１３】 さらに、到来データを固定小数点データ・エレメントに変
    換するための回路を含むことを特徴とする前記請求項１記載の装置。
  14. 【請求項１４】 さらに、前記データ・エレメントを正規化するための回路
    を含むことを特徴とする前記請求項１３記載の装置。
  15. 【請求項１５】 対称フィルタリング画像圧縮を実行する方法において： Ｎ個のシフト・ブロックを有するＮエレメント・シフト回路内に画像のピクセ
    ルを表すデータ・エレメントを複数格納するステップ； 前記Ｎ個のシフト・ブロックの、第１の複数のペアとなっているシフト・ブロ
    ックからのデータ・エレメントを加算するステップ； 前記Ｎ個のシフト・ブロックの、第２の複数のペアとなっているシフト・ブロ
    ックからのデータ・エレメントを加算するステップ； 対応するローパス係数を用いて、前記第１の複数のシフト・ブロックからのデ
    ータ・エレメントの加算の結果に対する乗算を行うステップ；および、 対応するハイパス係数を用いて、前記第２の複数のシフト・ブロックからのデ
    ータ・エレメントの加算の結果に対する乗算を行うステップ； を包含することを特徴とする方法。
  16. 【請求項１６】 さらに、前記第１の複数のシフト・ブロックからのデータ
    ・エレメントの加算の結果を加算するステップを含むことを特徴とする前記請求
    項１５記載の方法。
  17. 【請求項１７】 さらに、前記第２の複数のシフト・ブロックからのデータ
    ・エレメントの加算の結果を加算するステップを含むことを特徴とする前記請求
    項１６記載の方法。
  18. 【請求項１８】 前記格納するステップは、符号なしデータ・エレメントを
    固定小数点小数に変換するステップを含むことを特徴とする前記請求項１５記載
    の方法。
  19. 【請求項１９】 前記変換するステップは、前記データ・エレメントに対す
    るレベル・シフトの実行を含むことを特徴とする前記請求項１８記載の方法。
  20. 【請求項２０】 前記格納するステップは、さらに前記データ・エレメント
    の正規化を実行するステップを含むことを特徴とする前記請求項１９記載の方法
    。
  21. 【請求項２１】 対称フィルタリング画像圧縮を実行する装置において： それぞれが画像のピクセルを表すデータ・エレメントを格納しかつシフトさせ
    るためのＮ個のシフト・ブロック（ＳＢ）を有するＮエレメント・シフト回路； 前記Ｎ個のＳＢの、第１の複数のペアとなっているＳＢからのデータ・エレメ
    ントを加算し、かつその加算の第１の結果に対して２を除数とする除算を行う第
    １の複数の加算除算回路； 前記Ｎ個のＳＢの、第２の複数のペアとなっているＳＢからのデータ・エレメ
    ントを加算し、かつ該加算の第２の結果に対して２を除数とする除算を行う第２
    の複数の加算除算回路； ２を乗じた対応するローパス係数を用いて、２を除数とする除算を行った前記
    第１の結果に対する乗算を行う、第１の複数の乗算回路；および、 ２を乗じた対応するハイパス係数を用いて、２を除数とする除算を行った前記
    第２の結果に対する乗算を行う、第２の複数の乗算回路； を備えることを特徴とする装置。
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