JP2002539420A - デジタル電子ｃｍｏｓ回路の過渡電流試験用装置 - Google Patents
デジタル電子ｃｍｏｓ回路の過渡電流試験用装置Info
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Abstract
(57)【要約】
電子回路の過渡電流試験のために、微分電流測定装置は、回路内で制御される一連の電流パルスのそれぞれについてアンダーシュート電圧を測定するように構成される。特に、この装置は集積回路技術において実行され、微分電流プローブをシミュレートする。更に装置は、一連の電流パルスのそれぞれのアンダーシュート電圧にオフセット電圧を加える較正部を有していてもよい。これは、シミュレーションの実際のポテンシャルを較正し、適正な被試験装置については各サイクルにおいて実質的に一様なアンダーシュート電圧を与える。
Description
【０００１】
本発明は、請求項１の前文に記述したようなシステムに関する。
【０００２】
一般に、過渡電流測定いわゆるＩＤＤＴ測定は、回路素子サイズが低減すると
ともにリーク（漏れ）電流が比較的大きくなることを特徴とするデジタル集積回
路の構造上の試験を行うためのアプリケーションを見つけた。他の特定の回路で
は、それらが有するプルアップ又は他の特徴を通しての連続的な測定によるＩＤ
ＤＱ試験を実施できないことがある。更に、リークの広がりが増加することがあ
る。明らかなように、このような試験は、概して、機能からみて非理想的なマッ
ピングを有する１つ又は複数のパラメータに基づいてゼロ補正演算回路を排除す
ることと、標準に達しないすべての回路を突き止めることとの間の可能な最善の
妥協策を見つけなければならない。更には、ただ１つの試験法則を必要とするこ
とが好ましい。関連するＩＤＤＴ−方法論は、M. Sachdev、P. Janssen及びV. Z
ierenによる「Defect Detection with Transient Current Testing and its Pot
ential for Deep Sub-micron CMOS IC’s」（Proc. Int. Test Conf. 1998, pp.
204-213）の中に記載されている。
ともにリーク（漏れ）電流が比較的大きくなることを特徴とするデジタル集積回
路の構造上の試験を行うためのアプリケーションを見つけた。他の特定の回路で
は、それらが有するプルアップ又は他の特徴を通しての連続的な測定によるＩＤ
ＤＱ試験を実施できないことがある。更に、リークの広がりが増加することがあ
る。明らかなように、このような試験は、概して、機能からみて非理想的なマッ
ピングを有する１つ又は複数のパラメータに基づいてゼロ補正演算回路を排除す
ることと、標準に達しないすべての回路を突き止めることとの間の可能な最善の
妥協策を見つけなければならない。更には、ただ１つの試験法則を必要とするこ
とが好ましい。関連するＩＤＤＴ−方法論は、M. Sachdev、P. Janssen及びV. Z
ierenによる「Defect Detection with Transient Current Testing and its Pot
ential for Deep Sub-micron CMOS IC’s」（Proc. Int. Test Conf. 1998, pp.
204-213）の中に記載されている。
【０００３】
現在のところ、上述の文献に示されていることは、理論的な見地からは充分満
足なものであるが、それを実現するには混成信号−アナログ及びデジタル−機構
が必要であるため、融通性と、試験装置費用と、特に集積性とに関連するさまざ
まな困難に直面している。このような困難は、以下の原因のうち１つ又は複数の
ものに起因する。 −参照文献は、融通性の見地から最適のものより小さい電流プローブを使用する
。 −参照文献は、既知の適当な機能であるいわゆる「ゴールデン装置(golden devi
ce)」との比較をソフトウェアにおいて行う。多くのデジタルテスタはほとんど
又は全く局所的計算機構をもたないので、このような手法には多くの場合かなり
の時間がかかってしまう。
足なものであるが、それを実現するには混成信号−アナログ及びデジタル−機構
が必要であるため、融通性と、試験装置費用と、特に集積性とに関連するさまざ
まな困難に直面している。このような困難は、以下の原因のうち１つ又は複数の
ものに起因する。 −参照文献は、融通性の見地から最適のものより小さい電流プローブを使用する
。 −参照文献は、既知の適当な機能であるいわゆる「ゴールデン装置(golden devi
ce)」との比較をソフトウェアにおいて行う。多くのデジタルテスタはほとんど
又は全く局所的計算機構をもたないので、このような手法には多くの場合かなり
の時間がかかってしまう。
【０００４】 ここで、本発明によれば、ハイパスフィルタによる電流プローブのシミュレー
ティングが、３−ｄＢのフィルタポイントの選ぶ際にかなりの選択の自由を許容
し、集積試験回路への集積化を容易にする。更に、新しい手法は、較正機能を実
現できるようにしている。これは大規模なデータ処理機構を必要とすることなく
、ＡＤＣ及びＤＡＣにより強化されるデジタルテスタのみの使用を可能にする。
更に、ハイパスフィルタの実際のポテンシャル値を較正することにより、各ＩＤ
ＤＴサイクルにおいて、適正なＤＵＴは、関連するＩＤＤＴサンプル時点で実質
的に一定の電圧値を生じさせる。これは、デジタルテスタによる「リアルタイム
比較」の実施を可能にする。実際に、このような利用は多くの時間を節約する。
全デジタルテスタにもはや不適当な計算負荷を課す必要がないからである。この
テスタは、デジタル信号及びアナログ信号の両方を処理するように構成される必
要がある混成信号テスタでなくてよいことに注意されたい。実際上、被試験回路
は通常はデジタルであり、先行する測定の実施には更にアナログ電圧の処理が必
要である。
ティングが、３−ｄＢのフィルタポイントの選ぶ際にかなりの選択の自由を許容
し、集積試験回路への集積化を容易にする。更に、新しい手法は、較正機能を実
現できるようにしている。これは大規模なデータ処理機構を必要とすることなく
、ＡＤＣ及びＤＡＣにより強化されるデジタルテスタのみの使用を可能にする。
更に、ハイパスフィルタの実際のポテンシャル値を較正することにより、各ＩＤ
ＤＴサイクルにおいて、適正なＤＵＴは、関連するＩＤＤＴサンプル時点で実質
的に一定の電圧値を生じさせる。これは、デジタルテスタによる「リアルタイム
比較」の実施を可能にする。実際に、このような利用は多くの時間を節約する。
全デジタルテスタにもはや不適当な計算負荷を課す必要がないからである。この
テスタは、デジタル信号及びアナログ信号の両方を処理するように構成される必
要がある混成信号テスタでなくてよいことに注意されたい。実際上、被試験回路
は通常はデジタルであり、先行する測定の実施には更にアナログ電圧の処理が必
要である。
【０００５】
結果として、本発明の目的はとりわけ、ＩＤＤＴ方法論を一層コンパクトなデ
ジタルＣＭＯＳ回路に適用するための解決法であって、集積可能であり、直接的
であり、低コストであり、信頼できる解決法を提供することである。
ジタルＣＭＯＳ回路に適用するための解決法であって、集積可能であり、直接的
であり、低コストであり、信頼できる解決法を提供することである。
【０００６】 従って、本発明の特徴のうちの１つによれば、本発明は、請求項１の特徴を記
述した部分により特徴付けられる。本発明は、アナログ回路又はアナログ回路部
、あるいはＣＭＯＳや更にＭＯＳ以外の技術にも有用でありうる。
述した部分により特徴付けられる。本発明は、アナログ回路又はアナログ回路部
、あるいはＣＭＯＳや更にＭＯＳ以外の技術にも有用でありうる。
【０００７】 本発明は更に、デジタルテスタと被試験回路との間の上述のインタフェースを
達成する集積回路要素に関する。本発明の他の有利な特徴は従属項に記述されて
いる。
達成する集積回路要素に関する。本発明の他の有利な特徴は従属項に記述されて
いる。
【０００８】 本発明の上記の及び他の特徴及び利点は、好ましい実施例の開示と添付の図面
を参照して以下に詳細に記述されている。
を参照して以下に詳細に記述されている。
【０００９】
図１は、各電圧又はベクトルに較正電圧を加えることができる動的オフセット
能力を備えるＩＤＤＴモニタを表している。図示するように次の要素が存在する
。つまり、被試験装置２０と、ＤＵＴデカップリングコンデンサ（capacitor、
キャパシタ）２２と、電解コンデンサ２４と、制御されるトランジスタバイパス
２６と、ＶＤＤ電力ライン２８と、直列レジスタ３０と、接地またはＶＳＳライ
ン３２と、入力レジスタ３４及び３６と、＋３０ボルトと−５ボルトとをそれぞ
れもつ非対称電源（非対称であることが重要）を有する高スルーレート且つ高利
得の増幅器３８と、帰還レジスタ４２と、レジスタ４６を有する微分コンデンサ
４４と、直列レジスタ４８と、保護クランピングツェナーダイオード５０と、コ
ンバータ５２と、同じ非対称電源を有する高スルーレート且つ高利得のレトロ（
retro）カップリングされた増幅器５４と、直列レジスタ５６と、ツェナーダイ
オード５８とがある。増幅器５４は、出力部において被試験回路と測定回路との
間のバッファ段として動作する。この図は更に幾つかの要素を含んでいる。それ
らの要素は個々のハードウェアにおいて実行されてもよいし、あるいは、ＩＤＤ
Ｔモニタの残りの部分、すなわちコンパレータ素子６４及び６６並びに信号出力
ライン６８を有するテスタコンパレータ６２と一体化されていてもよい。非対称
の電力供給は、達成可能な出力信号レベルを強化する。ツェナーリング（zeneri
ng）は過負荷を防ぐ。
能力を備えるＩＤＤＴモニタを表している。図示するように次の要素が存在する
。つまり、被試験装置２０と、ＤＵＴデカップリングコンデンサ（capacitor、
キャパシタ）２２と、電解コンデンサ２４と、制御されるトランジスタバイパス
２６と、ＶＤＤ電力ライン２８と、直列レジスタ３０と、接地またはＶＳＳライ
ン３２と、入力レジスタ３４及び３６と、＋３０ボルトと−５ボルトとをそれぞ
れもつ非対称電源（非対称であることが重要）を有する高スルーレート且つ高利
得の増幅器３８と、帰還レジスタ４２と、レジスタ４６を有する微分コンデンサ
４４と、直列レジスタ４８と、保護クランピングツェナーダイオード５０と、コ
ンバータ５２と、同じ非対称電源を有する高スルーレート且つ高利得のレトロ（
retro）カップリングされた増幅器５４と、直列レジスタ５６と、ツェナーダイ
オード５８とがある。増幅器５４は、出力部において被試験回路と測定回路との
間のバッファ段として動作する。この図は更に幾つかの要素を含んでいる。それ
らの要素は個々のハードウェアにおいて実行されてもよいし、あるいは、ＩＤＤ
Ｔモニタの残りの部分、すなわちコンパレータ素子６４及び６６並びに信号出力
ライン６８を有するテスタコンパレータ６２と一体化されていてもよい。非対称
の電力供給は、達成可能な出力信号レベルを強化する。ツェナーリング（zeneri
ng）は過負荷を防ぐ。
【００１０】 この構成において、ＡＤＣ６０の素子は、ゴールデン装置の応答を読み取るよ
うに示されているが、標準装置上での連続的な測定の間は外しておいてもよい。
妥協として、それは多くの装置が集積された回路ウェハ上で数回行われてもよい
。従ってそれは破線で表わされている。較正電圧は、反対のゴールデン装置電圧
に、例えば２．５ボルトの範囲でありうるオフセット値を加えたものに等しい。
この例では、モニタ出力電圧は、すべてのＩＤＤＴサンプリング時点において約
２．５ボルトであるので、大量のデータ処理を必要とすることなく、テスタコン
パレータを使用して実行中に特定のＶＯＬとＶＯＨとに対する比較を行うことが
可能である。コンパレータは、好ましくはモニタの構成部分であり、チップ上で
実現することができる。コンデンサＣ２をこの較正電圧まで充電するには時定数
Ｒ５＊Ｃ２が必要であることに注意されたい。更に、ＩＤＤＴサイクルごとにこ
の装置のポイントＤに較正電圧をプログラムするために、ＤＡＣ素子５２が必要
とされる。
うに示されているが、標準装置上での連続的な測定の間は外しておいてもよい。
妥協として、それは多くの装置が集積された回路ウェハ上で数回行われてもよい
。従ってそれは破線で表わされている。較正電圧は、反対のゴールデン装置電圧
に、例えば２．５ボルトの範囲でありうるオフセット値を加えたものに等しい。
この例では、モニタ出力電圧は、すべてのＩＤＤＴサンプリング時点において約
２．５ボルトであるので、大量のデータ処理を必要とすることなく、テスタコン
パレータを使用して実行中に特定のＶＯＬとＶＯＨとに対する比較を行うことが
可能である。コンパレータは、好ましくはモニタの構成部分であり、チップ上で
実現することができる。コンデンサＣ２をこの較正電圧まで充電するには時定数
Ｒ５＊Ｃ２が必要であることに注意されたい。更に、ＩＤＤＴサイクルごとにこ
の装置のポイントＤに較正電圧をプログラムするために、ＤＡＣ素子５２が必要
とされる。
【００１１】 図２は、制御電流パルスの連続する７つの周期に関連して、図１のポイントＡ
における信号の一部を表している。ＩＤＤＴ比較は、この例では２．５ボルトの
ＶＤＤに対して行われるので、ＤＣレベルもまたこのＶＤＤレベルに等しい。
における信号の一部を表している。ＩＤＤＴ比較は、この例では２．５ボルトの
ＶＤＤに対して行われるので、ＤＣレベルもまたこのＶＤＤレベルに等しい。
【００１２】 図３は、図１のポイントＢにおける信号を表している。ＤＣレベルはポイント
Ｄにおけるものに等しい。ポイントＤが接地される場合には、ポイントＣにおい
て観測されるゴールデン装置の特徴（signature）により、ツェナーダイオード
５８は信号をクランプすることがある。このような不良測定の原因は、このポイ
ントを例えば１ボルトにプログラムすることによって回避され、図において明ら
かな微分されたアンダーシュートを引き起こす。
Ｄにおけるものに等しい。ポイントＤが接地される場合には、ポイントＣにおい
て観測されるゴールデン装置の特徴（signature）により、ツェナーダイオード
５８は信号をクランプすることがある。このような不良測定の原因は、このポイ
ントを例えば１ボルトにプログラムすることによって回避され、図において明ら
かな微分されたアンダーシュートを引き起こす。
【００１３】 図４は、図１のポイントＥにおける信号を表している。非常に高いピーク電流
が生じた場合には、双方の増幅器段において多くの電力が消費される。大きい利
得が達成されるので、第１段における電力消費は回避できない。しかしながら、
第２段においてはアンダーシュート信号の情報のみが関心をもたれる。Ｄ１は、
ショットキー電圧として、ポイントＥにおける信号をＶＤＤ−０．３Ｖにクラン
プする。
が生じた場合には、双方の増幅器段において多くの電力が消費される。大きい利
得が達成されるので、第１段における電力消費は回避できない。しかしながら、
第２段においてはアンダーシュート信号の情報のみが関心をもたれる。Ｄ１は、
ショットキー電圧として、ポイントＥにおける信号をＶＤＤ−０．３Ｖにクラン
プする。
【００１４】 図５は、ＩＤＤＴモニタの出力である図１のポイントＣにおける信号を表して
いる。このポイントにおけるレベルスイングは、使用されるツェナーダイオード
Ｄ２に依存する。この例では６．３Ｖのツェナーを使用するので、最大レベルは
６．３Ｖにクランプされ、最小値は−０．７Ｖに制限される。波形の最低ポイン
トにのみ関心があるので、ピークを６．３Ｖにクランプすることは許容できる。
しかしながら、−０．７ＶへのクランプはＩＤＤＴ測定の邪魔をする。すでに略
述したように、ポイントＤにおけるレベルを変更することによってＤＣレベルを
調整することが可能である。波形の最低ポイントが３Ｖにシフトされる場合、こ
れはツェナースイングの中間となる。残念ながら、大きい電圧を供給しなければ
ならない場合には、変換の精度が低くなる。この理由のため、ポイントＤにおい
て１Ｖのオフセット電圧をプログラムした。バッファ５４なしに、ポイントＣに
接続される装置は、高入力インピーダンスをもつべきであることに注意されたい
。そうでなければ、出力信号は、Ｒ７と、接続された装置の入力レジスタに影響
されてしまう。ゴールデン装置のデータを収集する間、ポイントＤにおける電圧
はＤＣ信号である。ＩＤＤＴ測定ポイント（「ディップ」）は異なる値を有する
ので、テスタコンパレータを使用することができない。実際上、電圧ＶＯＬ及び
ＶＯＨを実行中に変更することはできない。
いる。このポイントにおけるレベルスイングは、使用されるツェナーダイオード
Ｄ２に依存する。この例では６．３Ｖのツェナーを使用するので、最大レベルは
６．３Ｖにクランプされ、最小値は−０．７Ｖに制限される。波形の最低ポイン
トにのみ関心があるので、ピークを６．３Ｖにクランプすることは許容できる。
しかしながら、−０．７ＶへのクランプはＩＤＤＴ測定の邪魔をする。すでに略
述したように、ポイントＤにおけるレベルを変更することによってＤＣレベルを
調整することが可能である。波形の最低ポイントが３Ｖにシフトされる場合、こ
れはツェナースイングの中間となる。残念ながら、大きい電圧を供給しなければ
ならない場合には、変換の精度が低くなる。この理由のため、ポイントＤにおい
て１Ｖのオフセット電圧をプログラムした。バッファ５４なしに、ポイントＣに
接続される装置は、高入力インピーダンスをもつべきであることに注意されたい
。そうでなければ、出力信号は、Ｒ７と、接続された装置の入力レジスタに影響
されてしまう。ゴールデン装置のデータを収集する間、ポイントＤにおける電圧
はＤＣ信号である。ＩＤＤＴ測定ポイント（「ディップ」）は異なる値を有する
ので、テスタコンパレータを使用することができない。実際上、電圧ＶＯＬ及び
ＶＯＨを実行中に変更することはできない。
【００１５】 図６は、以下の式に従って較正される「較正」電圧をポイントＤにおいて印加
した場合の図１のポイントＣにおける信号を表している。 電圧（Ｄ）＝ −（ゴールデン装置レベル）＋オフセット電圧
した場合の図１のポイントＣにおける信号を表している。 電圧（Ｄ）＝ −（ゴールデン装置レベル）＋オフセット電圧
【００１６】 ＤＡＣを使用することにより、各ＩＤＤＴサイクルの開始時にポイントＤに「
較正レベル」がプログラムされる。
較正レベル」がプログラムされる。
【００１７】 Ｃ２がこの値に充電されるまでにはＲ５＊Ｃ２を要し、この例では約２マイク
ロ秒を要する。図において明らかなように、すべてのＩＤＤＴ観測ポイントは、
各ＩＤＤＴサイクルのＩＤＤＴモニタ出力レベルが同じになるように補正される
。ゴールデン装置の較正ファイルを生成するために、いくつかのポイントが関連
する。過渡波形の最低ポイントをサンプリングするためにデジタイザ又はＡＤＣ
トリガーが調整される。ツェナーダイオードのクランピングを避けるために、す
べての値が−０．７Ｖより大きくなければならない。この例では、較正の間、ポ
イントＤにおけるＤＣ−オフセット電圧を増やす必要がある。いくつかのゴール
デン装置の平均値を使用してもよい。
ロ秒を要する。図において明らかなように、すべてのＩＤＤＴ観測ポイントは、
各ＩＤＤＴサイクルのＩＤＤＴモニタ出力レベルが同じになるように補正される
。ゴールデン装置の較正ファイルを生成するために、いくつかのポイントが関連
する。過渡波形の最低ポイントをサンプリングするためにデジタイザ又はＡＤＣ
トリガーが調整される。ツェナーダイオードのクランピングを避けるために、す
べての値が−０．７Ｖより大きくなければならない。この例では、較正の間、ポ
イントＤにおけるＤＣ−オフセット電圧を増やす必要がある。いくつかのゴール
デン装置の平均値を使用してもよい。
【００１８】 この新しい方法によれば、テスタコンパレータを使用することによって、デー
タ処理を行うことなくＩＤＤＴ試験を実施することが可能になる。以下のピンが
構成ファイルに追加される必要がある： ＡＤＣ用トリガーピン ＤＡＣ用トリガーピン ＩＤＤＴ観測ピン ８個のＤＡＣ入力ピン
タ処理を行うことなくＩＤＤＴ試験を実施することが可能になる。以下のピンが
構成ファイルに追加される必要がある： ＡＤＣ用トリガーピン ＤＡＣ用トリガーピン ＩＤＤＴ観測ピン ８個のＤＡＣ入力ピン
【００１９】 立ち上がりエッジにおいてＤＡＣをトリガーし、トリガーピンの立ち下がりエ
ッジにおいてデジタイザをトリガーすることにより、２個ではなく１個のトリガ
ーピンを使用することが可能でなる。調整手順を次のように続ける： ＩＤＤＴピンの期待されるデータを、ＩＤＤＴサイクルでは「ｉ」（中間レベル
）にプログラムし、残りのスキャンベクトルでは「Ｘ」にプログラムする。 すべての他のデータ出力ピンをマスクする。 ＩＤＤＴ ＶＯＬを−１０００ｍＶにプログラムする。 ＩＤＤＴ ＶＯＨを５０００ｍＶにプログラムする。 １つ又は複数のゴールデン装置においてＶＯＬグローバルサーチを実施すること
により最大ＶＯＬを測定する。 １つ又は複数のゴールデン装置においてＶＯＨグローバルサーチを実施すること
により最小値ＶＯＨを測定する。 ＩＤＤＴレベルを、ＶＯＬｍａｘから特別な安全余裕を引いたものと、ＶＯＨｍ
ｉｎに特別な安全余裕を加えたものとに設定する。 いくつかのゴールデン装置において幾つかのエラーカウント試験を実施し、すべ
ての試験がパスすることを確認する。
ッジにおいてデジタイザをトリガーすることにより、２個ではなく１個のトリガ
ーピンを使用することが可能でなる。調整手順を次のように続ける： ＩＤＤＴピンの期待されるデータを、ＩＤＤＴサイクルでは「ｉ」（中間レベル
）にプログラムし、残りのスキャンベクトルでは「Ｘ」にプログラムする。 すべての他のデータ出力ピンをマスクする。 ＩＤＤＴ ＶＯＬを−１０００ｍＶにプログラムする。 ＩＤＤＴ ＶＯＨを５０００ｍＶにプログラムする。 １つ又は複数のゴールデン装置においてＶＯＬグローバルサーチを実施すること
により最大ＶＯＬを測定する。 １つ又は複数のゴールデン装置においてＶＯＨグローバルサーチを実施すること
により最小値ＶＯＨを測定する。 ＩＤＤＴレベルを、ＶＯＬｍａｘから特別な安全余裕を引いたものと、ＶＯＨｍ
ｉｎに特別な安全余裕を加えたものとに設定する。 いくつかのゴールデン装置において幾つかのエラーカウント試験を実施し、すべ
ての試験がパスすることを確認する。
【００２０】 図７は、図６に対応しているが、正常に動作しない装置に適用したものである
。明らかなように、波形の最小値が等しいレベルにないばかりでなく、期待され
るＶＯＬ及びＶＯＨ ＩＤＤＴ閾値範囲からはずれており、結果として不良のＩ
ＤＤＴ試験となる。
。明らかなように、波形の最小値が等しいレベルにないばかりでなく、期待され
るＶＯＬ及びＶＯＨ ＩＤＤＴ閾値範囲からはずれており、結果として不良のＩ
ＤＤＴ試験となる。
【００２１】 ＩＤＤＴインタフェースチップが使用される場合、ＩＤＤＴ試験は、全デジタ
ルテスタにおいて実現することもできるが、そうではなくＩＤＤＴモニタにＡＤ
Ｃ／ＤＡＣを組み合わせたものにおいて実現することもできる。テスタとＤＵＴ
との間のインタフェースチップは、図１のＩＤＤＴモニタの機能を少なくとも含
まなければならない。デジタル化はＡＤＣによって行うことができる。ＡＤＣを
用いて測定された較正データは、テスタメモリに記憶してもよい。ＩＤＤＴ試験
の間、すべてのＩＤＤＴモニタ出力サンプルが１つのレベルになるように調整す
るため、各ＩＤＤＴサイクルごとに較正電圧をＩＤＤＴモニタに供給する必要が
ある。これは、記憶されたＡＤＣビットをＤＡＣに供給することにより達成され
うる。ＤＡＣ出力電圧は、加算増幅器を用いて特定のＤＣレベルから減じる必要
がある。この方法は、ＤＵＴとゴールデン装置との間のＩＤＤＴ比較をソフトウ
ェアにおいて実施しなくてよいので試験時間をかなり短縮することができる。デ
ジタル試験システムは、混成信号ハンドラと比較して一般に安価であり、通常は
、これらの計算を実施する高速ローカルプロセッサを有しないので、ワークステ
ーション計算をかなり遅くさせる。
ルテスタにおいて実現することもできるが、そうではなくＩＤＤＴモニタにＡＤ
Ｃ／ＤＡＣを組み合わせたものにおいて実現することもできる。テスタとＤＵＴ
との間のインタフェースチップは、図１のＩＤＤＴモニタの機能を少なくとも含
まなければならない。デジタル化はＡＤＣによって行うことができる。ＡＤＣを
用いて測定された較正データは、テスタメモリに記憶してもよい。ＩＤＤＴ試験
の間、すべてのＩＤＤＴモニタ出力サンプルが１つのレベルになるように調整す
るため、各ＩＤＤＴサイクルごとに較正電圧をＩＤＤＴモニタに供給する必要が
ある。これは、記憶されたＡＤＣビットをＤＡＣに供給することにより達成され
うる。ＤＡＣ出力電圧は、加算増幅器を用いて特定のＤＣレベルから減じる必要
がある。この方法は、ＤＵＴとゴールデン装置との間のＩＤＤＴ比較をソフトウ
ェアにおいて実施しなくてよいので試験時間をかなり短縮することができる。デ
ジタル試験システムは、混成信号ハンドラと比較して一般に安価であり、通常は
、これらの計算を実施する高速ローカルプロセッサを有しないので、ワークステ
ーション計算をかなり遅くさせる。
【００２２】 この点で、図８は、ゴールデン装置データのテスタメモリへのダウンロードを
示している。特に、以下の要素が表されている。被試験装置２０と、図１に示さ
れる回路素子に概して対応するＩＤＤＴモニタ８０と、オフセット電圧発生器８
２と、トリガー入力を有するＡＤＣ６０と、さまざまな適切なビットパターンを
有するテスタメモリ８４と、が表されている。更にノードＣ、Ｄが示されている
。分かり易くするため、図１のいろいろなサポート素子は省かれている。
示している。特に、以下の要素が表されている。被試験装置２０と、図１に示さ
れる回路素子に概して対応するＩＤＤＴモニタ８０と、オフセット電圧発生器８
２と、トリガー入力を有するＡＤＣ６０と、さまざまな適切なビットパターンを
有するテスタメモリ８４と、が表されている。更にノードＣ、Ｄが示されている
。分かり易くするため、図１のいろいろなサポート素子は省かれている。
【００２３】 図９は、ＡＤＣを使用することによるＩＤＤＴ較正を示している。図８と異な
る要素は、テスタコンパレータ６２と、ＤＡＣコンバータ８６と、減算を実行す
る増幅器８８とである。この演算は直接的である。
る要素は、テスタコンパレータ６２と、ＤＡＣコンバータ８６と、減算を実行す
る増幅器８８とである。この演算は直接的である。
【００２４】 図１０は、ＩＤＤＴ混成信号インタフェースチップの一実施例を示している。
図１からの繰り返しとなる要素には名称を付していない。更にこの構成は、以下
のモードを駆動することができる試験制御ピン１００を有する： 必要な利得の選択 ゴールデン装置データの捕捉 ゴールデン装置のデータの平均化 ＩＤＤＴ測定モード ＩＤＤＴモニタ−トランスペアレントモード
図１からの繰り返しとなる要素には名称を付していない。更にこの構成は、以下
のモードを駆動することができる試験制御ピン１００を有する： 必要な利得の選択 ゴールデン装置データの捕捉 ゴールデン装置のデータの平均化 ＩＤＤＴ測定モード ＩＤＤＴモニタ−トランスペアレントモード
【００２５】 更に、ＤＡＣ１０４と、デジタル信号プロセッサ１０６と、メモリ１０８と、
ＡＤＣ１１０とが明らかに示されている。ピンＶＤＤ、ＶＤＤ−ＤＵＴ、オフセ
ット、ＤＡＣトリガーもまた明らかに示されている。他のピンとして、デバッグ
チェーンイン１１２と、デバッグチェーンアウト１１４と、ＡＤＣトリガー１１
６と、ＩＤＤＴアウト１１８と、接地１２０とがある。機能はピン名から明らか
である。必要に応じて、ＤＳＰ及びＭＥＭを下のレベルの回路から外しておいて
もよい。
ＡＤＣ１１０とが明らかに示されている。ピンＶＤＤ、ＶＤＤ−ＤＵＴ、オフセ
ット、ＤＡＣトリガーもまた明らかに示されている。他のピンとして、デバッグ
チェーンイン１１２と、デバッグチェーンアウト１１４と、ＡＤＣトリガー１１
６と、ＩＤＤＴアウト１１８と、接地１２０とがある。機能はピン名から明らか
である。必要に応じて、ＤＳＰ及びＭＥＭを下のレベルの回路から外しておいて
もよい。
【図１】オフセット能力をもつＩＤＤＴモニタを示す図。
【図２】図１のポイントＡにおける信号を示す図。
【図３】図１のポイントＢにおける信号を示す図。
【図４】図１のポイントＥにおける信号を示す図。
【図５】図１のポイントＣにおける信号を示す図。
【図６】ポイントＤに較正電圧を印加した際のポイントＣにおける信号を示
す図。
す図。
【図７】欠陥のある装置に適用された場合の図６と同様の信号を示す図。
【図８】ゴールデン装置データのテスタメモリへのダウンロードを示す図。
【図９】ＡＤＣ装置を使用することによるＩＤＤＴ較正を示す図。
【図１０】ＩＤＤＴ混成信号インタフェースチップの実施例を示す図。
２０ 被試験装置 ３８、５４ 増幅器 ５２ ＤＡＣ ６０ ＡＤＣ ６２ テスタコンパレータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハート コルネリス エム オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６ Ｆターム(参考） 2G003 AA02 AA07 AB01 AB05 AE01 AE06 AH01 AH05 2G132 AA00 AA11 AA12 AB06 AB11 AD01 AE08 AE23 AE27 AG09 AH00 AL09 AL33
Claims (11)
- 【請求項１】電子回路において制御される一連の電流パルスのそれぞれにつ
いてアンダーシュート電圧を測定するように構成される微分電流測定回路により
該電子回路の過渡電流試験を行う装置であって、 集積回路技術においてハイパスフィルタとして実現される前記電流測定回路を
有することを特徴とする装置。 - 【請求項２】適正な被試験装置について実質的に一様なアンダーシュート電
圧を各サイクルにおいて生じさせるために、前記一連の電流パルスの各アンダー
シュート電圧にオフセット電圧を加えることにより、シミュレーション手段の実
際のポテンシャルを較正する較正回路を有する、請求項１に記載の装置。 - 【請求項３】前記電子回路の信号出力部と前記測定回路の入力部との間に設
けられる高スルーレートの微分差動増幅器を有する、請求項１に記載の装置。 - 【請求項４】前記微分差動増幅器は非対称電源を有する、請求項３に記載の
装置。 - 【請求項５】前記微分差動増幅器は、前記非対称電源により生じる過度の出
力電圧パルスをクランプするクランピング機構を有する、請求項４に記載の装置
。 - 【請求項６】前記電子回路はＣＭＯＳ技術を含む、請求項１に記載の装置。
- 【請求項７】前記電子回路はデジタル回路を含む、請求項１に記載の装置。
- 【請求項８】前記回路へのそれぞれの電源接続部の間に減衰電解コンデンサ
を備え、前記コンデンサは、相対的に高い電圧レベルの全体の電力線よりも幾何
学的に前記回路に近いポイントに接続される、請求項１に記載の装置。 - 【請求項９】更に、前記微分差動増幅器の出力を受けるバッファ段を有し、
該バッファ段自体が、発振ダンパレジスタを介して全デジタルテスタコンパレー
タの入力を供給する、請求項３に記載の装置。 - 【請求項１０】更に、前記回路の測定出力レジスタ手段をブリッジする低抵
抗且つ特別に導通可能なバイパス手段を有する、請求項１に記載の装置。 - 【請求項１１】前記被試験回路とデジタルテスタとの間で、請求項１に記載
の装置においてインターフェイスを行う集積回路要素であって、 前記要素は、ＡＤＣ機能及びＤＡＣ機能並びに前記電流測定回路を有し、更に
、 サンプル時点調整手段と、 較正ファイル記憶手段と、 前記較正ファイル記憶手段に記憶するためにゴールデン装置の複数の属性値を
平均する平均算出手段と、 前記較正ファイル記憶手段から較正値を取り出す取出手段と、 のうちの１つ又は複数の手段を有する、集積回路要素。
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|---|---|---|---|
| EP99200367.3 | 1999-02-10 | ||
| EP99200367 | 1999-02-10 | ||
| PCT/EP2000/000231 WO2000048011A1 (en) | 1999-02-10 | 2000-01-13 | An arrangement for transient-current testing of a digital electronic cmos circuit |
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| Publication Number | Publication Date |
|---|---|
| JP2002539420A true JP2002539420A (ja) | 2002-11-19 |
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ID=8239875
Family Applications (1)
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|---|---|---|---|
| JP2000598869A Withdrawn JP2002539420A (ja) | 1999-02-10 | 2000-01-13 | デジタル電子ｃｍｏｓ回路の過渡電流試験用装置 |
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|---|---|
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| US9678920B1 (en) * | 2012-04-04 | 2017-06-13 | Marvell International Ltd. | Self-calibration and compensation of detector offset in GSM transceivers power control loop |
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| US5894224A (en) * | 1996-06-06 | 1999-04-13 | U.S. Philips Corporation | Method of testing a connection which includes a conductor in an integrated circuit |
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-
2000
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- 2000-02-07 US US09/498,880 patent/US6414511B1/en not_active Expired - Fee Related
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