JP2002524974A - マルチポートパケットプロセッサ - Google Patents

マルチポートパケットプロセッサ

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Abstract

(57)【要約】 集積回路（４００）上のマルチポートパケットプロセッサは、複数の高速パケットベースの通信チャネルをインターフェースする効率的な手段を提供する。マルチポートパケットプロセッサは、複数のポートプロセッサ（４１０）を含む。それぞれのポートプロセッサは、それぞれの通信チャネルに結合するためのチャネルインターフェース（４４０）、チャネルインターフェース（４４０）を通じてデータパケットを処理するためのチャネルプロセッサ（４２６）、及びポートプロセッサの間の通信を提供するためのプロセッサ間通信インターフェース（４４４）を含むことができる。チャネルインターフェース（４４０）は、特定の組のパケットベースのプロトコルを使用してデータパケットを処理するように設計することができる。他には、チャネルインターフェース（４４０）は、パケットベースのプロトコルの多くの組から選択された組を使用したデータパケットの処理を可能にするプログラマブルな制御装置を有するように設計することができる。

Description

【発明の詳細な説明】
【０００１】 この出願は、参考文献としてここに組込まれた、１９９７年９月４日出願の米
国仮出願第６０／０５７，８１３号の利益を要求する。
【０００２】 （発明の背景） この発明は、広くコンピュータネットワークに関し、詳細には、コンピュータ
ネットワーク内の通信を処理するためのマルチポートパケットプロセッサに関す
る。
【０００３】 コンピュータネットワークは、（しばしば１つより多い通信プロトコルを使用
する）通信デバイスのネットワークによる種々のコンピュータの相互接続である
。コンピュータネットワークの１つのそのような例は、電話線及び高速伝送線路
を通じてパーソナルコンピュータとサーバとを相互接続するインターネットであ
る。コンピュータネットワークの他の例は、ローカルエリアネットワーク（ＬＡ
Ｎ）、ワイドエリアネットワーク（ＷＡＮ）、及びＲＳ−４８５インスツルメン
テーション(instrumentation)プロトコル及びユニバーサルシリアルバス（ＵＳ
Ｂ）のようなプロトコルに基づいたネットワークを含む他の特別の目的のネット
ワークを含む。（比較的）より小さいデバイスのネットワーク中への相互接続に
よって、大規模な構成の処理が容易になり、情報の効率的な拡散が可能になり、
ネットワーク内の種々のデバイスの間の通信が提供され、リソース及びデータの
共有が可能になる。
【０００４】 図１は、従来のコンピュータネットワーク１００を説明する。ネットワーク１
００は、ハブ１２０、スイッチ１２２、及びルータ１２４を通じて一緒に相互接
続された、多くのユーザコンピュータ１１０及びサーバ１１２を含む。ユーザコ
ンピュータ１１０及びサーバ１１２は、それぞれのネットワークインターフェー
スカード（ＮＩＣ、図示せず）を通じてネットワークに接続する。ＮＩＣは、コ
ンピュータ又はサーバからデータ（すなわち、バイトで）を受信し、ネットワー
ク伝送線路への伝送のためにデータパケットを形成する。ハブ、スイッチ、及び
ルータは、データパケットを受信し、そのパケットを適切な宛先(destination)
に導く。その宛先では、他のＮＩＣがデータパケットを受信し、コンピュータす
なわちサーバによって使用可能なバイトにそのパケットを変換する。一組のデバ
イスの間の相互接続は、シールドされていないツイストペアケーブル（Unshield
ed Twisted-Pair, ＵＴＰ）ケーブル、同軸ケーブル、光ファイバケーブル、又
は他の伝送媒体とすることができる。
【０００５】 ネットワークは、それぞれの層が決まった機能を実行する種々の層(layer)か
ら構成されているように見ることができる。それぞれの層は、それの上及び／又
は下の層と通信する。更に、それぞれの層は、ハードウェア若しくはソフトウェ
ア、又は両者の組合わせによって実施することができる。
【０００６】 図２は、開放型システム間相互接続（Open System Interconnection, ＯＳＩ
）コンピュータネットワーク２００の種々の層を説明する。コンピュータネット
ワーク２００は、以下の７層から構成される：（１）物理層２１０、（２）デー
タリンク層２１２、（３）ネットワーク層２１４、（４）トランスポート層２１
６、（５）セッション層２１８、（６）プレゼンテーション層２２０、及び（７
）アプリケーション層２２２。物理層２１０は、物理伝送システムに渡ってビッ
ト列(bit stream)を伝送する。データリンク層２１２は、信頼できるデータ伝送
を提供する。ネットワーク層２１４は、あるネットワークノードから他のノード
にデータを送る。トランスポート層２１６は、所定の品質レベルでの２つのユー
ザの間のデータ転送を提供する。セッション層２１８は、データ交換を管理する
。プレゼンテーション層２２０は、意味のある形式でユーザに情報を提示する。
最後に、アプリケーション層２２２は、コンピュータネットワーク２００をモニ
タし、管理する。
【０００７】 種々の層の間の通信は、一組のプロトコルによって管理される。層及びプロト
コルは、今度は、ネットワークのアーキテクチャを明確に定める。従来より、他
のプロトコルと互換性のない多くの多様なプロトコルが存在する。他の製造者の
製品と差別化するために、又は他の理由のために、多くの製造者によって採用さ
れているプロトコルもある。このように、ある製品ラインからの製品は、同じ製
品ラインからの他の製品と通信することができるが、それは多くの場合、他の製
造者からの他の製品と互換性がない。ネットワークプロトコルの例は、ＩＳＤＮ
(Integrated Service Data Network)、イーサネット、ファストイーサネット、
ギガビットイーサネット、非同期転送モード（ＡＴＭ）、ＣＤＤＩ(Copper Dist
ributed Data Interface)、ＦＤＤＩ(Fiber Distributed Data Interface)及び(
Ｐ１３９４としても知られる)ファイバチャネル(Fiber Channel)を含む。
【０００８】 （互換性のある、及び互換性のない）ネットワーク、又はネットワークのセグ
メントの間の相互接続性(interconnectivity)及び相互運用性(interoperability
)は、相互接続デバイス（例えばルータ、ハブ、ブリッジ、ゲートウェイ）によ
って提供される。市場でのネットワークの急増、及び使用される多くのプロトコ
ルのために、相互接続デバイスは、多くのネットワークで不可欠の部分になって
いる。図２を参照すると、物理層２１０で動作するハブ２３０は、延長されたネ
ットワークを形成するための同じネットワークのセグメントを接続するために使
用される。ハブは、リピータとも称される。データリンク層２１２で動作するブ
リッジ２３２は、互換性のある（又はほぼ互換性のある）ＬＡＮを接続するため
に使用される。ネットワーク層２１４で動作するルータ２３４は、１つの大きな
ネットワークを形成するために２つのネットワークセグメントを接続する。最後
に、ネットワーク層２１４又はそれより上の層で動作するゲートウェイ２３６は
、内部ネットワークを外部ネットワークに接続する。ゲートウェイ２３６は、そ
れが動作している全ての層の異なるプロトコルを許容するため、最も複雑だが、
最も柔軟な相互接続デバイスである。
【０００９】 ネットワークはより大きく、より高速になるため、より大きいバンド幅を必要
とする新しいアプリケーションが可能になる。高いバンド幅のアプリケーション
の例には、ビデオオンデマンド、ビデオゲーム、などが含まれる。これらのアプ
リケーションは、ＮＩＣ、通信チャネル、及び相互接続デバイス（例えば、サー
バ）を含む、ネットワークアーキテクチャの種々の部分にストレスを及ぼす。ボ
トルネックは、しばしばデータ通信システム中に発生し、混雑しそうな１つの部
分はサーバのメインコンピュータバスである。
【００１０】 上述より、高速データ通信を容易にするプロセッサが必要であることを強調す
ることができる。
【００１１】 （発明の概要） 本発明によると、マルチポートパケットプロセッサは、複数の高速パケットベ
ースの通信チャネルをお互いにインターフェースするための効率的なメカニズム
を提供する。マルチポートパケットプロセッサは、低価格、高性能、及び高信頼
性のために、集積回路の内部で実施される。
【００１２】 マルチポートパケットプロセッサは、複数のポートプロセッサを含む。それぞ
れのポートプロセッサは、それぞれの通信チャネルを結合するチャネルインター
フェース、及びそのチャネルインターフェースを通じて受信したパケットを処理
するためのチャネルプロセッサを含むことができる。チャネルインターフェース
は、特定の組のパケットベースのプロトコルを使用して、チャネルからのパケッ
トベースの通信を処理するように設計することができる。他には、チャンネルイ
ンターフェースは、（多くの可能な組から）選択された組のパケットベースのプ
ロトコルを使用して、パケットを送信し、受信するように構成することができる
ようなプログラマブルな制御装置を有するように設計することができる。
【００１３】 それぞれのポートプロセッサは、ポートプロセッサ間の通信を提供するための
少なくとも１つの他のポートプロセッサと結合したプロセッサ間通信(interproc
essor communication)インターフェースを更に含むことができる。
【００１４】 特定の実施形態では、ポートプロセッサは、複数の通信チャネルを同時に処理
することができる。通信チャネルは、同一のパケットベースのプロトコル又は異
なるパケットベースのプロトコルを有することができる。
【００１５】 マルチポートパケットプロセッサは、種々のアプリケーションで使用すること
ができる。１つのアプリケーションでは、マルチポートパケットプロセッサは、
ＬＡＮプロセッサとして機能し、ＬＡＮサーバによって典型的に提供される機能
を提供する。他のアプリケーションでは、マルチポートパケットプロセッサは、
ディスク記憶装置プロセッサとして機能し、種々の記憶デバイスの間のデータ転
送を管理する。
【００１６】 本発明は、添付の図面と共に以下の詳細な説明を参照することによって、より
よく理解されるであろう。
【００１７】 （特定の実施形態の詳細な説明） ＬＡＮハブ 図３は、ＬＡＮチャネル通信ハブ３００を図解する簡単なブロック図である。
ＬＡＮハブ３００は、マルチポートプロセッサ３２０に結合された多くのパケッ
トベースのプロトコルチャネル３１０を含む。ＬＡＮハブ３００は、図１に示さ
れるネットワーク中のハブ１２０に対応させることができる。（図３ではブロッ
クとしてシンボル的に示される）チャネル３１０は、ＩＳＤＮ、イーサネット、
ファストイーサネット、ギガビットイーサネット、ＡＴＭ、ＣＤＤＩ、ＦＤＤＩ
、又は（ファイヤワイヤ(Firewire)としても知られる）Ｐ１３９４のような異な
るＬＡＮチャネルを含む。更に、図３に示される種々のチャネル３１０は、異な
るタイプのプロトコルを利用することができる。例えば、いくつかのチャネル３
１０は、大容量記憶装置(mass storage)の通信プロトコル（例えば、ＳＣＳＩ）
をサポートすることができるし、他のチャネル３１０は、ＬＡＮプロトコル（例
えば、イーサネット）をサポートすることができる。
【００１８】 マルチポートプロセッサ 図４Ａは、集積されたマルチポートプロセッサ４００の１つの実施形態のブロ
ック図である。マルチポートプロセッサ４００は、図３のマルチポートプロセッ
サ３２０として動作することができる。マルチポートプロセッサ４００は、複数
のパケットベースのプロトコルチャネル３１０を通じて通信を効率的に制御し、
管理する。従来は、この機能は、ＬＡＮサーバのような、より大きいデバイスに
よって実行される。
【００１９】 マルチポートプロセッサ４００は、多くのポートプロセッサ４１０を含む。図
４Ａに示される実施形態では、４つのポートプロセッサ４１０があり、それぞれ
のポートプロセッサ４１０は、８つの回路を含む。その８つの回路は、以下のも
のである：（１）入出力（Ｉ／Ｏ）バッファ４２０、（２）Ｉ／Ｏコントローラ
４２２、（３）プロセッサ間通信回路４２４、（４）チャネルプロセッサ４２６
、（５）キャッシュコントローラ４２８、（６）内部メモリ４３０、（７）メモ
リコントローラ４３２、及び（８）メモリバッファ４３４。それらの回路のそれ
ぞれは、以下で更に説明する。
【００２０】 Ｉ／Ｏバッファ４２０は、通信チャネルから受信され、そして通信チャネルに
伝送されることになるデータパケットをバッファリングする。Ｉ／Ｏコントロー
ラ４２２は、データパケットの受信及び伝送を管理し、パケットをキューに入れ
、及び、１つ以上のパケットのデータに、暗号化／解読、フォーマット変換、及
びエラー訂正／検出の操作を実行するための、一時的な記憶要素を含むことがで
きる。
【００２１】 プロセッサ間通信回路４２４は、ネットワークの状況、より高いレベルのネッ
トワーク制御コマンド、又は他のポートプロセッサ及びプロセッサ間Ｉ／Ｏ回路
(interprocessor I/O circuit)のいずれかに応答して、特定のリアルタイムの動
作を引き起こすための割込みコントローラを含むことができる。プロセッサ間Ｉ
／Ｏ回路は、クロックタイマカウンタ及び他の回路を含むことができる。
【００２２】 チャネルプロセッサ４２６は、ポートプロセッサ４１０の動作を管理し、マイ
クロプロセッサ、マイクロコンピュータ、マイクロコントローラ、特定用途向け
ＩＣ（applications specific integrated circuit, ＡＳＩＣ）、デジタルシグ
ナルプロセッサ（ＤＳＰ）、有限状態機械（レジスタ記憶装置、Field Programm
able Gate Array-ＦＰＧＡ、又はComplex Programmable Logic Device, ＣＰＬ
Ｄ）又は類似の回路として実施することができる。キャッシュコントローラ４２
８は、キャッシュ（すなわち、第１レベルキャッシュ）を含む。内部メモリ４３
０は、データ及びプログラムコードのための記憶を提供し、ＲＡＭ、ＤＲＡＭ、
ＲＯＭ、フラッシュメモリ、他の類似のデバイス、又はこれらの組合わせとして
実施することができる。更に、内部メモリ４３０は、ポートプロセッサ４１０を
初期化するためのブートＲＯＭ（又はブートフラッシュメモリも可能）を含むこ
とができる。１つの実施形態では、内部メモリ４３０は、外部メモリが必要でな
いように、十分なメモリ（すなわち、十分なＲＡＭ、ＲＯＭ、及び他のメモリ）
を含むことができる。メモリコントローラ４３２は、ポートプロセッサ４１０と
外部メモリの間のデータ交換を管理する。メモリバッファ４３４は、外部メモリ
から受信し、そして外部メモリに伝送することになるデータをバッファリングす
る。
【００２３】 図４Ａに示されるように、マルチポートプロセッサ４００は、それぞれのポー
トプロセッサ４１０のためのサポート回路４３６を更に含む。特に、サポート回
路４３６ａ、４３６ｂ、４３６ｃ、及び４３６ｄは、それぞれポートプロセッサ
４１０ａ、４１０ｂ、４１０ｃ、及び４１０ｄに結合する。サポート回路４３６
は、Ｉ／Ｏ回路、メモリ、ドライバ、及び他の回路を含むことができる。サポー
ト回路４３６は、ポートプロセッサ４１０と、そのポートプロセッサに関連する
１つ以上の通信チャネルの間の通信を容易にする。サポート回路４３６は、結合
した通信チャネル上に、異なる物理的信号状態を伝達するビットのためのアナロ
グ変換を提供する。例えば、このアナログ変換は、異なる信号化の取り決めを必
要とするレーザをドライブするため、（例えば、０及び１としての）ロジック信
号を変換することができる。
【００２４】 通信機構 図４Ａに示される実施形態を参照すると、それぞれのポートプロセッサ４１０
は、以下の３つの通信機構を含む：（１）チャネルインタフェース４４０、（２
）外部メモリインターフェース４４２、及び（３）プロセッサ内（又はプロセッ
サ間）通信インターフェース４４４。チャネルインターフェース４４０は、Ｉ／
Ｏバッファ４２０及びＩ／Ｏコントローラ４２２を含む。外部メモリインターフ
ェース４４２は、メモリコントローラ４３２及びメモリバッファ４３４を含む。
プロセッサ間通信インターフェース４４４は、プロセッサ間回路(interprocesso
r circuit)４２４を含む。
【００２５】 チャネルインターフェース４４０は、特定の組のパケットベースのプロトコル
を使用してチャネルからのパケットベースの通信を処理するように設計すること
ができる。他には、（多くの可能な組から）選択された組のパケットベースのプ
ロトコルを使用してパケットを送信し、受信するように構成することができるよ
うなプログラマブルな制御装置を有するように、チャネルインターフェース４４
０を設計することができる。チャネルインターフェース４４０（すなわち、Ｉ／
Ｏコントローラ４２４）にプロセッサ、有限状態機械、又は他の適当なデバイス
を与えることによって、プログラマブルにすることができる。プロセッサ又は有
限状態機械は、種々の状態の組の内の１つを使用して、開始して動作する性能を
有するように設計することができる。そのようなプロセッサ又は有限状態機械は
、固定したプログラムでも、再構成可能にプログラマブルであってもよい。
【００２６】 プロセッサ間通信ネットワークは、複数のプロセッサ間通信インターフェース
４４４から構成される。プロセッサ間通信ネットワークは、すべてのポートプロ
セッサ４１０、又はポートプロセッサ４１０のサブセットを相互接続することが
できる。更に、プロセッサ間通信ネットワークは、パケットデータ転送及び（恐
らくは）転送コマンド／ステータス信号を含むことができる通信機構を含む。
【００２７】 プロセッサ間通信ネットワークによって、種々のポートプロセッサ４１０は、
２つ以上の通信チャネルの間の通信を調整し、効率的に管理することができる。
例えば、１つのポートプロセッサ４１０を、特定の組のプロトコルを使用して１
つのチャネルに割り当てることができ、他のポートプロセッサ４１０を、同じ又
は異なる組のプロトコルを使用して他のチャネルに割り当てることができる。プ
ロセッサ間通信ネットワークは、２つの（互換性がなくてもよい）チャネルの間
の通信を可能にする。このように、プロセッサ間通信ネットワークは、図２に示
されるように、ブリッジ２３２又はルータ２３４のように振る舞う。
【００２８】 ポートプロセッサ４１０ａ、４１０ｂ、４１０ｃ及び４１０ｄの形状に注意す
る。回路は、概略で長方形として示されるが、それは、集積回路のレイアウト内
でそれらが占有するであろうおおよその形状である。ポートプロセッサの個々の
構成要素は、必ずしもほぼ同じ大きさである必要はないであろうが、略図の都合
のためにこのように示している。しかし、ポートプロセッサの個々の構成要素は
、おおよそ長方形であろう。
【００２９】 更に、ポートプロセッサ４１０ａ、４１０ｂ、４１０ｃ及び４１０ｄの配置に
注意する。それらは、隣接するポートプロセッサに関して長軸の方向が裏返され
るように配置される。好適な実施形態は、同じ方向を共有し、裏返されている対
と隣接するポートプロセッサの対を含む。ポートプロセッサが外部メモリインタ
ーフェースを占有しない場合の他の好適な実施形態は、それぞれのグループが方
向を共有し、１つのグループの方向は、他のグループの方向から裏返されるよう
な、ポートプロセッサの２つのグループのみを１つの集積回路中に含む。
【００３０】 更に、プロセッサ間通信インターフェース４４４の配置に注意する。これらの
回路は、必要な全体のワイヤ長を最少にするために、ポートプロセッサ内に、最
適に配置される。これを実施するためには、どのポートプロセッサ配置を実施す
るのかを知る必要がある。方向を裏返すことになる場合、その配置は、必ずポー
トプロセッサの長方形の形状の中央にあるべきか、あるいは、ポートプロセッサ
の長軸の中心からほぼ等しい距離に位置する２つの構成部分に、それを分割すべ
きかのいずれかである。
【００３１】 ポート処理 １つの実施形態では、それぞれのポートプロセッサ４１０は、１つ以上のパケ
ットベースのプロトコルチャネルと同時にインターフェースする性能を有する。
１つのポートプロセッサ４１０によるこれらのチャネルの間の高速パケット転送
は、そのポートプロセッサ４１０内に、チャネルインターフェース通信機構によ
って供給される（すなわち、Ｉ／Ｏバッファ４２０及びＩ／Ｏコントローラ４２
２によって提供される）。この転送機能は、そのポートプロセッサ４１０内の対
応するチャネルプロセッサ４２６によって制御される。これはそれぞれのポート
プロセッサ４１０内の「ローカル」なチャネルの間に、効率的で、低いオーバヘ
ッドの転送機構を提供する。
【００３２】 他の実施形態では、異なるポートプロセッサ４１０に結合したチャネル間の通
信は、プロセッサ間通信ネットワークによって提供される。この実施形態では、
コマンド及びステータスの処理が同時に起きる間、パケットデータ転送は、妨げ
られずに進行する。パケットデータ転送は、コマンド及びステータス情報転送か
ら物理的に分離したチャネルで起きる。いずれも、他方の転送特性によって遅く
なることはない。
【００３３】 ポートプロセッサ４１０は、（ゲートウェイ２３６の設計と同様に）１つ以上
の層で動作するように設計することができる。図２を参照すると、ポートプロセ
ッサ４１０は、物理層２１０、データリンク層２１２、ネットワーク層２１４、
又はこれらの層の組合わせの上で動作するように設計することができる。
【００３４】 パケット転送及び変換は、ブロックデータ転送及びブロックデータ処理の分離
した構成要素の機能に区分することができる。これらの分離できる機能は、お互
いにおおよそ干渉しない同時に動作する別個の機構によって好適には実行される
。ブロックデータ転送は、破壊的な侵入活動のため別個の通信機構の使用を通じ
た制御及びステータス情報の通信によって引き起こされる破壊的な侵入から好適
には更に分離される。
【００３５】 モジュールの設計 図４Ｂは、ポートプロセッサのモジュラー設計によるマルチポートプロセッサ
の設計の柔軟性を図解する。マルチポートプロセッサ４０２は、種々のパケット
ベースのプロトコルを使用してデータ転送をインターフェースし、処理すること
ができる。他には、マルチポートプロセッサ４０２は、ただ１つのパケットベー
スのプロトコルを使用してただ１つのデータ転送をインターフェースし、処理す
ることができる。図４Ｂで示されるように、ポートプロセッサ４１２ａ、４１２
ｂ、４１２ｃ、及び４１２ｄは、インターフェース４５０ａ、４５０ｂ、４５０
ｃ、及び４５０ｄをそれぞれ含む。それぞれのチャネルインターフェース４５０
は、Ｉ／Ｏバッファ及び利用しようとするパケットベースのプロトコルに対応す
るＩ／Ｏコントローラの特定の組によって設計することができる。他には、上述
のように、それぞれのチャネルインターフェース４５０は、多くの組のプロトコ
ルの中から選択された組のプロトコルを使用してパケットの処理を行えるように
するプログラマブルな制御装置を有することができる。例えば、マルチポートプ
ロセッサ４０２の１つのチャネルインターフェース４５０は、ＩＳＤＮ又はイー
サネットをサポートすることができ、他のチャネルインターフェース４５０は、
ＡＴＭをサポートすることができ、及び、他のチャネルインターフェース４５０
は、ＳＣＳＩをサポートすることができる。他の例として、４ポートのマルチポ
ートパケットプロセッサは、１つのギガビットイーサネットポートプロセッサ、
１つのファストイーサネットポートプロセッサ、１つのイーサネットポートプロ
セッサ、及びディスクファーム(disk farm)にインターフェースする１つのファ
イバチャネルポートプロセッサを含むことができる。
【００３６】 図４Ｃは、６つのポートプロセッサ４１０を含むマルチポートプロセッサ４０
４を図解するブロック図である。マルチポートプロセッサ４０４は、４つのポー
トプロセッサ４１０のみを含むマルチポートプロセッサ４００（図４Ａを参照す
る）と、形態が異なる。これらの例が示すように、マルチポートプロセッサは、
２、４、６、８、１６、３２、又は他の任意の数を含む、どのような数のポート
プロセッサも含むように設計することができる。偶数の数のポートプロセッサは
、特定の利点（例えば、レイアウト効率）を提供することができるが、奇数の数
のポートプロセッサも、設計し、利用することができる。また、上述のように、
それぞれのポートプロセッサ４１０は、異なるチャネルインターフェース（すな
わち、異なる組のＩ／Ｏバッファ及びＩ／Ｏコントローラ）又はプログラマブル
なチャネルインターフェースを含むことができる。
【００３７】 図４Ａから４Ｃを参照すると、それぞれのポートプロセッサは、単一のチャネ
ルインターフェースを有するように示される。しかし、ポートプロセッサは、ど
のような数のチャネルインターフェースも含むように設計することができる。更
に、それぞれのポートプロセッサは、マルチポートプロセッサ内の他のポートプ
ロセッサに関係なく（すなわち、個々に独立して）チャネルインターフェースを
有するように設計することができる。例えば、マルチポートプロセッサは、１つ
のポートプロセッサが、１つのチャネルインターフェースを含み、第２のポート
プロセッサが、２つのチャネルインターフェースを含み、第３のポートプロセッ
サが、３つのチャネルインターフェースを含む、などのようになるよう設計する
ことができる。この例は、複数のＲＳ−４８５チャネルサポートＧＰＩＢ及び２
つのＵＳＢチャネルを含む。
【００３８】 マルチポートプロセッサの他のアプリケーション 図５は、マルチポートプロセッサ５００が、大容量記憶装置の環境でのデータ
転送を処理するために使用されることを特徴とする特定のアプリケーションを示
す。この環境は、通常、「ディスクファーム」と称される。ディスクファームは
、多くの記憶デバイス（例えば、ハードディスクドライブ、テープドライブ、Ｃ
Ｄドライブ、フロッピー（登録商標）ディスクドライブ、又は他の記憶デバイス ）を含む。それぞれの記憶デバイスは、それぞれの通信チャネル５１０又は５１ ２を通じてマルチポートプロセッサ５００に結合する。ディスクファームの例は 、向上したシステムの信頼性のための冗長性のレベルを大容量ディスク記憶装置 に提供するリダンダントディスクＲＡＩＤシステムである。普通、このデータ転 送制御装置は、複雑なデバイスを必要とする。
【００３９】 図６は、１つより多くのマルチポートプロセッサ６００が、２次元のグリッド
のパケットサーバ６１０として構成されることを特徴とする他の特定のアプリケ
ーションを示す。図６は、４×４のグリッドのマルチポートプロセッサ６００を
示す。しかし、他の次元も使用することができ、対称性は通常必要とされない。
１つの実施形態では、それぞれのマルチポートプロセッサ６００のパケットベー
スの通信チャネルの一部は、特定のマルチポートプロセッサ６００が位置する行
及び列中で通信のために使用される。これらのチャネルは、異なるプロトコルを
有することができる。例えば、１つのチャネルは、サーバ６１０内でより高いバ
ンド幅を提供するためにＰ１３９４プロトコルを使用することができる。残りの
チャネルは、通信にネットワークを提供するために使用される。
【００４０】 図７は、１つより多くのマルチポートプロセッサ７００が、３次元グリッドの
パケットサーバ７１０として構成されることを特徴とする、更に他の特定のアプ
リケーションを示す。図７は、４×４×４のグリッドのマルチポートプロセッサ
７００を示す。しかし、他の次元も使用することができ、対称性も通常必要とさ
れない。１つの実施形態では、それぞれのマルチポートプロセッサ７００のパケ
ットベースの通信チャネルの一部は、特定のマルチポートプロセッサ７００が位
置する行、列、及び象限(quadrant)中の通信のために使用される。これらのチャ
ネルは、異なるプロトコルを有することができる。
【００４１】 図６及び７に示される構造は、４次元アレイのマルチポートプロセッサ、５次
元アレイのマルチポートプロセッサ、又は、Ｍを任意の整数としてＭ次元アレイ
のマルチポートプロセッサに拡張することができる。
【００４２】 特定の実施形態の前述の説明は、どのような当業者も本発明を製造し使用する
ことができるようにするために提供される。これらの実施形態への種々の変更は
、当業者に簡単に明らかになるであろうし、ここで記述した包括的な原理は、発
明能力を使用することなく、他の実施形態に適用することができる。例えば、そ
れぞれのポートプロセッサは、必要な機能性によって、図４Ａから４Ｃに示され
る回路と異なる回路を含むことができる。このように、本発明は、ここに示され
る実施形態に限定されることを意図していないが、ここに開示され、以下の請求
項によって画定されるような原理及び新規な特徴と一致する最も広い範囲に適合
させられるべきである。
【図面の簡単な説明】
【図１】 従来のコンピュータネットワークを図解する。
【図２】 ＯＳＩコンピュータネットワークの種々の層を図解する。
【図３】 ＬＡＮチャネル通信ハブを図解する簡単なブロック図である。
【図４Ａ】 集積マルチポートプロセッサの１つの実施形態のブロック図である。
【図４Ｂ】 集積マルチポートプロセッサの他の実施形態のブロック図である。
【図４Ｃ】 集積マルチポートプロセッサの更に他の実施形態のブロック図である。
【図５】 １つのマルチポートプロセッサが大容量記憶装置の環境でデータ転送を処理す
るために使用されることを特徴とする特定のアプリケーションを示す図である。
【図６】 １つより多くのマルチポートプロセッサが２次元グリッドのパケットサーバと
して構成されることを特徴とする他の特定のアプリケーションを示す図である。
【図７】 １つより多くのマルチポートプロセッサが３次元グリッドのパケットサーバと
して構成されることを特徴とする更に他の特定のアプリケーションを示す図であ
る。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＡ，ＺＷ Ｆターム(参考） 5B045 BB38 5K030 HA08 HB18 HC01 HD03 HD06 JA02 KA13 LA08 5K033 AA09 BA05 CB02 CB08 CC01 DA05 DB17 DB18

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 それぞれのポートプロセッサが、 少なくとも１つの通信チャネルと結合するためのチャネルインターフェースと
    、 前記通信チャネルを通じて受信又は送信されるデータパケットを処理する、前
    記チャネルインターフェースに結合したチャネルプロセッサと、を含み、当該ポ
    ートプロセッサは、１つの集積回路内に実施される、そのような１つより多くの
    ポートプロセッサを備えることを特徴とするマルチポートパケットプロセッサ。
  2. 【請求項２】 １つのサポート回路が前記ポートプロセッサのそれぞれと結
    合し、当該サポート回路は、それぞれの通信チャネルとの通信を容易にする、そ
    のような１つより多くのサポート回路を備えることを特徴とする請求項１に記載
    のマルチポートパケットプロセッサ。
  3. 【請求項３】 １つ以上の前記ポートプロセッサの前記サポート回路は、前
    記結合した通信チャネル上に、異なる物理的信号状態を伝達するビットのための
    アナログ変換回路を提供することを特徴とする請求項２に記載のマルチポートパ
    ケットプロセッサ。
  4. 【請求項４】 それぞれのポートプロセッサは、前記チャネルプロセッサ及
    び少なくとも１つの他のポートプロセッサへのプロセッサ間通信インターフェー
    スに結合したプロセッサ間通信インターフェースを更に含むことを特徴とする請
    求項１に記載のマルチポートパケットプロセッサ。
  5. 【請求項５】 少なくとも１つのポートプロセッサのチャネルインターフェ
    ースは、１つより多くのパケットベースのプロトコルをサポートすることを特徴
    とする請求項１に記載のマルチポートパケットプロセッサ。
  6. 【請求項６】 前記チャネルインターフェースは、１つより多くのパケット
    ベースプロトコルの組から選択されたプロトコルを使用して、データパケットの
    処理をするようにプログラマブルに再構成可能であることを特徴とする請求項５
    に記載のマルチポートパケットプロセッサ。
  7. 【請求項７】 前記処理されるパケットベースのプロトコルは、ＩＳＤＮ、
    イーサネット（登録商標）、ファストイーサネット、ギガビットイーサネット、 ＡＴＭ、ＣＤＤＩ、ＦＤＤＩ、ＲＳ−４８５ ＧＰＩＢ、及びＰ１３８４の内の 少なくとも１つを含むことを特徴とする請求項５に記載のマルチポートパケット プロセッサ。
  8. 【請求項８】 ＬＡＮで使用されることを特徴とする請求項１に記載のマル
    チポートパケットプロセッサ。
  9. 【請求項９】 ＷＡＮで使用されることを特徴とする請求項１に記載のマル
    チポートパケットプロセッサ。
  10. 【請求項１０】 ディスク記憶装置環境で使用されることを特徴とする請求
    項１に記載のマルチポートパケットプロセッサ。
  11. 【請求項１１】 ４つのポートプロセッサを含むことを特徴とする請求項１
    に記載のマルチポートパケットプロセッサ。
  12. 【請求項１２】 ８つのポートプロセッサを含むことを特徴とする請求項１
    に記載のマルチポートパケットプロセッサ。
  13. 【請求項１３】 それぞれのポートプロセッサは、前記チャネルプロセッサ
    に結合したメモリを更に含むことを特徴とする請求項１に記載のマルチポートパ
    ケットプロセッサ。
  14. 【請求項１４】 前記ポートプロセッサは、集積回路中に短軸を占有するほ
    ぼ長方形のストリップ中に配置されることを特徴とする請求項１に記載のマルチ
    ポートパケットプロセッサ。
  15. 【請求項１５】 前記ポートプロセッサは、隣接するポートプロセッサにつ
    いての短軸に関して裏返されていることを特徴とする請求項１４に記載のマルチ
    ポートパケットプロセッサ。
  16. 【請求項１６】 前記ポートプロセッサは、ポートプロセッサの対として配
    置され、隣接するポートプロセッサの前記対は、ポートプロセッサの隣接する対
    についての短軸に関して裏返されていることを特徴とする請求項１４に記載のマ
    ルチポートパケットプロセッサ。
  17. 【請求項１７】 それぞれのポートプロセッサが、それぞれの通信チャネル
    に結合し、それぞれのポートプロセッサが、それぞれのパケットベースのプロト
    コルを使用したパケットベースの処理を提供し、当該ポートプロセッサのすべて
    は、１つの集積回路内に実施される、そのような１つより多くのポートプロセッ
    サを備えることを特徴とするＬＡＮプロセッサ。
  18. 【請求項１８】 前記ポートプロセッサは、物理層のパケット上で動作する
    ことを特徴とする請求項１に記載のマルチポートパケットプロセッサ。
  19. 【請求項１９】 前記ポートプロセッサは、更にデータリンク層のパケット
    上で動作することを特徴とする請求項１に記載のマルチポートパケットプロセッ
    サ。
  20. 【請求項２０】 前記ポートプロセッサは、更にネットワーク層のパケット
    上で動作することを特徴とする請求項１に記載のマルチポートパケットプロセッ
    サ。
  21. 【請求項２１】 前記ポートプロセッサの内の少なくとも１つのチャネルイ
    ンターフェースは、１つより多くの通信チャネルに結合することを特徴とする請
    求項１に記載のマルチポートパケットプロセッサ。
  22. 【請求項２２】 ２次元アレイ中に配置された１つより多くのマルチポート
    パケットプロセッサであって、それぞれのマルチポートパケットプロセッサは、
    少なくとも１つの他のマルチポートパケットプロセッサに結合し、それぞれのマ
    ルチポートパケットプロセッサは、１つより多くのポートプロセッサであって、
    それぞれのポートプロセッサが、少なくとも１つのそれぞれの通信チャネルに結
    合し、それぞれのポートプロセッサが、それぞれのパケットベースのプロトコル
    を使用したパケットベースの処理を提供する、そのような１つより多くのポート
    プロセッサを含み、それぞれのマルチポートパケットプロセッサは、１つの集積
    回路内に実施されることを特徴とする、そのような１つより多くのマルチポート
    パケットプロセッサを備えることを特徴とするグリッドアレイプロセッサ。
  23. 【請求項２３】 複数次元アレイ中に配置された１つより多くのマルチポー
    トパケットプロセッサであって、それぞれのマルチポートパケットプロセッサは
    、少なくとも１つの他のマルチポートパケットプロセッサに結合し、それぞれの
    マルチポートパケットプロセッサは、１つより多くのポートプロセッサであって
    、それぞれのポートプロセッサが、少なくとも１つのそれぞれの通信チャネルに
    結合し、それぞれのポートプロセッサが、それぞれのパケットベースのプロトコ
    ルを使用したパケットベースの処理を提供する、そのような１つより多くのポー
    トプロセッサを含み、それぞれのマルチポートパケットプロセッサは、１つの集
    積回路内に実施されることを特徴とする、そのような１つより多くのマルチポー
    トパケットプロセッサを備えることを特徴とする複数次元グリッドアレイプロセ
    ッサ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006504187A (ja) * 2002-10-21 2006-02-02 エミュレックス・デザイン・アンド・マニュファクチュアリング・コーポレーション 遠隔管理システム

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6389029B1 (en) * 1998-11-10 2002-05-14 Nortel Networks Limited Local area network incorporating universal serial bus protocol
US6904043B1 (en) * 1999-05-21 2005-06-07 Advanced Micro Devices, Inc. Apparatus and methods for storing and processing header information in a network switch
US6654903B1 (en) * 2000-05-20 2003-11-25 Equipe Communications Corporation Vertical fault isolation in a computer system
US20020045952A1 (en) * 2000-10-12 2002-04-18 Blemel Kenneth G. High performance hybrid micro-computer
US6826645B2 (en) * 2000-12-13 2004-11-30 Intel Corporation Apparatus and a method to provide higher bandwidth or processing power on a bus
US6907490B2 (en) * 2000-12-13 2005-06-14 Intel Corporation Method and an apparatus for a re-configurable processor
US7411966B2 (en) * 2001-03-16 2008-08-12 Siemens Aktiengesellschaft Method and system for coupling data networks
US7177943B1 (en) * 2001-12-27 2007-02-13 Cisco Technology, Inc. System and method for processing packets in a multi-processor environment
US20040008701A1 (en) * 2002-07-11 2004-01-15 Giacomini Peter J. Hierarchical finite-state machines
US20040008673A1 (en) * 2002-07-11 2004-01-15 Ygal Arbel Overhead processing in telecommunications nodes
US20040008708A1 (en) * 2002-07-11 2004-01-15 Giacomini Peter J. Overhead engine for telecommunications nodes
US7349435B2 (en) * 2002-07-11 2008-03-25 Bay Microsystems, Inc. Multiport overhead cell processor for telecommunications nodes
CN101848141B (zh) * 2002-10-04 2013-05-08 思达伦特网络有限责任公司 管理用于ip联网的资源
US7366818B2 (en) * 2002-10-08 2008-04-29 Koninklijke Philips Electronics N.V. Integrated circuit comprising a plurality of processing modules and a network and method for exchanging data using same
US6984701B2 (en) * 2002-11-26 2006-01-10 Lexmark International, Inc. Polymeric dispersants to improve smear in printing
US20060080467A1 (en) * 2004-08-26 2006-04-13 Sensory Networks, Inc. Apparatus and method for high performance data content processing
US7689821B2 (en) * 2006-03-30 2010-03-30 Agere Systems Inc. Processor with configurable association between interface signal lines and clock domains
JP5079342B2 (ja) 2007-01-22 2012-11-21 ルネサスエレクトロニクス株式会社 マルチプロセッサ装置
WO2008095201A1 (en) * 2007-02-02 2008-08-07 Psimast, Inc. Processor chip architecture having integrated high-speed packet switched serial interface
US9094317B2 (en) 2009-06-18 2015-07-28 Hewlett-Packard Development Company, L.P. Processor topology switches
CN103299290B (zh) * 2011-01-20 2015-11-25 惠普发展公司，有限责任合伙企业 复合处理器
US9094333B1 (en) * 2011-10-26 2015-07-28 Qlogic, Corporation Systems and methods for sending and receiving information via a network device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303078A (en) * 1990-12-18 1994-04-12 Bell Communications Research, Inc. Apparatus and method for large scale ATM switching
US5559971A (en) * 1991-10-30 1996-09-24 I-Cube, Inc. Folded hierarchical crosspoint array
US5515376A (en) * 1993-07-19 1996-05-07 Alantec, Inc. Communication apparatus and methods
US5742602A (en) * 1995-07-12 1998-04-21 Compaq Computer Corporation Adaptive repeater system
US5610910A (en) * 1995-08-17 1997-03-11 Northern Telecom Limited Access to telecommunications networks in multi-service environment
US6002675A (en) * 1997-01-06 1999-12-14 Cabletron Systems, Inc. Method and apparatus for controlling transmission of data over a network
US6091707A (en) * 1997-12-18 2000-07-18 Advanced Micro Devices, Inc. Methods and apparatus for preventing under-flow conditions in a multiple-port switching device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006504187A (ja) * 2002-10-21 2006-02-02 エミュレックス・デザイン・アンド・マニュファクチュアリング・コーポレーション 遠隔管理システム
JP2010182313A (ja) * 2002-10-21 2010-08-19 Emulex Design & Manufacturing Corp 遠隔管理システム
JP2011018343A (ja) * 2002-10-21 2011-01-27 Emulex Design & Manufacturing Corp 遠隔管理システム

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